半導体装置及び半導体装置の製造方法
【課題】微細で精度が高く、歩留まりが向上した半導体装置を提供する。
【解決手段】半導体装置は、第１トランジスタ２と第２トランジスタ５とを具備する。第１トランジスタ２は、半導体基板１００上に第１ゲート絶縁膜５１を介して形成された第１ゲート電極２１と第１ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第２トランジスタ５は、半導体基板１００上に第２ゲート絶縁膜５１を介して形成された第２ゲート電極２２と第２ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第１ゲート電極２１及び第２ゲート電極２２は、第１共通ソース・ドレイン領域３０のコンタクトである第１ノード電極４１の両側壁に設けられている。
【解決手段】半導体装置は、第１トランジスタ２と第２トランジスタ５とを具備する。第１トランジスタ２は、半導体基板１００上に第１ゲート絶縁膜５１を介して形成された第１ゲート電極２１と第１ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第２トランジスタ５は、半導体基板１００上に第２ゲート絶縁膜５１を介して形成された第２ゲート電極２２と第２ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第１ゲート電極２１及び第２ゲート電極２２は、第１共通ソース・ドレイン領域３０のコンタクトである第１ノード電極４１の両側壁に設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特にトランジスタを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化が進められている。半導体装置を微細化するために、その半導体装置に用いられるトランジスタの微細化が進められている。微細化に伴い、製造プロセスにおいて要求される寸法精度は厳しくなってきている。しかし、個々のトランジスタの寸法には製造プロセスに起因する寸法ばらつきの混入を避けることは困難である。所望の寸法で高精度にトランジスタを形成することが望まれている。
【０００３】
微細で寸法精度の良いゲート電極を有するＭＯＳトランジスタを得ることを目的とした技術が特開平７−２６３６７７号公報に開示されている。図１Ａ〜図１Ｄは、特開平７−２６３６７７号公報の半導体装置の製造方法を示す断面図である。まず、図１Ａに示されるように、半導体基板３０１上における素子分離層３０５で区切られた所定領域に絶縁膜パターン３１１を形成する。次に、図１Ｂに示されるように、絶縁膜パターン３１１を覆って上記半導体基板３０１上の全面にゲート絶縁膜３０９を形成し、さらにその上の全面に導電膜３０８ｂを形成する。図中、絶縁膜パターン３１１上のゲート絶縁膜３０９は、絶縁膜パターン３１１と一体化しているため図示を省略されている。続いて、図１Ｃに示されるように、導電膜３０８ｂを異方性エッチングによりエッチバックして絶縁膜パターン３１１側壁にサイドウォールを残存させてゲート電極３０８を形成する。次に、図１Ｄに示されるように、ゲート電極３０８下を除いたゲート絶縁膜３０９と絶縁膜パターン３１１をエッチングにより除去する。その後、ゲート電極３０８の両側にソース・ドレイン領域を形成する（図示されず）。
【０００４】
関連する技術として特開２００６−２１０７３６号公報に半導体記憶装置が開示されている。この半導体記憶装置は、第１の駆動トランジスタと、第２の駆動トランジスタと、第１の通過トランジスタと、第２の通過トランジスタと、第３の通過トランジスタと、第４の通過トランジスタとを有するＳＲＡＭセルを備える。ただし、第１の駆動トランジスタは、第１のインバータを構成し、ｎ型の導電型をもつ。第２の駆動トランジスタは、入力端および出力端がそれぞれ前記第１のインバータの出力端および入力端に接続された第２のインバータを構成し、ｎ型の導電型をもつ。第１の通過トランジスタは、前記第１のインバータの前記出力端と第１のビット線との間の経路中に設けられている。第２の通過トランジスタは、前記第２のインバータの前記出力端と第２のビット線との間の経路中に設けられている。第３の通過トランジスタは、前記第１の通過トランジスタと前記第１のビット線との間の経路中に設けられている。第４の通過トランジスタは、前記第２の通過トランジスタと前記第２のビット線との間の経路中に設けられている。そして、前記各駆動トランジスタと前記各通過トランジスタとは、ゲート幅またはゲート長が互いに等しい。
【０００５】
【特許文献１】特開平７−２６３６７７号公報
【特許文献２】特開２００６−２１０７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特開平７−２６３６７７号公報の半導体装置の製造方法では、絶縁膜パターン３１１の両側壁に自己整合的にサイドウォールのゲート電極３０８を形成している（図１Ｄ）。しかし、ゲート電極３０８を形成した後に絶縁膜パターン３１１を除去している（図１Ｄ）。このような製造方法を用いると、微細なゲート長を有するゲート電極３０８は支えなしで孤立することになる。そうなると、ゲート電極３０８のパターン欠損や、パターン倒れなどを引き起こすおそれがある。加えて、絶縁膜パターン３１１をドライエッチで除去する間（図１Ｄ）、ゲート電極３０８も少なからずエッチングされる。そのため、ゲート長の減少やばらつきの増加が懸念される。更に、図示されないが、本製造方法では、絶縁膜パターン３１１除去後に層間絶縁膜を形成し、その後にコンタクトホールを形成している。すなわち、コンタクトホールがサイドウォール状に形成された２つのゲート電極３０８の間にも形成される。したがって、２つのゲート電極３０８の間にコンタクトホールが形成されることを前提に絶縁膜パターン３１１の形状を設計する必要がある。すなわち、ゲート電極３０８とコンタクトとの間のマージンを含めた寸法を確保する必要があり、２つのゲート電極３０８間の距離を十分に小さく出来ない可能性がある。このように、特開平７−２６３６７７号公報の半導体装置の製造方法では、欠損の発生や寸法ばらつき等の製造歩留まりの低下、ゲート電極間隔の限度等の微細化の制約などの問題がある。
【課題を解決するための手段】
【０００７】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明の半導体装置は、第１トランジスタ（２）と第２トランジスタ（５）とを具備する。第１トランジスタ（２）は、半導体基板（１００）上に第１ゲート絶縁膜（５１）を介して形成された第１ゲート電極（２１）と第１ソース・ドレイン領域（３１）と第１共通ソース・ドレイン領域（３０）とを備える。第２トランジスタ（５）は、半導体基板（１００）上に第２ゲート絶縁膜（５１）を介して形成された第２ゲート電極（２２）と第２ソース・ドレイン領域（３１）と第１共通ソース・ドレイン領域（３０）とを備える。第１ゲート電極（２１）及び第２ゲート電極（２２）は、第１共通ソース・ドレイン領域（３０）のコンタクトである第１ノード電極（４１）の両側壁に設けられている。
【０００９】
本発明では、ノード電極（４１）の両側壁に自己整合的に一組の第１ゲート電極（２１）及び第２ゲート電極（２２）を形成している。そして、ノード電極（４１）は、２つのトランジスタの間の共通の第１共通ソース・ドレイン領域（３０）に接続する電極として機能する。すなわち、ノード電極（４１）は、一体的にかつ自己整合的に形成された第１ゲート電極（２１）及び第２ゲート電極（２２）と不可分の関係にあり、重要な役割を担っている。それにより、ノード電極（４１）を除去する必要がなく、第１ゲート電極（２１）及び第２ゲート電極（２２）は支えなしで孤立することがなく、ゲート電極のパターン欠損や、パターン倒れなどを発生しない。加えて、第１ゲート電極（２１）及び第２ゲート電極（２２）を形成した後、ノード電極（４１）を除去する必要がないので、第１ゲート電極（２１）及び第２ゲート電極（２２）が追加的にエッチングされてゲート長が減少することやばらつきが増加することが無い。
【００１０】
また、本発明では、ノード電極（４１）の両側壁に自己整合的に一組の第１ゲート電極（２１）及び第２ゲート電極（２２）を形成しているので、微細で寸法精度良くゲート電極を形成することが出来る。加えて、自己整合的に形成された対向する一組の第１ゲート電極（２１）及び第２ゲート電極（２２）の寸法ばらつきの傾向が一致するというメリットが生ずる。すなわち、寸法ばらつきの傾向が一致する少なくとも２つのトランジスタが必要な回路において、この一組のトランジスタを有効に活用することが出来る。そのような回路としては、例えばＳＲＡＭセルがある。ＳＲＡＭセルにこの一組のトランジスタを用いることで、セルレシオ（後述）のばらつきを小さくすることができる。
【００１１】
更に、本発明では、ノード電極（４１）は、側壁絶縁膜（５２）を隔てて、２つのトランジスタ（５及び２）のゲート電極（２１及び２２）と一体化している。そして、ノード電極（４１）下には共通ソース・ドレイン領域（３０）が形成され、ノード電極（４１）と直接接合している。したがって、ノード電極部分にコンタクトホールを形成する必要がない。その結果、２つ並んだトランジスタ（５及び２）の間にコンタクトホールのための寸法マージンを確保する必要がなく、微細化の制約を小さくすることが出来る。
【００１２】
本発明の半導体装置の製造方法は、半導体基板（１００）上に開口部（８２）を有する絶縁膜（８１、５２）を形成する工程と、開口部（８２）の半導体基板（１００）の表面領域に不純物を注入する工程と、開口部（８２）を第１導電膜で埋め込みノード電極（４１）を形成する工程と、ノード電極（４１）の両側壁の絶縁膜（５２）を残して、他の絶縁膜（８１）をエッチングする工程と、ノード電極（４１）を覆うように第２導電膜（２０）を形成する工程と、第２導電膜（２０）をエッチバックして、第１ゲート電極（２１）及び第２ゲート電極（２２）をノード電極（４１）の両側壁に絶縁膜（５２）を介して形成する工程と、第１ゲート電極（２１）及び第２ゲート電極（２２）の外側の半導体基板（１００）の表面領域に不純物を注入する工程とを具備する。
本半導体装置の製造方法で製造された半導体装置も、上述の各効果を得ることが出来る。
【発明の効果】
【００１３】
本発明により、微細で精度が高く、歩留まりが向上した半導体装置を得ることが出来る。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の半導体装置及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００１５】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係る半導体装置の構成について説明する。本実施の形態では、本発明の半導体装置の一例としてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）について説明する。図２は、本発明の第１の実施の形態に係る半導体装置の構成を示す回路図である。ＳＲＡＭの単位セルは、サブユニット部１１、１２を具備する。サブユニット部１１、１２をもって１つの記憶単位（ＳＲＡＭの単位セル）を構成している。
【００１６】
サブユニット部１１は、２つのＮＭＯＳトランジスタ（アクセストランジスタ５、ドライバトランジスタ２）、及び１つのＰＭＯＳトランジスタ（ロードトランジスタ１）を備える。ドライバトランジスタ２とロードトランジスタ１との間が記憶ノード（ＮＤ）４１となる。アクセストランジスタ５は、ゲート電極がワード線（ＷＬ）４３に、ソース・ドレイン電極の一方がビット線（ＢＩＴ）４６に、他方が記憶ノード（ＮＤ）４１にそれぞれ接続されている。ドライバトランジスタ２は、ゲート電極がロードトランジスタ１のゲート電極に、ソース・ドレイン電極の一方が電源Ｖｓｓに、他方が記憶ノード（ＮＤ）４１にそれぞれ接続されている。ロードトランジスタ１は、ゲート電極がドライバトランジスタ２のゲート電極に、ソース・ドレイン電極の一方が電源Ｖｃｃに、他方が記憶ノード（ＮＤ）４１にそれぞれ接続されている。
【００１７】
一方、対向して配置されたもう一つのサブユニット部１２も、サブユニット部１１と同様のトラジスタ構成を備える。すなわち、サブユニット部１２は、２つのＮＭＯＳトランジスタ（アクセストランジスタ６、ドライバトランジスタ４）、及び１つのＰＭＯＳトランジスタ（ロードトランジスタ３）を備える。ドライバトランジスタ４とロードトランジスタ３との間が記憶ノード（ＮＤ／）４２となる。アクセストランジスタ６は、ゲート電極がワード線（ＷＬ）４３に、ソース・ドレイン電極の一方がビット線（ＢＩＴ／）４８に、他方が記憶ノード（ＮＤ／）４２にそれぞれ接続されている。ドライバトランジスタ４は、ゲート電極がロードトランジスタ３のゲート電極に、ソース・ドレイン電極の一方が電源Ｖｓｓに、他方が記憶ノード（ＮＤ／）４２にそれぞれ接続されている。ロードトランジスタ３は、ゲート電極がドライバトランジスタ４のゲート電極に、ソース・ドレイン電極の一方が電源Ｖｃｃに、他方が記憶ノード（ＮＤ／）４２にそれぞれ接続されている。
【００１８】
サブユニット部１１のドライバトランジスタ２及びロードトランジスタ１のゲート電極（ゲート電極２２Ａ：後述）は、サブユニット部１２の記憶ノード４２に配線層６２を介して接続されている。一方、サブユニット部１２のドライバトランジスタ４及びロードトランジスタ３のゲート電極（ゲート電極２２Ｂ：後述）は、サブユニット部１１の記憶ノード４１に配線層６１を介して接続されている。
【００１９】
図３は、本発明の第１の実施の形態に係る半導体装置のサブユニット部の構成の一部を示す平面図である。サブユニット部１１において、アクセストランジスタ５は、ゲート電極２１と、一方のソース・ドレイン電極に対応するＮ型拡散層領域３１ａと、他方のソース・ドレイン電極に対応するＮ型拡散層領域３０を有する。Ｎ型拡散層領域３０は、記憶ノードとしてのノード電極４１の下部に設けられている。ゲート電極２１は、一方の側壁に側壁絶縁膜５２を、他方の側壁にスペーサ絶縁層５３をそれぞれ有している。
【００２０】
一方、ドライバトランジスタ２は、ゲート電極２２と、一方のソース・ドレイン電極に対応するＮ型拡散層領域３１ｂと、他方のソース・ドレイン電極に対応するＮ型拡散層領域３０を有する。Ｎ型拡散層領域３０は、アクセストランジスタ５のＮ型拡散層領域３０と同一である。ただし、ドライバトランジスタ２側は相対的に幅が広く、アクセストランジスタ５側は相対的に幅が狭くなっている。すなわち、Ｎ型拡散層領域３１ｂの幅は、Ｎ型拡散層領域３１ａの幅よりも広い。ゲート電極２２は、一方の側壁に側壁絶縁膜５２を、他方の側壁にスペーサ絶縁層５３をそれぞれ有している。
【００２１】
ノード電極４１（記憶ノード４１）は、両側壁に設けられた側壁絶縁膜５２を介してゲート電極２１、２２との間に設けられている。ノード電極４１は、記憶ノードであり、且つ、アクセストランジスタ５とドライバトランジスタ２とによりＮ型拡散層領域３０の配線層として共用されている。ノード電極４１は、側壁絶縁膜５２を介してゲート電極２１、２２に挟まれるように一本化されて配置されている。ノード電極４１の下方には素子分離パターン（図示されず）とＮ型拡散層領域３０があり、ノード電極４１とＮ型拡散層領域３０とは絶縁物を介さずに直接接合している。
【００２２】
図４は、図３におけるＡ−Ａ’断面図である。
ノード電極４１は、半導体基板１００のウェル１００ａ表面領域に設けられたＮ型拡散層領域３０上に直接設けられている。アクセストランジスタ５とドライバトランジスタ２は、中央のノード電極４１の左右に側壁絶縁膜５２を介して一体化して設けられている。ゲート電極２１、２２は、半導体基板１００のウェル１００ａ上に所定の厚さのゲート絶縁膜５１を介して設けられている。ゲート電極２１、２２の外側にはスペーサ絶縁層５３が設けられ、ゲート電極２１、２２とソース・ドレイン領域であるＮ型拡散層領域３１ａ、３１ｂとを電気的に絶縁している。ノード電極４１の側面に形成されたアクセストランジスタ５とドライバトランジスタ２のゲート長（ゲート電極の横断面における幅）は、それぞれゲート電極２１、２２の横断面における幅で決まる。ノード電極４１の側面に形成されたアクセストランジスタ５とドライバトランジスタ２は、それぞれソース・ドレイン領域の片方をノード電極４１直下のＮ型拡散層領域３０で共用し、ノード電極４１と接続されている。
【００２３】
上記の図３及び図４及びそれらの説明は、サブユニット部１１のアクセストランジスタ５、ドライバトランジスタ２、ノード電極４１及びその関連部分についてなされている。しかし、それらの説明は、サブユニット部１２のアクセストランジスタ６、ドライバトランジスタ４、ノード電極４２（記憶ノード４２）及びその関連部分についても同様に適用可能である。なお、ロードトランジスタ１、３は、通常のトランジスタとして形成することができる。あるいは、ロードトランジスタ１、３の代わりに抵抗素子を用いることも可能である。
【００２４】
次に、図２に示されるＳＲＡＭの読み出し動作及び書き込み動作について説明する。
読み出し動作では、ノード電極４１の電位が“Ｌ”レベル、他方のノード電極４２の電位が“Ｈ”レベルであるとする。また、ビット線４６、４８はプリチャージされて、その電位が“Ｈ”レベルにあるとする。この状態において、ワード線４３の電位を“Ｈ”レベルにすることにより、アクセストランジスタ５、６をオンにする。そうすると、ビット線４６はディスチャージされる。このとき、ビット線４６とビット線４８との間の電位差を検出することにより、ＳＲＡＭのラッチ回路に記憶されていたデータを読み出すことが出来る。
【００２５】
書き込み動作では、ノード電極４１の電位が“Ｈ”レベル、ノード４２の電位が“Ｌ”レベルとなるようにデータを書き込むものとする。この状態において、まず、プリチャージされたビット線４６、４８のうち、一方（ここではビット線４６）の電位を“Ｈ”レベルに保つと共に、他方（ここではビット線４８）の電位を“Ｌ”レベルにする。この状態で、ワード線４３の電位を“Ｈ”レベルにする。これにより、アクセストランジスタ５、６がオンされ、ノード電極４１、４２の電位がそれぞれ“Ｈ”レベル、“Ｌ”レベルになる。このようにしてＳＲＡＭのラッチ回路にデータを書き込む。
【００２６】
次に、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。図５〜図１２は、本発明の第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。なお、本製造方法において、ウェル１００ａについては省略している。
【００２７】
まず、図５に示すように、半導体基板１００（例示：シリコン基板）の表面に、所定の厚さの第１絶縁膜５１ａ（例示：酸化シリコン膜）及び窒化膜８１（例示：窒化シリコン膜）を成膜する。
【００２８】
次に、窒化膜８１の上にフォトレジストを塗布し、所定の形状のパターンを形成する。次に、図６に示すように、上記フォトレジストをマスク（図示されず）として窒化膜８１をエッチングして所定の形状の開口部８２を形成する。続いて、上記フォトレジスト及び窒化膜８１をマスクとして、開口部８２の底部の第１絶縁膜５１ａを介して不純物の注入を行い、第１不純物注入層８３ａを形成する。
【００２９】
次に、図７に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより所定の厚さの第２絶縁膜（図示されず、例示：酸化シリコン膜）を成膜する。続いて、ドライエッチング法により第２絶縁膜をエッチングし、開口部８２に側壁絶縁膜５２を形成する。その後、開口部８２に第１絶縁膜５１ａを介して不純物の注入を行い、第２不純物注入層８３ｂを形成する。そして、開口部８２の底面に露出した第１絶縁膜５１ａをエッチング除去する。この第１不純物注入層８３ａと第２不純物注入層８３ｂとはＮ型拡散層領域３０を構成する。
【００３０】
次に、図８に示すように、所定の厚さの第１多結晶シリコン膜（図示されず）を成膜し、開口部８２を充填する。続いて、窒化膜８１上の余分な第１多結晶シリコン膜をドライエッチング法でエッチバックして除去する。この結果、開口部８２内に埋め込まれた第１多結晶シリコン膜（ノード電極４１）だけが残る。
【００３１】
次に、図９に示すように、窒化膜８１をプラズマエッチ又はウエットエッチで除去する。このようにしてＮ型拡散層領域３０の第２不純物注入層８３ｂと直接接合したノード電極４１が形成される。その後、閾値電圧Ｖｔの調整のための不純物注入を行う（図示されず）。
【００３２】
続いて、図１０に示すように、所定の厚さの第２多結晶シリコン膜２０を成膜する。その後、図１１に示すように、第２多結晶シリコン膜２０をドライエッチング法でエッチバックする。その結果、ノード電極４１の両側の側壁に、側壁絶縁膜５２を介して第２多結晶シリコン膜による側壁電極、すなわち、ゲート電極２１、２２が形成される。ゲート電極２１、２２下にはゲート絶縁膜５１となる第１絶縁膜５１ａがある。次に、自己整合的に第１絶縁膜５１ａを介して不純物の注入を行い、第３不純物注入層８４ａを形成する。
【００３３】
続いて、図１２に示すように、所定の厚さの絶縁膜（図示されず）を成膜し、これをエッチングしてスペーサ絶縁層５３を両ゲート電極２１、２２の外側の側壁に形成する。その後、自己整合的に第１絶縁膜５１ａを介して不純物の注入を行い、第４不純物注入層８４ｂを形成する。その後、第４不純物注入層８４ｂ上の第１絶縁膜５１ａをエッチングより除去する。この第３不純物注入層８４ａと第４不純物注入層８４ｂとは、Ｎ型拡散層領域３１ａ、３１ｂを構成する。
【００３４】
以上により、本実施の形態に係る半導体装置が製造される。
【００３５】
上記の図５〜図１２及びそれらの説明は、サブユニット部１１のアクセストランジスタ５、ドライバトランジスタ２、ノード電極４１及びその関連部分についてなされている。しかし、それらの説明は、サブユニット部１２のアクセストランジスタ６、ドライバトランジスタ４、ノード電極４２及びその関連部分についても同様に適用可能である。
【００３６】
本発明では、上記半導体装置の製造方法で示されるように、一つのノード電極（４１、又は、４２）の両側壁に自己整合的に一組のゲート電極（２１及び２２）が形成されている。そして、この一つのノード電極（４１、又は、４２）は、２つのトランジスタ（５及び２、又は、４及び６）の間の共通のＮ型拡散層領域（３０）に接続する電極としての機能を有している。すなわち、ノード電極（４１、又は、４２）は、一体的にかつ自己整合的に形成された一組のゲート電極（２１及び２２）と不可分の関係にあり、重要な役割を担っている。したがって、ノード電極（４１、又は、４２）は必須であり、除去する必要はない。その結果、一組のゲート電極（２１及び２２）はいずれも製造中に支えなしで孤立することがなくなるので、ゲート電極のパターン欠損や、パターン倒れなどを発生しなくなる。加えて、一組のゲート電極（２１及び２２）を形成した後、ノード電極（４１、又は、４２）を除去する必要がないので、一組のゲート電極（２１及び２２）が後工程で追加的にエッチングされてゲート長（ゲート電極の幅）が減少することやばらつきが増加することが無くなる。
【００３７】
本発明では、一つのノード電極（４１、又は、４２）は、側壁絶縁膜（５２）を隔てて、２つのトランジスタ（５及び２、又は、４及び６）のゲート電極（２１及び２２）と一体化している。そして、ノード電極（４１）下には共通のＮ型拡散層領域（３０）が形成され、ノード電極（４１）と直接接合している。したがって、ノード電極部分にコンタクトホールを形成する必要がない。その結果、２つ並んだトランジスタ（５及び２、又は、４及び６）の間にコンタクトホールのための寸法マージンを確保する必要がなく、微細化の制約を小さくすることが出来る。すなわち、トランジスタを含む回路（本実施の形態の場合はＳＲＡＭ）の面積をより縮小することが出来る。
【００３８】
一般に、ＳＲＡＭの単位セルにおいては、アクセストランジスタの電流駆動能力が、ラッチ回路を構成するＮＭＯＳトランジスタ（ドライバトランジスタ）の電流駆動能力よりも低くなるように設計される。すなわち、アクセストランジスタとドライバトランジスタの能力比（セルレシオ）を所定の値以上になるように調整することが必要である。ただし、セルレシオ＝（ドライバトランジスタのオン電流）／（アクセストランジスタのオン電流）、である。セルレシオは、アクセストランジスタとドライバトランジスタのゲート長（Ｌ）、及びゲート幅（Ｗ）を適切に調整することにより、設定することができる。しかし、個々のトランジスタの寸法には製造プロセスに起因する寸法ばらつきの混入を避けることは困難である。しかも、微細化に伴い、製造プロセスにおいて要求される寸法精度は厳しくなってきている。セルレシオのばらつきが大きいと、セルレシオが所定の値を下回る場合が発生する。その場合、正常な読み出し動作が出来なくなるおそれがある。例えば、アクセストランジスタのゲート長が設計寸法よりも細く形成され、ドライバトランジスタのゲート長が設計寸法よりも太く形成された場合、セルレシオは設計値よりも小さくなる。反対に、アクセストランジスタのゲート長が設計寸法よりも太く形成され、ドライバトランジスタのゲート長が設計寸法よりも細く形成された場合、セルレシオは設計値よりも大きくなる。このように、独立してばらつく２つのトランジスタのゲート長がセルレシオに反映されるので、一定のセルレシオが得られず、ばらつきが大きくなる。
【００３９】
しかし、本実施の形態に係る半導体装置（ＳＲＡＭ）においては、ノード電極（４１、又は、４２）の両側にアクセストランジスタ（５、又は、６）のゲート電極（２１）とドライバトランジスタ（２、又は、４）のゲート電極（２２）を同時に形成する。すなわち、ノード電極（４１、又は、４２）の両側壁に自己整合的に一組のゲート電極（２１及び２２）を同時に形成している。これにより、微細で寸法精度良くゲート電極を形成することが出来ることに加えて、自己整合的に形成された対向する一組のゲート電極（２１）及びゲート電極（２２）の寸法ばらつきの傾向が一致するというメリットが生ずる。その結果、例えば、アクセストランジスタ（５、又は、６）のゲート長が設計寸法よりも太く形成された場合、ノード電極（４１、又は、４２）を挟んで対向するドライバトランジスタ（２、又は、４）のゲート長も設計寸法よりも太くなる。反対に、アクセストランジスタ（５、又は、６）のゲート長が細く形成された場合、対を成すドライバトランジスタ（２、又は、４）のゲート長も細く形成される。このため、ＳＲＡＭの単位セルにおいて、セルレシオを常に一定の比に保つことが可能となる。以上のメリットにより、セルレシオは拡散層の幅（トランジスタのゲート幅）の差だけで調整が可能となり、所望の設計値を下回るおそれがなくなる。その結果、正常な読み出し動作が出来なくなるという可能性を無くすことが出来る。
【００４０】
（第２の実施の形態）
まず、本発明の第２の実施の形態に係る半導体装置の構成について説明する。本実施の形態では、本発明の半導体装置の一例としてＳＲＡＭについて説明する。図２は、本発明の第２の実施の形態に係る半導体装置の構成を示す回路図である。本図は、第１の実施の形態の場合と同じであるので、その説明を省略する。
【００４１】
図１３は、本発明の第２の実施の形態に係る半導体装置のサブユニット部の構成の一部を示す平面図である。サブユニット部１１は、アクセストランジスタ５、ドライバトランジスタ２、ロードトランジスタ１及びノード電極４１を備える。アクセストランジスタ５及びドライバトランジスタ２は、第１の実施の形態（図３）と同じである。ロードトランジスタ１は、ゲート電極２２と、一方のソース・ドレイン電極に対応するＰ型拡散層領域３２と、他方のソース・ドレイン電極に対応するＰ型拡散層領域３３を有する。Ｐ型拡散層領域３３は、配線層としてのノード電極４１の下部に設けられている。ゲート電極２２は、一方の側壁に側壁絶縁膜５２を、他方の側壁にスペーサ絶縁層５３をそれぞれ有している。これらのノード電極４１、ゲート電極２２、側壁絶縁膜５２、スペーサ絶縁層５３は、ドライバトランジスタ２と共通である。ドライバトランジスタ２とロードトランジスタ１とはゲート電極２２を共有している。
【００４２】
ノード電極４１（記憶ノード４１）は、両側壁に設けられた側壁絶縁膜５２を介してゲート電極２１、２２との間に設けられている。ノード電極４１は、記憶ノードであり、且つ、アクセストランジスタ５とドライバトランジスタ２とによりＮ型拡散層領域３０の配線層として、ロードトランジスタ１によりＰ型拡散層領域３３の配線層として共用されている。ノード電極４１は、側壁絶縁膜５２を介してゲート電極２１、２２に挟まれるように一本化されて配置されている。ノード電極４１の下方には素子分離パターン（図示されず）とＮ型拡散層領域３０とＰ型拡散層領域３３があり、ノード電極４１とＮ型拡散層領域３０及びＰ型拡散層領域３３とは絶縁物を介さずに直接接合している。Ｎ型拡散層領域３１ａ、３１ｂにはコンタクト５４、５５が設けられ、Ｐ型拡散層領域３２にはコンタクト５６が設けられている。
【００４３】
ノード電極４１は、第１方向（長手方向）へ伸びている。その一方の端部には、引き出し部分であるコンタクト５８を有する所定の寸法のノード接続部が形成されている。ゲート電極２２は、第１方向（長手方向）へ伸びている。その一方の端部は、更に、コンタクト５８のノード接続部から離れる方向（第１方向と略直角な方向）へ更に伸びている。その端部はコンタクト５８のノード接続部に隣接し、引き出し部分であるコンタクト５７を有する所定の寸法のノード接続部が形成されている。ゲート電極２１は、第１方向（長手方向）へ伸びている。その一方の端部は、更に、コンタクト５８のノード接続部から離れる方向（第１方向と略直角な方向で、ゲート電極２２と逆の向き）へ更に伸びている。その端部はコンタクト５８のノード接続部に隣接し、引き出し部分であるコンタクト５９を有する所定の寸法のノード接続部が形成されている。
【００４４】
上記の図１３及びそれらの説明は、サブユニット部１１についてなされている。しかし、それらの説明は、サブユニット部１２についても同様に適用可能である。
【００４５】
図１４は、図１３のサブユニット部を用いて構成したＳＲＡＭ単位セルの一例を示す平面図である。なお、サブユニット部１１側では一部符号に「Ａ」を付加し、サブユニット部１２側では一部符号に「Ｂ」を付加しているが、各サブユニット部１１、１２は図１３と同じである。
【００４６】
すなわち、サブユニット部１１は、アクセストランジスタ５、ドライバトランジスタ２、ロードトランジスタ１及びノード電極４１を備える。アクセストランジスタ５は、ゲート電極２１Ａと、一方のソース・ドレイン電極に対応するＮ型拡散層領域３１Ａａと、他方のソース・ドレイン電極に対応するＮ型拡散層領域３０Ａを有する。ドライバトランジスタ２は、ゲート電極２２Ａと、一方のソース・ドレイン電極に対応するＮ型拡散層領域３１ｂＡと、他方のソース・ドレイン電極に対応するＮ型拡散層領域３０Ａを有する。ロードトランジスタ１は、ゲート電極２２Ａと、一方のソース・ドレイン電極に対応するＰ型拡散層領域３２Ａと、他方のソース・ドレイン電極に対応するＰ型拡散層領域３３Ａを有する。ゲート電極２１Ａ、２２Ａは、一方の側壁に側壁絶縁膜５２Ａを、他方の側壁にスペーサ絶縁層５３Ａをそれぞれ有している。ノード電極４１（記憶ノード４１）は、両側壁に設けられた側壁絶縁膜５２Ａを介してゲート電極２１Ａ、２２Ａとの間に設けられている。
【００４７】
一方、サブユニット部１２は、アクセストランジスタ６、ドライバトランジスタ４、ロードトランジスタ３及びノード電極４２を備える。アクセストランジスタ６は、ゲート電極２１Ｂと、一方のソース・ドレイン電極に対応するＮ型拡散層領域３１ａＢと、他方のソース・ドレイン電極に対応するＮ型拡散層領域３０Ｂを有する。ドライバトランジスタ４は、ゲート電極２２Ｂと、一方のソース・ドレイン電極に対応するＮ型拡散層領域３１ｂＢと、他方のソース・ドレイン電極に対応するＮ型拡散層領域３０Ｂを有する。ロードトランジスタ３は、ゲート電極２２Ｂと、一方のソース・ドレイン電極に対応するＰ型拡散層領域３２Ｂと、他方のソース・ドレイン電極に対応するＰ型拡散層領域３３Ｂを有する。ゲート電極２１Ｂ、２２Ｂは、一方の側壁に側壁絶縁膜５２Ｂを、他方の側壁にスペーサ絶縁層５３Ｂをそれぞれ有している。ノード電極４２（記憶ノード４２）は、両側壁に設けられた側壁絶縁膜５２Ｂを介してゲート電極２１Ｂ、２２Ｂとの間に設けられている。
【００４８】
また、ノード電極４１は、第１方向（長手方向）へ伸び、端部に引き出し部分（コンタクト５８Ａ）のノード接続部を有する。ゲート電極２２Ａは、第１方向（長手方向）へ伸び、途中でコンタクト５８Ａのノード接続部から離れる方向（第１方向と略直角な方向）へ曲がっている。その端部はコンタクト５８Ａのノード接続部に隣接し、引き出し部分（コンタクト５７Ａ）のノード接続部を有する。ゲート電極２１Ａは、第１方向（長手方向）へ伸び、途中でコンタクト５８Ａのノード接続部から離れる方向（第１方向と略直角な方向で、ゲート電極２２Ａと逆の向き）へ曲がっている。その端部はコンタクト５８Ａのノード接続部に隣接し、引き出し部分（コンタクト５９Ａ）のノード接続部を有している。
【００４９】
そして、ノード電極４２は、第１方向（長手方向）へ伸び、端部に引き出し部分（コンタクト５８Ｂ）のノード接続部を有する。ゲート電極２２Ｂは、第１方向（長手方向）へ伸び、途中でコンタクト５８Ｂのノード接続部から離れる方向（第１方向と略直角な方向）へ曲がっている。その端部はコンタクト５８Ｂのノード接続部に隣接し、引き出し部分（コンタクト５７Ｂ）のノード接続部を有する。ゲート電極２１Ｂは、第１方向（長手方向）へ伸び、途中でコンタクト５８Ｂのノード接続部から離れる方向（第１方向と略直角な方向で、ゲート電極２２Ｂと逆の向き）へ曲がっている。その端部はコンタクト５８Ｂのノード接続部に隣接し、引き出し部分（コンタクト５９Ｂ）のワード接続部を有している。
【００５０】
図１４に示されるＳＲＡＭ単位セルは、サブユニット部１１とサブユニット部１２とが、対向するように配置されている。そのとき、第１方向に伸びるノード電極４２は、ゲート電極２２Ａにおけるサブユニット部１２に面する側の端部に対して、その第１方向の延長線上に位置している。そして、ノード電極４２におけるサブユニット部１１に面する側の端部のノード接続部（コンタクト５８Ｂ）は、ゲート電極２２Ａにおけるサブユニット部１２に面する側の端部のノード接続部（コンタクト５７Ａ）と、配線層６２（例示：Ｃｕ合金）を介して接続されている。同様に、第１方向に伸びるノード電極４１は、ゲート電極２２Ｂにおけるサブユニット部１１に面する側の端部に対して、その第１方向の延長線上に位置している。そして、ノード電極４１におけるサブユニット部１２に面する側の端部のノード接続部（コンタクト５８Ａ）は、ゲート電極２２Ｂにおけるサブユニット部１１に面する側の端部のノード接続部（コンタクト５７Ｂ）と、配線層６１（例示：Ｃｕ合金）を介して接続されている。配線層６２と配線層６１とは、互いに平行に、第１方向へ伸びている。このようにして、対向して配置され、相互に接続された２つのサブユニット部１１、１２を一組としてＳＲＡＭ単位セルを構成できる。
【００５１】
本実施の形態においても、読み出し不良の発生率をより低く抑えられ、セル面積をより縮小できる等の第１の実施の形態と同様の効果を得ることが出来る。
【００５２】
加えて、本実施の形態では、ノード電極（４１、又は、４２）の引き出し部分（コンタクト５８Ａ、又は、５８Ｂ）と、ゲート電極（２２Ｂ、又は、２２Ａ）の引き出し部分（コンタクト５７Ｂ、又は、５７Ａ）とが対向して配置されている。そのため、ノード電極（４１、又は、４２）とゲート電極（２２Ｂ、又は、２２Ａ）とを最短の配線で相互接続することができる。
【００５３】
また、本実施の形態では、ドライバトランジスタ（２、又は、４）及びロードトランジスタ（１、又は、３）の共通のゲート電極（２２Ａ、又は、２２Ｂ）が、ノード電極（４１、又は、４２）に沿って同時に形成される。こうすることで、ドライバトランジスタ（２、又は、４）及びロードトランジスタ（１、又は、３）のゲート長（ゲート電極の横断面における幅に対応）も高精度で一致させることが出来、かつ、製造工程も簡略化される。
【００５４】
（第３の実施の形態）
まず、本発明の第３の実施の形態に係る半導体装置の構成について説明する。本実施の形態では、本発明の半導体装置の一例としてＳＲＡＭについて説明する。図２は、本発明の第３の実施の形態に係る半導体装置の構成を示す回路図である。本図は、第１の実施の形態の場合と同じであるので、その説明を省略する。
【００５５】
図１５は、図１４のＳＲＡＭ単位セルに対する変形例を示す平面図である。本変形例は、図１４のＳＲＡＭ単位セルに対して、各ゲート電極及び各ノード電極の端部の引き出し部分の形状及び位置の点で相違している。
【００５６】
また、ノード電極４１は、第１方向（長手方向）へ伸び、途中でゲート電極２２Ａから離れる方向（第１方向と略直角な方向）へ曲がっている。端部に引き出し部分（コンタクト５８Ａ）のノード接続部を有する。ゲート電極２２Ａは、第１方向（長手方向）へ伸び、途中でノード電極４１から離れる方向（第１方向と略直角な方向で、ノード電極４１と逆の向き）へ曲がっている。その端部はコンタクト５８Ａのノード接続部の近傍にあり、引き出し部分（コンタクト５７Ａ）のノード接続部を有する。ゲート電極２１Ａは、第１方向（長手方向）へ伸びている。コンタクト５８Ａのノード接続部と接する側とは反対側の端部が、途中でノード電極４１から離れる方向（第１方向と略直角な方向で、ノード電極４１と同じ向き）へ曲がっている。その端部は、引き出し部分（コンタクト５９Ａ）のノード接続部を有している。
【００５７】
同様に、ノード電極４２は、第１方向（長手方向）へ伸び、途中でゲート電極２２Ｂから離れる方向（第１方向と略直角な方向）へ曲がっている。端部に引き出し部分（コンタクト５８Ｂ）のノード接続部を有する。ゲート電極２２Ｂは、第１方向（長手方向）へ伸び、途中でノード電極４２から離れる方向（第１方向と略直角な方向で、ノード電極４２と逆の向き）へ曲がっている。その端部はコンタクト５８Ｂのノード接続部の近傍にあり、引き出し部分（コンタクト５７Ｂ）のノード接続部を有する。ゲート電極２１Ｂは、第１方向（長手方向）へ伸びている。コンタクト５８Ｂのノード接続部と接する側とは反対側の端部が、途中でノード電極４２から離れる方向（第１方向と略直角な方向で、ノード電極４２と同じ向き）へ曲がっている。その端部は、引き出し部分（コンタクト５９Ｂ）のノード接続部を有している。
【００５８】
図１５に示されるＳＲＡＭ単位セルは、サブユニット部１１とサブユニット部１２とが、対向するように配置されている。そのとき、ノード電極４２におけるコンタクト５８Ｂのノード接続部は、ゲート電極２２Ａにおけるコンタクト５７Ａのノード接続部に対して、その第１方向の延長線上に位置している。そして、ノード電極４２におけるサブユニット部１１側の端部のノード接続部（コンタクト５８Ｂ）は、ゲート電極２２Ａにおけるサブユニット部１２側の端部のノード接続部（コンタクト５７Ａ）と配線層６２（例示：Ｃｕ合金）を介して接続されている。
【００５９】
同様に、ノード電極４１におけるコンタクト５８Ａのノード接続部は、ゲート電極２２Ｂにおけるコンタクト５７Ｂのノード接続部に対して、その第１方向の延長線上に位置している。そして、ノード電極４１におけるサブユニット部１２側の端部のノード接続部（コンタクト５８Ａ）は、ゲート電極２２Ｂにおけるサブユニット部１１側の端部のノード接続部（コンタクト５８Ａ）と配線層６１（例示：Ｃｕ合金）を介して接続されている。配線層６２と配線層６１とは、互いに平行に、第１方向へ伸びている。このようにして、対向して配置され、相互に接続された２つのサブユニット部１１、１２を一組としてＳＲＡＭ単位セルを構成できる。
【００６０】
本実施の形態においても、読み出し不良の発生率をより低く抑えられ、セル面積をより縮小できる等の第１の実施の形態と同様の効果を得ることが出来る。
【００６１】
本実施の形態では、ノード電極（４１、又は、４２）の一方の端部を曲げることにより、ＳＲＡＭ単位セル（サブユニット部１１＋サブユニット部１２）のレイアウトを矩形にすることができる。その結果、以下のメリットが生ずる。まず、ノード電極（４１、又は、４２）とゲート電極（２２Ｂ、又は、２２Ａ）とが対向しているので相互接続を容易に行うことができる。また、図１４のＳＲＡＭ単位セルでは、サブユニット部１１とサブユニット部１２とを相互にずらしたレイアウトをとるため、上部の配線が蛇行するなど構造が複雑になる可能性がある。しかし、本実施の形態のＳＲＡＭ単位セルでは、サブユニット部１１とサブユニット部１２とを相互にずらさないレイアウトをとるため、上部の配線の構造を簡略化することができる。
【００６２】
ロードトランジスタ（１、又は、３）のノード電極（４１、又は、４２）を挟んで反対側にはトランジスタが形成されない。したがって、ここにワード線４３の接続部（コンタクト５９Ａ、５９Ｂ）を設けることができる。その結果、相互接続部分（コンタクト５７Ａ、５８Ｂ、５７Ｂ、５８Ａ，配線層６１、６２）と、ワード線４３の接続部（コンタクト５９Ａ、５９Ｂ）とが近接することがない。それにより、配線のレイアウト設計を容易に行うことが可能になる。
【００６３】
次に、本発明の第３の実施の形態に係る半導体装置の製造方法について説明する。図１６〜図２９、図３０Ａ、図３０Ｂは、本発明の第３の実施の形態に係る半導体装置の製造方法の一例を示す断面図、平面図である。なお、本製造方法において、ウェル１００ａについては省略している。また、これらの図においては、図１４や図１５で示したサブユニット部１１を示す符号「Ａ」や、サブユニット部１２を示す符号「Ｂ」を省略している。この半導体装置の製造方法は、形状の相違を除けば、第２の実施の形態に係る半導体装置の製造方法としても用いることができる。
【００６４】
まず、図１６（平面図）に示すように、半導体基板（例示：シリコン基板）の表面における所定の位置に、フォトリソグラフィ技術を用いてトレンチ絶縁膜による素子分離層（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を形成する。それにより、所定の形状でデバイス拡散層領域８０が形成される。
【００６５】
次に、図１７（平面図）に示すように、半導体基板の表面に、所定の厚さの第１絶縁膜５１ａ（例示：酸化シリコン膜）と窒化膜８１（例示：窒化シリコン膜）を成膜する。続いて、所定の形状のパターンをなすフォトレジスト（図示されず）をマスクとして窒化膜８１をエッチングして所定の形状の開口部８２を形成する。
【００６６】
次に、図１８（断面図）に示すように、フォトレジストをマスクとして開口部８２に第１絶縁膜５１ａを介して不純物の注入を行い、第１不純物注入層８３ａを形成する。更に、図示されないが、他の所定の形状のパターンをなすフォトレジストをマスクとして開口部８２に第１絶縁膜５１ａを介して、第１不純物注入層８３ａと異なる導電型の不純物の注入を行い、図１５におけるＰ型拡散層領域３３を形成する。
【００６７】
次に、図１９（平面図）に示すように、ＣＶＤ法などにより所定の厚さの第２絶縁膜（図示されず、例示：酸化シリコン膜）を成膜する。続いて、ドライエッチング法により第２絶縁膜をエッチングし、開口部８２に側壁絶縁膜５２を形成する。その後、開口部８２に第１絶縁膜５１ａを介して不純物の注入を行い、第２不純物注入層８３ｂを形成する。そして、開口部８２の底面に露出した第１絶縁膜５１ａをエッチング除去する。この第１不純物注入層８３ａと第２不純物注入層８３ｂとはＮ型拡散層領域３０を構成する。
【００６８】
次に、図２０（平面図）に示すように、所定の厚さの第１多結晶シリコン膜（図示されず）を成膜し、開口部８２を充填する。続いて、窒化膜８１上の余分な第１多結晶シリコン膜をドライエッチング法でエッチバックして除去する。この結果、開口部８２内に埋め込まれた第１多結晶シリコン膜（ノード電極４１）だけが残る。図２１（断面図）は、図２０の場合の断面図を示している。
【００６９】
次に、図２２（平面図）に示すように、窒化膜８１をプラズマエッチ又はウエットエッチで除去する。このようにしてＮ型拡散層領域３０の第２不純物注入層８３ｂと直接接合したノード電極４１が形成される。その後、閾値電圧Ｖｔの調整のための不純物注入を行う（図示されず）。続いて、図２３（平面図）に示すように、所定の厚さの第２多結晶シリコン膜２０を成膜する。図２４（断面図）は、図２３の場合の断面図を示している。
【００７０】
その後、図２５（平面図）に示すように、第２多結晶シリコン膜２０の表面にＣＶＤ法などでマスク用のマスク酸化膜８６を成長する。次に、半導体基板の全面にフォトレジスト８５を塗布する。続いて、スティッチ部（ゲート電極及びノード電極の引き出し部分）のマスク酸化膜８６を覆うようにフォトレジスト８５のパターンを残す。
【００７１】
続いて、図２６（平面図）に示すように、ウエットエッチングにより、第２多結晶シリコン層２０の上のマスク酸化膜８６を除去する。その後、フォトレジスト８５を除去する。その結果、第２多結晶シリコン層２０の上のスティッチ部にのみマスク酸化膜８６が残存する。
【００７２】
次に、図２７（平面図）に示すように、第２多結晶シリコン膜２０をドライエッチング法でエッチバックする。その結果、ノード電極４１の両側の側壁に、側壁絶縁膜５２を介して第２多結晶シリコン膜による側壁電極、すなわち、ゲート電極２１、２２が形成される。また同時に、マスク酸化膜８６で保護されたところにスティッチ部８８が形成される。図２８（断面図）は、図２７の場合の断面図を示している。ゲート電極２１、２２下にはゲート絶縁膜５１となる第１絶縁膜５１ａがある。
【００７３】
次に、図２９（平面図）に示すように、Ｎ型拡散層領域３１を形成する領域に自己整合的に第１絶縁膜５１ａを介して不純物の注入を行い、第３不純物注入層（８４ａ：図示されず）を形成する。一方、図示されないが、Ｐ型拡散層領域３２を形成する領域に自己整合的に第１絶縁膜５１ａを介して、第３不純物注入層８４ａと異なる導電型の不純物の注入を行い、図１５におけるＰ型拡散層領域３２の一部を形成する。続いて、所定の厚さの絶縁膜（図示されず）を成膜し、これをエッチングしてスペーサ絶縁層（５３：図示されず）を両ゲート電極２１、２２の外側の側壁に形成する。その後、Ｎ型拡散層領域３１を形成する領域に自己整合的に第１絶縁膜５１ａを介して不純物の注入を行い、第４不純物注入層（８４ｂ：図示されず）を形成する。一方、図示されないが、Ｐ型拡散層領域３２を形成する領域に自己整合的に第１絶縁膜５１ａを介して、第４不純物注入層８４ｂと異なる導電型の不純物の注入を行い、図１５におけるＰ型拡散層領域３２を形成する。その後、第４不純物注入層（８４ｂ）上及びＰ型拡散層領域３２上の第１絶縁膜５１ａをエッチングより除去する。この第３不純物注入層（８４ａ）と第４不純物注入層（８４ｂ）とは、Ｎ型拡散層領域３１ａ、３１ｂを構成する。次に、フォトレジストで、ゲート電極２１、２２の不要な部分を含む開口部８７を有するマスクパターン（図示されず）を形成し、ドライエッチングでその不要な部分を除去する。これにより、ゲート電極２１とゲート電極２２とを分離する。その後、エッチングでマスクパターンを除去する。
【００７４】
次に、シリサイド工程及び層間膜形成工程を実行後（図示されず）、図３０Ａ（平面図）に示すように、対向して一対をなすノード電極４１のスティッチ部（ノード接続部）とゲート電極２２のスティッチ部（ノード接続部）とを、前記２つの電極を横断するような形状（例えば図３０Ａの場合は矩形）のコンタクトホールを形成し、金属などの導電体を充填して配線６２ａを形成して接続する。同様に、対向して一対をなすノード電極４２のスティッチ部（ノード接続部）とゲート電極２２のスティッチ部（ノード接続部）とを、前記２つの電極を横断するような形状（例えば図３０Ａの場合は矩形）のコンタクトホールを形成し、金属などの導電体を充填して配線６１ａを形成して接続する。又は、図３０Ｂ（平面図）に示すように、対向して一対をなすノード電極４１のスティッチ部（ノード接続部）とゲート電極２２のスティッチ部（ノード接続部）とを、配線層６２としてのコンタクトおよび金属配線で接続する。同様に、対向して一対をなすノード電極４２のスティッチ部（ノード接続部）とゲート電極２２のスティッチ部（ノード接続部）とを、配線層６１としてのコンタクトおよび金属配線で接続する。
【００７５】
以上により、本実施の形態に係る半導体装置が製造される。
【００７６】
上記第１の実施の形態〜第３の実施の形態で示されたＳＲＡＭ単位セルのロードトランジスタ、ドライバトランジスタ及びアクセストランジスタは、本発明の各実施の形態に関連して、その配置に様々なバリエーションが存在する。以下にそれらの配置バリエーションと利点について説明する。
【００７７】
図３１は、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の一例を示す概略図である。この図では、図１３〜図１５の半導体装置でのノード電極４１（、４２）に対するロードトランジスタ（Ｌ）１（、３）、ドライバトランジスタ（Ｄ）２（、４）、及びアクセストランジスタ（Ａ）５（、６）の位置関係を示している。なお、図中、各トランジスタは分り易さのために点線を含む矩形で示されているが、その矩形は単に位置関係を示すものであり、その具体的な形状を規定するものではない（以下、図３６まで同じ）。各トランジスタをノード電極に対してこのように配置している。これは、第２、３の実施の形態に相当する。このような配置により、以下のメリットを得ることが出来る。
【００７８】
まず、本配置では、いずれのトランジスタのゲート電極もノード電極の側壁として形成されるので、ロードトランジスタ（Ｌ））、ドライバトランジスタ（Ｄ）、及びアクセストランジスタ（Ａ）のゲート長が高精度で揃うとともに、寸法ばらつきの傾向が一致する。そのため、ドライバトランジスタ（Ｄ）とアクセストランジスタ（Ａ）との間のセルレシオに関する問題を解決することが出来る。加えて、ＳＲＡＭ単位セルの面積を小さくすることが出来る。また、ＳＲＡＭ単位セルを平面に複数個並べた場合、Ｎ型拡散層領域とＰ型拡散層領域とが帯状に交互に並ぶので、拡散層のレイアウトをシンプルにすることが出来る。更に、ロードトランジスタ（Ｌ））、ドライバトランジスタ（Ｄ）、及びアクセストランジスタ（Ａ）はノード電極が共通であるので、ＳＲＡＭ単位セルのサブユニット部（３個のトランジスタ分）をノード電極ひとつでコンパクトにまとめることができ、面積的に有利である。また、分離マージンの設計が相対的に容易になる。更に、ロードトランジスタ（Ｌ））及びドライバトランジスタ（Ｄ）は、ゲート電極及びノード電極が共通であるので、同じ側に配置して一体化形成した方がゲート長ばらつきや面積の点で有利になる。
【００７９】
図３２Ａ及び図３２Ｂは、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の変形例を示す概略図である。この図では、ノード電極に対して、ロードトランジスタ（Ｌ）、ドライバトランジスタ（Ｄ）、及びアクセストランジスタ（Ａ）を片方の側に並べて配置する例を示している。ただし、ドライバトランジスタ（Ｄ）とアクセストランジスタ（Ａ）とはゲート電極を共有できないので、両トランジスタの間で、少なくともゲート電極が分割される必要がある。図３２Ａはゲート電極及びノード電極を分割している場合である。例えばゲート電極形成後に分割を行い、別途ノード電極の再接続を行う。図３２Ｂはゲート電極だけを分割している場合である。各トランジスタをノード電極に対してこのように配置することで、ゲート電極が共通になるので、ロードトランジスタ（Ｌ）、ドライバトランジスタ（Ｄ）、及びアクセストランジスタ（Ａ）のゲート長を高精度に揃えることが出来る。なお、各トランジスタ（Ｌ、Ｄ、Ａ）が配置される側と反対の側におけるゲート電極に相当する部分は、この例ではゲート電極として使用されない。
【００８０】
図３３は、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。この図では、ノード電極に対して、ロードトランジスタ（Ｌ）及びドライバトランジスタ（Ｄ）を片方の側に並べて配置する一方、アクセストランジスタ（Ａ）を別途配置する例を示している。各トランジスタをノード電極に対してこのように配置することで、ゲート電極が共通になるので、ロードトランジスタ（Ｌ）及びドライバトランジスタ（Ｄ）のゲート長を高精度に揃えることが出来る。なお、ロードトランジスタ（Ｌ）及びドライバトランジスタ（Ｄ）が配置される側と反対の側におけるゲート電極に相当する部分は、この例ではゲート電極として使用されない。
【００８１】
図３４は、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。この図では、ノード電極に対して、ロードトランジスタ（Ｌ）及びドライバトランジスタ（Ｄ）を対向するように配置する一方、アクセストランジスタ（Ａ）を別途配置する例を示している。各トランジスタをノード電極に対してこのように配置することで、いずれのトランジスタのゲート電極もノード電極の側壁として形成されるので、小面積で二つのトランジスタを配置することが出来、面積的に有利になる。
【００８２】
図３５Ａ〜図３５Ｃは、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。この図では、ノード電極に対して、アクセストランジスタ（Ａ）及びドライバトランジスタ（Ｄ）を対向するように配置する一方、ロードトランジスタ（Ｌ）を別途配置する例（図３５Ａ）、ロードトランジスタ（Ｌ）の代わりに抵抗Ｒを別途配置する例（図３５Ｂ）及びロードトランジスタ（Ｌ）を本発明の半導体装置の構成として配置する例（図３５Ｃ）をそれぞれ示している。図３５Ａや図３５Ｂは第１の実施の形態に相当する。ドライバトランジスタ（Ｄ）とアクセストランジスタ（Ａ）のゲート長が高精度で揃うとともに、寸法ばらつきの傾向が一致する。そのため、ドライバトランジスタ（Ｄ）とアクセストランジスタ（Ａ）との間のセルレシオに関する問題を解決することが出来る。加えて、ＳＲＡＭ単位セルの面積を小さくすることが出来る。なお、図３５Ｃにおいて、ロードトランジスタ（Ｌ）が配置される側と反対の側におけるゲート電極に相当する部分は、この例ではゲート電極として使用されない。
【００８３】
図３６は、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。この図では、ノード電極に対して、ロードトランジスタ（Ｌ）及びドライバトランジスタ（Ｄ）を片方の側に並べて、アクセストランジスタ（Ａ）を他方の側に配置する例を示している。各トランジスタをノード電極に対してこのように配置することで、図３１の場合と同様の効果を得ることが出来る。このように、本発明の各トランジスタのレイアウトは、図３１のようなアクセストランジスタ（Ａ）がドライバトランジスタ（Ｄ）と対向するレイアウトに限定されない。
【００８４】
（第４の実施の形態）
まず、本発明の第４の実施の形態に係る半導体装置の構成について説明する。本実施の形態では、本発明の半導体装置の一例としてカレントミラー回路について説明する。図３７は、本発明の第４の実施の形態に係る半導体装置の構成を示す回路図である。２つのＮＭＯＳトランジスタ（トランジスタ１０２、トランジスタ１０５）を具備する。
【００８５】
トランジスタ１０２は、ソース・ドレイン電極の一方をノード１４１ａ（ソース側）に、他方をノード１３１ａ（ドレイン側）に、ゲート電極をノード１２１ａにそれぞれ接続されている。ノード１２１ａは、配線１２４を介して、ノード１３１ａに接続されている。一方、トランジスタ１０５は、ソース・ドレイン電極の一方をノード１４１ａ（ソース側）に、他方をノード１３２ａ（ドレイン側）に、ゲート電極をノード１２１ａにそれぞれ接続されている。
【００８６】
図３８は、本発明の第４の実施の形態に係る半導体装置の構成の一部を示す平面図である。カレントミラー回路において、トランジスタ１０２は、ゲート電極１２１と、一方のソース・ドレイン電極に対応するＮ型拡散層領域１３１と、他方のソース・ドレイン電極に対応するＮ型拡散層領域１３０を有する。Ｎ型拡散層領域１３０は、配線層としての共通ソース電極１４１の下部に設けられている。ゲート電極１２１は、一方の側壁に側壁絶縁膜１５２を、他方の側壁にスペーサ絶縁層１５３をそれぞれ有している。
【００８７】
一方、トランジスタ１０５は、ゲート電極１２２と、一方のソース・ドレイン電極に対応するＮ型拡散層領域１３２と、他方のソース・ドレイン電極に対応するＮ型拡散層領域１３０を有する。ゲート電極１２２は、ゲート電極１２１と接合され、電気的に接続されている。すなわち、ゲート電極１２１とゲート電極１２２とは、共通ソース電極１４１を囲むように設けられている。Ｎ型拡散層領域１３０は、トランジスタ１０２のＮ型拡散層領域１３０と同一である。ゲート電極１２２は、一方の側壁に側壁絶縁膜１５２を、他方の側壁にスペーサ絶縁層１５３をそれぞれ有している。
【００８８】
図３９は、図３８におけるＡ−Ａ’断面図である。
共通ソース電極１４１は、半導体基板２００のウェル２００ａ表面領域に設けられたＮ型拡散層領域１３０上に直接設けられている。トランジスタ１０２とトランジスタ１０５は、中央の共通ソース電極１４１の左右に側壁絶縁膜１５２を介して一体化して設けられている。ゲート電極１２１、１２２は、半導体基板２００のウェル２００ａ上に所定の厚さのゲート絶縁膜１５１を介して設けられている。ゲート電極１２１、１２２の外側にはスペーサ絶縁層１５３が設けられ、ゲート電極１２１、１２２とソース・ドレイン領域であるＮ型拡散層領域１３１、１３２とを電気的に絶縁している。共通ソース電極１４１の側面に形成されたトランジスタ１０２とトランジスタ１０５のゲート長は、それぞれゲート電極１２１、１２２の横断面における幅で決まる。共通ソース電極１４１の側面に形成されたトランジスタ１０２とトランジスタ１０５は、それぞれソース・ドレイン領域の片方を共通ソース電極１４１直下のＮ型拡散層領域１３０で共用し、共通ソース電極１４１と接続されている。ゲート電極１２１は、配線１２４を介して、Ｎ型拡散層領域１３１に接続されている。
【００８９】
図３７におけるノード１２１ａ、ノード１３１ａ、ノード１３２ａ、及びノード１４１ａは、ゲート電極１２１（１２２）、Ｎ型拡散層領域１３１、Ｎ型拡散層領域１３２、及び共通ソース電極１４１そのもの、又は、それと接続される配線層に例示される。
【００９０】
このカレントミラー回路の動作では、入力電流Ｉ１がノード１３１ａ、トランジスタ１０２及びノード１４１ａの経路で流れるとき、ほぼ同一の出力電流Ｉ２がノード１３２ａ、トランジスタ１０５及びノード１４１ａの経路で流れる。そのとき、トランジスタ１０２とトランジスタ１０５の形状やトランジスタ特性が同じ場合、出力電流Ｉ２は、入力電流Ｉ１と同じになる。
【００９１】
次に、本発明の第４の実施の形態に係る半導体装置の製造方法については、ゲート電極１２１とＮ型拡散層領域１３１とを接続する配線１２４を形成する工程（例示：全体を覆う層間絶縁層を形成後、層間絶縁層中にゲート電極１２１と接続するコンタクト及びＮ型拡散層領域１３１と接続するコンタクトをそれぞれ形成し、当該コンタクト間を配線層で接続する）を追加するほかは、第１の実施の形態に係る半導体装置の製造方法と同様であるのでその説明を省略する。
【００９２】
本実施の形態においても、ＳＲＡＭの単位セルの正常な読み出し動作の効果を除いた、第１の実施の形態における他の効果を同様に得ることが出来る。
【００９３】
更に、本実施の形態では、カレントミラー回路を構成するトランジスタ１０２とトランジスタ１０５とを一体的に形成することによって、ゲート長のばらつきの傾向を一致させることができる。それにより、トランジスタ１０２とトランジスタ１０５の形状及びトランジスタ特性を高い精度で一致させることができる。その結果、入力電流Ｉ１と等しい出力電流Ｉ２を高い精度で得ることが可能となる。
【００９４】
（第５の実施の形態）
まず、本発明の第５の実施の形態に係る半導体装置の構成について説明する。本実施の形態では、本発明の半導体装置の一例としてカレントミラー型センスアンプについて説明する。図４０は、本発明の第５の実施の形態に係る半導体装置の構成を示す回路図である。カレントミラー型センスアンプは、サブユニット部１１１とサブユニット部１１２を具備する。
【００９５】
サブユニット部１１１は、カレントミラー回路であり、２つのＮＭＯＳトランジスタ（トランジスタ１０２、トランジスタ１０５）を備える。トランジスタ１０２は、ソース・ドレイン電極の一方をノード１４１ａ（ソース側）に、他方をノード１３１ａ（ドレイン側）に、ゲート電極をノード１２１ａにそれぞれ接続されている。ノード１２１ａは、ノード１３１ａに接続されている。一方、トランジスタ１０５は、ソース・ドレイン電極の一方をノード１４１ａ（ソース側）に、他方をノード１３２ａ（ドレイン側）に、ゲート電極をノード１２１ａにそれぞれ接続されている。
【００９６】
サブユニット部１１２は、差動入力部であり、２つのＰＭＯＳトランジスタ（トランジスタ２０２、トランジスタ２０５）を備える。トランジスタ２０２は、ソース・ドレイン電極の一方をノード２３０ａ（ソース側）に、他方をノード２３１ａ（ドレイン側）に、ゲート電極をセンス対象のデータ線Ｄにそれぞれ接続されている。ノード２３１ａは、ノード１３１ａに接続されている。一方、トランジスタ２０５は、ソース・ドレイン電極の一方をノード２３０ａ（ソース側）に、他方をノード２３２ａ（ドレイン側）に、ゲート電極をセンス対象のデータ線Ｄ／にそれぞれ接続されている。ノード２３２ａは、ノード１３２ａに接続されている。
【００９７】
図４１は、本発明の第５の実施の形態に係る半導体装置の構成の一部を示す平面図である。サブユニット部１１１において、トランジスタ１０２は、ゲート電極１２１と、一方のソース・ドレイン電極に対応するＮ型拡散層領域１３１と、他方のソース・ドレイン電極に対応するＮ型拡散層領域１３０を有する。Ｎ型拡散層領域１３０は、配線層としての共通ソース電極１４１の下部に設けられている。ゲート電極１２１は、一方の側壁に側壁絶縁膜１５２を、他方の側壁にスペーサ絶縁層１５３をそれぞれ有している。一方、トランジスタ１０５は、ゲート電極１２２と、一方のソース・ドレイン電極に対応するＮ型拡散層領域１３２と、他方のソース・ドレイン電極に対応するＮ型拡散層領域１３０を有する。ゲート電極１２２は、ゲート電極１２１と接合され、電気的に接続されている。すなわち、ゲート電極１２１とゲート電極１２１とは、共通ソース電極１４１を囲むように設けられている。Ｎ型拡散層領域１３０は、トランジスタ１０２のＮ型拡散層領域１３０と同一である。ゲート電極１２２は、一方の側壁に側壁絶縁膜１５２を、他方の側壁にスペーサ絶縁層１５３をそれぞれ有している。
【００９８】
また、サブユニット部１１２において、トランジスタ２０２は、ゲート電極２２１と、一方のソース・ドレイン電極に対応するＰ型拡散層領域２３１と、他方のソース・ドレイン電極に対応するＰ型拡散層領域２３０を有する。Ｐ型拡散層領域２３０は、配線層としてのノード電極２４１の下部に設けられている。ゲート電極２２１は、一方の側壁に側壁絶縁膜２５２を、他方の側壁にスペーサ絶縁層２５３をそれぞれ有している。一方、トランジスタ２０５は、ゲート電極２２２と、一方のソース・ドレイン電極に対応するＰ型拡散層領域２３２と、他方のソース・ドレイン電極に対応するＰ型拡散層領域２３０を有する。ゲート電極２２２は、ゲート電極２２１と分離されている。Ｐ型拡散層領域２３０は、トランジスタ２０２のＰ型拡散層領域２３０と同一である。ゲート電極２２２は、一方の側壁に側壁絶縁膜２５２を、他方の側壁にスペーサ絶縁層２５３をそれぞれ有している。
【００９９】
ゲート電極１２１の端部にはコンタクト１５６を有するノード接続部が設けられている。コンタクト１５６と、Ｎ型拡散層領域１３１のコンタクト１５７と、Ｐ型拡散層領域２３１のコンタクト２５７とは、配線層１６１により接続されている。また、Ｎ型拡散層領域１３２のコンタクト１５８と、Ｐ型拡散層領域２３２のコンタクト２５８とは、配線層１６２により接続されている。
【０１００】
図４０におけるノード１２１ａ、ノード１３１ａ、ノード１３２ａ、ノード１４１ａ、ノード２３０ａ、ノード２３１ａ及びノード２３２ａは、ゲート電極１２１（１２２）、Ｎ型拡散層領域１３１、Ｎ型拡散層領域１３２、ノード電極１４１、Ｐ型拡散層領域２３０、Ｐ型拡散層領域２３１、及びＰ型拡散層領域２３２そのもの、又は、それと接続される配線層に例示される。
【０１０１】
このカレントミラー型センスアンプの動作では、データ線Ｄが“Ｌ”レベル、データ線Ｄ／が“Ｈ”レベルの場合、トランジスタ２０２がオン状態、トランジスタ２０５がオフ状態になる。になる。それにより、電流Ｉ１１が抵抗Ｒ、ノード２３０ａ、トランジスタ２０２、ノード２３１ａ、ノード１３１ａ及びトランジスタ１０２の経路で流れる。その結果、電流Ｉ１１とほぼ同一の電流Ｉ１２がＶｏｕｔからノード１３２ａ及びトランジスタ１０５へ流れる。一方、データ線Ｄが“Ｈ”レベル、データ線Ｄ／が“Ｌ”レベルの場合、トランジスタ２０２がオフ状態、トランジスタ２０５がオン状態になる。それにより、電流Ｉ１１は流れない。その結果、電流Ｉ１２も流れず、ＶＣＣの電圧がＶｏｕｔに出力される。なお、本カレントミラー型センスアンプのトランジスタは、その導電型を逆とする組み合わせになっていても良い。その場合、電源（ＶＣＣ、ＧＮＤ）の位置が反対になることやその動作については、当業者には容易に理解されよう。
【０１０２】
次に、本発明の第５の実施の形態に係る半導体装置の製造方法については、第３の実施の形態に係る半導体装置の製造方法と同様であるのでその説明を省略する。
【０１０３】
本実施の形態においても、ＳＲＡＭの単位セルの正常な読み出し動作の効果を除いた第１の実施の形態における他の効果、及び、第４の実施の形態の効果を同様に得ることが出来る。
【０１０４】
更に、本実施の形態では、カレントミラー型センスアンプの差動入力部を構成するトランジスタ２０２とトランジスタ２０５を一体的に形成することによって、ゲート長のばらつきの傾向を一致させることができる。それにより、トランジスタ２０２とトランジスタ２０５の形状及びトランジスタ特性（特にしきい値）を高い精度で一致させることができ、出力電圧（Ｖｏｕｔ）のばらつきを低く抑えることができる。
【０１０５】
差動入力部にバイポーラのペアトランジスタを用いる場合、ＭＯＳトランジスタを用いる場合より出力電圧（Ｖｏｕｔ）のばらつきが少ない。これはバイポーラトランジスタのベース−エミッタ間電圧（ＶＢＥ）ばらつきが非常に小さいことによる。しかし、バイポーラトランジスタを用いると、回路面積が大きくなることが不可避であった。本実施の形態を用いれば、ばらつきの少ない出力電圧（Ｖｏｕｔ）が得られるのみならず、回路面積の縮小も可能となる。
【０１０６】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【図面の簡単な説明】
【０１０７】
【図１Ａ】図１Ａは特開平７−２６３６７７号公報の半導体装置の製造方法を示す断面図である。
【図１Ｂ】図１Ｂは特開平７−２６３６７７号公報の半導体装置の製造方法を示す断面図である。
【図１Ｃ】図１Ｃは特開平７−２６３６７７号公報の半導体装置の製造方法を示す断面図である。
【図１Ｄ】図１Ｄは特開平７−２６３６７７号公報の半導体装置の製造方法を示す断面図である。
【図２】図２は本発明の実施の形態に係る半導体装置の構成を示す回路図である。
【図３】図３は本発明の第１の実施の形態に係る半導体装置のサブユニット部の構成の一部を示す平面図である。
【図４】図４は図３におけるＡ−Ａ’断面図である。
【図５】図５は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図６】図６は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図７】図７は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図８】図８は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図９】図９は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図１０】図１０は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図１１】図１１は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図１２】図１２は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図１３】図１３は本発明の第２の実施の形態に係る半導体装置のサブユニット部の構成の一部を示す平面図である。
【図１４】図１４は図１３のサブユニット部を用いて構成したＳＲＡＭ単位セルの例を示す平面図である。
【図１５】図１５は図１４のＳＲＡＭ単位セルに対する変形例を示す平面図である。
【図１６】図１６は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図１７】図１７は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図１８】図１８は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図１９】図１９は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図２０】図２０は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図２１】図２１は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図２２】図２２は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図２３】図２３は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図２４】図２４は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図２５】図２５は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図２６】図２６は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図２７】図２７は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図２８】図２８は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図２９】図２９は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図３０Ａ】図３０Ａは本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図３０Ｂ】図３０Ｂは本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図３１】図３１は本発明の各実施の形態に係る半導体装置での各トランジスタの配置の一例を示す概略図である。
【図３２Ａ】図３２Ａは本発明の各実施の形態に係る半導体装置での各トランジスタの配置の変形例を示す概略図である。
【図３２Ｂ】図３２Ｂは本発明の各実施の形態に係る半導体装置での各トランジスタの配置の変形例を示す概略図である。
【図３３】図３３は本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。
【図３４】図３４は本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。
【図３５Ａ】図３５Ａは、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。
【図３５Ｂ】図３５Ｂは、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。
【図３５Ｃ】図３５Ｃは、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。
【図３６】図３６は本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。
【図３７】図３７は本発明の第４の実施の形態に係る半導体装置の構成を示す回路図である。
【図３８】図３８は本発明の第４の実施の形態に係る半導体装置の構成の一部を示す平面図である。
【図３９】図３９は図３８におけるＡ−Ａ’断面図である。
【図４０】図４０は本発明の第５の実施の形態に係る半導体装置の構成を示す回路図である。
【図４１】図４１は本発明の第５の実施の形態に係る半導体装置の構成の一部を示す平面図である。
【符号の説明】
【０１０８】
１、３ ロードトランジスタ
２、４ ドライバトランジスタ
５、６ アクセストランジスタ
１１、１２ サブユニット部
２０ 第２多結晶シリコン膜
２１、２１Ａ、２１Ｂ、２２、２２Ａ、２２Ｂ ゲート電極
３０、３１ａ、３１ｂ、３０Ａ、３１ａＡ、３１ｂＡ、３０Ｂ、３１ａＢ、３１ｂＢ Ｎ型拡散層領域
３２、３３ Ｐ型拡散層領域
４１、４２ ノード電極（記憶ノード）
４３ ワード線ＷＬ
４６ ビット線ＢＩＴ
４８ ビット線ＢＩＴ／
５１ ゲート絶縁膜
５１ａ 第１絶縁膜
５２、５２Ａ、５２Ｂ 側壁絶縁膜
５３、５３Ａ、５３Ｂ スペーサ絶縁層
５４、５５、５６、５７、５８、５９、５４Ａ、５５Ａ、５６Ａ、５７Ａ、５８Ａ、５９Ａ、５４Ｂ、５５Ｂ、５６Ｂ、５７Ｂ、５８Ｂ、５９Ｂ、 コンタクト
６１、６２ 配線層
６１ａ、６２ａ 配線
８２ 開口部
８３ａ 第１不純物注入層
８３ｂ 第２不純物注入層
８４ａ 第３不純物注入層
８４ｂ 第４不純物注入層
８５ フォトレジスト
８６ マスク酸化膜
８８ スティッチ部
１００ 半導体基板
１００ａ ウェル
１０２、１０５、２０２、２０５ トランジスタ
１１１、１１２ サブユニット部
１２１ａ、１３１ａ、１３２ａ、１４１ａ、２３０ａ、２３１ａ、２３２ａ ノード
１２１、１２２、２２１、２２２ ゲート電極
１２４ 配線
１３０、１３１、１３２、２３０、２３１、２３２ Ｎ型拡散層領域
１４１、２４１ ノード電極
１５１、２５１ ゲート絶縁膜
１５２、２５２ 側壁絶縁膜
１５３、２５３ スペーサ絶縁層
１６１、１６２ 配線層
２００ 半導体基板
２００ａ ウェル
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特にトランジスタを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化が進められている。半導体装置を微細化するために、その半導体装置に用いられるトランジスタの微細化が進められている。微細化に伴い、製造プロセスにおいて要求される寸法精度は厳しくなってきている。しかし、個々のトランジスタの寸法には製造プロセスに起因する寸法ばらつきの混入を避けることは困難である。所望の寸法で高精度にトランジスタを形成することが望まれている。
【０００３】
微細で寸法精度の良いゲート電極を有するＭＯＳトランジスタを得ることを目的とした技術が特開平７−２６３６７７号公報に開示されている。図１Ａ〜図１Ｄは、特開平７−２６３６７７号公報の半導体装置の製造方法を示す断面図である。まず、図１Ａに示されるように、半導体基板３０１上における素子分離層３０５で区切られた所定領域に絶縁膜パターン３１１を形成する。次に、図１Ｂに示されるように、絶縁膜パターン３１１を覆って上記半導体基板３０１上の全面にゲート絶縁膜３０９を形成し、さらにその上の全面に導電膜３０８ｂを形成する。図中、絶縁膜パターン３１１上のゲート絶縁膜３０９は、絶縁膜パターン３１１と一体化しているため図示を省略されている。続いて、図１Ｃに示されるように、導電膜３０８ｂを異方性エッチングによりエッチバックして絶縁膜パターン３１１側壁にサイドウォールを残存させてゲート電極３０８を形成する。次に、図１Ｄに示されるように、ゲート電極３０８下を除いたゲート絶縁膜３０９と絶縁膜パターン３１１をエッチングにより除去する。その後、ゲート電極３０８の両側にソース・ドレイン領域を形成する（図示されず）。
【０００４】
関連する技術として特開２００６−２１０７３６号公報に半導体記憶装置が開示されている。この半導体記憶装置は、第１の駆動トランジスタと、第２の駆動トランジスタと、第１の通過トランジスタと、第２の通過トランジスタと、第３の通過トランジスタと、第４の通過トランジスタとを有するＳＲＡＭセルを備える。ただし、第１の駆動トランジスタは、第１のインバータを構成し、ｎ型の導電型をもつ。第２の駆動トランジスタは、入力端および出力端がそれぞれ前記第１のインバータの出力端および入力端に接続された第２のインバータを構成し、ｎ型の導電型をもつ。第１の通過トランジスタは、前記第１のインバータの前記出力端と第１のビット線との間の経路中に設けられている。第２の通過トランジスタは、前記第２のインバータの前記出力端と第２のビット線との間の経路中に設けられている。第３の通過トランジスタは、前記第１の通過トランジスタと前記第１のビット線との間の経路中に設けられている。第４の通過トランジスタは、前記第２の通過トランジスタと前記第２のビット線との間の経路中に設けられている。そして、前記各駆動トランジスタと前記各通過トランジスタとは、ゲート幅またはゲート長が互いに等しい。
【０００５】
【特許文献１】特開平７−２６３６７７号公報
【特許文献２】特開２００６−２１０７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特開平７−２６３６７７号公報の半導体装置の製造方法では、絶縁膜パターン３１１の両側壁に自己整合的にサイドウォールのゲート電極３０８を形成している（図１Ｄ）。しかし、ゲート電極３０８を形成した後に絶縁膜パターン３１１を除去している（図１Ｄ）。このような製造方法を用いると、微細なゲート長を有するゲート電極３０８は支えなしで孤立することになる。そうなると、ゲート電極３０８のパターン欠損や、パターン倒れなどを引き起こすおそれがある。加えて、絶縁膜パターン３１１をドライエッチで除去する間（図１Ｄ）、ゲート電極３０８も少なからずエッチングされる。そのため、ゲート長の減少やばらつきの増加が懸念される。更に、図示されないが、本製造方法では、絶縁膜パターン３１１除去後に層間絶縁膜を形成し、その後にコンタクトホールを形成している。すなわち、コンタクトホールがサイドウォール状に形成された２つのゲート電極３０８の間にも形成される。したがって、２つのゲート電極３０８の間にコンタクトホールが形成されることを前提に絶縁膜パターン３１１の形状を設計する必要がある。すなわち、ゲート電極３０８とコンタクトとの間のマージンを含めた寸法を確保する必要があり、２つのゲート電極３０８間の距離を十分に小さく出来ない可能性がある。このように、特開平７−２６３６７７号公報の半導体装置の製造方法では、欠損の発生や寸法ばらつき等の製造歩留まりの低下、ゲート電極間隔の限度等の微細化の制約などの問題がある。
【課題を解決するための手段】
【０００７】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明の半導体装置は、第１トランジスタ（２）と第２トランジスタ（５）とを具備する。第１トランジスタ（２）は、半導体基板（１００）上に第１ゲート絶縁膜（５１）を介して形成された第１ゲート電極（２１）と第１ソース・ドレイン領域（３１）と第１共通ソース・ドレイン領域（３０）とを備える。第２トランジスタ（５）は、半導体基板（１００）上に第２ゲート絶縁膜（５１）を介して形成された第２ゲート電極（２２）と第２ソース・ドレイン領域（３１）と第１共通ソース・ドレイン領域（３０）とを備える。第１ゲート電極（２１）及び第２ゲート電極（２２）は、第１共通ソース・ドレイン領域（３０）のコンタクトである第１ノード電極（４１）の両側壁に設けられている。
【０００９】
本発明では、ノード電極（４１）の両側壁に自己整合的に一組の第１ゲート電極（２１）及び第２ゲート電極（２２）を形成している。そして、ノード電極（４１）は、２つのトランジスタの間の共通の第１共通ソース・ドレイン領域（３０）に接続する電極として機能する。すなわち、ノード電極（４１）は、一体的にかつ自己整合的に形成された第１ゲート電極（２１）及び第２ゲート電極（２２）と不可分の関係にあり、重要な役割を担っている。それにより、ノード電極（４１）を除去する必要がなく、第１ゲート電極（２１）及び第２ゲート電極（２２）は支えなしで孤立することがなく、ゲート電極のパターン欠損や、パターン倒れなどを発生しない。加えて、第１ゲート電極（２１）及び第２ゲート電極（２２）を形成した後、ノード電極（４１）を除去する必要がないので、第１ゲート電極（２１）及び第２ゲート電極（２２）が追加的にエッチングされてゲート長が減少することやばらつきが増加することが無い。
【００１０】
また、本発明では、ノード電極（４１）の両側壁に自己整合的に一組の第１ゲート電極（２１）及び第２ゲート電極（２２）を形成しているので、微細で寸法精度良くゲート電極を形成することが出来る。加えて、自己整合的に形成された対向する一組の第１ゲート電極（２１）及び第２ゲート電極（２２）の寸法ばらつきの傾向が一致するというメリットが生ずる。すなわち、寸法ばらつきの傾向が一致する少なくとも２つのトランジスタが必要な回路において、この一組のトランジスタを有効に活用することが出来る。そのような回路としては、例えばＳＲＡＭセルがある。ＳＲＡＭセルにこの一組のトランジスタを用いることで、セルレシオ（後述）のばらつきを小さくすることができる。
【００１１】
更に、本発明では、ノード電極（４１）は、側壁絶縁膜（５２）を隔てて、２つのトランジスタ（５及び２）のゲート電極（２１及び２２）と一体化している。そして、ノード電極（４１）下には共通ソース・ドレイン領域（３０）が形成され、ノード電極（４１）と直接接合している。したがって、ノード電極部分にコンタクトホールを形成する必要がない。その結果、２つ並んだトランジスタ（５及び２）の間にコンタクトホールのための寸法マージンを確保する必要がなく、微細化の制約を小さくすることが出来る。
【００１２】
本発明の半導体装置の製造方法は、半導体基板（１００）上に開口部（８２）を有する絶縁膜（８１、５２）を形成する工程と、開口部（８２）の半導体基板（１００）の表面領域に不純物を注入する工程と、開口部（８２）を第１導電膜で埋め込みノード電極（４１）を形成する工程と、ノード電極（４１）の両側壁の絶縁膜（５２）を残して、他の絶縁膜（８１）をエッチングする工程と、ノード電極（４１）を覆うように第２導電膜（２０）を形成する工程と、第２導電膜（２０）をエッチバックして、第１ゲート電極（２１）及び第２ゲート電極（２２）をノード電極（４１）の両側壁に絶縁膜（５２）を介して形成する工程と、第１ゲート電極（２１）及び第２ゲート電極（２２）の外側の半導体基板（１００）の表面領域に不純物を注入する工程とを具備する。
本半導体装置の製造方法で製造された半導体装置も、上述の各効果を得ることが出来る。
【発明の効果】
【００１３】
本発明により、微細で精度が高く、歩留まりが向上した半導体装置を得ることが出来る。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の半導体装置及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００１５】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係る半導体装置の構成について説明する。本実施の形態では、本発明の半導体装置の一例としてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）について説明する。図２は、本発明の第１の実施の形態に係る半導体装置の構成を示す回路図である。ＳＲＡＭの単位セルは、サブユニット部１１、１２を具備する。サブユニット部１１、１２をもって１つの記憶単位（ＳＲＡＭの単位セル）を構成している。
【００１６】
サブユニット部１１は、２つのＮＭＯＳトランジスタ（アクセストランジスタ５、ドライバトランジスタ２）、及び１つのＰＭＯＳトランジスタ（ロードトランジスタ１）を備える。ドライバトランジスタ２とロードトランジスタ１との間が記憶ノード（ＮＤ）４１となる。アクセストランジスタ５は、ゲート電極がワード線（ＷＬ）４３に、ソース・ドレイン電極の一方がビット線（ＢＩＴ）４６に、他方が記憶ノード（ＮＤ）４１にそれぞれ接続されている。ドライバトランジスタ２は、ゲート電極がロードトランジスタ１のゲート電極に、ソース・ドレイン電極の一方が電源Ｖｓｓに、他方が記憶ノード（ＮＤ）４１にそれぞれ接続されている。ロードトランジスタ１は、ゲート電極がドライバトランジスタ２のゲート電極に、ソース・ドレイン電極の一方が電源Ｖｃｃに、他方が記憶ノード（ＮＤ）４１にそれぞれ接続されている。
【００１７】
一方、対向して配置されたもう一つのサブユニット部１２も、サブユニット部１１と同様のトラジスタ構成を備える。すなわち、サブユニット部１２は、２つのＮＭＯＳトランジスタ（アクセストランジスタ６、ドライバトランジスタ４）、及び１つのＰＭＯＳトランジスタ（ロードトランジスタ３）を備える。ドライバトランジスタ４とロードトランジスタ３との間が記憶ノード（ＮＤ／）４２となる。アクセストランジスタ６は、ゲート電極がワード線（ＷＬ）４３に、ソース・ドレイン電極の一方がビット線（ＢＩＴ／）４８に、他方が記憶ノード（ＮＤ／）４２にそれぞれ接続されている。ドライバトランジスタ４は、ゲート電極がロードトランジスタ３のゲート電極に、ソース・ドレイン電極の一方が電源Ｖｓｓに、他方が記憶ノード（ＮＤ／）４２にそれぞれ接続されている。ロードトランジスタ３は、ゲート電極がドライバトランジスタ４のゲート電極に、ソース・ドレイン電極の一方が電源Ｖｃｃに、他方が記憶ノード（ＮＤ／）４２にそれぞれ接続されている。
【００１８】
サブユニット部１１のドライバトランジスタ２及びロードトランジスタ１のゲート電極（ゲート電極２２Ａ：後述）は、サブユニット部１２の記憶ノード４２に配線層６２を介して接続されている。一方、サブユニット部１２のドライバトランジスタ４及びロードトランジスタ３のゲート電極（ゲート電極２２Ｂ：後述）は、サブユニット部１１の記憶ノード４１に配線層６１を介して接続されている。
【００１９】
図３は、本発明の第１の実施の形態に係る半導体装置のサブユニット部の構成の一部を示す平面図である。サブユニット部１１において、アクセストランジスタ５は、ゲート電極２１と、一方のソース・ドレイン電極に対応するＮ型拡散層領域３１ａと、他方のソース・ドレイン電極に対応するＮ型拡散層領域３０を有する。Ｎ型拡散層領域３０は、記憶ノードとしてのノード電極４１の下部に設けられている。ゲート電極２１は、一方の側壁に側壁絶縁膜５２を、他方の側壁にスペーサ絶縁層５３をそれぞれ有している。
【００２０】
一方、ドライバトランジスタ２は、ゲート電極２２と、一方のソース・ドレイン電極に対応するＮ型拡散層領域３１ｂと、他方のソース・ドレイン電極に対応するＮ型拡散層領域３０を有する。Ｎ型拡散層領域３０は、アクセストランジスタ５のＮ型拡散層領域３０と同一である。ただし、ドライバトランジスタ２側は相対的に幅が広く、アクセストランジスタ５側は相対的に幅が狭くなっている。すなわち、Ｎ型拡散層領域３１ｂの幅は、Ｎ型拡散層領域３１ａの幅よりも広い。ゲート電極２２は、一方の側壁に側壁絶縁膜５２を、他方の側壁にスペーサ絶縁層５３をそれぞれ有している。
【００２１】
ノード電極４１（記憶ノード４１）は、両側壁に設けられた側壁絶縁膜５２を介してゲート電極２１、２２との間に設けられている。ノード電極４１は、記憶ノードであり、且つ、アクセストランジスタ５とドライバトランジスタ２とによりＮ型拡散層領域３０の配線層として共用されている。ノード電極４１は、側壁絶縁膜５２を介してゲート電極２１、２２に挟まれるように一本化されて配置されている。ノード電極４１の下方には素子分離パターン（図示されず）とＮ型拡散層領域３０があり、ノード電極４１とＮ型拡散層領域３０とは絶縁物を介さずに直接接合している。
【００２２】
図４は、図３におけるＡ−Ａ’断面図である。
ノード電極４１は、半導体基板１００のウェル１００ａ表面領域に設けられたＮ型拡散層領域３０上に直接設けられている。アクセストランジスタ５とドライバトランジスタ２は、中央のノード電極４１の左右に側壁絶縁膜５２を介して一体化して設けられている。ゲート電極２１、２２は、半導体基板１００のウェル１００ａ上に所定の厚さのゲート絶縁膜５１を介して設けられている。ゲート電極２１、２２の外側にはスペーサ絶縁層５３が設けられ、ゲート電極２１、２２とソース・ドレイン領域であるＮ型拡散層領域３１ａ、３１ｂとを電気的に絶縁している。ノード電極４１の側面に形成されたアクセストランジスタ５とドライバトランジスタ２のゲート長（ゲート電極の横断面における幅）は、それぞれゲート電極２１、２２の横断面における幅で決まる。ノード電極４１の側面に形成されたアクセストランジスタ５とドライバトランジスタ２は、それぞれソース・ドレイン領域の片方をノード電極４１直下のＮ型拡散層領域３０で共用し、ノード電極４１と接続されている。
【００２３】
上記の図３及び図４及びそれらの説明は、サブユニット部１１のアクセストランジスタ５、ドライバトランジスタ２、ノード電極４１及びその関連部分についてなされている。しかし、それらの説明は、サブユニット部１２のアクセストランジスタ６、ドライバトランジスタ４、ノード電極４２（記憶ノード４２）及びその関連部分についても同様に適用可能である。なお、ロードトランジスタ１、３は、通常のトランジスタとして形成することができる。あるいは、ロードトランジスタ１、３の代わりに抵抗素子を用いることも可能である。
【００２４】
次に、図２に示されるＳＲＡＭの読み出し動作及び書き込み動作について説明する。
読み出し動作では、ノード電極４１の電位が“Ｌ”レベル、他方のノード電極４２の電位が“Ｈ”レベルであるとする。また、ビット線４６、４８はプリチャージされて、その電位が“Ｈ”レベルにあるとする。この状態において、ワード線４３の電位を“Ｈ”レベルにすることにより、アクセストランジスタ５、６をオンにする。そうすると、ビット線４６はディスチャージされる。このとき、ビット線４６とビット線４８との間の電位差を検出することにより、ＳＲＡＭのラッチ回路に記憶されていたデータを読み出すことが出来る。
【００２５】
書き込み動作では、ノード電極４１の電位が“Ｈ”レベル、ノード４２の電位が“Ｌ”レベルとなるようにデータを書き込むものとする。この状態において、まず、プリチャージされたビット線４６、４８のうち、一方（ここではビット線４６）の電位を“Ｈ”レベルに保つと共に、他方（ここではビット線４８）の電位を“Ｌ”レベルにする。この状態で、ワード線４３の電位を“Ｈ”レベルにする。これにより、アクセストランジスタ５、６がオンされ、ノード電極４１、４２の電位がそれぞれ“Ｈ”レベル、“Ｌ”レベルになる。このようにしてＳＲＡＭのラッチ回路にデータを書き込む。
【００２６】
次に、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。図５〜図１２は、本発明の第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。なお、本製造方法において、ウェル１００ａについては省略している。
【００２７】
まず、図５に示すように、半導体基板１００（例示：シリコン基板）の表面に、所定の厚さの第１絶縁膜５１ａ（例示：酸化シリコン膜）及び窒化膜８１（例示：窒化シリコン膜）を成膜する。
【００２８】
次に、窒化膜８１の上にフォトレジストを塗布し、所定の形状のパターンを形成する。次に、図６に示すように、上記フォトレジストをマスク（図示されず）として窒化膜８１をエッチングして所定の形状の開口部８２を形成する。続いて、上記フォトレジスト及び窒化膜８１をマスクとして、開口部８２の底部の第１絶縁膜５１ａを介して不純物の注入を行い、第１不純物注入層８３ａを形成する。
【００２９】
次に、図７に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより所定の厚さの第２絶縁膜（図示されず、例示：酸化シリコン膜）を成膜する。続いて、ドライエッチング法により第２絶縁膜をエッチングし、開口部８２に側壁絶縁膜５２を形成する。その後、開口部８２に第１絶縁膜５１ａを介して不純物の注入を行い、第２不純物注入層８３ｂを形成する。そして、開口部８２の底面に露出した第１絶縁膜５１ａをエッチング除去する。この第１不純物注入層８３ａと第２不純物注入層８３ｂとはＮ型拡散層領域３０を構成する。
【００３０】
次に、図８に示すように、所定の厚さの第１多結晶シリコン膜（図示されず）を成膜し、開口部８２を充填する。続いて、窒化膜８１上の余分な第１多結晶シリコン膜をドライエッチング法でエッチバックして除去する。この結果、開口部８２内に埋め込まれた第１多結晶シリコン膜（ノード電極４１）だけが残る。
【００３１】
次に、図９に示すように、窒化膜８１をプラズマエッチ又はウエットエッチで除去する。このようにしてＮ型拡散層領域３０の第２不純物注入層８３ｂと直接接合したノード電極４１が形成される。その後、閾値電圧Ｖｔの調整のための不純物注入を行う（図示されず）。
【００３２】
続いて、図１０に示すように、所定の厚さの第２多結晶シリコン膜２０を成膜する。その後、図１１に示すように、第２多結晶シリコン膜２０をドライエッチング法でエッチバックする。その結果、ノード電極４１の両側の側壁に、側壁絶縁膜５２を介して第２多結晶シリコン膜による側壁電極、すなわち、ゲート電極２１、２２が形成される。ゲート電極２１、２２下にはゲート絶縁膜５１となる第１絶縁膜５１ａがある。次に、自己整合的に第１絶縁膜５１ａを介して不純物の注入を行い、第３不純物注入層８４ａを形成する。
【００３３】
続いて、図１２に示すように、所定の厚さの絶縁膜（図示されず）を成膜し、これをエッチングしてスペーサ絶縁層５３を両ゲート電極２１、２２の外側の側壁に形成する。その後、自己整合的に第１絶縁膜５１ａを介して不純物の注入を行い、第４不純物注入層８４ｂを形成する。その後、第４不純物注入層８４ｂ上の第１絶縁膜５１ａをエッチングより除去する。この第３不純物注入層８４ａと第４不純物注入層８４ｂとは、Ｎ型拡散層領域３１ａ、３１ｂを構成する。
【００３４】
以上により、本実施の形態に係る半導体装置が製造される。
【００３５】
上記の図５〜図１２及びそれらの説明は、サブユニット部１１のアクセストランジスタ５、ドライバトランジスタ２、ノード電極４１及びその関連部分についてなされている。しかし、それらの説明は、サブユニット部１２のアクセストランジスタ６、ドライバトランジスタ４、ノード電極４２及びその関連部分についても同様に適用可能である。
【００３６】
本発明では、上記半導体装置の製造方法で示されるように、一つのノード電極（４１、又は、４２）の両側壁に自己整合的に一組のゲート電極（２１及び２２）が形成されている。そして、この一つのノード電極（４１、又は、４２）は、２つのトランジスタ（５及び２、又は、４及び６）の間の共通のＮ型拡散層領域（３０）に接続する電極としての機能を有している。すなわち、ノード電極（４１、又は、４２）は、一体的にかつ自己整合的に形成された一組のゲート電極（２１及び２２）と不可分の関係にあり、重要な役割を担っている。したがって、ノード電極（４１、又は、４２）は必須であり、除去する必要はない。その結果、一組のゲート電極（２１及び２２）はいずれも製造中に支えなしで孤立することがなくなるので、ゲート電極のパターン欠損や、パターン倒れなどを発生しなくなる。加えて、一組のゲート電極（２１及び２２）を形成した後、ノード電極（４１、又は、４２）を除去する必要がないので、一組のゲート電極（２１及び２２）が後工程で追加的にエッチングされてゲート長（ゲート電極の幅）が減少することやばらつきが増加することが無くなる。
【００３７】
本発明では、一つのノード電極（４１、又は、４２）は、側壁絶縁膜（５２）を隔てて、２つのトランジスタ（５及び２、又は、４及び６）のゲート電極（２１及び２２）と一体化している。そして、ノード電極（４１）下には共通のＮ型拡散層領域（３０）が形成され、ノード電極（４１）と直接接合している。したがって、ノード電極部分にコンタクトホールを形成する必要がない。その結果、２つ並んだトランジスタ（５及び２、又は、４及び６）の間にコンタクトホールのための寸法マージンを確保する必要がなく、微細化の制約を小さくすることが出来る。すなわち、トランジスタを含む回路（本実施の形態の場合はＳＲＡＭ）の面積をより縮小することが出来る。
【００３８】
一般に、ＳＲＡＭの単位セルにおいては、アクセストランジスタの電流駆動能力が、ラッチ回路を構成するＮＭＯＳトランジスタ（ドライバトランジスタ）の電流駆動能力よりも低くなるように設計される。すなわち、アクセストランジスタとドライバトランジスタの能力比（セルレシオ）を所定の値以上になるように調整することが必要である。ただし、セルレシオ＝（ドライバトランジスタのオン電流）／（アクセストランジスタのオン電流）、である。セルレシオは、アクセストランジスタとドライバトランジスタのゲート長（Ｌ）、及びゲート幅（Ｗ）を適切に調整することにより、設定することができる。しかし、個々のトランジスタの寸法には製造プロセスに起因する寸法ばらつきの混入を避けることは困難である。しかも、微細化に伴い、製造プロセスにおいて要求される寸法精度は厳しくなってきている。セルレシオのばらつきが大きいと、セルレシオが所定の値を下回る場合が発生する。その場合、正常な読み出し動作が出来なくなるおそれがある。例えば、アクセストランジスタのゲート長が設計寸法よりも細く形成され、ドライバトランジスタのゲート長が設計寸法よりも太く形成された場合、セルレシオは設計値よりも小さくなる。反対に、アクセストランジスタのゲート長が設計寸法よりも太く形成され、ドライバトランジスタのゲート長が設計寸法よりも細く形成された場合、セルレシオは設計値よりも大きくなる。このように、独立してばらつく２つのトランジスタのゲート長がセルレシオに反映されるので、一定のセルレシオが得られず、ばらつきが大きくなる。
【００３９】
しかし、本実施の形態に係る半導体装置（ＳＲＡＭ）においては、ノード電極（４１、又は、４２）の両側にアクセストランジスタ（５、又は、６）のゲート電極（２１）とドライバトランジスタ（２、又は、４）のゲート電極（２２）を同時に形成する。すなわち、ノード電極（４１、又は、４２）の両側壁に自己整合的に一組のゲート電極（２１及び２２）を同時に形成している。これにより、微細で寸法精度良くゲート電極を形成することが出来ることに加えて、自己整合的に形成された対向する一組のゲート電極（２１）及びゲート電極（２２）の寸法ばらつきの傾向が一致するというメリットが生ずる。その結果、例えば、アクセストランジスタ（５、又は、６）のゲート長が設計寸法よりも太く形成された場合、ノード電極（４１、又は、４２）を挟んで対向するドライバトランジスタ（２、又は、４）のゲート長も設計寸法よりも太くなる。反対に、アクセストランジスタ（５、又は、６）のゲート長が細く形成された場合、対を成すドライバトランジスタ（２、又は、４）のゲート長も細く形成される。このため、ＳＲＡＭの単位セルにおいて、セルレシオを常に一定の比に保つことが可能となる。以上のメリットにより、セルレシオは拡散層の幅（トランジスタのゲート幅）の差だけで調整が可能となり、所望の設計値を下回るおそれがなくなる。その結果、正常な読み出し動作が出来なくなるという可能性を無くすことが出来る。
【００４０】
（第２の実施の形態）
まず、本発明の第２の実施の形態に係る半導体装置の構成について説明する。本実施の形態では、本発明の半導体装置の一例としてＳＲＡＭについて説明する。図２は、本発明の第２の実施の形態に係る半導体装置の構成を示す回路図である。本図は、第１の実施の形態の場合と同じであるので、その説明を省略する。
【００４１】
図１３は、本発明の第２の実施の形態に係る半導体装置のサブユニット部の構成の一部を示す平面図である。サブユニット部１１は、アクセストランジスタ５、ドライバトランジスタ２、ロードトランジスタ１及びノード電極４１を備える。アクセストランジスタ５及びドライバトランジスタ２は、第１の実施の形態（図３）と同じである。ロードトランジスタ１は、ゲート電極２２と、一方のソース・ドレイン電極に対応するＰ型拡散層領域３２と、他方のソース・ドレイン電極に対応するＰ型拡散層領域３３を有する。Ｐ型拡散層領域３３は、配線層としてのノード電極４１の下部に設けられている。ゲート電極２２は、一方の側壁に側壁絶縁膜５２を、他方の側壁にスペーサ絶縁層５３をそれぞれ有している。これらのノード電極４１、ゲート電極２２、側壁絶縁膜５２、スペーサ絶縁層５３は、ドライバトランジスタ２と共通である。ドライバトランジスタ２とロードトランジスタ１とはゲート電極２２を共有している。
【００４２】
ノード電極４１（記憶ノード４１）は、両側壁に設けられた側壁絶縁膜５２を介してゲート電極２１、２２との間に設けられている。ノード電極４１は、記憶ノードであり、且つ、アクセストランジスタ５とドライバトランジスタ２とによりＮ型拡散層領域３０の配線層として、ロードトランジスタ１によりＰ型拡散層領域３３の配線層として共用されている。ノード電極４１は、側壁絶縁膜５２を介してゲート電極２１、２２に挟まれるように一本化されて配置されている。ノード電極４１の下方には素子分離パターン（図示されず）とＮ型拡散層領域３０とＰ型拡散層領域３３があり、ノード電極４１とＮ型拡散層領域３０及びＰ型拡散層領域３３とは絶縁物を介さずに直接接合している。Ｎ型拡散層領域３１ａ、３１ｂにはコンタクト５４、５５が設けられ、Ｐ型拡散層領域３２にはコンタクト５６が設けられている。
【００４３】
ノード電極４１は、第１方向（長手方向）へ伸びている。その一方の端部には、引き出し部分であるコンタクト５８を有する所定の寸法のノード接続部が形成されている。ゲート電極２２は、第１方向（長手方向）へ伸びている。その一方の端部は、更に、コンタクト５８のノード接続部から離れる方向（第１方向と略直角な方向）へ更に伸びている。その端部はコンタクト５８のノード接続部に隣接し、引き出し部分であるコンタクト５７を有する所定の寸法のノード接続部が形成されている。ゲート電極２１は、第１方向（長手方向）へ伸びている。その一方の端部は、更に、コンタクト５８のノード接続部から離れる方向（第１方向と略直角な方向で、ゲート電極２２と逆の向き）へ更に伸びている。その端部はコンタクト５８のノード接続部に隣接し、引き出し部分であるコンタクト５９を有する所定の寸法のノード接続部が形成されている。
【００４４】
上記の図１３及びそれらの説明は、サブユニット部１１についてなされている。しかし、それらの説明は、サブユニット部１２についても同様に適用可能である。
【００４５】
図１４は、図１３のサブユニット部を用いて構成したＳＲＡＭ単位セルの一例を示す平面図である。なお、サブユニット部１１側では一部符号に「Ａ」を付加し、サブユニット部１２側では一部符号に「Ｂ」を付加しているが、各サブユニット部１１、１２は図１３と同じである。
【００４６】
すなわち、サブユニット部１１は、アクセストランジスタ５、ドライバトランジスタ２、ロードトランジスタ１及びノード電極４１を備える。アクセストランジスタ５は、ゲート電極２１Ａと、一方のソース・ドレイン電極に対応するＮ型拡散層領域３１Ａａと、他方のソース・ドレイン電極に対応するＮ型拡散層領域３０Ａを有する。ドライバトランジスタ２は、ゲート電極２２Ａと、一方のソース・ドレイン電極に対応するＮ型拡散層領域３１ｂＡと、他方のソース・ドレイン電極に対応するＮ型拡散層領域３０Ａを有する。ロードトランジスタ１は、ゲート電極２２Ａと、一方のソース・ドレイン電極に対応するＰ型拡散層領域３２Ａと、他方のソース・ドレイン電極に対応するＰ型拡散層領域３３Ａを有する。ゲート電極２１Ａ、２２Ａは、一方の側壁に側壁絶縁膜５２Ａを、他方の側壁にスペーサ絶縁層５３Ａをそれぞれ有している。ノード電極４１（記憶ノード４１）は、両側壁に設けられた側壁絶縁膜５２Ａを介してゲート電極２１Ａ、２２Ａとの間に設けられている。
【００４７】
一方、サブユニット部１２は、アクセストランジスタ６、ドライバトランジスタ４、ロードトランジスタ３及びノード電極４２を備える。アクセストランジスタ６は、ゲート電極２１Ｂと、一方のソース・ドレイン電極に対応するＮ型拡散層領域３１ａＢと、他方のソース・ドレイン電極に対応するＮ型拡散層領域３０Ｂを有する。ドライバトランジスタ４は、ゲート電極２２Ｂと、一方のソース・ドレイン電極に対応するＮ型拡散層領域３１ｂＢと、他方のソース・ドレイン電極に対応するＮ型拡散層領域３０Ｂを有する。ロードトランジスタ３は、ゲート電極２２Ｂと、一方のソース・ドレイン電極に対応するＰ型拡散層領域３２Ｂと、他方のソース・ドレイン電極に対応するＰ型拡散層領域３３Ｂを有する。ゲート電極２１Ｂ、２２Ｂは、一方の側壁に側壁絶縁膜５２Ｂを、他方の側壁にスペーサ絶縁層５３Ｂをそれぞれ有している。ノード電極４２（記憶ノード４２）は、両側壁に設けられた側壁絶縁膜５２Ｂを介してゲート電極２１Ｂ、２２Ｂとの間に設けられている。
【００４８】
また、ノード電極４１は、第１方向（長手方向）へ伸び、端部に引き出し部分（コンタクト５８Ａ）のノード接続部を有する。ゲート電極２２Ａは、第１方向（長手方向）へ伸び、途中でコンタクト５８Ａのノード接続部から離れる方向（第１方向と略直角な方向）へ曲がっている。その端部はコンタクト５８Ａのノード接続部に隣接し、引き出し部分（コンタクト５７Ａ）のノード接続部を有する。ゲート電極２１Ａは、第１方向（長手方向）へ伸び、途中でコンタクト５８Ａのノード接続部から離れる方向（第１方向と略直角な方向で、ゲート電極２２Ａと逆の向き）へ曲がっている。その端部はコンタクト５８Ａのノード接続部に隣接し、引き出し部分（コンタクト５９Ａ）のノード接続部を有している。
【００４９】
そして、ノード電極４２は、第１方向（長手方向）へ伸び、端部に引き出し部分（コンタクト５８Ｂ）のノード接続部を有する。ゲート電極２２Ｂは、第１方向（長手方向）へ伸び、途中でコンタクト５８Ｂのノード接続部から離れる方向（第１方向と略直角な方向）へ曲がっている。その端部はコンタクト５８Ｂのノード接続部に隣接し、引き出し部分（コンタクト５７Ｂ）のノード接続部を有する。ゲート電極２１Ｂは、第１方向（長手方向）へ伸び、途中でコンタクト５８Ｂのノード接続部から離れる方向（第１方向と略直角な方向で、ゲート電極２２Ｂと逆の向き）へ曲がっている。その端部はコンタクト５８Ｂのノード接続部に隣接し、引き出し部分（コンタクト５９Ｂ）のワード接続部を有している。
【００５０】
図１４に示されるＳＲＡＭ単位セルは、サブユニット部１１とサブユニット部１２とが、対向するように配置されている。そのとき、第１方向に伸びるノード電極４２は、ゲート電極２２Ａにおけるサブユニット部１２に面する側の端部に対して、その第１方向の延長線上に位置している。そして、ノード電極４２におけるサブユニット部１１に面する側の端部のノード接続部（コンタクト５８Ｂ）は、ゲート電極２２Ａにおけるサブユニット部１２に面する側の端部のノード接続部（コンタクト５７Ａ）と、配線層６２（例示：Ｃｕ合金）を介して接続されている。同様に、第１方向に伸びるノード電極４１は、ゲート電極２２Ｂにおけるサブユニット部１１に面する側の端部に対して、その第１方向の延長線上に位置している。そして、ノード電極４１におけるサブユニット部１２に面する側の端部のノード接続部（コンタクト５８Ａ）は、ゲート電極２２Ｂにおけるサブユニット部１１に面する側の端部のノード接続部（コンタクト５７Ｂ）と、配線層６１（例示：Ｃｕ合金）を介して接続されている。配線層６２と配線層６１とは、互いに平行に、第１方向へ伸びている。このようにして、対向して配置され、相互に接続された２つのサブユニット部１１、１２を一組としてＳＲＡＭ単位セルを構成できる。
【００５１】
本実施の形態においても、読み出し不良の発生率をより低く抑えられ、セル面積をより縮小できる等の第１の実施の形態と同様の効果を得ることが出来る。
【００５２】
加えて、本実施の形態では、ノード電極（４１、又は、４２）の引き出し部分（コンタクト５８Ａ、又は、５８Ｂ）と、ゲート電極（２２Ｂ、又は、２２Ａ）の引き出し部分（コンタクト５７Ｂ、又は、５７Ａ）とが対向して配置されている。そのため、ノード電極（４１、又は、４２）とゲート電極（２２Ｂ、又は、２２Ａ）とを最短の配線で相互接続することができる。
【００５３】
また、本実施の形態では、ドライバトランジスタ（２、又は、４）及びロードトランジスタ（１、又は、３）の共通のゲート電極（２２Ａ、又は、２２Ｂ）が、ノード電極（４１、又は、４２）に沿って同時に形成される。こうすることで、ドライバトランジスタ（２、又は、４）及びロードトランジスタ（１、又は、３）のゲート長（ゲート電極の横断面における幅に対応）も高精度で一致させることが出来、かつ、製造工程も簡略化される。
【００５４】
（第３の実施の形態）
まず、本発明の第３の実施の形態に係る半導体装置の構成について説明する。本実施の形態では、本発明の半導体装置の一例としてＳＲＡＭについて説明する。図２は、本発明の第３の実施の形態に係る半導体装置の構成を示す回路図である。本図は、第１の実施の形態の場合と同じであるので、その説明を省略する。
【００５５】
図１５は、図１４のＳＲＡＭ単位セルに対する変形例を示す平面図である。本変形例は、図１４のＳＲＡＭ単位セルに対して、各ゲート電極及び各ノード電極の端部の引き出し部分の形状及び位置の点で相違している。
【００５６】
また、ノード電極４１は、第１方向（長手方向）へ伸び、途中でゲート電極２２Ａから離れる方向（第１方向と略直角な方向）へ曲がっている。端部に引き出し部分（コンタクト５８Ａ）のノード接続部を有する。ゲート電極２２Ａは、第１方向（長手方向）へ伸び、途中でノード電極４１から離れる方向（第１方向と略直角な方向で、ノード電極４１と逆の向き）へ曲がっている。その端部はコンタクト５８Ａのノード接続部の近傍にあり、引き出し部分（コンタクト５７Ａ）のノード接続部を有する。ゲート電極２１Ａは、第１方向（長手方向）へ伸びている。コンタクト５８Ａのノード接続部と接する側とは反対側の端部が、途中でノード電極４１から離れる方向（第１方向と略直角な方向で、ノード電極４１と同じ向き）へ曲がっている。その端部は、引き出し部分（コンタクト５９Ａ）のノード接続部を有している。
【００５７】
同様に、ノード電極４２は、第１方向（長手方向）へ伸び、途中でゲート電極２２Ｂから離れる方向（第１方向と略直角な方向）へ曲がっている。端部に引き出し部分（コンタクト５８Ｂ）のノード接続部を有する。ゲート電極２２Ｂは、第１方向（長手方向）へ伸び、途中でノード電極４２から離れる方向（第１方向と略直角な方向で、ノード電極４２と逆の向き）へ曲がっている。その端部はコンタクト５８Ｂのノード接続部の近傍にあり、引き出し部分（コンタクト５７Ｂ）のノード接続部を有する。ゲート電極２１Ｂは、第１方向（長手方向）へ伸びている。コンタクト５８Ｂのノード接続部と接する側とは反対側の端部が、途中でノード電極４２から離れる方向（第１方向と略直角な方向で、ノード電極４２と同じ向き）へ曲がっている。その端部は、引き出し部分（コンタクト５９Ｂ）のノード接続部を有している。
【００５８】
図１５に示されるＳＲＡＭ単位セルは、サブユニット部１１とサブユニット部１２とが、対向するように配置されている。そのとき、ノード電極４２におけるコンタクト５８Ｂのノード接続部は、ゲート電極２２Ａにおけるコンタクト５７Ａのノード接続部に対して、その第１方向の延長線上に位置している。そして、ノード電極４２におけるサブユニット部１１側の端部のノード接続部（コンタクト５８Ｂ）は、ゲート電極２２Ａにおけるサブユニット部１２側の端部のノード接続部（コンタクト５７Ａ）と配線層６２（例示：Ｃｕ合金）を介して接続されている。
【００５９】
同様に、ノード電極４１におけるコンタクト５８Ａのノード接続部は、ゲート電極２２Ｂにおけるコンタクト５７Ｂのノード接続部に対して、その第１方向の延長線上に位置している。そして、ノード電極４１におけるサブユニット部１２側の端部のノード接続部（コンタクト５８Ａ）は、ゲート電極２２Ｂにおけるサブユニット部１１側の端部のノード接続部（コンタクト５８Ａ）と配線層６１（例示：Ｃｕ合金）を介して接続されている。配線層６２と配線層６１とは、互いに平行に、第１方向へ伸びている。このようにして、対向して配置され、相互に接続された２つのサブユニット部１１、１２を一組としてＳＲＡＭ単位セルを構成できる。
【００６０】
本実施の形態においても、読み出し不良の発生率をより低く抑えられ、セル面積をより縮小できる等の第１の実施の形態と同様の効果を得ることが出来る。
【００６１】
本実施の形態では、ノード電極（４１、又は、４２）の一方の端部を曲げることにより、ＳＲＡＭ単位セル（サブユニット部１１＋サブユニット部１２）のレイアウトを矩形にすることができる。その結果、以下のメリットが生ずる。まず、ノード電極（４１、又は、４２）とゲート電極（２２Ｂ、又は、２２Ａ）とが対向しているので相互接続を容易に行うことができる。また、図１４のＳＲＡＭ単位セルでは、サブユニット部１１とサブユニット部１２とを相互にずらしたレイアウトをとるため、上部の配線が蛇行するなど構造が複雑になる可能性がある。しかし、本実施の形態のＳＲＡＭ単位セルでは、サブユニット部１１とサブユニット部１２とを相互にずらさないレイアウトをとるため、上部の配線の構造を簡略化することができる。
【００６２】
ロードトランジスタ（１、又は、３）のノード電極（４１、又は、４２）を挟んで反対側にはトランジスタが形成されない。したがって、ここにワード線４３の接続部（コンタクト５９Ａ、５９Ｂ）を設けることができる。その結果、相互接続部分（コンタクト５７Ａ、５８Ｂ、５７Ｂ、５８Ａ，配線層６１、６２）と、ワード線４３の接続部（コンタクト５９Ａ、５９Ｂ）とが近接することがない。それにより、配線のレイアウト設計を容易に行うことが可能になる。
【００６３】
次に、本発明の第３の実施の形態に係る半導体装置の製造方法について説明する。図１６〜図２９、図３０Ａ、図３０Ｂは、本発明の第３の実施の形態に係る半導体装置の製造方法の一例を示す断面図、平面図である。なお、本製造方法において、ウェル１００ａについては省略している。また、これらの図においては、図１４や図１５で示したサブユニット部１１を示す符号「Ａ」や、サブユニット部１２を示す符号「Ｂ」を省略している。この半導体装置の製造方法は、形状の相違を除けば、第２の実施の形態に係る半導体装置の製造方法としても用いることができる。
【００６４】
まず、図１６（平面図）に示すように、半導体基板（例示：シリコン基板）の表面における所定の位置に、フォトリソグラフィ技術を用いてトレンチ絶縁膜による素子分離層（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を形成する。それにより、所定の形状でデバイス拡散層領域８０が形成される。
【００６５】
次に、図１７（平面図）に示すように、半導体基板の表面に、所定の厚さの第１絶縁膜５１ａ（例示：酸化シリコン膜）と窒化膜８１（例示：窒化シリコン膜）を成膜する。続いて、所定の形状のパターンをなすフォトレジスト（図示されず）をマスクとして窒化膜８１をエッチングして所定の形状の開口部８２を形成する。
【００６６】
次に、図１８（断面図）に示すように、フォトレジストをマスクとして開口部８２に第１絶縁膜５１ａを介して不純物の注入を行い、第１不純物注入層８３ａを形成する。更に、図示されないが、他の所定の形状のパターンをなすフォトレジストをマスクとして開口部８２に第１絶縁膜５１ａを介して、第１不純物注入層８３ａと異なる導電型の不純物の注入を行い、図１５におけるＰ型拡散層領域３３を形成する。
【００６７】
次に、図１９（平面図）に示すように、ＣＶＤ法などにより所定の厚さの第２絶縁膜（図示されず、例示：酸化シリコン膜）を成膜する。続いて、ドライエッチング法により第２絶縁膜をエッチングし、開口部８２に側壁絶縁膜５２を形成する。その後、開口部８２に第１絶縁膜５１ａを介して不純物の注入を行い、第２不純物注入層８３ｂを形成する。そして、開口部８２の底面に露出した第１絶縁膜５１ａをエッチング除去する。この第１不純物注入層８３ａと第２不純物注入層８３ｂとはＮ型拡散層領域３０を構成する。
【００６８】
次に、図２０（平面図）に示すように、所定の厚さの第１多結晶シリコン膜（図示されず）を成膜し、開口部８２を充填する。続いて、窒化膜８１上の余分な第１多結晶シリコン膜をドライエッチング法でエッチバックして除去する。この結果、開口部８２内に埋め込まれた第１多結晶シリコン膜（ノード電極４１）だけが残る。図２１（断面図）は、図２０の場合の断面図を示している。
【００６９】
次に、図２２（平面図）に示すように、窒化膜８１をプラズマエッチ又はウエットエッチで除去する。このようにしてＮ型拡散層領域３０の第２不純物注入層８３ｂと直接接合したノード電極４１が形成される。その後、閾値電圧Ｖｔの調整のための不純物注入を行う（図示されず）。続いて、図２３（平面図）に示すように、所定の厚さの第２多結晶シリコン膜２０を成膜する。図２４（断面図）は、図２３の場合の断面図を示している。
【００７０】
その後、図２５（平面図）に示すように、第２多結晶シリコン膜２０の表面にＣＶＤ法などでマスク用のマスク酸化膜８６を成長する。次に、半導体基板の全面にフォトレジスト８５を塗布する。続いて、スティッチ部（ゲート電極及びノード電極の引き出し部分）のマスク酸化膜８６を覆うようにフォトレジスト８５のパターンを残す。
【００７１】
続いて、図２６（平面図）に示すように、ウエットエッチングにより、第２多結晶シリコン層２０の上のマスク酸化膜８６を除去する。その後、フォトレジスト８５を除去する。その結果、第２多結晶シリコン層２０の上のスティッチ部にのみマスク酸化膜８６が残存する。
【００７２】
次に、図２７（平面図）に示すように、第２多結晶シリコン膜２０をドライエッチング法でエッチバックする。その結果、ノード電極４１の両側の側壁に、側壁絶縁膜５２を介して第２多結晶シリコン膜による側壁電極、すなわち、ゲート電極２１、２２が形成される。また同時に、マスク酸化膜８６で保護されたところにスティッチ部８８が形成される。図２８（断面図）は、図２７の場合の断面図を示している。ゲート電極２１、２２下にはゲート絶縁膜５１となる第１絶縁膜５１ａがある。
【００７３】
次に、図２９（平面図）に示すように、Ｎ型拡散層領域３１を形成する領域に自己整合的に第１絶縁膜５１ａを介して不純物の注入を行い、第３不純物注入層（８４ａ：図示されず）を形成する。一方、図示されないが、Ｐ型拡散層領域３２を形成する領域に自己整合的に第１絶縁膜５１ａを介して、第３不純物注入層８４ａと異なる導電型の不純物の注入を行い、図１５におけるＰ型拡散層領域３２の一部を形成する。続いて、所定の厚さの絶縁膜（図示されず）を成膜し、これをエッチングしてスペーサ絶縁層（５３：図示されず）を両ゲート電極２１、２２の外側の側壁に形成する。その後、Ｎ型拡散層領域３１を形成する領域に自己整合的に第１絶縁膜５１ａを介して不純物の注入を行い、第４不純物注入層（８４ｂ：図示されず）を形成する。一方、図示されないが、Ｐ型拡散層領域３２を形成する領域に自己整合的に第１絶縁膜５１ａを介して、第４不純物注入層８４ｂと異なる導電型の不純物の注入を行い、図１５におけるＰ型拡散層領域３２を形成する。その後、第４不純物注入層（８４ｂ）上及びＰ型拡散層領域３２上の第１絶縁膜５１ａをエッチングより除去する。この第３不純物注入層（８４ａ）と第４不純物注入層（８４ｂ）とは、Ｎ型拡散層領域３１ａ、３１ｂを構成する。次に、フォトレジストで、ゲート電極２１、２２の不要な部分を含む開口部８７を有するマスクパターン（図示されず）を形成し、ドライエッチングでその不要な部分を除去する。これにより、ゲート電極２１とゲート電極２２とを分離する。その後、エッチングでマスクパターンを除去する。
【００７４】
次に、シリサイド工程及び層間膜形成工程を実行後（図示されず）、図３０Ａ（平面図）に示すように、対向して一対をなすノード電極４１のスティッチ部（ノード接続部）とゲート電極２２のスティッチ部（ノード接続部）とを、前記２つの電極を横断するような形状（例えば図３０Ａの場合は矩形）のコンタクトホールを形成し、金属などの導電体を充填して配線６２ａを形成して接続する。同様に、対向して一対をなすノード電極４２のスティッチ部（ノード接続部）とゲート電極２２のスティッチ部（ノード接続部）とを、前記２つの電極を横断するような形状（例えば図３０Ａの場合は矩形）のコンタクトホールを形成し、金属などの導電体を充填して配線６１ａを形成して接続する。又は、図３０Ｂ（平面図）に示すように、対向して一対をなすノード電極４１のスティッチ部（ノード接続部）とゲート電極２２のスティッチ部（ノード接続部）とを、配線層６２としてのコンタクトおよび金属配線で接続する。同様に、対向して一対をなすノード電極４２のスティッチ部（ノード接続部）とゲート電極２２のスティッチ部（ノード接続部）とを、配線層６１としてのコンタクトおよび金属配線で接続する。
【００７５】
以上により、本実施の形態に係る半導体装置が製造される。
【００７６】
上記第１の実施の形態〜第３の実施の形態で示されたＳＲＡＭ単位セルのロードトランジスタ、ドライバトランジスタ及びアクセストランジスタは、本発明の各実施の形態に関連して、その配置に様々なバリエーションが存在する。以下にそれらの配置バリエーションと利点について説明する。
【００７７】
図３１は、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の一例を示す概略図である。この図では、図１３〜図１５の半導体装置でのノード電極４１（、４２）に対するロードトランジスタ（Ｌ）１（、３）、ドライバトランジスタ（Ｄ）２（、４）、及びアクセストランジスタ（Ａ）５（、６）の位置関係を示している。なお、図中、各トランジスタは分り易さのために点線を含む矩形で示されているが、その矩形は単に位置関係を示すものであり、その具体的な形状を規定するものではない（以下、図３６まで同じ）。各トランジスタをノード電極に対してこのように配置している。これは、第２、３の実施の形態に相当する。このような配置により、以下のメリットを得ることが出来る。
【００７８】
まず、本配置では、いずれのトランジスタのゲート電極もノード電極の側壁として形成されるので、ロードトランジスタ（Ｌ））、ドライバトランジスタ（Ｄ）、及びアクセストランジスタ（Ａ）のゲート長が高精度で揃うとともに、寸法ばらつきの傾向が一致する。そのため、ドライバトランジスタ（Ｄ）とアクセストランジスタ（Ａ）との間のセルレシオに関する問題を解決することが出来る。加えて、ＳＲＡＭ単位セルの面積を小さくすることが出来る。また、ＳＲＡＭ単位セルを平面に複数個並べた場合、Ｎ型拡散層領域とＰ型拡散層領域とが帯状に交互に並ぶので、拡散層のレイアウトをシンプルにすることが出来る。更に、ロードトランジスタ（Ｌ））、ドライバトランジスタ（Ｄ）、及びアクセストランジスタ（Ａ）はノード電極が共通であるので、ＳＲＡＭ単位セルのサブユニット部（３個のトランジスタ分）をノード電極ひとつでコンパクトにまとめることができ、面積的に有利である。また、分離マージンの設計が相対的に容易になる。更に、ロードトランジスタ（Ｌ））及びドライバトランジスタ（Ｄ）は、ゲート電極及びノード電極が共通であるので、同じ側に配置して一体化形成した方がゲート長ばらつきや面積の点で有利になる。
【００７９】
図３２Ａ及び図３２Ｂは、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の変形例を示す概略図である。この図では、ノード電極に対して、ロードトランジスタ（Ｌ）、ドライバトランジスタ（Ｄ）、及びアクセストランジスタ（Ａ）を片方の側に並べて配置する例を示している。ただし、ドライバトランジスタ（Ｄ）とアクセストランジスタ（Ａ）とはゲート電極を共有できないので、両トランジスタの間で、少なくともゲート電極が分割される必要がある。図３２Ａはゲート電極及びノード電極を分割している場合である。例えばゲート電極形成後に分割を行い、別途ノード電極の再接続を行う。図３２Ｂはゲート電極だけを分割している場合である。各トランジスタをノード電極に対してこのように配置することで、ゲート電極が共通になるので、ロードトランジスタ（Ｌ）、ドライバトランジスタ（Ｄ）、及びアクセストランジスタ（Ａ）のゲート長を高精度に揃えることが出来る。なお、各トランジスタ（Ｌ、Ｄ、Ａ）が配置される側と反対の側におけるゲート電極に相当する部分は、この例ではゲート電極として使用されない。
【００８０】
図３３は、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。この図では、ノード電極に対して、ロードトランジスタ（Ｌ）及びドライバトランジスタ（Ｄ）を片方の側に並べて配置する一方、アクセストランジスタ（Ａ）を別途配置する例を示している。各トランジスタをノード電極に対してこのように配置することで、ゲート電極が共通になるので、ロードトランジスタ（Ｌ）及びドライバトランジスタ（Ｄ）のゲート長を高精度に揃えることが出来る。なお、ロードトランジスタ（Ｌ）及びドライバトランジスタ（Ｄ）が配置される側と反対の側におけるゲート電極に相当する部分は、この例ではゲート電極として使用されない。
【００８１】
図３４は、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。この図では、ノード電極に対して、ロードトランジスタ（Ｌ）及びドライバトランジスタ（Ｄ）を対向するように配置する一方、アクセストランジスタ（Ａ）を別途配置する例を示している。各トランジスタをノード電極に対してこのように配置することで、いずれのトランジスタのゲート電極もノード電極の側壁として形成されるので、小面積で二つのトランジスタを配置することが出来、面積的に有利になる。
【００８２】
図３５Ａ〜図３５Ｃは、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。この図では、ノード電極に対して、アクセストランジスタ（Ａ）及びドライバトランジスタ（Ｄ）を対向するように配置する一方、ロードトランジスタ（Ｌ）を別途配置する例（図３５Ａ）、ロードトランジスタ（Ｌ）の代わりに抵抗Ｒを別途配置する例（図３５Ｂ）及びロードトランジスタ（Ｌ）を本発明の半導体装置の構成として配置する例（図３５Ｃ）をそれぞれ示している。図３５Ａや図３５Ｂは第１の実施の形態に相当する。ドライバトランジスタ（Ｄ）とアクセストランジスタ（Ａ）のゲート長が高精度で揃うとともに、寸法ばらつきの傾向が一致する。そのため、ドライバトランジスタ（Ｄ）とアクセストランジスタ（Ａ）との間のセルレシオに関する問題を解決することが出来る。加えて、ＳＲＡＭ単位セルの面積を小さくすることが出来る。なお、図３５Ｃにおいて、ロードトランジスタ（Ｌ）が配置される側と反対の側におけるゲート電極に相当する部分は、この例ではゲート電極として使用されない。
【００８３】
図３６は、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。この図では、ノード電極に対して、ロードトランジスタ（Ｌ）及びドライバトランジスタ（Ｄ）を片方の側に並べて、アクセストランジスタ（Ａ）を他方の側に配置する例を示している。各トランジスタをノード電極に対してこのように配置することで、図３１の場合と同様の効果を得ることが出来る。このように、本発明の各トランジスタのレイアウトは、図３１のようなアクセストランジスタ（Ａ）がドライバトランジスタ（Ｄ）と対向するレイアウトに限定されない。
【００８４】
（第４の実施の形態）
まず、本発明の第４の実施の形態に係る半導体装置の構成について説明する。本実施の形態では、本発明の半導体装置の一例としてカレントミラー回路について説明する。図３７は、本発明の第４の実施の形態に係る半導体装置の構成を示す回路図である。２つのＮＭＯＳトランジスタ（トランジスタ１０２、トランジスタ１０５）を具備する。
【００８５】
トランジスタ１０２は、ソース・ドレイン電極の一方をノード１４１ａ（ソース側）に、他方をノード１３１ａ（ドレイン側）に、ゲート電極をノード１２１ａにそれぞれ接続されている。ノード１２１ａは、配線１２４を介して、ノード１３１ａに接続されている。一方、トランジスタ１０５は、ソース・ドレイン電極の一方をノード１４１ａ（ソース側）に、他方をノード１３２ａ（ドレイン側）に、ゲート電極をノード１２１ａにそれぞれ接続されている。
【００８６】
図３８は、本発明の第４の実施の形態に係る半導体装置の構成の一部を示す平面図である。カレントミラー回路において、トランジスタ１０２は、ゲート電極１２１と、一方のソース・ドレイン電極に対応するＮ型拡散層領域１３１と、他方のソース・ドレイン電極に対応するＮ型拡散層領域１３０を有する。Ｎ型拡散層領域１３０は、配線層としての共通ソース電極１４１の下部に設けられている。ゲート電極１２１は、一方の側壁に側壁絶縁膜１５２を、他方の側壁にスペーサ絶縁層１５３をそれぞれ有している。
【００８７】
一方、トランジスタ１０５は、ゲート電極１２２と、一方のソース・ドレイン電極に対応するＮ型拡散層領域１３２と、他方のソース・ドレイン電極に対応するＮ型拡散層領域１３０を有する。ゲート電極１２２は、ゲート電極１２１と接合され、電気的に接続されている。すなわち、ゲート電極１２１とゲート電極１２２とは、共通ソース電極１４１を囲むように設けられている。Ｎ型拡散層領域１３０は、トランジスタ１０２のＮ型拡散層領域１３０と同一である。ゲート電極１２２は、一方の側壁に側壁絶縁膜１５２を、他方の側壁にスペーサ絶縁層１５３をそれぞれ有している。
【００８８】
図３９は、図３８におけるＡ−Ａ’断面図である。
共通ソース電極１４１は、半導体基板２００のウェル２００ａ表面領域に設けられたＮ型拡散層領域１３０上に直接設けられている。トランジスタ１０２とトランジスタ１０５は、中央の共通ソース電極１４１の左右に側壁絶縁膜１５２を介して一体化して設けられている。ゲート電極１２１、１２２は、半導体基板２００のウェル２００ａ上に所定の厚さのゲート絶縁膜１５１を介して設けられている。ゲート電極１２１、１２２の外側にはスペーサ絶縁層１５３が設けられ、ゲート電極１２１、１２２とソース・ドレイン領域であるＮ型拡散層領域１３１、１３２とを電気的に絶縁している。共通ソース電極１４１の側面に形成されたトランジスタ１０２とトランジスタ１０５のゲート長は、それぞれゲート電極１２１、１２２の横断面における幅で決まる。共通ソース電極１４１の側面に形成されたトランジスタ１０２とトランジスタ１０５は、それぞれソース・ドレイン領域の片方を共通ソース電極１４１直下のＮ型拡散層領域１３０で共用し、共通ソース電極１４１と接続されている。ゲート電極１２１は、配線１２４を介して、Ｎ型拡散層領域１３１に接続されている。
【００８９】
図３７におけるノード１２１ａ、ノード１３１ａ、ノード１３２ａ、及びノード１４１ａは、ゲート電極１２１（１２２）、Ｎ型拡散層領域１３１、Ｎ型拡散層領域１３２、及び共通ソース電極１４１そのもの、又は、それと接続される配線層に例示される。
【００９０】
このカレントミラー回路の動作では、入力電流Ｉ１がノード１３１ａ、トランジスタ１０２及びノード１４１ａの経路で流れるとき、ほぼ同一の出力電流Ｉ２がノード１３２ａ、トランジスタ１０５及びノード１４１ａの経路で流れる。そのとき、トランジスタ１０２とトランジスタ１０５の形状やトランジスタ特性が同じ場合、出力電流Ｉ２は、入力電流Ｉ１と同じになる。
【００９１】
次に、本発明の第４の実施の形態に係る半導体装置の製造方法については、ゲート電極１２１とＮ型拡散層領域１３１とを接続する配線１２４を形成する工程（例示：全体を覆う層間絶縁層を形成後、層間絶縁層中にゲート電極１２１と接続するコンタクト及びＮ型拡散層領域１３１と接続するコンタクトをそれぞれ形成し、当該コンタクト間を配線層で接続する）を追加するほかは、第１の実施の形態に係る半導体装置の製造方法と同様であるのでその説明を省略する。
【００９２】
本実施の形態においても、ＳＲＡＭの単位セルの正常な読み出し動作の効果を除いた、第１の実施の形態における他の効果を同様に得ることが出来る。
【００９３】
更に、本実施の形態では、カレントミラー回路を構成するトランジスタ１０２とトランジスタ１０５とを一体的に形成することによって、ゲート長のばらつきの傾向を一致させることができる。それにより、トランジスタ１０２とトランジスタ１０５の形状及びトランジスタ特性を高い精度で一致させることができる。その結果、入力電流Ｉ１と等しい出力電流Ｉ２を高い精度で得ることが可能となる。
【００９４】
（第５の実施の形態）
まず、本発明の第５の実施の形態に係る半導体装置の構成について説明する。本実施の形態では、本発明の半導体装置の一例としてカレントミラー型センスアンプについて説明する。図４０は、本発明の第５の実施の形態に係る半導体装置の構成を示す回路図である。カレントミラー型センスアンプは、サブユニット部１１１とサブユニット部１１２を具備する。
【００９５】
サブユニット部１１１は、カレントミラー回路であり、２つのＮＭＯＳトランジスタ（トランジスタ１０２、トランジスタ１０５）を備える。トランジスタ１０２は、ソース・ドレイン電極の一方をノード１４１ａ（ソース側）に、他方をノード１３１ａ（ドレイン側）に、ゲート電極をノード１２１ａにそれぞれ接続されている。ノード１２１ａは、ノード１３１ａに接続されている。一方、トランジスタ１０５は、ソース・ドレイン電極の一方をノード１４１ａ（ソース側）に、他方をノード１３２ａ（ドレイン側）に、ゲート電極をノード１２１ａにそれぞれ接続されている。
【００９６】
サブユニット部１１２は、差動入力部であり、２つのＰＭＯＳトランジスタ（トランジスタ２０２、トランジスタ２０５）を備える。トランジスタ２０２は、ソース・ドレイン電極の一方をノード２３０ａ（ソース側）に、他方をノード２３１ａ（ドレイン側）に、ゲート電極をセンス対象のデータ線Ｄにそれぞれ接続されている。ノード２３１ａは、ノード１３１ａに接続されている。一方、トランジスタ２０５は、ソース・ドレイン電極の一方をノード２３０ａ（ソース側）に、他方をノード２３２ａ（ドレイン側）に、ゲート電極をセンス対象のデータ線Ｄ／にそれぞれ接続されている。ノード２３２ａは、ノード１３２ａに接続されている。
【００９７】
図４１は、本発明の第５の実施の形態に係る半導体装置の構成の一部を示す平面図である。サブユニット部１１１において、トランジスタ１０２は、ゲート電極１２１と、一方のソース・ドレイン電極に対応するＮ型拡散層領域１３１と、他方のソース・ドレイン電極に対応するＮ型拡散層領域１３０を有する。Ｎ型拡散層領域１３０は、配線層としての共通ソース電極１４１の下部に設けられている。ゲート電極１２１は、一方の側壁に側壁絶縁膜１５２を、他方の側壁にスペーサ絶縁層１５３をそれぞれ有している。一方、トランジスタ１０５は、ゲート電極１２２と、一方のソース・ドレイン電極に対応するＮ型拡散層領域１３２と、他方のソース・ドレイン電極に対応するＮ型拡散層領域１３０を有する。ゲート電極１２２は、ゲート電極１２１と接合され、電気的に接続されている。すなわち、ゲート電極１２１とゲート電極１２１とは、共通ソース電極１４１を囲むように設けられている。Ｎ型拡散層領域１３０は、トランジスタ１０２のＮ型拡散層領域１３０と同一である。ゲート電極１２２は、一方の側壁に側壁絶縁膜１５２を、他方の側壁にスペーサ絶縁層１５３をそれぞれ有している。
【００９８】
また、サブユニット部１１２において、トランジスタ２０２は、ゲート電極２２１と、一方のソース・ドレイン電極に対応するＰ型拡散層領域２３１と、他方のソース・ドレイン電極に対応するＰ型拡散層領域２３０を有する。Ｐ型拡散層領域２３０は、配線層としてのノード電極２４１の下部に設けられている。ゲート電極２２１は、一方の側壁に側壁絶縁膜２５２を、他方の側壁にスペーサ絶縁層２５３をそれぞれ有している。一方、トランジスタ２０５は、ゲート電極２２２と、一方のソース・ドレイン電極に対応するＰ型拡散層領域２３２と、他方のソース・ドレイン電極に対応するＰ型拡散層領域２３０を有する。ゲート電極２２２は、ゲート電極２２１と分離されている。Ｐ型拡散層領域２３０は、トランジスタ２０２のＰ型拡散層領域２３０と同一である。ゲート電極２２２は、一方の側壁に側壁絶縁膜２５２を、他方の側壁にスペーサ絶縁層２５３をそれぞれ有している。
【００９９】
ゲート電極１２１の端部にはコンタクト１５６を有するノード接続部が設けられている。コンタクト１５６と、Ｎ型拡散層領域１３１のコンタクト１５７と、Ｐ型拡散層領域２３１のコンタクト２５７とは、配線層１６１により接続されている。また、Ｎ型拡散層領域１３２のコンタクト１５８と、Ｐ型拡散層領域２３２のコンタクト２５８とは、配線層１６２により接続されている。
【０１００】
図４０におけるノード１２１ａ、ノード１３１ａ、ノード１３２ａ、ノード１４１ａ、ノード２３０ａ、ノード２３１ａ及びノード２３２ａは、ゲート電極１２１（１２２）、Ｎ型拡散層領域１３１、Ｎ型拡散層領域１３２、ノード電極１４１、Ｐ型拡散層領域２３０、Ｐ型拡散層領域２３１、及びＰ型拡散層領域２３２そのもの、又は、それと接続される配線層に例示される。
【０１０１】
このカレントミラー型センスアンプの動作では、データ線Ｄが“Ｌ”レベル、データ線Ｄ／が“Ｈ”レベルの場合、トランジスタ２０２がオン状態、トランジスタ２０５がオフ状態になる。になる。それにより、電流Ｉ１１が抵抗Ｒ、ノード２３０ａ、トランジスタ２０２、ノード２３１ａ、ノード１３１ａ及びトランジスタ１０２の経路で流れる。その結果、電流Ｉ１１とほぼ同一の電流Ｉ１２がＶｏｕｔからノード１３２ａ及びトランジスタ１０５へ流れる。一方、データ線Ｄが“Ｈ”レベル、データ線Ｄ／が“Ｌ”レベルの場合、トランジスタ２０２がオフ状態、トランジスタ２０５がオン状態になる。それにより、電流Ｉ１１は流れない。その結果、電流Ｉ１２も流れず、ＶＣＣの電圧がＶｏｕｔに出力される。なお、本カレントミラー型センスアンプのトランジスタは、その導電型を逆とする組み合わせになっていても良い。その場合、電源（ＶＣＣ、ＧＮＤ）の位置が反対になることやその動作については、当業者には容易に理解されよう。
【０１０２】
次に、本発明の第５の実施の形態に係る半導体装置の製造方法については、第３の実施の形態に係る半導体装置の製造方法と同様であるのでその説明を省略する。
【０１０３】
本実施の形態においても、ＳＲＡＭの単位セルの正常な読み出し動作の効果を除いた第１の実施の形態における他の効果、及び、第４の実施の形態の効果を同様に得ることが出来る。
【０１０４】
更に、本実施の形態では、カレントミラー型センスアンプの差動入力部を構成するトランジスタ２０２とトランジスタ２０５を一体的に形成することによって、ゲート長のばらつきの傾向を一致させることができる。それにより、トランジスタ２０２とトランジスタ２０５の形状及びトランジスタ特性（特にしきい値）を高い精度で一致させることができ、出力電圧（Ｖｏｕｔ）のばらつきを低く抑えることができる。
【０１０５】
差動入力部にバイポーラのペアトランジスタを用いる場合、ＭＯＳトランジスタを用いる場合より出力電圧（Ｖｏｕｔ）のばらつきが少ない。これはバイポーラトランジスタのベース−エミッタ間電圧（ＶＢＥ）ばらつきが非常に小さいことによる。しかし、バイポーラトランジスタを用いると、回路面積が大きくなることが不可避であった。本実施の形態を用いれば、ばらつきの少ない出力電圧（Ｖｏｕｔ）が得られるのみならず、回路面積の縮小も可能となる。
【０１０６】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【図面の簡単な説明】
【０１０７】
【図１Ａ】図１Ａは特開平７−２６３６７７号公報の半導体装置の製造方法を示す断面図である。
【図１Ｂ】図１Ｂは特開平７−２６３６７７号公報の半導体装置の製造方法を示す断面図である。
【図１Ｃ】図１Ｃは特開平７−２６３６７７号公報の半導体装置の製造方法を示す断面図である。
【図１Ｄ】図１Ｄは特開平７−２６３６７７号公報の半導体装置の製造方法を示す断面図である。
【図２】図２は本発明の実施の形態に係る半導体装置の構成を示す回路図である。
【図３】図３は本発明の第１の実施の形態に係る半導体装置のサブユニット部の構成の一部を示す平面図である。
【図４】図４は図３におけるＡ−Ａ’断面図である。
【図５】図５は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図６】図６は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図７】図７は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図８】図８は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図９】図９は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図１０】図１０は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図１１】図１１は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図１２】図１２は本発明の第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図１３】図１３は本発明の第２の実施の形態に係る半導体装置のサブユニット部の構成の一部を示す平面図である。
【図１４】図１４は図１３のサブユニット部を用いて構成したＳＲＡＭ単位セルの例を示す平面図である。
【図１５】図１５は図１４のＳＲＡＭ単位セルに対する変形例を示す平面図である。
【図１６】図１６は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図１７】図１７は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図１８】図１８は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図１９】図１９は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図２０】図２０は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図２１】図２１は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図２２】図２２は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図２３】図２３は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図２４】図２４は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図２５】図２５は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図２６】図２６は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図２７】図２７は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図２８】図２８は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す断面図である。
【図２９】図２９は本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図３０Ａ】図３０Ａは本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図３０Ｂ】図３０Ｂは本発明の第３の実施の形態に係る半導体装置の製造方法の例を示す平面図である。
【図３１】図３１は本発明の各実施の形態に係る半導体装置での各トランジスタの配置の一例を示す概略図である。
【図３２Ａ】図３２Ａは本発明の各実施の形態に係る半導体装置での各トランジスタの配置の変形例を示す概略図である。
【図３２Ｂ】図３２Ｂは本発明の各実施の形態に係る半導体装置での各トランジスタの配置の変形例を示す概略図である。
【図３３】図３３は本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。
【図３４】図３４は本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。
【図３５Ａ】図３５Ａは、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。
【図３５Ｂ】図３５Ｂは、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。
【図３５Ｃ】図３５Ｃは、本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。
【図３６】図３６は本発明の各実施の形態に係る半導体装置での各トランジスタの配置の他の変形例を示す概略図である。
【図３７】図３７は本発明の第４の実施の形態に係る半導体装置の構成を示す回路図である。
【図３８】図３８は本発明の第４の実施の形態に係る半導体装置の構成の一部を示す平面図である。
【図３９】図３９は図３８におけるＡ−Ａ’断面図である。
【図４０】図４０は本発明の第５の実施の形態に係る半導体装置の構成を示す回路図である。
【図４１】図４１は本発明の第５の実施の形態に係る半導体装置の構成の一部を示す平面図である。
【符号の説明】
【０１０８】
１、３ ロードトランジスタ
２、４ ドライバトランジスタ
５、６ アクセストランジスタ
１１、１２ サブユニット部
２０ 第２多結晶シリコン膜
２１、２１Ａ、２１Ｂ、２２、２２Ａ、２２Ｂ ゲート電極
３０、３１ａ、３１ｂ、３０Ａ、３１ａＡ、３１ｂＡ、３０Ｂ、３１ａＢ、３１ｂＢ Ｎ型拡散層領域
３２、３３ Ｐ型拡散層領域
４１、４２ ノード電極（記憶ノード）
４３ ワード線ＷＬ
４６ ビット線ＢＩＴ
４８ ビット線ＢＩＴ／
５１ ゲート絶縁膜
５１ａ 第１絶縁膜
５２、５２Ａ、５２Ｂ 側壁絶縁膜
５３、５３Ａ、５３Ｂ スペーサ絶縁層
５４、５５、５６、５７、５８、５９、５４Ａ、５５Ａ、５６Ａ、５７Ａ、５８Ａ、５９Ａ、５４Ｂ、５５Ｂ、５６Ｂ、５７Ｂ、５８Ｂ、５９Ｂ、 コンタクト
６１、６２ 配線層
６１ａ、６２ａ 配線
８２ 開口部
８３ａ 第１不純物注入層
８３ｂ 第２不純物注入層
８４ａ 第３不純物注入層
８４ｂ 第４不純物注入層
８５ フォトレジスト
８６ マスク酸化膜
８８ スティッチ部
１００ 半導体基板
１００ａ ウェル
１０２、１０５、２０２、２０５ トランジスタ
１１１、１１２ サブユニット部
１２１ａ、１３１ａ、１３２ａ、１４１ａ、２３０ａ、２３１ａ、２３２ａ ノード
１２１、１２２、２２１、２２２ ゲート電極
１２４ 配線
１３０、１３１、１３２、２３０、２３１、２３２ Ｎ型拡散層領域
１４１、２４１ ノード電極
１５１、２５１ ゲート絶縁膜
１５２、２５２ 側壁絶縁膜
１５３、２５３ スペーサ絶縁層
１６１、１６２ 配線層
２００ 半導体基板
２００ａ ウェル
【特許請求の範囲】
【請求項１】
半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と第１ソース・ドレイン領域と第１共通ソース・ドレイン領域とを備える第１トランジスタと、
前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と第２ソース・ドレイン領域と前記第１共通ソース・ドレイン領域とを備える第２トランジスタと
を具備し、
前記第１ゲート電極及び前記第２ゲート電極は、前記第１共通ソース・ドレイン領域のコンタクトである第１ノード電極の両側壁に設けられている
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極と第３ソース・ドレイン領域と第４ソース・ドレイン領域とを備える第３トランジスタを更に具備し、
前記第３ゲート電極は、前記第４ソース・ドレイン領域のコンタクトでもある前記第１ノード電極の側壁に設けられている
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１トランジスタのゲート幅は前記第２トランジスタのゲート幅よりも大きい
半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記第１トランジスタ及び第２トランジスタは第１導電型のトランジスタであり、
前記第３トランジスタは第２導電型のトランジスタである
半導体装置。
【請求項５】
請求項２又は３に記載の半導体装置において、
前記半導体基板上に第４ゲート絶縁膜を介して形成された第４ゲート電極と第５ソース・ドレイン領域と第２共通ソース・ドレイン領域とを備える第４トランジスタと、
前記半導体基板上に第５ゲート絶縁膜を介して形成された第５ゲート電極と第６ソース・ドレイン領域と前記第２共通ソース・ドレイン領域とを備える第５トランジスタと、
前記半導体基板上に第６ゲート絶縁膜を介して形成された第６ゲート電極と第７ソース・ドレイン領域と第８ソース・ドレイン領域とを備える第６トランジスタと
を更に具備し、
前記第４ゲート電極及び前記第５ゲート電極は、前記第２共通ソース・ドレイン領域のコンタクトである第２ノード電極の両側壁に設けられ、
前記第６ゲート電極は、前記第８ソース・ドレイン領域のコンタクトでもある前記第２ノード電極の側壁に設けられ、
前記第３ゲート電極及び前記第１ゲート電極は、前記第２ノード電極に接続され、
前記第６ゲート電極及び前記第４ゲート電極は、前記第１ノード電極に接続されている
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第４トランジスタのゲート幅は前記第５トランジスタのゲート幅よりも大きい
半導体装置。
【請求項７】
請求項５又は６に記載の半導体装置において、
前記第１トランジスタ、第２トランジスタ、前記第４トランジスタ及び前記第５トランジスタは第１導電型のトランジスタであり、
前記第３トランジスタ及び前記第６トランジスタは第２導電型のトランジスタである
半導体装置。
【請求項８】
請求項５乃至７のいずれか一項に記載の半導体装置において、
前記第１ノード電極及び前記第１ゲート電極は、第１方向へ伸び、
前記第１ゲート電極は、前記第２ノード電極側の第１端部が更に第２方向へ伸び、
前記第２ノード電極及び前記第４ゲート電極は、前記第１方向へ伸び、
前記第４ゲート電極は、前記第１ノード電極側の第２端部が更に前記第２方向の前記第１ゲート電極とは逆の向きへ伸び、
前記第２ノード電極は、前記第１ゲートの前記第１端部の前記第１方向に位置し、
前記第４ゲートの前記第２端部は、前記第１ノード電極の前記第１方向に位置する
半導体装置。
【請求項９】
請求項５乃至７のいずれか一項に記載の半導体装置において、
前記第１ノード電極及び前記第１ゲート電極は、第１方向へ伸び、
前記第１ノード電極は、前記第４ゲート電極側の第１端部が更に第２方向へ伸び、
前記第２ノード電極及び前記第４ゲート電極は、前記第１方向へ伸び、
前記第２ノード電極は、前記第１ゲート電極側の第２端部が更に前記第２方向の前記第１ノード電極とは逆の向きへ伸び、
前記第２ノード電極の前記第２端部は、前記第１ゲート電極の前記第１方向に位置し、
前記第２ゲート電極は、前記第１ノード電極の前記第１端部の前記第１方向に位置する
半導体装置。
【請求項１０】
請求項２に記載の半導体装置において、
前記半導体基板上に第７ゲート絶縁膜を介して形成された第７ゲート電極と第９ソース・ドレイン領域と第１０ソース・ドレイン領域とを備える第７トランジスタを更に具備し、
前記第７ゲート電極は、前記第９ソース・ドレイン領域のコンタクトでもある前記第１ノード電極の側壁に設けられている
半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記第１ゲート電極と前記第２ゲート電極と前記第１ソース・ドレイン領域とは接続されている
半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極と第３ソース・ドレイン領域と第２共通ソース・ドレイン領域とを備える第３トランジスタと、
前記半導体基板上に第４ゲート絶縁膜を介して形成された第４ゲート電極と第４ソース・ドレイン領域と前記第２共通ソース・ドレイン領域とを備える第２トランジスタと
を更に具備し、
前記第３ゲート電極及び前記第４ゲート電極は、前記第２共通ソース・ドレイン領域のコンタクトである第２ノード電極の両側壁に設けられ、
前記第３ソース・ドレイン領域と前記第１ソース・ドレイン領域とは接続され、
前記第４ソース・ドレイン領域と前記第２ソース・ドレイン領域とは接続されている
半導体装置。
【請求項１３】
半導体基板上に開口部を有する絶縁膜を形成する工程と、
前記開口部の前記半導体基板の表面領域に不純物を注入する工程と、
前記開口部を第１導電膜で埋め込みノード電極を形成する工程と、
前記ノード電極の両側壁の前記絶縁膜を残して、他の前記絶縁膜をエッチングする工程と、
前記ノード電極を覆うように第２導電膜を形成する工程と、
前記第２導電膜をエッチバックして、第１ゲート電極及び第２ゲート電極を前記ノード電極の両側壁に前記絶縁膜を介して形成する工程と、
前記第１ゲート電極及び前記第２ゲート電極の外側の前記半導体基板の表面領域に不純物を注入する工程と
を具備する
半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程は、
前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜に前記開口部を形成する工程と、
前記開口部の前記半導体基板の表面領域に不純物を注入する工程と、
前記開口部の側壁に第２絶縁膜を形成する工程と
を備え、
前記他の絶縁膜をエッチングする工程は、
前記第２絶縁膜を残して、前記第１絶縁膜をエッチングする工程を備える
半導体装置の製造方法。
【請求項１５】
請求項１３に記載の半導体装置の製造方法において、
前記開口部に前記不純物を注入する工程は、
前記開口部の前記半導体基板の表面領域における第１領域に第１導電型の不純物を注入する工程と、
前記開口部の前記半導体基板の表面領域における第２領域に第２導電型の不純物を注入する工程とを備え、
前記各ゲート電極の外側に前記不純物を注入する工程は、
前記半導体基板の表面領域における、前記第１ゲート電極及び前記第２ゲート電極の外側であって前記第１ゲート電極及び前記第２ゲート電極の各々を挟んで前記第１領域と反対側の二つの領域に前記第１導電型の不純物を注入する工程と、
前記半導体基板の表面領域における、前記第１ゲート電極の外側であって前記第１ゲート電極を挟んで前記第２領域と反対側の領域に前記第２導電型の不純物を注入する工程とを備える
半導体装置の製造方法。
【請求項１６】
請求項１３に記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程は、
前記半導体基板上に、第１開口部及び第２開口部を有する前記絶縁膜を形成する工程を備え、
前記開口部に前記不純物を注入する工程は、
前記半導体基板の表面領域における、前記第１開口部の第１領域及び前記第２開口部の第３領域の各々に第１導電型の不純物を注入する工程と、
前記半導体基板の表面領域における、前記第１開口部の第２領域及び前記第２開口部の第４領域の各々に第２導電型の不純物を注入する工程とを備え、
前記ノード電極を形成する工程は、
前記第１開口部及び前記第２開口部の各々を前記第１導電膜で埋め込み、それぞれ第１ノード電極及び第２ノード電極を形成する工程を備え、
前記他の絶縁膜をエッチングする工程は、
前記第１ノード電極及び前記第２ノード電極の各々の両側壁の前記絶縁膜を残して、他の前記絶縁膜をエッチングする工程を備え、
前記第２導電膜を形成する工程は、
前記第１ノード電極及び前記第２ノード電極の各々を覆うように前記第２導電膜を形成する工程を備え、
前記各ゲート電極を形成する工程は、
前記第２導電膜をエッチバックして、前記第１ゲート電極及び前記第２ゲート電極を前記第１ノード電極の両側壁に、及び、第３ゲート電極及び第４ゲート電極を前記第２ノード電極の両側に、それぞれ前記絶縁膜を介して形成する工程を備え、
前記各ゲート電極の外側に前記不純物を注入する工程は、
前記半導体基板の表面領域における、前記第１ゲート電極及び前記第２ゲート電極の外側であって前記第１ゲート電極及び前記第２ゲート電極の各々を挟んで前記第１領域と反対側の二つの領域、及び、前記第３ゲート電極及び前記第４ゲート電極の外側であって前記第３ゲート電極及び前記第４ゲート電極の各々を挟んで前記第３領域と反対側の二つの領域、に前記第１導電型の不純物を注入する工程と、
前記半導体基板の表面領域における、前記第１ゲート電極の外側であって前記第１ゲート電極を挟んで前記第２領域と反対側の領域、及び、前記第３ゲート電極の外側であって前記第３ゲート電極を挟んで前記第４領域と反対側の領域に前記第２導電型の不純物を注入する工程とを備え、
更に、前記各ゲート電極の外側に前記不純物を注入する工程後に、前記第１ノード電極と前記第４ノード電極とを接続する第１金属配線と、前記第２ノード電極と前記第３ノード電極とを接続する第２金属配線とを形成する工程を具備する
半導体装置の製造方法。
【請求項１７】
請求項１３に記載の半導体装置の製造方法において、
前記各ゲート電極の外側に前記不純物を注入する工程後に、前記第１ゲート電極と前記第１ゲート電極の外側の前記第２不純物を注入された領域とを接続する金属配線を形成する工程を更に具備する
半導体装置の製造方法。
【請求項１】
半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と第１ソース・ドレイン領域と第１共通ソース・ドレイン領域とを備える第１トランジスタと、
前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と第２ソース・ドレイン領域と前記第１共通ソース・ドレイン領域とを備える第２トランジスタと
を具備し、
前記第１ゲート電極及び前記第２ゲート電極は、前記第１共通ソース・ドレイン領域のコンタクトである第１ノード電極の両側壁に設けられている
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極と第３ソース・ドレイン領域と第４ソース・ドレイン領域とを備える第３トランジスタを更に具備し、
前記第３ゲート電極は、前記第４ソース・ドレイン領域のコンタクトでもある前記第１ノード電極の側壁に設けられている
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１トランジスタのゲート幅は前記第２トランジスタのゲート幅よりも大きい
半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記第１トランジスタ及び第２トランジスタは第１導電型のトランジスタであり、
前記第３トランジスタは第２導電型のトランジスタである
半導体装置。
【請求項５】
請求項２又は３に記載の半導体装置において、
前記半導体基板上に第４ゲート絶縁膜を介して形成された第４ゲート電極と第５ソース・ドレイン領域と第２共通ソース・ドレイン領域とを備える第４トランジスタと、
前記半導体基板上に第５ゲート絶縁膜を介して形成された第５ゲート電極と第６ソース・ドレイン領域と前記第２共通ソース・ドレイン領域とを備える第５トランジスタと、
前記半導体基板上に第６ゲート絶縁膜を介して形成された第６ゲート電極と第７ソース・ドレイン領域と第８ソース・ドレイン領域とを備える第６トランジスタと
を更に具備し、
前記第４ゲート電極及び前記第５ゲート電極は、前記第２共通ソース・ドレイン領域のコンタクトである第２ノード電極の両側壁に設けられ、
前記第６ゲート電極は、前記第８ソース・ドレイン領域のコンタクトでもある前記第２ノード電極の側壁に設けられ、
前記第３ゲート電極及び前記第１ゲート電極は、前記第２ノード電極に接続され、
前記第６ゲート電極及び前記第４ゲート電極は、前記第１ノード電極に接続されている
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第４トランジスタのゲート幅は前記第５トランジスタのゲート幅よりも大きい
半導体装置。
【請求項７】
請求項５又は６に記載の半導体装置において、
前記第１トランジスタ、第２トランジスタ、前記第４トランジスタ及び前記第５トランジスタは第１導電型のトランジスタであり、
前記第３トランジスタ及び前記第６トランジスタは第２導電型のトランジスタである
半導体装置。
【請求項８】
請求項５乃至７のいずれか一項に記載の半導体装置において、
前記第１ノード電極及び前記第１ゲート電極は、第１方向へ伸び、
前記第１ゲート電極は、前記第２ノード電極側の第１端部が更に第２方向へ伸び、
前記第２ノード電極及び前記第４ゲート電極は、前記第１方向へ伸び、
前記第４ゲート電極は、前記第１ノード電極側の第２端部が更に前記第２方向の前記第１ゲート電極とは逆の向きへ伸び、
前記第２ノード電極は、前記第１ゲートの前記第１端部の前記第１方向に位置し、
前記第４ゲートの前記第２端部は、前記第１ノード電極の前記第１方向に位置する
半導体装置。
【請求項９】
請求項５乃至７のいずれか一項に記載の半導体装置において、
前記第１ノード電極及び前記第１ゲート電極は、第１方向へ伸び、
前記第１ノード電極は、前記第４ゲート電極側の第１端部が更に第２方向へ伸び、
前記第２ノード電極及び前記第４ゲート電極は、前記第１方向へ伸び、
前記第２ノード電極は、前記第１ゲート電極側の第２端部が更に前記第２方向の前記第１ノード電極とは逆の向きへ伸び、
前記第２ノード電極の前記第２端部は、前記第１ゲート電極の前記第１方向に位置し、
前記第２ゲート電極は、前記第１ノード電極の前記第１端部の前記第１方向に位置する
半導体装置。
【請求項１０】
請求項２に記載の半導体装置において、
前記半導体基板上に第７ゲート絶縁膜を介して形成された第７ゲート電極と第９ソース・ドレイン領域と第１０ソース・ドレイン領域とを備える第７トランジスタを更に具備し、
前記第７ゲート電極は、前記第９ソース・ドレイン領域のコンタクトでもある前記第１ノード電極の側壁に設けられている
半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記第１ゲート電極と前記第２ゲート電極と前記第１ソース・ドレイン領域とは接続されている
半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極と第３ソース・ドレイン領域と第２共通ソース・ドレイン領域とを備える第３トランジスタと、
前記半導体基板上に第４ゲート絶縁膜を介して形成された第４ゲート電極と第４ソース・ドレイン領域と前記第２共通ソース・ドレイン領域とを備える第２トランジスタと
を更に具備し、
前記第３ゲート電極及び前記第４ゲート電極は、前記第２共通ソース・ドレイン領域のコンタクトである第２ノード電極の両側壁に設けられ、
前記第３ソース・ドレイン領域と前記第１ソース・ドレイン領域とは接続され、
前記第４ソース・ドレイン領域と前記第２ソース・ドレイン領域とは接続されている
半導体装置。
【請求項１３】
半導体基板上に開口部を有する絶縁膜を形成する工程と、
前記開口部の前記半導体基板の表面領域に不純物を注入する工程と、
前記開口部を第１導電膜で埋め込みノード電極を形成する工程と、
前記ノード電極の両側壁の前記絶縁膜を残して、他の前記絶縁膜をエッチングする工程と、
前記ノード電極を覆うように第２導電膜を形成する工程と、
前記第２導電膜をエッチバックして、第１ゲート電極及び第２ゲート電極を前記ノード電極の両側壁に前記絶縁膜を介して形成する工程と、
前記第１ゲート電極及び前記第２ゲート電極の外側の前記半導体基板の表面領域に不純物を注入する工程と
を具備する
半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程は、
前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜に前記開口部を形成する工程と、
前記開口部の前記半導体基板の表面領域に不純物を注入する工程と、
前記開口部の側壁に第２絶縁膜を形成する工程と
を備え、
前記他の絶縁膜をエッチングする工程は、
前記第２絶縁膜を残して、前記第１絶縁膜をエッチングする工程を備える
半導体装置の製造方法。
【請求項１５】
請求項１３に記載の半導体装置の製造方法において、
前記開口部に前記不純物を注入する工程は、
前記開口部の前記半導体基板の表面領域における第１領域に第１導電型の不純物を注入する工程と、
前記開口部の前記半導体基板の表面領域における第２領域に第２導電型の不純物を注入する工程とを備え、
前記各ゲート電極の外側に前記不純物を注入する工程は、
前記半導体基板の表面領域における、前記第１ゲート電極及び前記第２ゲート電極の外側であって前記第１ゲート電極及び前記第２ゲート電極の各々を挟んで前記第１領域と反対側の二つの領域に前記第１導電型の不純物を注入する工程と、
前記半導体基板の表面領域における、前記第１ゲート電極の外側であって前記第１ゲート電極を挟んで前記第２領域と反対側の領域に前記第２導電型の不純物を注入する工程とを備える
半導体装置の製造方法。
【請求項１６】
請求項１３に記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程は、
前記半導体基板上に、第１開口部及び第２開口部を有する前記絶縁膜を形成する工程を備え、
前記開口部に前記不純物を注入する工程は、
前記半導体基板の表面領域における、前記第１開口部の第１領域及び前記第２開口部の第３領域の各々に第１導電型の不純物を注入する工程と、
前記半導体基板の表面領域における、前記第１開口部の第２領域及び前記第２開口部の第４領域の各々に第２導電型の不純物を注入する工程とを備え、
前記ノード電極を形成する工程は、
前記第１開口部及び前記第２開口部の各々を前記第１導電膜で埋め込み、それぞれ第１ノード電極及び第２ノード電極を形成する工程を備え、
前記他の絶縁膜をエッチングする工程は、
前記第１ノード電極及び前記第２ノード電極の各々の両側壁の前記絶縁膜を残して、他の前記絶縁膜をエッチングする工程を備え、
前記第２導電膜を形成する工程は、
前記第１ノード電極及び前記第２ノード電極の各々を覆うように前記第２導電膜を形成する工程を備え、
前記各ゲート電極を形成する工程は、
前記第２導電膜をエッチバックして、前記第１ゲート電極及び前記第２ゲート電極を前記第１ノード電極の両側壁に、及び、第３ゲート電極及び第４ゲート電極を前記第２ノード電極の両側に、それぞれ前記絶縁膜を介して形成する工程を備え、
前記各ゲート電極の外側に前記不純物を注入する工程は、
前記半導体基板の表面領域における、前記第１ゲート電極及び前記第２ゲート電極の外側であって前記第１ゲート電極及び前記第２ゲート電極の各々を挟んで前記第１領域と反対側の二つの領域、及び、前記第３ゲート電極及び前記第４ゲート電極の外側であって前記第３ゲート電極及び前記第４ゲート電極の各々を挟んで前記第３領域と反対側の二つの領域、に前記第１導電型の不純物を注入する工程と、
前記半導体基板の表面領域における、前記第１ゲート電極の外側であって前記第１ゲート電極を挟んで前記第２領域と反対側の領域、及び、前記第３ゲート電極の外側であって前記第３ゲート電極を挟んで前記第４領域と反対側の領域に前記第２導電型の不純物を注入する工程とを備え、
更に、前記各ゲート電極の外側に前記不純物を注入する工程後に、前記第１ノード電極と前記第４ノード電極とを接続する第１金属配線と、前記第２ノード電極と前記第３ノード電極とを接続する第２金属配線とを形成する工程を具備する
半導体装置の製造方法。
【請求項１７】
請求項１３に記載の半導体装置の製造方法において、
前記各ゲート電極の外側に前記不純物を注入する工程後に、前記第１ゲート電極と前記第１ゲート電極の外側の前記第２不純物を注入された領域とを接続する金属配線を形成する工程を更に具備する
半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０Ａ】
【図３０Ｂ】
【図３１】
【図３２Ａ】
【図３２Ｂ】
【図３３】
【図３４】
【図３５Ａ】
【図３５Ｂ】
【図３５Ｃ】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０Ａ】
【図３０Ｂ】
【図３１】
【図３２Ａ】
【図３２Ｂ】
【図３３】
【図３４】
【図３５Ａ】
【図３５Ｂ】
【図３５Ｃ】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【公開番号】特開２００９−２５３００６（Ｐ２００９−２５３００６Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００８−９９０１４（Ｐ２００８−９９０１４）
【出願日】平成２０年４月７日（２００８．４．７）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２０年４月７日（２００８．４．７）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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