【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタと第２のトランジスタと容量素子とを各々含む複数のメモリセルをマトリクス状に配置し、メモリセルの一と他のメモリセルとを接続する配線（ビット線とも呼ぶ）と、第１のトランジスタにおけるソース電極またはドレイン電極と、が、第２のトランジスタにおけるソース電極またはドレイン電極を介して電気的に接続した構成とした半導体装置を提供する。これにより、第１のトランジスタにおけるソース電極またはドレイン電極と、第２のトランジスタにおけるソース電極またはドレイン電極と、を異なる配線に接続する場合と比較して配線の数を削減することができるため、半導体装置の集積度を向上させることができる。 （もっと読む）

【課題】抵抗変化素子を含む不揮発性メモリセルの配置密度を容易に向上できる不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板の表面に略垂直な第１の面内に並んでおり、前記半導体基板の表面に沿ってそれぞれ延びた複数の第１のラインと、前記第１の面に沿った第２の面内に並んでおり、前記半導体基板の表面に略垂直にそれぞれ延びた複数の第２のラインと、前記複数の第１のラインと前記複数の第２のラインとの交差する位置に配された複数の不揮発性メモリセルとを備え、前記複数の不揮発性メモリセルのそれぞれは、抵抗変化素子と、前記抵抗変化素子に直列に接続された整流素子とを含み、前記抵抗変化素子は、前記第１の面と前記第２の面との間を前記複数の第２のラインに跨って連続的に延びた抵抗変化膜における前記第１のラインと前記第２のラインとの交差する部分を含む。 （もっと読む）

【課題】サイドウォールスペーサを利用してリソグラフィー解像限界未満のパターンと任意の寸法のパターンとが混在するパターンを形成する。
【解決手段】窒化シリコン層３上に形成されたポリシリコン層をパターニングすることによってメモリセルアレイ領域１ａにスリミングされたサイドウォールコア４を形成する。次に、サイドウォールコア４の少なくとも側面を覆う酸化シリコン層６、ポリシリコン層を順に成膜し、ポリシリコン層をエッチバックすることによって埋込ハードマスク７を形成する。その後、酸化シリコン層６をエッチングすることにより、サイドウォールコア４又は埋込ハードマスク７と重ならないメモリセルアレイ領域１ａ内の窒化シリコン層３と、目合わせモニタマーク８ｂと重なる周辺回路領域１ｂ内の窒化シリコン層３を露出させ、被エッチング部材としての窒化シリコン層３をパターニングする。 （もっと読む）

【課題】不揮発性記憶装置と揮発性記憶装置の双方のメリットを享受する記憶装置を提供する。
【解決手段】基板または基板上に設けられた第１のトランジスタと、第１のトランジスタよりも上に設けられた第２のトランジスタを有する半導体装置において、第１のトランジスタと第２のトランジスタの少なくとも一部を重畳させ、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極を電気的に接続させる。第１のトランジスタとしてはシリコン単結晶により設けられたものが好ましく、第２のトランジスタとしてはオフ電流が極端に小さい酸化物半導体により設けられたものが好ましい。 （もっと読む）

【課題】製造コストを増加させることなく、高アスペクト比のキャパシタ下部電極を保持するサポート膜構造を提供する。
【解決手段】サポート膜で保持された下部電極４０を備えるキャパシタを複数含む半導体装置であって、前記サポート膜は、前記下部電極の高さ方向に複数層（例えば、１６及び２０の２層）形成され、各層のサポート膜は、前記下部電極間を接続するライン形状のパターンを有し、該パターンの延在方向が、隣接する二層間でそれぞれ異なることを特徴とする。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ソース線と、ビット線と、第１の信号線と、第２の信号線と、ワード線と、ソース線とビット線との間に、接続されたメモリセルと、ビット線と電気的に接続された第１の駆動回路と、第１の信号線と電気的に接続された第２の駆動回路と、第２の信号線と電気的に接続された第３の駆動回路と、ワード線及びソース線と電気的に接続された第４の駆動回路と、を有し、第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、第２のトランジスタは、酸化物半導体材料を含んで構成される。 （もっと読む）

【課題】簡潔な方法で、ＳｅＯＩ基板上の半導体デバイスの半導体領域に接続するラインを提供すること。
【解決手段】第１の側面によると、本発明は埋め込み絶縁層（３、ＢＯＸ）によってベース基板（２）から隔離された半導体材料の薄い層（１）を含むＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に作製された半導体デバイスに関し、デバイスは、薄い層内に第１の伝導領域（１、Ｄ１、Ｓ、Ｅ）と、ベース基板内に第２の伝導領域（５、ＢＬ、ＳＬ、ＩＬ）とを含み、接触（Ｉ１、Ｉ２、Ｉ_Ｎ、Ｉ_Ｐ）は絶縁層を貫通して第１の領域と第２の領域を接続する。第２の側面によると、本発明は第１の側面に関する半導体デバイスの製作プロセスに関する。 （もっと読む）

【課題】アスペクト比の高い電極を上下に接続して、静電容量の大きいキャパシタを形成する際、電極間の剥離を防止し、電極の倒壊を抑制する。
【解決手段】導電膜を外壁に有する下部電極３０と、該下部電極の導電膜に対して、容量絶縁膜を介して形成された上部電極とを有するキャパシタにおいて、下部電極は少なくとも２層の積層構造であって、該積層構造は、下層側電極１８に設けた掘り込み部に上層側電極２２の底部が埋め込まれた構造であるキャパシタ。 （もっと読む）

【課題】非オーミック性素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保し、安定な作動が可能な不揮発性半導体記憶装置を提供する。
【解決手段】下層電極配線１５を含む基板１１上に形成された層間絶縁層１６と、下層電極配線上の層間絶縁層に形成されたコンタクトホールと、下層電極配線１５上に形成された非オーミック性素子１７と、コンタクトホール中に埋め込まれ、非オーミック性素子１７上に形成された抵抗変化層２２と、抵抗変化層２２と接続し、層間絶縁層１６上に形成された上層電極配線２３とを備え、非オーミック性素子１７は、複数層の半導体層の積層構成、金属電極体層と半導体層との積層構成または金属電極体層と絶縁体層との積層構成のうちの半導体層又は絶縁体層を含む少なくとも１層はコンタクトホールより大きな形状を有し、コンタクトホール中に積層構成のその他の層が埋め込み形成されている。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的とする。
【解決手段】チャネル形成領域と、第１のゲート絶縁層と、第１のゲート電極と、第１のソース電極及び第１のドレイン電極と、を有する第１のトランジスタと、酸化物半導体層と、第２のソース電極及び第２のドレイン電極と、第２のゲート絶縁層と、第２のゲート電極と、を有する第２のトランジスタと、第２のソース電極または第２のドレイン電極の一方と、第２のゲート絶縁層と、第２のゲート絶縁層上に第２のソース電極または第２のドレイン電極の一方と重畳するように設けられた電極と、を有する容量素子と、を有し、第１のゲート電極と、第２のソース電極又は第２のドレイン電極の一方とは電気的に接続されている。 （もっと読む）

【課題】３次元レイアウトトランジスタにおいて、隣接するピラー間のビットラインを１本にして、微細化を図る。
【解決手段】隣接した第１および第２の半導体ピラー間に第１の絶縁膜７を介して形成されたビットライン８と、第１の半導体ピラーの側面および第１のビットライン上に形成され、第１のビットラインと第１の半導体ピラーとを電気的に接続する導電体１０と、を備える半導体装置の製造方法において、導電体１０を接続する第１の半導体ピラーの側面の第１の絶縁膜７を除去するため、第２の半導体ピラー側面に保護膜を残し、ビットライン８上の第１の絶縁膜７を選択的に除去する、あるいは第２の半導体ピラー側面に保護膜を残す際にビットライン８上の第１の絶縁膜７を除去する。 （もっと読む）

【課題】第１の領域中の層間絶縁膜を湿式エッチングにより除去する際に、使用する薬液が第２の領域に浸透することを防止する。これにより、第２の領域の特性の劣化がない、高性能の半導体装置を提供する。
【解決手段】第１の領域と、第１の領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた第２の領域と、を有する半導体装置。第１の領域は、導電性を有する第１の膜によって構成された第１の電極を有する。第1の領域中の第１の電極の表面は、第２の膜で覆われていない。ガードリングは、凹状の溝の内壁を覆う第１の膜と、凹状の溝の内部において少なくとも第１の膜の表面の一部を覆う絶縁性の第２の膜を有する。 （もっと読む）

【解決手段】 凹型電極を有するＭＩＭキャパシタを備えるメモリデバイスを形成する方法を説明する。一実施形態によると、凹型電極を有するＭＩＭキャパシタを形成する方法は、底部を形成している下側部分および側壁を形成している上側部分によって画定される孔部を形成する段階を備える。当該方法は、孔部内に下側電極層を成膜して、下側電極層上に電気絶縁層を成膜して、電気絶縁層上に上側電極層を成膜して、ＭＩＭキャパシタを形成する段階を備える。当該方法は、ＭＩＭキャパシタの上側部分を除去して、下側電極層および上側電極層の上面を露出させて、下側電極層および上側電極層のうち一方を選択的にエッチングして、下側電極層および上側電極層のうち一方に凹部を形成する段階を備える。このようにして形成される凹部によって、上側電極および下側電極を互いから分離して、両電極間に電流漏れ経路が形成される可能性を低くする。 （もっと読む）

【課題】キャパシタ間の誘電物質を互いに分離することのできる半導体素子及びその製造方法を提供する。
【解決手段】下部電極コンタクトプラグ１２０を含む半導体基板１００上に誘電膜２２０の吸着防止層１４０を蒸着してキャパシタの間の誘電膜を互いに分離することにより、隣接したキャパシタのバイアス（ｂｉａｓ）から影響を受けなくなり、セルのリフレッシュ特性が改善する。 （もっと読む）

【課題】電極に挟み込まれる強誘電体膜を特性のばらつきなく形成することのできる半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板Ｓと、半導体基板Ｓ上に形成された一対のソース／ドレイン拡散層１１を有するセルトランジスタＴと、セルトランジスタＴに接続された強誘電体キャパシタＣとを備える。セルトランジスタＴ及び強誘電体キャパシタＣにより１つのメモリセルが構成される。強誘電体キャパシタＣは、半導体基板Ｓの表面に垂直な方向を長手方向として延びる電極３１と、電極３１の側面に接するように設けられた強誘電体膜３２と、半導体基板Ｓの表面に垂直な方向を長手方向として延び且つ電極３１との間に強誘電体膜３２を挟み込むように設けられた電極３１とを備える。強誘電体膜３２は、有機材料により構成されている。 （もっと読む）

【課題】層間絶縁膜を除去するエッチング中に、異常エッチングを防止する。エッチング工程において加わる水圧や風圧によりガードリングの形状が変形して剥離し、欠陥が発生することを防止する。
【解決手段】半導体装置は、メモリセル領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた周辺回路領域と、ガードリング及び周辺回路領域上に設けられた支持体膜と、周辺回路領域内に設けられたコンタクトプラグとを有する。ガードリングとコンタクトプラグは、同一の導電材料から構成される。 （もっと読む）

【課題】抵抗マージンと維持特性を確保しながら優秀なステップカバレッジ、又は、ギャップフィル特性を有する、微小サイズの相変化物質層パターンをＨＡＲＳ（Ｈｉｇｈ＿Ａｓｐｅｃｔ＿Ｒａｔｉｏ＿Ｓｔｒｕｃｔｕｒｅ、高縦横比構造）内に含む相変化構造物を提供すること。
【解決手段】相変化構造物はＨＡＲＳを部分的に満たし、第１相変化物質を含む第１相変化物質層パターン、及び前記ＨＡＲＳの残りを満たし、前記第１相変化物質と相異なる組成を有する第２相変化物質を含む。インサイチュリフローメカニズムを通じてＨＡＲＳを欠陥なく充分に満たす相変化物質層パターンを形成する。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成された半導体装置である。 （もっと読む）

【課題】可変抵抗メモリ装置及びその製造方法を提供する。
【解決手段】可変抵抗メモリ装置及びその製造方法を提供する。基板上に複数の下部電極を構成し、前記下部電極を露出し、第１方向に延長されるトレンチを含む第１層間絶縁膜を構成し、前記第１層間絶縁膜上に前記第１方向と交差する第２方向に延長される上部電極を構成し、前記トレンチ内に前記上部電極の側壁にアライメントされる側壁を有する可変抵抗パターンを形成する。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】直列に接続されたメモリセルと、メモリセルを選択して第２信号線及びワード線を駆動する駆動回路と、書き込み電位のいずれかを選択して第１信号線に出力する駆動回路と、ビット線の電位と参照電位とを比較する読み出し回路と、書き込み電位及び参照電位を生成して駆動回路および読み出し回路に供給する、電位生成回路と、を有し、メモリセルの一は、ビット線及びソース線に接続された第１のトランジスタと、第１、第２の信号線に接続された第２のトランジスタと、ワード線、ビット線及びソース線に接続された第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含み、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方が接続された、多値型の半導体装置。 （もっと読む）