半導体記憶装置及びその製造方法
【課題】電極に挟み込まれる強誘電体膜を特性のばらつきなく形成することのできる半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板Ｓと、半導体基板Ｓ上に形成された一対のソース／ドレイン拡散層１１を有するセルトランジスタＴと、セルトランジスタＴに接続された強誘電体キャパシタＣとを備える。セルトランジスタＴ及び強誘電体キャパシタＣにより１つのメモリセルが構成される。強誘電体キャパシタＣは、半導体基板Ｓの表面に垂直な方向を長手方向として延びる電極３１と、電極３１の側面に接するように設けられた強誘電体膜３２と、半導体基板Ｓの表面に垂直な方向を長手方向として延び且つ電極３１との間に強誘電体膜３２を挟み込むように設けられた電極３１とを備える。強誘電体膜３２は、有機材料により構成されている。
【解決手段】半導体記憶装置は、半導体基板Ｓと、半導体基板Ｓ上に形成された一対のソース／ドレイン拡散層１１を有するセルトランジスタＴと、セルトランジスタＴに接続された強誘電体キャパシタＣとを備える。セルトランジスタＴ及び強誘電体キャパシタＣにより１つのメモリセルが構成される。強誘電体キャパシタＣは、半導体基板Ｓの表面に垂直な方向を長手方向として延びる電極３１と、電極３１の側面に接するように設けられた強誘電体膜３２と、半導体基板Ｓの表面に垂直な方向を長手方向として延び且つ電極３１との間に強誘電体膜３２を挟み込むように設けられた電極３１とを備える。強誘電体膜３２は、有機材料により構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に強誘電体キャパシタを用いた半導体記憶装置（ＦｅＲＡＭ：Ferroelectric Random Access Memory）及びその製造方法に関する。
【背景技術】
【０００２】
従来、強誘電体膜を電極で挟み込むことによりキャパシタを形成し、この強誘電体キャパシタを記憶素子として半導体記憶装置を形成する構成が知られている。強誘電体キャパシタは、情報書き込み後に電圧の印加を止めても分極が維持されるため、不揮発性の半導体記憶装置を構成することができる。この強誘電体キャパシタは、下部電極、強誘電体層及び上部電極を順に積層した後、エッチングすることにより形成される。
【０００３】
しかし、強誘電体キャパシタを用いた不揮発性半導体記憶装置において、積層された電極と強誘電体膜との接触面積は、微細化の進展により縮小化される。この接触面積がある一定の大きさよりも小さくなると、強誘電体キャパシタから得られる信号量が急激に減少するため、高集積化が非常に困難である。
【０００４】
そこで、Ｕ字型の下部電極の上に強誘電体膜及び上部電極を形成した強誘電体キャパシタ及びその製造方法が提案されている（特許文献１参照）。このような強誘電体キャパシタを用いることにより、電極と強誘電体膜との接触面積を増大させ、信号量を増やすことが可能である。しかし、従来の強誘電体キャパシタの製造方法では、電極となる金属膜の加工や、金属膜上への強誘電体膜の堆積に高コストで技術的難易度も高いプロセスを用いる必要があり、正確に特性のばらつきの小さい強誘電体キャパシタを形成することが困難であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２５１５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、電極に挟み込まれる強誘電体膜を特性のばらつきなく形成することのできる半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体記憶装置は、半導体基板と、前記半導体基板上に形成された一対のソース／ドレイン拡散層を有するセルトランジスタと、前記セルトランジスタに接続された強誘電体キャパシタとを備え、前記セルトランジスタ及び前記強誘電体キャパシタにより１つのメモリセルを構成し、前記強誘電体キャパシタは、前記半導体基板の表面に垂直な方向を長手方向として延びる第１の電極と、前記第１の電極の側面に接するように設けられた強誘電体膜と、前記半導体基板の表面に垂直な方向を長手方向として延び且つ前記第１の電極との間に前記強誘電体膜を挟み込むように設けられた第２の電極とを備え、前記強誘電体膜は、有機材料により構成されていることを特徴とする。
【０００８】
本発明の一態様に係る半導体記憶装置の製造方法は、半導体基板上に一対のソース／ドレイン拡散層を有するセルトランジスタを形成する工程と、前記セルトランジスタ上を含む前記半導体基板上に第１の層間絶縁膜、ストッパー膜、及び第２の層間絶縁膜を堆積する工程と、前記第１の層間絶縁膜、前記ストッパー膜、及び前記第２の層間絶縁膜を貫通して前記ソース／ドレイン拡散層にそれぞれ接続する複数の電極を形成する工程と、前記電極間の前記第２の層間絶縁膜を前記ストッパー膜に至るまで除去する工程と、前記電極間に挟み込まれるように有機材料からなる強誘電体膜を埋め込んで強誘電体キャパシタを形成する工程とを備えることを特徴とする。
【０００９】
本発明の別態様に係る半導体記憶装置の製造方法は、半導体基板上に一対のソース／ドレイン拡散層を有するセルトランジスタを形成する工程と、一対の前記ソース／ドレイン拡散層の一方に接続され動作時に所定の電圧が印加されるビット線を形成する工程と、前記セルトランジスタ上を含む前記半導体基板上に第１の層間絶縁膜、ストッパー膜、及び第２の層間絶縁膜を堆積する工程と、前記第１の層間絶縁膜、前記ストッパー膜、及び前記第２の層間絶縁膜を貫通して一対の前記ソース／ドレイン拡散層の他方に接続する第１の電極を形成する工程と、前記第１の電極の側面に接する前記第２の層間絶縁膜を前記ストッパー膜に至るまで除去する工程と、前記第１の電極の側面に接するように有機材料からなる強誘電体膜を埋め込む工程と、前記第１の電極との間に前記強誘電体膜を挟み込むように第２の電極を形成して強誘電体キャパシタを形成する工程と、前記第２の電極に接続され動作時に所定の電圧が印加されるプレート線を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、電極に挟み込まれる強誘電体膜を特性のばらつきなく形成することのできる半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態に係る半導体記憶装置を示す回路図である。
【図２】第１の実施の形態に係る半導体記憶装置を示す断面図である。
【図３】第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４】第１の実施の形態に係る半導体記憶装置の製造方法を示す平面図である。
【図５】第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６】第１の実施の形態に係る半導体記憶装置の製造方法を示す平面図である。
【図７】第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図８】第１の実施の形態に係る半導体記憶装置の製造方法の他の例を示す平面図である。
【図９】第１の実施の形態に係る半導体記憶装置の製造方法の他の例を示す平面図である。
【図１０】第２の実施の形態に係る半導体記憶装置を示す回路図である。
【図１１】第２の実施の形態に係る半導体記憶装置を示す断面図である。
【図１２】第２の実施の形態に係る半導体記憶装置を示す平面図である。
【図１３】第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１４】第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１５】第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１６】第２の実施の形態に係る半導体記憶装置の製造方法を示す平面図である。
【図１７】第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１８】第２の実施の形態に係る半導体記憶装置の製造方法の他の例を示す平面図である。
【図１９】その他の例に係る半導体記憶装置を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について説明する。
【００１３】
［第１の実施の形態］
図１は、第１の実施の形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図である。
図１に示すように、半導体記憶装置のメモリセルアレイは、１つのセルトランジスタＴと１つのキャパシタＣとを並列に接続してなるメモリセルＭを有する。キャパシタＣは、後述するように強誘電体膜を金属膜で挟み込んだ強誘電体キャパシタである。このメモリセルＭが複数個（図１では８個）直列に接続されてメモリセルアレイが構成されている。本実施の形態の半導体記憶装置は、ＴＣ並列ユニット直列接続型の強誘電体メモリである。
【００１４】
セルトランジスタＴのゲートには、それぞれワード線ＷＬが接続されている。直列接続された複数のメモリセルＭの一方の端部は、選択トランジスタＳＴを介してビット線ＢＬに接続されている。選択トランジスタＳＴのゲートには、選択線ＢＳが接続されている。また、複数のメモリセルＭの他方の端部はプレート線ＰＬに接続されている。
【００１５】
このＴＣ並列ユニット直列接続型の強誘電体メモリの動作について簡単に説明する。待機状態においては、全ワード線ＷＬは“Ｈ”状態にされ、各セルトランジスタＴはオン状態に設定される。また、選択線ＢＳは“Ｌ”状態にされ、選択トランジスタＳＴはオフ状態に設定される。そして、プレート線ＰＬには接地電圧（例えば０Ｖ）が印加される。この待機状態においては、各メモリセルＭの強誘電体キャパシタＣの両端は短絡された状態を保ち、強誘電体キャパシタＣには電圧がかからない。
【００１６】
動作状態においては、選択メモリセルＭに接続されたワード線ＷＬを“Ｌ”状態として、選択メモリセルＭのセルトランジスタＴをオフ状態に設定する。また、選択線ＢＳを“Ｈ”状態にして、選択トランジスタＳＴをオン状態に設定する。また、ビット線ＢＬには接地電圧（例えば０Ｖ）を印加する。この状態でプレート線ＰＬに所定の電圧を印加すると、この所定電圧が選択メモリセルＭの強誘電体キャパシタＣに印加される。その結果、強誘電体キャパシタＣの分極に基づく信号がビット線ＢＬに流れる。
【００１７】
（半導体記憶装置の構成）
図２は、第１の実施の形態に係る半導体記憶装置を示す断面図である。
図２に示すように、半導体基板Ｓ上に不純物を拡散することによりソース／ドレイン拡散層１１が形成されている。隣接した二つのソース／ドレイン拡散層１１の間の半導体基板Ｓ上には、ゲート絶縁膜１２を介してゲート電極１３が形成されている。このソース／ドレイン拡散層１１、ゲート絶縁膜１２、ゲート電極１３によりセルトランジスタＴが構成される。ゲート電極１３は、図２の紙面に垂直な方向に延長して、半導体記憶装置のワード線ＷＬとして機能する。
【００１８】
セルトランジスタＴ上を含む半導体基板Ｓ上には、例えばシリコン酸化膜（ＳｉＯ２）からなる第１の層間絶縁膜２１が形成されている。第１の層間絶縁膜２１上には、例えばシリコン窒化膜（ＳｉＮ）からなるストッパー膜２２が半導体基板Ｓの表面に略平行に形成されている。ストッパー膜２２は、酸化アルミニウム膜（Ａｌ２Ｏ３）等であってもよい。第１の層間絶縁膜２１及びストッパー膜２２を貫通してセルトランジスタＴのソース／ドレイン拡散層１１に達するように第１のコンタクトホール２４が形成されている。この第１のコンタクトホール２４が、例えばタングステン（Ｗ）で埋め込まれることにより、電極３１が形成されている。電極３１は、窒化チタン（ＴｉＮ）とタングステン（Ｗ）の積層膜等であってもよい。ソース／ドレイン拡散層１１上に形成された電極３１は、半導体基板Ｓの表面にほぼ垂直な方向（図２のＺ方向）を長手方向として、１０００ｎｍ程度の高さまで延長して形成される。電極３１間には例えばポリフッ化ビニリデン（ＰＶＤＦ：PolyVinylidene DiFluoride）からなる強誘電体膜３２が形成されている。２つの電極３１と、その間に挟み込まれた強誘電体膜３２により強誘電体キャパシタＣが構成される。
【００１９】
強誘電体膜３２は、ＰＶＤＦ以外の有機強誘電体材料、例えばＰ（ＶＤＦ−ＴｒＦＥ）（フッ化ビニリデンと３フッ化エチレンの共重合体）、Ｐ（ＶＤＦ−ＴｅＦＥ）（フッ化ビニリデンと４フッ化エチレンの共重合体）により形成されていてもよい。強誘電体膜３２は、強誘電体キャパシタＣの面積を増加させるため、縦横比率（アスペクト比）が１〜５００程度となるように形成することができる。ここで、強誘電体膜の埋め込み性能を考慮に入れると、強誘電体膜の縦横比率（アスペクト比）は１〜２００程度とすることが望ましい。
【００２０】
電極３１及び強誘電体膜３２上に、例えば酸化アルミニウム（Ａｌ２Ｏ３）からなるバリア膜３３及び必要な配線層（図示せず）を堆積して、強誘電体メモリのメモリセルアレイが構成される。バリア膜３３は、シリコン窒化膜（ＳｉＮ）等であってもよい。
【００２１】
（効果）
本実施の形態における半導体記憶装置は、半導体基板Ｓの表面にほぼ垂直に形成された電極３１間を埋め込むように、ＰＶＤＦ等の有機材料からなる強誘電体膜３２が形成されている。強誘電体キャパシタの面積を増加させる場合、半導体基板Ｓに垂直な方向に電極３１及び強誘電体膜３２を延長すればよい。この構造によれば、セルアレイ面積を増大させることなくキャパシタ面積を増大させ、強誘電体キャパシタＣの信号量を増大させることができる。
【００２２】
（半導体記憶装置の製造方法）
次に、第１の実施の形態に係る半導体記憶装置の製造方法について説明する。図３〜図７は第１の実施の形態に係る半導体記憶装置の製造方法を示す工程図である。図４及び図６は半導体記憶装置の製造方法を示す平面図であり、図３及び図５はそれぞれ図４及び図６のＩ−Ｉ’線、ＩＩ−ＩＩ’線断面図である。図７は、図５の後に実施される工程を示す断面図である。なお、図４及び図６の平面図には、理解の容易のためゲート電極１３の形状も図示している。
【００２３】
まず、図３に示すように、半導体基板Ｓ上に例えば熱酸化によりゲート絶縁膜１２となるシリコン酸化膜を形成する。このシリコン酸化膜上に例えばポリシリコンを堆積してパターニングすることによりゲート電極１３を形成する。ゲート電極１３をマスクとして不純物を半導体基板Ｓに拡散させることにより、ソース／ドレイン拡散層１１を形成する。セルトランジスタＴが形成された領域を含む半導体基板Ｓ上に第１の層間絶縁膜２１を例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により堆積した後、ＣＭＰ（Chemical Mechanical Polishing）で平坦化する。その後、平坦化した第１の層間絶縁膜２１の上にシリコン窒化膜（ＳｉＮ）又は酸化アルミニウム膜（Ａｌ２Ｏ３）を約３０ｎｍ堆積し、ストッパー膜２２を形成する。さらに、このストッパー膜２２の上に例えばシリコン酸化膜（ＳｉＯ２）からなる第２の層間絶縁膜２３を約５０００Å堆積する。
【００２４】
この第２の層間絶縁膜２３、ストッパー膜２２、及び第１の層間絶縁膜２１を貫通してセルトランジスタＴのソース／ドレイン領域１１に達するように第１のコンタクトホール２４を形成する。この第１のコンタクトホール２４をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）により、例えばタングステン（Ｗ）で埋め込む。タングステン（Ｗ）と窒化チタン（ＴｉＮ）の積層膜で第１のコンタクトホール２４を埋め込んでもよい。その後、ＣＭＰで平坦化することにより電極３１を形成する。ここで、第１の層間絶縁膜２１及び第２の層間絶縁膜２３は、シリコン酸化膜により形成されているため、精度よく加工することができる。そのため、電極３１を埋め込むための第１のコンタクトホール２４は、半導体基板Ｓの表面にほぼ垂直（８８度程度）の開口部として形成することができる。
【００２５】
図４に示すように、ゲート電極１３はＹ方向に延長して、複数のセルトランジスタＴに共通のワード線ＷＬとして形成されている。電極３１は、各ワード線ＷＬの間に柱状に形成され、半導体基板Ｓ上にマトリクス状に設けられている。この柱状の電極３１が、第２の層間絶縁膜で埋め込まれている。
【００２６】
続いて、図５及び図６に示すように、第２の層間絶縁膜２３上の所定領域及び電極３１上にフォトレジストＰＲを堆積してパターニングを行う。次に、ＲＩＥ（Reactive Ion Etching）によりＸ方向に隣り合う電極３１間の第２の層間絶縁膜２３をストッパー膜２２に達するまで除去して、第２のコンタクトホール２５を形成する。ここで、図６に示すように第２のコンタクトホール２５はＸ方向に隣り合う電極３１間の距離よりも大きな径を有するコンタクトホールとして形成することができる。このように形成すれば、多少の位置あわせずれが生じたとしても、電極３１のＸ方向側面に第２の層間絶縁膜２３が残存することを防ぐことができる。
【００２７】
次に、図７に示すように、フォトレジストＰＲを除去した後、塗布法を用いて第２のコンタクトホール２５を埋め込むようにＰＶＤＦを堆積させる。その後、摂氏約２００度の加熱処理を経て、エッチバック法又はその他の平坦化処理を行う。これにより、各電極３１間に設けられた強誘電体膜３２を形成することができる。
【００２８】
この後、多層工程のダメージを防止するための第３の層間絶縁膜３３を堆積する。そして、シリコン酸化膜を形成するとともに、その他の配線層を上層に形成する。これにより、図２に示す第１の実施の形態に係る半導体記憶装置を形成することができる。ここで、強誘電体膜３２の特性を劣化させないため、多層配線および強誘電体キャパシタＣ上の層間絶縁膜は低温（摂氏３００度以下）工程で形成することが望ましい。
【００２９】
（効果）
本実施の形態の半導体記憶装置の製造方法では、強誘電体膜３２としてＰＶＤＦ等の有機材料を用いるとともに、これらの材料を塗布法を用いて第２のコンタクトホール２５内に埋め込んでいる。塗布法は、他の堆積方法（例えばＣＶＤ法）よりも埋め込み性能が良く、第２のコンタクトホール２５内に隙間なく埋め込むことができる。さらに、上記の製造方法では、加工の容易なシリコン酸化膜等からなる層間絶縁膜を貫通して電極３１を形成した後、層間絶縁膜を除去して第２のコンタクトホール２５を形成している。このように第２のコンタクトホール２５を形成すると、高いアスペクト比のホールが形成できるとともに第２のコンタクトホール２５の側面を半導体基板Ｓの表面にほぼ垂直にすることができる。この第２のコンタクトホール２５内に埋め込まれる強誘電体膜３２と電極３１とからなる強誘電体キャパシタＣは、強誘電体膜３２の膜厚が均一に保たれ、特性がばらつくことがない。
【００３０】
強誘電体キャパシタの製造方法としては、他の方法も考えられる。例えば、膜厚を厚く形成したＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）膜（強誘電体膜）にコンタクトホールを形成して、このコンタクトホール内にイリジウム等の金属膜（電極）を埋め込む方法が考えられる。しかし、膜厚の厚いＰＺＴ膜はＲＩＥ加工が困難であるため、ＰＺＴ膜に半導体基板に垂直なコンタクトホールを形成することが難しく、強誘電体膜の膜厚を均一にすることができない。その結果、この製造方法では強誘電体膜の特性がばらつくおそれがある。また、コンタクトホール内にイリジウムをＣＶＤ等を用いて埋め込む工程は、高コストで技術的難易度も高く容易に強誘電体キャパシタを製造することができない。
さらに他の製造方法としては、膜厚を厚く形成したイリジウム膜にコンタクトホールを形成して、このコンタクトホール内にＰＺＴ等の強誘電体材料を埋め込む方法が考えられる。しかし、膜厚の厚いイリジウム膜はＲＩＥ加工が困難であるため、半導体基板に垂直なコンタクトホールを形成することが難しい。また、コンタクトホール内にＰＺＴ膜をＣＶＤ等を用いて埋め込む場合、ＰＺＴ膜の埋め込み性能が悪く隙間ができる可能性がある。その結果、この製造方法でも強誘電体膜の特性がばらつくおそれがある。
これに対し、本実施の形態の半導体記憶装置の製造方法によれば、上述のように強誘電体膜３２に欠陥が生じることがなく、電極３１に挟み込まれる強誘電体膜３２を特性のばらつきなく形成することができる。
【００３１】
（半導体記憶装置の製造方法の他の例）
次に、第１の実施の形態に係る半導体記憶装置の製造方法の他の例について説明する。図８及び図９は第１の実施の形態に係る半導体記憶装置の製造方法の他の例を示す平面図である。ここで、製造方法の他の例において、図３及び図４に示す工程までは、先の実施の形態と同様である。本例は、第２のコンタクトホール２５を形成する領域が前述の実施の形態と異なる。
【００３２】
図３及び図４に示すように、電極３１を形成した後、フォトレジストＰＲを堆積して、パターニングを行う。本例においては、図８に示すように、Ｙ方向に並ぶ複数の電極３１ごとに、Ｙ方向を長手方向とする第２のコンタクトホール２５を形成する。また、更に別の例として、図９に示すように、マトリクス状に並ぶ複数の電極３１の周囲の第２の層間絶縁膜２３を全て除去し、この除去領域の全体を第２のコンタクトホール２５とすることができる。この後、第２のコンタクトホール２５を埋め込むように強誘電体膜３２を堆積する。以降の工程は、前述の実施の形態と同様であるため、その説明は省略する。
【００３３】
（効果）
本例の半導体記憶装置の製造方法でも、強誘電体膜３２としてＰＶＤＦ等の有機材料を用いるとともに、これらの材料を塗布法を用いて第２のコンタクトホール２５内に埋め込んでいる。塗布法は、埋め込むコンタクトホールのアスペクト比が大きいと埋め込み性能が悪くなることがある。しかし、本例では、図８及び図９に示すように、第２のコンタクトホール２５の開口面積が、図６に示される第２のコンタクトホール２５の開口面積よりも大きい。このように第２のコンタクトホール２５を形成することにより、強誘電体膜３２を塗布法で埋め込む際に、埋め込み性能をよくすることができる。図８に示す例では、ワード線ＷＬと平行に第２のコンタクトホール２５を形成したが、この第２のコンタクトホール２５の長さ、幅は適宜調節することができる。本例の半導体記憶装置の製造方法によっても、強誘電体膜３２に欠陥が生じることがなく、電極３１に挟み込まれる強誘電体膜３２を特性のばらつきなく形成することができる。
【００３４】
［第２の実施の形態］
図１０は、第２の実施の形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図である。
図１０に示すように、半導体記憶装置のメモリセルアレイは、１つのセルトランジスタＴと１つの強誘電体キャパシタＣとを直列に接続してなるＤＲＡＭ類似の構造を有するメモリセルＭを備える。強誘電体キャパシタＣは、第１の実施の形態と同様に強誘電体膜を金属膜で挟み込んだ強誘電体キャパシタである。このメモリセルＭが複数個（図１０ではｎ個）配列されてメモリセルアレイが構成されている。本実施の形態の半導体記憶装置は、各メモリセルＭが独立に制御される強誘電体メモリである。
【００３５】
セルトランジスタＴのゲートには、それぞれワード線ＷＬが接続されている。複数のメモリセルＭのセルトランジスタＴ側の端部は、ビット線ＢＬに共通に接続されている。また、複数のメモリセルＭの強誘電体キャパシタ側の端部はそれぞれプレート線ＰＬに接続されている。
【００３６】
この強誘電体メモリの動作について簡単に説明する。待機状態においては、全ワード線ＷＬは“Ｌ”状態にされ、各セルトランジスタＴはオフ状態に設定される。また、プレート線ＰＬには接地電圧（例えば０Ｖ）が印加される。この待機状態においては、各メモリセルＭの強誘電体キャパシタＣには電圧がかからない。
【００３７】
動作状態においては、選択メモリセルＭに接続されたワード線ＷＬを“Ｈ”状態として、選択メモリセルＭのセルトランジスタＴをオン状態に設定する。また、ビット線ＢＬには接地電圧（例えば０Ｖ）を印加する。この状態でプレート線ＰＬに所定の電圧を印加すると、この所定電圧が選択メモリセルＭの強誘電体キャパシタＣに印加される。その結果、強誘電体キャパシタＣの分極に基づく信号がビット線ＢＬに流れる。
【００３８】
（半導体記憶装置の構成）
図１１及び図１２は、第２の実施の形態に係る半導体記憶装置を示す断面図及び平面図である。図１１は、図１２のＩＩＩ−ＩＩＩ’線断面図である。なお、図１２には、理解の容易のため、ソース／ドレイン拡散層１１、ゲート電極１３及びビット線ＢＬの形状も図示している。
図１１に示すように、半導体基板Ｓ上に不純物を拡散することによりソース／ドレイン拡散層１１が形成されている。隣接した二つのソース／ドレイン拡散層１１の間の半導体基板Ｓ上には、ゲート絶縁膜１２を介してゲート電極１３が形成されている。このソース／ドレイン拡散層１１、ゲート絶縁膜１２、ゲート電極１３によりセルトランジスタＴが構成される。ゲート電極１３は、図１２に示すＹ方向に延長して、複数のセルトランジスタＴに共通のワード線ＷＬとして形成されている。１つのセルトランジスタＴのソース／ドレイン拡散層１１の一方には、ビット線コンタクト１４を介してビット線ＢＬが接続されている。ここで、図１２に示すように、ソース／ドレイン拡散層１１はＹ方向に広がり、ビット線コンタクト１４及びビット線ＢＬはＩＩＩ−ＩＩＩ’線上には形成されていない。しかし、図１１には理解の容易のため、ビット線コンタクト１４及びビット線ＢＬを図面に記載している。
【００３９】
図１１に示すように、セルトランジスタＴ上を含む半導体基板Ｓ上には、例えばシリコン酸化膜（ＳｉＯ２）からなる第１の層間絶縁膜２１Ａが形成されている。第１の層間絶縁膜２１Ａ上の所定領域にビット線ＢＬが形成され、その上にさらに第１の層間絶縁膜２１Ｂが形成される。第１の層間絶縁膜２１Ｂ上には、例えばシリコン窒化膜（ＳｉＮ）からなるストッパー膜２２が半導体基板Ｓの表面に略平行に形成されている。ストッパー膜２２は、酸化アルミニウム膜（Ａｌ２Ｏ３）等であってもよい。第１の層間絶縁膜２１及びストッパー膜２２を貫通して、１つのセルトランジスタＴのソース／ドレイン拡散層１１のうちビット線ＢＬに接続されていない方に達するように、第１のコンタクトホール２４が形成されている。この第１のコンタクトホール２４が、例えばタングステン（Ｗ）で埋め込まれることにより、電極３１が形成されている。電極３１は、窒化チタン（ＴｉＮ）とタングステン（Ｗ）の積層膜等であってもよい。ソース／ドレイン拡散層１１上に形成された電極３１は、半導体基板Ｓの表面にほぼ垂直な方向（図１１のＺ方向）を長手方向として、１０００ｎｍ程度の高さまで延長して形成される。電極３１の一方の側面に接するように第２のコンタクトホール２５が形成されている。第２のコンタクトホール２５が例えばポリフッ化ビニリデン（ＰＶＤＦ：PolyVinylidene DiFluoride）により埋め込まれることにより、強誘電体膜３２が形成されている。この強誘電体膜３２を挟み込むように電極３４が設けられている。電極３１及び電極３４と、その間に挟み込まれた強誘電体膜３２により強誘電体キャパシタＣが構成される。電極３１及び電極３４との間は、第２の層間絶縁膜２３により分離されている。
【００４０】
電極３１及び強誘電体膜３２上に、例えば酸化アルミニウム（Ａｌ２Ｏ３）からなるバリア膜３３が堆積されている。バリア膜３３は、シリコン窒化膜（ＳｉＮ）等であってもよい。電極３４は、このバリア膜３３を貫通して、バリア膜上に設けられたプレート線ＰＬに接続される。プレート線ＰＬは、図１２に示すようにＹ方向に延長し、複数の電極３４に共通に接続される。このように強誘電体メモリのメモリセルアレイが構成されている。
【００４１】
（効果）
本実施の形態における半導体記憶装置も、半導体基板Ｓにほぼ垂直に形成された電極３１及び電極３４の間を埋め込むようにＰＶＤＦ等の有機材料からなる強誘電体膜３２が形成されている。強誘電体キャパシタの面積を増加させる場合、半導体基板Ｓに垂直な方向に電極３１、電極３４及び強誘電体膜３２を延長すればよい。この構造によれば、セルアレイ面積を増大させることなくキャパシタ面積を増大させ、強誘電体キャパシタＣの信号量を増大させることができる。
【００４２】
（半導体記憶装置の製造方法）
次に、第２の実施の形態に係る半導体記憶装置の製造方法について説明する。図１３〜図１７は第２の実施の形態に係る半導体記憶装置の製造方法を示す工程図である。図１３及び図１４は半導体記憶装置の製造方法を示す断面図であり、図１６は半導体記憶装置の製造方法を示す平面図である。図１５は、図１６のＩＶ−ＩＶ’線断面図である。図１７は、図１５及び図１６の後に実施される工程を示す断面図である。
【００４３】
まず、図１３に示すように、半導体基板Ｓ上に例えば熱酸化によりゲート絶縁膜１２となるシリコン酸化膜を形成する。このシリコン酸化膜上に例えばポリシリコンを堆積してパターニングすることによりゲート電極１３を形成する。ゲート電極１３をマスクとして不純物を半導体基板Ｓに拡散させることにより、ソース／ドレイン拡散層１１を形成する。セルトランジスタＴが形成された領域を含む半導体基板Ｓ上に第１の層間絶縁膜２１Ａを例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により堆積した後、ＣＭＰ（Chemical Mechanical Polishing）で平坦化する。第１の層間絶縁膜２１Ａを貫通して、１つのセルトランジスタＴのソース／ドレイン拡散層１１の一方に達するようにビット線コンタクト１４を形成する。その後、金属膜を堆積して所定の形状に加工することによりビット線ＢＬを形成する。ビット線ＢＬ及び第１の層間絶縁膜２１Ａ上に、シリコン窒化膜（ＳｉＮ）又は酸化アルミニウム膜（Ａｌ２Ｏ３）を約３０ｎｍ堆積し、ストッパー膜２２を形成する。
【００４４】
続いて、図１４に示すように、ストッパー膜２２の上に例えばシリコン酸化膜（ＳｉＯ２）からなる第２の層間絶縁膜２３を約５０００Å堆積する。この第２の層間絶縁膜２３、ストッパー膜２２、及び第１の層間絶縁膜２１Ａ、２１Ｂを貫通してセルトランジスタＴのうちビット線ＢＬに接続されていない方に達するように、第１のコンタクトホール２４を形成する。この第１のコンタクトホール２４をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）により、例えばタングステン（Ｗ）で埋め込む。タングステン（Ｗ）と窒化チタン（ＴｉＮ）の積層膜で第１のコンタクトホール２４を埋め込んでもよい。その後、ＣＭＰで平坦化することにより電極３１を形成する。ここで、第１の層間絶縁膜２１Ａ、２１Ｂ及び第２の層間絶縁膜２３は、シリコン酸化膜により形成されているため、精度よく加工することができる。そのため、電極３１を埋め込むための第１のコンタクトホール２４は、半導体基板Ｓの表面にほぼ垂直（８８度程度）の開口部として形成することができる。
【００４５】
次に、図１５及び図１６に示すように、第２の層間絶縁膜２３上の所定領域及び電極３１上にフォトレジストＰＲを堆積してパターニングを行う。次に、ＲＩＥ（Reactive Ion Etching）により、電極３１の少なくとも１つの側面に接する第２の層間絶縁膜２３をストッパー膜２２に達するまで除去して、第２のコンタクトホール２５を形成する。ここで、第１の実施の形態と同様に、図１６に示す第２のコンタクトホール２５の径を大きく設定することができる。このように第２のコンタクトホール２５を形成すれば、多少の位置あわせずれが生じたとしても、電極３１の側面に第２の層間絶縁膜２３が残存することを防ぐことができる。
【００４６】
そして、図１７に示すように、フォトレジストＰＲを除去した後、塗布法を用いて第２のコンタクトホール２５を埋め込むようにＰＶＤＦを堆積させる。その後、摂氏約２００度の加熱処理を経て、エッチバック法又はその他の平坦化処理を行う。これにより、電極３１の側面に設けられた強誘電体膜３２を形成することができる。
【００４７】
この後、多層工程のダメージを防止するための第３の層間絶縁膜３３を堆積する。電極３１との間に強誘電体膜３２を挟みこむとともに、第３の層間絶縁膜３３及び第２の層間絶縁膜２３を貫通してストッパー膜２２に達する電極３４をＭＯＣＶＤにより形成する。そして、その他のプレート線ＰＬを含む配線層を上層に形成する。これにより、図１１に示す第２の実施の形態に係る半導体記憶装置を形成することができる。ここで、強誘電体膜３２の特性を劣化させないため、多層配線および強誘電体キャパシタＣ上の層間絶縁膜は低温（摂氏３００度以下）工程で形成することが望ましい。
【００４８】
（効果）
本実施の形態の半導体記憶装置の製造方法でも、強誘電体膜３２としてＰＶＤＦ等の有機材料を用いるとともに、これらの材料を塗布法を用いて第２のコンタクトホール内に埋め込んでいる。塗布法は、他の堆積方法（例えばＣＶＤ法）よりも埋め込み性能が良く、第２のコンタクトホール２５内に隙間なく埋め込むことができる。本実施の形態の半導体記憶装置の製造方法によれば、強誘電体膜３２に欠陥が生じることがなく、電極３１に挟み込まれる強誘電体膜３２を特性のばらつきなく形成することができる。
【００４９】
（半導体記憶装置の製造方法の他の例）
次に、第２の実施の形態に係る半導体記憶装置の製造方法の他の例について説明する。図１８は第２の実施の形態に係る半導体記憶装置の製造方法の他の例を示す平面図である。ここで、製造方法の他の例において、図１４に示す工程までは、先の実施の形態と同様である。本例は、第２のコンタクトホール２５を形成する領域が前述の実施の形態と異なる。
【００５０】
図１４に示すように、電極３１を形成した後、フォトレジストＰＲを堆積して、パターニングを行う。本例においては、図１８に示すように、Ｙ方向に並ぶ複数の電極３１ごとに、Ｙ方向を長手方向とする第２のコンタクトホール２５を形成する。この後、第２のコンタクトホール２５を埋め込むように強誘電体膜３２を堆積する。以降の工程は、前述の実施の形態と同様であるため、その説明は省略する。
【００５１】
（効果）
本例の半導体記憶装置の製造方法では、図１８に示すように、第２のコンタクトホール２５の開口面積が、図１６に示される第２のコンタクトホール２５の開口面積よりも大きい。このように第２のコンタクトホール２５を形成することにより、強誘電体膜３２を塗布法で埋め込む際に、埋め込み性能をよくすることができる。図１８に示す例では、ワード線ＷＬと平行に第２のコンタクトホール２５を形成したが、この第２のコンタクトホール２５の長さ、幅は適宜調節することができる。本例の半導体記憶装置の製造方法によっても、強誘電体膜３２に欠陥が生じることがなく、電極３１に挟み込まれる強誘電体膜３２を特性のばらつきなく形成することができる。
【００５２】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、本発明の実施の形態において、強誘電体膜を電極で挟み込んだ強誘電体キャパシタを有する強誘電体メモリとして説明した。しかし、電極間に埋め込む材料は、有機材料を用いた抵抗変化材とすることもできる。この場合、図１９に示すように、セルトランジスタＴと可変抵抗素子ＶＲとが並列に接続されたメモリセルＭを複数個直列に接続した抵抗変化メモリを形成することが可能である。
【００５３】
部材の組成や、製造方法も実施の形態で述べた例に限定されるものではない。例えば、電極３１、３４はＣＶＤを用いて形成したが、これはＡＬＤ（Atomic Layer Deposition）を用いて形成してもよい。また、電極としては、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷｘＮｙ）、酸化イリジウム（ＩｒＯｘ、例えばＩｒＯ２）、ＳｒＲｕＯ３、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）、プラチナ（Ｐｔ）等を用いることができる。そして、ストッパー膜２２、バリア膜３３としては、シリコン窒化膜（ＳｉＮ）、酸化アルミニウム膜（ＡｌｘＯｙ、例えばＡｌ２Ｏ３）、酸化チタン膜（ＴｉｘＯｙ、例えばＴｉＯ２）、酸化ジルコニウム膜（ＺｒＯｘ、例えばＺｒＯ２）、ＳｉＡｌｘＯｙ等を用いることができる。
【符号の説明】
【００５４】
Ｍ・・・メモリセル、 Ｔ・・・セルトランジスタ、 Ｃ・・・強誘電体キャパシタ、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線、 ＰＬ・・・プレート線、 ＳＴ・・・選択トランジスタ、 ＢＳ・・・選択線、 Ｓ・・・半導体基板、 ＰＲ・・・フォトレジスト、 １１・・・ソース／ドレイン拡散層、 １２・・・ゲート絶縁膜、 １３・・・ゲート電極、 １４・・・ビット線コンタクト、 ２１・・・第１の層間絶縁膜、 ２２・・・ストッパー膜、 ２３・・・第２の層間絶縁膜、 ２４・・・第１のコンタクトホール、 ２５・・・第２のコンタクトホール、 ３１・・・電極、 ３２・・・強誘電体膜、 ３３・・・バリア膜、 ３４・・・電極。
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に強誘電体キャパシタを用いた半導体記憶装置（ＦｅＲＡＭ：Ferroelectric Random Access Memory）及びその製造方法に関する。
【背景技術】
【０００２】
従来、強誘電体膜を電極で挟み込むことによりキャパシタを形成し、この強誘電体キャパシタを記憶素子として半導体記憶装置を形成する構成が知られている。強誘電体キャパシタは、情報書き込み後に電圧の印加を止めても分極が維持されるため、不揮発性の半導体記憶装置を構成することができる。この強誘電体キャパシタは、下部電極、強誘電体層及び上部電極を順に積層した後、エッチングすることにより形成される。
【０００３】
しかし、強誘電体キャパシタを用いた不揮発性半導体記憶装置において、積層された電極と強誘電体膜との接触面積は、微細化の進展により縮小化される。この接触面積がある一定の大きさよりも小さくなると、強誘電体キャパシタから得られる信号量が急激に減少するため、高集積化が非常に困難である。
【０００４】
そこで、Ｕ字型の下部電極の上に強誘電体膜及び上部電極を形成した強誘電体キャパシタ及びその製造方法が提案されている（特許文献１参照）。このような強誘電体キャパシタを用いることにより、電極と強誘電体膜との接触面積を増大させ、信号量を増やすことが可能である。しかし、従来の強誘電体キャパシタの製造方法では、電極となる金属膜の加工や、金属膜上への強誘電体膜の堆積に高コストで技術的難易度も高いプロセスを用いる必要があり、正確に特性のばらつきの小さい強誘電体キャパシタを形成することが困難であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２５１５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、電極に挟み込まれる強誘電体膜を特性のばらつきなく形成することのできる半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体記憶装置は、半導体基板と、前記半導体基板上に形成された一対のソース／ドレイン拡散層を有するセルトランジスタと、前記セルトランジスタに接続された強誘電体キャパシタとを備え、前記セルトランジスタ及び前記強誘電体キャパシタにより１つのメモリセルを構成し、前記強誘電体キャパシタは、前記半導体基板の表面に垂直な方向を長手方向として延びる第１の電極と、前記第１の電極の側面に接するように設けられた強誘電体膜と、前記半導体基板の表面に垂直な方向を長手方向として延び且つ前記第１の電極との間に前記強誘電体膜を挟み込むように設けられた第２の電極とを備え、前記強誘電体膜は、有機材料により構成されていることを特徴とする。
【０００８】
本発明の一態様に係る半導体記憶装置の製造方法は、半導体基板上に一対のソース／ドレイン拡散層を有するセルトランジスタを形成する工程と、前記セルトランジスタ上を含む前記半導体基板上に第１の層間絶縁膜、ストッパー膜、及び第２の層間絶縁膜を堆積する工程と、前記第１の層間絶縁膜、前記ストッパー膜、及び前記第２の層間絶縁膜を貫通して前記ソース／ドレイン拡散層にそれぞれ接続する複数の電極を形成する工程と、前記電極間の前記第２の層間絶縁膜を前記ストッパー膜に至るまで除去する工程と、前記電極間に挟み込まれるように有機材料からなる強誘電体膜を埋め込んで強誘電体キャパシタを形成する工程とを備えることを特徴とする。
【０００９】
本発明の別態様に係る半導体記憶装置の製造方法は、半導体基板上に一対のソース／ドレイン拡散層を有するセルトランジスタを形成する工程と、一対の前記ソース／ドレイン拡散層の一方に接続され動作時に所定の電圧が印加されるビット線を形成する工程と、前記セルトランジスタ上を含む前記半導体基板上に第１の層間絶縁膜、ストッパー膜、及び第２の層間絶縁膜を堆積する工程と、前記第１の層間絶縁膜、前記ストッパー膜、及び前記第２の層間絶縁膜を貫通して一対の前記ソース／ドレイン拡散層の他方に接続する第１の電極を形成する工程と、前記第１の電極の側面に接する前記第２の層間絶縁膜を前記ストッパー膜に至るまで除去する工程と、前記第１の電極の側面に接するように有機材料からなる強誘電体膜を埋め込む工程と、前記第１の電極との間に前記強誘電体膜を挟み込むように第２の電極を形成して強誘電体キャパシタを形成する工程と、前記第２の電極に接続され動作時に所定の電圧が印加されるプレート線を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、電極に挟み込まれる強誘電体膜を特性のばらつきなく形成することのできる半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態に係る半導体記憶装置を示す回路図である。
【図２】第１の実施の形態に係る半導体記憶装置を示す断面図である。
【図３】第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４】第１の実施の形態に係る半導体記憶装置の製造方法を示す平面図である。
【図５】第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６】第１の実施の形態に係る半導体記憶装置の製造方法を示す平面図である。
【図７】第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図８】第１の実施の形態に係る半導体記憶装置の製造方法の他の例を示す平面図である。
【図９】第１の実施の形態に係る半導体記憶装置の製造方法の他の例を示す平面図である。
【図１０】第２の実施の形態に係る半導体記憶装置を示す回路図である。
【図１１】第２の実施の形態に係る半導体記憶装置を示す断面図である。
【図１２】第２の実施の形態に係る半導体記憶装置を示す平面図である。
【図１３】第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１４】第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１５】第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１６】第２の実施の形態に係る半導体記憶装置の製造方法を示す平面図である。
【図１７】第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１８】第２の実施の形態に係る半導体記憶装置の製造方法の他の例を示す平面図である。
【図１９】その他の例に係る半導体記憶装置を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について説明する。
【００１３】
［第１の実施の形態］
図１は、第１の実施の形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図である。
図１に示すように、半導体記憶装置のメモリセルアレイは、１つのセルトランジスタＴと１つのキャパシタＣとを並列に接続してなるメモリセルＭを有する。キャパシタＣは、後述するように強誘電体膜を金属膜で挟み込んだ強誘電体キャパシタである。このメモリセルＭが複数個（図１では８個）直列に接続されてメモリセルアレイが構成されている。本実施の形態の半導体記憶装置は、ＴＣ並列ユニット直列接続型の強誘電体メモリである。
【００１４】
セルトランジスタＴのゲートには、それぞれワード線ＷＬが接続されている。直列接続された複数のメモリセルＭの一方の端部は、選択トランジスタＳＴを介してビット線ＢＬに接続されている。選択トランジスタＳＴのゲートには、選択線ＢＳが接続されている。また、複数のメモリセルＭの他方の端部はプレート線ＰＬに接続されている。
【００１５】
このＴＣ並列ユニット直列接続型の強誘電体メモリの動作について簡単に説明する。待機状態においては、全ワード線ＷＬは“Ｈ”状態にされ、各セルトランジスタＴはオン状態に設定される。また、選択線ＢＳは“Ｌ”状態にされ、選択トランジスタＳＴはオフ状態に設定される。そして、プレート線ＰＬには接地電圧（例えば０Ｖ）が印加される。この待機状態においては、各メモリセルＭの強誘電体キャパシタＣの両端は短絡された状態を保ち、強誘電体キャパシタＣには電圧がかからない。
【００１６】
動作状態においては、選択メモリセルＭに接続されたワード線ＷＬを“Ｌ”状態として、選択メモリセルＭのセルトランジスタＴをオフ状態に設定する。また、選択線ＢＳを“Ｈ”状態にして、選択トランジスタＳＴをオン状態に設定する。また、ビット線ＢＬには接地電圧（例えば０Ｖ）を印加する。この状態でプレート線ＰＬに所定の電圧を印加すると、この所定電圧が選択メモリセルＭの強誘電体キャパシタＣに印加される。その結果、強誘電体キャパシタＣの分極に基づく信号がビット線ＢＬに流れる。
【００１７】
（半導体記憶装置の構成）
図２は、第１の実施の形態に係る半導体記憶装置を示す断面図である。
図２に示すように、半導体基板Ｓ上に不純物を拡散することによりソース／ドレイン拡散層１１が形成されている。隣接した二つのソース／ドレイン拡散層１１の間の半導体基板Ｓ上には、ゲート絶縁膜１２を介してゲート電極１３が形成されている。このソース／ドレイン拡散層１１、ゲート絶縁膜１２、ゲート電極１３によりセルトランジスタＴが構成される。ゲート電極１３は、図２の紙面に垂直な方向に延長して、半導体記憶装置のワード線ＷＬとして機能する。
【００１８】
セルトランジスタＴ上を含む半導体基板Ｓ上には、例えばシリコン酸化膜（ＳｉＯ２）からなる第１の層間絶縁膜２１が形成されている。第１の層間絶縁膜２１上には、例えばシリコン窒化膜（ＳｉＮ）からなるストッパー膜２２が半導体基板Ｓの表面に略平行に形成されている。ストッパー膜２２は、酸化アルミニウム膜（Ａｌ２Ｏ３）等であってもよい。第１の層間絶縁膜２１及びストッパー膜２２を貫通してセルトランジスタＴのソース／ドレイン拡散層１１に達するように第１のコンタクトホール２４が形成されている。この第１のコンタクトホール２４が、例えばタングステン（Ｗ）で埋め込まれることにより、電極３１が形成されている。電極３１は、窒化チタン（ＴｉＮ）とタングステン（Ｗ）の積層膜等であってもよい。ソース／ドレイン拡散層１１上に形成された電極３１は、半導体基板Ｓの表面にほぼ垂直な方向（図２のＺ方向）を長手方向として、１０００ｎｍ程度の高さまで延長して形成される。電極３１間には例えばポリフッ化ビニリデン（ＰＶＤＦ：PolyVinylidene DiFluoride）からなる強誘電体膜３２が形成されている。２つの電極３１と、その間に挟み込まれた強誘電体膜３２により強誘電体キャパシタＣが構成される。
【００１９】
強誘電体膜３２は、ＰＶＤＦ以外の有機強誘電体材料、例えばＰ（ＶＤＦ−ＴｒＦＥ）（フッ化ビニリデンと３フッ化エチレンの共重合体）、Ｐ（ＶＤＦ−ＴｅＦＥ）（フッ化ビニリデンと４フッ化エチレンの共重合体）により形成されていてもよい。強誘電体膜３２は、強誘電体キャパシタＣの面積を増加させるため、縦横比率（アスペクト比）が１〜５００程度となるように形成することができる。ここで、強誘電体膜の埋め込み性能を考慮に入れると、強誘電体膜の縦横比率（アスペクト比）は１〜２００程度とすることが望ましい。
【００２０】
電極３１及び強誘電体膜３２上に、例えば酸化アルミニウム（Ａｌ２Ｏ３）からなるバリア膜３３及び必要な配線層（図示せず）を堆積して、強誘電体メモリのメモリセルアレイが構成される。バリア膜３３は、シリコン窒化膜（ＳｉＮ）等であってもよい。
【００２１】
（効果）
本実施の形態における半導体記憶装置は、半導体基板Ｓの表面にほぼ垂直に形成された電極３１間を埋め込むように、ＰＶＤＦ等の有機材料からなる強誘電体膜３２が形成されている。強誘電体キャパシタの面積を増加させる場合、半導体基板Ｓに垂直な方向に電極３１及び強誘電体膜３２を延長すればよい。この構造によれば、セルアレイ面積を増大させることなくキャパシタ面積を増大させ、強誘電体キャパシタＣの信号量を増大させることができる。
【００２２】
（半導体記憶装置の製造方法）
次に、第１の実施の形態に係る半導体記憶装置の製造方法について説明する。図３〜図７は第１の実施の形態に係る半導体記憶装置の製造方法を示す工程図である。図４及び図６は半導体記憶装置の製造方法を示す平面図であり、図３及び図５はそれぞれ図４及び図６のＩ−Ｉ’線、ＩＩ−ＩＩ’線断面図である。図７は、図５の後に実施される工程を示す断面図である。なお、図４及び図６の平面図には、理解の容易のためゲート電極１３の形状も図示している。
【００２３】
まず、図３に示すように、半導体基板Ｓ上に例えば熱酸化によりゲート絶縁膜１２となるシリコン酸化膜を形成する。このシリコン酸化膜上に例えばポリシリコンを堆積してパターニングすることによりゲート電極１３を形成する。ゲート電極１３をマスクとして不純物を半導体基板Ｓに拡散させることにより、ソース／ドレイン拡散層１１を形成する。セルトランジスタＴが形成された領域を含む半導体基板Ｓ上に第１の層間絶縁膜２１を例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により堆積した後、ＣＭＰ（Chemical Mechanical Polishing）で平坦化する。その後、平坦化した第１の層間絶縁膜２１の上にシリコン窒化膜（ＳｉＮ）又は酸化アルミニウム膜（Ａｌ２Ｏ３）を約３０ｎｍ堆積し、ストッパー膜２２を形成する。さらに、このストッパー膜２２の上に例えばシリコン酸化膜（ＳｉＯ２）からなる第２の層間絶縁膜２３を約５０００Å堆積する。
【００２４】
この第２の層間絶縁膜２３、ストッパー膜２２、及び第１の層間絶縁膜２１を貫通してセルトランジスタＴのソース／ドレイン領域１１に達するように第１のコンタクトホール２４を形成する。この第１のコンタクトホール２４をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）により、例えばタングステン（Ｗ）で埋め込む。タングステン（Ｗ）と窒化チタン（ＴｉＮ）の積層膜で第１のコンタクトホール２４を埋め込んでもよい。その後、ＣＭＰで平坦化することにより電極３１を形成する。ここで、第１の層間絶縁膜２１及び第２の層間絶縁膜２３は、シリコン酸化膜により形成されているため、精度よく加工することができる。そのため、電極３１を埋め込むための第１のコンタクトホール２４は、半導体基板Ｓの表面にほぼ垂直（８８度程度）の開口部として形成することができる。
【００２５】
図４に示すように、ゲート電極１３はＹ方向に延長して、複数のセルトランジスタＴに共通のワード線ＷＬとして形成されている。電極３１は、各ワード線ＷＬの間に柱状に形成され、半導体基板Ｓ上にマトリクス状に設けられている。この柱状の電極３１が、第２の層間絶縁膜で埋め込まれている。
【００２６】
続いて、図５及び図６に示すように、第２の層間絶縁膜２３上の所定領域及び電極３１上にフォトレジストＰＲを堆積してパターニングを行う。次に、ＲＩＥ（Reactive Ion Etching）によりＸ方向に隣り合う電極３１間の第２の層間絶縁膜２３をストッパー膜２２に達するまで除去して、第２のコンタクトホール２５を形成する。ここで、図６に示すように第２のコンタクトホール２５はＸ方向に隣り合う電極３１間の距離よりも大きな径を有するコンタクトホールとして形成することができる。このように形成すれば、多少の位置あわせずれが生じたとしても、電極３１のＸ方向側面に第２の層間絶縁膜２３が残存することを防ぐことができる。
【００２７】
次に、図７に示すように、フォトレジストＰＲを除去した後、塗布法を用いて第２のコンタクトホール２５を埋め込むようにＰＶＤＦを堆積させる。その後、摂氏約２００度の加熱処理を経て、エッチバック法又はその他の平坦化処理を行う。これにより、各電極３１間に設けられた強誘電体膜３２を形成することができる。
【００２８】
この後、多層工程のダメージを防止するための第３の層間絶縁膜３３を堆積する。そして、シリコン酸化膜を形成するとともに、その他の配線層を上層に形成する。これにより、図２に示す第１の実施の形態に係る半導体記憶装置を形成することができる。ここで、強誘電体膜３２の特性を劣化させないため、多層配線および強誘電体キャパシタＣ上の層間絶縁膜は低温（摂氏３００度以下）工程で形成することが望ましい。
【００２９】
（効果）
本実施の形態の半導体記憶装置の製造方法では、強誘電体膜３２としてＰＶＤＦ等の有機材料を用いるとともに、これらの材料を塗布法を用いて第２のコンタクトホール２５内に埋め込んでいる。塗布法は、他の堆積方法（例えばＣＶＤ法）よりも埋め込み性能が良く、第２のコンタクトホール２５内に隙間なく埋め込むことができる。さらに、上記の製造方法では、加工の容易なシリコン酸化膜等からなる層間絶縁膜を貫通して電極３１を形成した後、層間絶縁膜を除去して第２のコンタクトホール２５を形成している。このように第２のコンタクトホール２５を形成すると、高いアスペクト比のホールが形成できるとともに第２のコンタクトホール２５の側面を半導体基板Ｓの表面にほぼ垂直にすることができる。この第２のコンタクトホール２５内に埋め込まれる強誘電体膜３２と電極３１とからなる強誘電体キャパシタＣは、強誘電体膜３２の膜厚が均一に保たれ、特性がばらつくことがない。
【００３０】
強誘電体キャパシタの製造方法としては、他の方法も考えられる。例えば、膜厚を厚く形成したＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）膜（強誘電体膜）にコンタクトホールを形成して、このコンタクトホール内にイリジウム等の金属膜（電極）を埋め込む方法が考えられる。しかし、膜厚の厚いＰＺＴ膜はＲＩＥ加工が困難であるため、ＰＺＴ膜に半導体基板に垂直なコンタクトホールを形成することが難しく、強誘電体膜の膜厚を均一にすることができない。その結果、この製造方法では強誘電体膜の特性がばらつくおそれがある。また、コンタクトホール内にイリジウムをＣＶＤ等を用いて埋め込む工程は、高コストで技術的難易度も高く容易に強誘電体キャパシタを製造することができない。
さらに他の製造方法としては、膜厚を厚く形成したイリジウム膜にコンタクトホールを形成して、このコンタクトホール内にＰＺＴ等の強誘電体材料を埋め込む方法が考えられる。しかし、膜厚の厚いイリジウム膜はＲＩＥ加工が困難であるため、半導体基板に垂直なコンタクトホールを形成することが難しい。また、コンタクトホール内にＰＺＴ膜をＣＶＤ等を用いて埋め込む場合、ＰＺＴ膜の埋め込み性能が悪く隙間ができる可能性がある。その結果、この製造方法でも強誘電体膜の特性がばらつくおそれがある。
これに対し、本実施の形態の半導体記憶装置の製造方法によれば、上述のように強誘電体膜３２に欠陥が生じることがなく、電極３１に挟み込まれる強誘電体膜３２を特性のばらつきなく形成することができる。
【００３１】
（半導体記憶装置の製造方法の他の例）
次に、第１の実施の形態に係る半導体記憶装置の製造方法の他の例について説明する。図８及び図９は第１の実施の形態に係る半導体記憶装置の製造方法の他の例を示す平面図である。ここで、製造方法の他の例において、図３及び図４に示す工程までは、先の実施の形態と同様である。本例は、第２のコンタクトホール２５を形成する領域が前述の実施の形態と異なる。
【００３２】
図３及び図４に示すように、電極３１を形成した後、フォトレジストＰＲを堆積して、パターニングを行う。本例においては、図８に示すように、Ｙ方向に並ぶ複数の電極３１ごとに、Ｙ方向を長手方向とする第２のコンタクトホール２５を形成する。また、更に別の例として、図９に示すように、マトリクス状に並ぶ複数の電極３１の周囲の第２の層間絶縁膜２３を全て除去し、この除去領域の全体を第２のコンタクトホール２５とすることができる。この後、第２のコンタクトホール２５を埋め込むように強誘電体膜３２を堆積する。以降の工程は、前述の実施の形態と同様であるため、その説明は省略する。
【００３３】
（効果）
本例の半導体記憶装置の製造方法でも、強誘電体膜３２としてＰＶＤＦ等の有機材料を用いるとともに、これらの材料を塗布法を用いて第２のコンタクトホール２５内に埋め込んでいる。塗布法は、埋め込むコンタクトホールのアスペクト比が大きいと埋め込み性能が悪くなることがある。しかし、本例では、図８及び図９に示すように、第２のコンタクトホール２５の開口面積が、図６に示される第２のコンタクトホール２５の開口面積よりも大きい。このように第２のコンタクトホール２５を形成することにより、強誘電体膜３２を塗布法で埋め込む際に、埋め込み性能をよくすることができる。図８に示す例では、ワード線ＷＬと平行に第２のコンタクトホール２５を形成したが、この第２のコンタクトホール２５の長さ、幅は適宜調節することができる。本例の半導体記憶装置の製造方法によっても、強誘電体膜３２に欠陥が生じることがなく、電極３１に挟み込まれる強誘電体膜３２を特性のばらつきなく形成することができる。
【００３４】
［第２の実施の形態］
図１０は、第２の実施の形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図である。
図１０に示すように、半導体記憶装置のメモリセルアレイは、１つのセルトランジスタＴと１つの強誘電体キャパシタＣとを直列に接続してなるＤＲＡＭ類似の構造を有するメモリセルＭを備える。強誘電体キャパシタＣは、第１の実施の形態と同様に強誘電体膜を金属膜で挟み込んだ強誘電体キャパシタである。このメモリセルＭが複数個（図１０ではｎ個）配列されてメモリセルアレイが構成されている。本実施の形態の半導体記憶装置は、各メモリセルＭが独立に制御される強誘電体メモリである。
【００３５】
セルトランジスタＴのゲートには、それぞれワード線ＷＬが接続されている。複数のメモリセルＭのセルトランジスタＴ側の端部は、ビット線ＢＬに共通に接続されている。また、複数のメモリセルＭの強誘電体キャパシタ側の端部はそれぞれプレート線ＰＬに接続されている。
【００３６】
この強誘電体メモリの動作について簡単に説明する。待機状態においては、全ワード線ＷＬは“Ｌ”状態にされ、各セルトランジスタＴはオフ状態に設定される。また、プレート線ＰＬには接地電圧（例えば０Ｖ）が印加される。この待機状態においては、各メモリセルＭの強誘電体キャパシタＣには電圧がかからない。
【００３７】
動作状態においては、選択メモリセルＭに接続されたワード線ＷＬを“Ｈ”状態として、選択メモリセルＭのセルトランジスタＴをオン状態に設定する。また、ビット線ＢＬには接地電圧（例えば０Ｖ）を印加する。この状態でプレート線ＰＬに所定の電圧を印加すると、この所定電圧が選択メモリセルＭの強誘電体キャパシタＣに印加される。その結果、強誘電体キャパシタＣの分極に基づく信号がビット線ＢＬに流れる。
【００３８】
（半導体記憶装置の構成）
図１１及び図１２は、第２の実施の形態に係る半導体記憶装置を示す断面図及び平面図である。図１１は、図１２のＩＩＩ−ＩＩＩ’線断面図である。なお、図１２には、理解の容易のため、ソース／ドレイン拡散層１１、ゲート電極１３及びビット線ＢＬの形状も図示している。
図１１に示すように、半導体基板Ｓ上に不純物を拡散することによりソース／ドレイン拡散層１１が形成されている。隣接した二つのソース／ドレイン拡散層１１の間の半導体基板Ｓ上には、ゲート絶縁膜１２を介してゲート電極１３が形成されている。このソース／ドレイン拡散層１１、ゲート絶縁膜１２、ゲート電極１３によりセルトランジスタＴが構成される。ゲート電極１３は、図１２に示すＹ方向に延長して、複数のセルトランジスタＴに共通のワード線ＷＬとして形成されている。１つのセルトランジスタＴのソース／ドレイン拡散層１１の一方には、ビット線コンタクト１４を介してビット線ＢＬが接続されている。ここで、図１２に示すように、ソース／ドレイン拡散層１１はＹ方向に広がり、ビット線コンタクト１４及びビット線ＢＬはＩＩＩ−ＩＩＩ’線上には形成されていない。しかし、図１１には理解の容易のため、ビット線コンタクト１４及びビット線ＢＬを図面に記載している。
【００３９】
図１１に示すように、セルトランジスタＴ上を含む半導体基板Ｓ上には、例えばシリコン酸化膜（ＳｉＯ２）からなる第１の層間絶縁膜２１Ａが形成されている。第１の層間絶縁膜２１Ａ上の所定領域にビット線ＢＬが形成され、その上にさらに第１の層間絶縁膜２１Ｂが形成される。第１の層間絶縁膜２１Ｂ上には、例えばシリコン窒化膜（ＳｉＮ）からなるストッパー膜２２が半導体基板Ｓの表面に略平行に形成されている。ストッパー膜２２は、酸化アルミニウム膜（Ａｌ２Ｏ３）等であってもよい。第１の層間絶縁膜２１及びストッパー膜２２を貫通して、１つのセルトランジスタＴのソース／ドレイン拡散層１１のうちビット線ＢＬに接続されていない方に達するように、第１のコンタクトホール２４が形成されている。この第１のコンタクトホール２４が、例えばタングステン（Ｗ）で埋め込まれることにより、電極３１が形成されている。電極３１は、窒化チタン（ＴｉＮ）とタングステン（Ｗ）の積層膜等であってもよい。ソース／ドレイン拡散層１１上に形成された電極３１は、半導体基板Ｓの表面にほぼ垂直な方向（図１１のＺ方向）を長手方向として、１０００ｎｍ程度の高さまで延長して形成される。電極３１の一方の側面に接するように第２のコンタクトホール２５が形成されている。第２のコンタクトホール２５が例えばポリフッ化ビニリデン（ＰＶＤＦ：PolyVinylidene DiFluoride）により埋め込まれることにより、強誘電体膜３２が形成されている。この強誘電体膜３２を挟み込むように電極３４が設けられている。電極３１及び電極３４と、その間に挟み込まれた強誘電体膜３２により強誘電体キャパシタＣが構成される。電極３１及び電極３４との間は、第２の層間絶縁膜２３により分離されている。
【００４０】
電極３１及び強誘電体膜３２上に、例えば酸化アルミニウム（Ａｌ２Ｏ３）からなるバリア膜３３が堆積されている。バリア膜３３は、シリコン窒化膜（ＳｉＮ）等であってもよい。電極３４は、このバリア膜３３を貫通して、バリア膜上に設けられたプレート線ＰＬに接続される。プレート線ＰＬは、図１２に示すようにＹ方向に延長し、複数の電極３４に共通に接続される。このように強誘電体メモリのメモリセルアレイが構成されている。
【００４１】
（効果）
本実施の形態における半導体記憶装置も、半導体基板Ｓにほぼ垂直に形成された電極３１及び電極３４の間を埋め込むようにＰＶＤＦ等の有機材料からなる強誘電体膜３２が形成されている。強誘電体キャパシタの面積を増加させる場合、半導体基板Ｓに垂直な方向に電極３１、電極３４及び強誘電体膜３２を延長すればよい。この構造によれば、セルアレイ面積を増大させることなくキャパシタ面積を増大させ、強誘電体キャパシタＣの信号量を増大させることができる。
【００４２】
（半導体記憶装置の製造方法）
次に、第２の実施の形態に係る半導体記憶装置の製造方法について説明する。図１３〜図１７は第２の実施の形態に係る半導体記憶装置の製造方法を示す工程図である。図１３及び図１４は半導体記憶装置の製造方法を示す断面図であり、図１６は半導体記憶装置の製造方法を示す平面図である。図１５は、図１６のＩＶ−ＩＶ’線断面図である。図１７は、図１５及び図１６の後に実施される工程を示す断面図である。
【００４３】
まず、図１３に示すように、半導体基板Ｓ上に例えば熱酸化によりゲート絶縁膜１２となるシリコン酸化膜を形成する。このシリコン酸化膜上に例えばポリシリコンを堆積してパターニングすることによりゲート電極１３を形成する。ゲート電極１３をマスクとして不純物を半導体基板Ｓに拡散させることにより、ソース／ドレイン拡散層１１を形成する。セルトランジスタＴが形成された領域を含む半導体基板Ｓ上に第１の層間絶縁膜２１Ａを例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により堆積した後、ＣＭＰ（Chemical Mechanical Polishing）で平坦化する。第１の層間絶縁膜２１Ａを貫通して、１つのセルトランジスタＴのソース／ドレイン拡散層１１の一方に達するようにビット線コンタクト１４を形成する。その後、金属膜を堆積して所定の形状に加工することによりビット線ＢＬを形成する。ビット線ＢＬ及び第１の層間絶縁膜２１Ａ上に、シリコン窒化膜（ＳｉＮ）又は酸化アルミニウム膜（Ａｌ２Ｏ３）を約３０ｎｍ堆積し、ストッパー膜２２を形成する。
【００４４】
続いて、図１４に示すように、ストッパー膜２２の上に例えばシリコン酸化膜（ＳｉＯ２）からなる第２の層間絶縁膜２３を約５０００Å堆積する。この第２の層間絶縁膜２３、ストッパー膜２２、及び第１の層間絶縁膜２１Ａ、２１Ｂを貫通してセルトランジスタＴのうちビット線ＢＬに接続されていない方に達するように、第１のコンタクトホール２４を形成する。この第１のコンタクトホール２４をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）により、例えばタングステン（Ｗ）で埋め込む。タングステン（Ｗ）と窒化チタン（ＴｉＮ）の積層膜で第１のコンタクトホール２４を埋め込んでもよい。その後、ＣＭＰで平坦化することにより電極３１を形成する。ここで、第１の層間絶縁膜２１Ａ、２１Ｂ及び第２の層間絶縁膜２３は、シリコン酸化膜により形成されているため、精度よく加工することができる。そのため、電極３１を埋め込むための第１のコンタクトホール２４は、半導体基板Ｓの表面にほぼ垂直（８８度程度）の開口部として形成することができる。
【００４５】
次に、図１５及び図１６に示すように、第２の層間絶縁膜２３上の所定領域及び電極３１上にフォトレジストＰＲを堆積してパターニングを行う。次に、ＲＩＥ（Reactive Ion Etching）により、電極３１の少なくとも１つの側面に接する第２の層間絶縁膜２３をストッパー膜２２に達するまで除去して、第２のコンタクトホール２５を形成する。ここで、第１の実施の形態と同様に、図１６に示す第２のコンタクトホール２５の径を大きく設定することができる。このように第２のコンタクトホール２５を形成すれば、多少の位置あわせずれが生じたとしても、電極３１の側面に第２の層間絶縁膜２３が残存することを防ぐことができる。
【００４６】
そして、図１７に示すように、フォトレジストＰＲを除去した後、塗布法を用いて第２のコンタクトホール２５を埋め込むようにＰＶＤＦを堆積させる。その後、摂氏約２００度の加熱処理を経て、エッチバック法又はその他の平坦化処理を行う。これにより、電極３１の側面に設けられた強誘電体膜３２を形成することができる。
【００４７】
この後、多層工程のダメージを防止するための第３の層間絶縁膜３３を堆積する。電極３１との間に強誘電体膜３２を挟みこむとともに、第３の層間絶縁膜３３及び第２の層間絶縁膜２３を貫通してストッパー膜２２に達する電極３４をＭＯＣＶＤにより形成する。そして、その他のプレート線ＰＬを含む配線層を上層に形成する。これにより、図１１に示す第２の実施の形態に係る半導体記憶装置を形成することができる。ここで、強誘電体膜３２の特性を劣化させないため、多層配線および強誘電体キャパシタＣ上の層間絶縁膜は低温（摂氏３００度以下）工程で形成することが望ましい。
【００４８】
（効果）
本実施の形態の半導体記憶装置の製造方法でも、強誘電体膜３２としてＰＶＤＦ等の有機材料を用いるとともに、これらの材料を塗布法を用いて第２のコンタクトホール内に埋め込んでいる。塗布法は、他の堆積方法（例えばＣＶＤ法）よりも埋め込み性能が良く、第２のコンタクトホール２５内に隙間なく埋め込むことができる。本実施の形態の半導体記憶装置の製造方法によれば、強誘電体膜３２に欠陥が生じることがなく、電極３１に挟み込まれる強誘電体膜３２を特性のばらつきなく形成することができる。
【００４９】
（半導体記憶装置の製造方法の他の例）
次に、第２の実施の形態に係る半導体記憶装置の製造方法の他の例について説明する。図１８は第２の実施の形態に係る半導体記憶装置の製造方法の他の例を示す平面図である。ここで、製造方法の他の例において、図１４に示す工程までは、先の実施の形態と同様である。本例は、第２のコンタクトホール２５を形成する領域が前述の実施の形態と異なる。
【００５０】
図１４に示すように、電極３１を形成した後、フォトレジストＰＲを堆積して、パターニングを行う。本例においては、図１８に示すように、Ｙ方向に並ぶ複数の電極３１ごとに、Ｙ方向を長手方向とする第２のコンタクトホール２５を形成する。この後、第２のコンタクトホール２５を埋め込むように強誘電体膜３２を堆積する。以降の工程は、前述の実施の形態と同様であるため、その説明は省略する。
【００５１】
（効果）
本例の半導体記憶装置の製造方法では、図１８に示すように、第２のコンタクトホール２５の開口面積が、図１６に示される第２のコンタクトホール２５の開口面積よりも大きい。このように第２のコンタクトホール２５を形成することにより、強誘電体膜３２を塗布法で埋め込む際に、埋め込み性能をよくすることができる。図１８に示す例では、ワード線ＷＬと平行に第２のコンタクトホール２５を形成したが、この第２のコンタクトホール２５の長さ、幅は適宜調節することができる。本例の半導体記憶装置の製造方法によっても、強誘電体膜３２に欠陥が生じることがなく、電極３１に挟み込まれる強誘電体膜３２を特性のばらつきなく形成することができる。
【００５２】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、本発明の実施の形態において、強誘電体膜を電極で挟み込んだ強誘電体キャパシタを有する強誘電体メモリとして説明した。しかし、電極間に埋め込む材料は、有機材料を用いた抵抗変化材とすることもできる。この場合、図１９に示すように、セルトランジスタＴと可変抵抗素子ＶＲとが並列に接続されたメモリセルＭを複数個直列に接続した抵抗変化メモリを形成することが可能である。
【００５３】
部材の組成や、製造方法も実施の形態で述べた例に限定されるものではない。例えば、電極３１、３４はＣＶＤを用いて形成したが、これはＡＬＤ（Atomic Layer Deposition）を用いて形成してもよい。また、電極としては、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷｘＮｙ）、酸化イリジウム（ＩｒＯｘ、例えばＩｒＯ２）、ＳｒＲｕＯ３、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）、プラチナ（Ｐｔ）等を用いることができる。そして、ストッパー膜２２、バリア膜３３としては、シリコン窒化膜（ＳｉＮ）、酸化アルミニウム膜（ＡｌｘＯｙ、例えばＡｌ２Ｏ３）、酸化チタン膜（ＴｉｘＯｙ、例えばＴｉＯ２）、酸化ジルコニウム膜（ＺｒＯｘ、例えばＺｒＯ２）、ＳｉＡｌｘＯｙ等を用いることができる。
【符号の説明】
【００５４】
Ｍ・・・メモリセル、 Ｔ・・・セルトランジスタ、 Ｃ・・・強誘電体キャパシタ、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線、 ＰＬ・・・プレート線、 ＳＴ・・・選択トランジスタ、 ＢＳ・・・選択線、 Ｓ・・・半導体基板、 ＰＲ・・・フォトレジスト、 １１・・・ソース／ドレイン拡散層、 １２・・・ゲート絶縁膜、 １３・・・ゲート電極、 １４・・・ビット線コンタクト、 ２１・・・第１の層間絶縁膜、 ２２・・・ストッパー膜、 ２３・・・第２の層間絶縁膜、 ２４・・・第１のコンタクトホール、 ２５・・・第２のコンタクトホール、 ３１・・・電極、 ３２・・・強誘電体膜、 ３３・・・バリア膜、 ３４・・・電極。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された一対のソース／ドレイン拡散層を有するセルトランジスタと、
前記セルトランジスタに接続された強誘電体キャパシタとを備え、
前記セルトランジスタ及び前記強誘電体キャパシタにより１つのメモリセルを構成し、
前記強誘電体キャパシタは、
前記半導体基板の表面に垂直な方向を長手方向として延びる第１の電極と、
前記第１の電極の側面に接するように設けられた強誘電体膜と、
前記半導体基板の表面に垂直な方向を長手方向として延び且つ前記第１の電極との間に前記強誘電体膜を挟み込むように設けられた第２の電極とを備え、
前記強誘電体膜は、有機材料により構成されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１の電極は、前記セルトランジスタの前記ソース／ドレイン拡散層の一方に接続され、
前記第２の電極は、前記セルトランジスタの前記ソース／ドレイン拡散層の他方に接続され、
１つの前記セルトランジスタ及び１つの前記強誘電体キャパシタが並列に接続されて１つのメモリセルを構成する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１の電極は、前記セルトランジスタの前記ソース／ドレイン拡散層の一方に接続され、
前記第２の電極は、動作時に所定の電圧が印加されるプレート線に接続され、
１つの前記セルトランジスタ及び１つの前記強誘電体キャパシタが直列に接続されて１つのメモリセルを構成する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記有機材料は、ポリフッ化ビニリデン、フッ化ビニリデンと３フッ化エチレンの共重合体、又はフッ化ビニリデンと４フッ化エチレンの共重合体のいずれかである
ことを特徴とする請求項１乃至３のいずれか記載の半導体記憶装置。
【請求項５】
半導体基板上に一対のソース／ドレイン拡散層を有するセルトランジスタを形成する工程と、
前記セルトランジスタ上を含む前記半導体基板上に第１の層間絶縁膜、ストッパー膜、及び第２の層間絶縁膜を堆積する工程と、
前記第１の層間絶縁膜、前記ストッパー膜、及び前記第２の層間絶縁膜を貫通して前記ソース／ドレイン拡散層にそれぞれ接続する複数の電極を形成する工程と、
前記電極間の前記第２の層間絶縁膜を前記ストッパー膜に至るまで除去する工程と、
前記電極間に挟み込まれるように有機材料からなる強誘電体膜を埋め込んで強誘電体キャパシタを形成する工程とを備える
ことを特徴とする半導体記憶装置の製造方法。
【請求項６】
半導体基板上に一対のソース／ドレイン拡散層を有するセルトランジスタを形成する工程と、
一対の前記ソース／ドレイン拡散層の一方に接続され動作時に所定の電圧が印加されるビット線を形成する工程と、
前記セルトランジスタ上を含む前記半導体基板上に第１の層間絶縁膜、ストッパー膜、及び第２の層間絶縁膜を堆積する工程と、
前記第１の層間絶縁膜、前記ストッパー膜、及び前記第２の層間絶縁膜を貫通して一対の前記ソース／ドレイン拡散層の他方に接続する第１の電極を形成する工程と、
前記第１の電極の側面に接する前記第２の層間絶縁膜を前記ストッパー膜に至るまで除去する工程と、
前記第１の電極の側面に接するように有機材料からなる強誘電体膜を埋め込む工程と、
前記第１の電極との間に前記強誘電体膜を挟み込むように第２の電極を形成して強誘電体キャパシタを形成する工程と、
前記第２の電極に接続され動作時に所定の電圧が印加されるプレート線を形成する工程とを備える
ことを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記強誘電体膜は、塗布法により埋め込まれる
ことを特徴とする請求項５又は６記載の半導体記憶装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成された一対のソース／ドレイン拡散層を有するセルトランジスタと、
前記セルトランジスタに接続された強誘電体キャパシタとを備え、
前記セルトランジスタ及び前記強誘電体キャパシタにより１つのメモリセルを構成し、
前記強誘電体キャパシタは、
前記半導体基板の表面に垂直な方向を長手方向として延びる第１の電極と、
前記第１の電極の側面に接するように設けられた強誘電体膜と、
前記半導体基板の表面に垂直な方向を長手方向として延び且つ前記第１の電極との間に前記強誘電体膜を挟み込むように設けられた第２の電極とを備え、
前記強誘電体膜は、有機材料により構成されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１の電極は、前記セルトランジスタの前記ソース／ドレイン拡散層の一方に接続され、
前記第２の電極は、前記セルトランジスタの前記ソース／ドレイン拡散層の他方に接続され、
１つの前記セルトランジスタ及び１つの前記強誘電体キャパシタが並列に接続されて１つのメモリセルを構成する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１の電極は、前記セルトランジスタの前記ソース／ドレイン拡散層の一方に接続され、
前記第２の電極は、動作時に所定の電圧が印加されるプレート線に接続され、
１つの前記セルトランジスタ及び１つの前記強誘電体キャパシタが直列に接続されて１つのメモリセルを構成する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記有機材料は、ポリフッ化ビニリデン、フッ化ビニリデンと３フッ化エチレンの共重合体、又はフッ化ビニリデンと４フッ化エチレンの共重合体のいずれかである
ことを特徴とする請求項１乃至３のいずれか記載の半導体記憶装置。
【請求項５】
半導体基板上に一対のソース／ドレイン拡散層を有するセルトランジスタを形成する工程と、
前記セルトランジスタ上を含む前記半導体基板上に第１の層間絶縁膜、ストッパー膜、及び第２の層間絶縁膜を堆積する工程と、
前記第１の層間絶縁膜、前記ストッパー膜、及び前記第２の層間絶縁膜を貫通して前記ソース／ドレイン拡散層にそれぞれ接続する複数の電極を形成する工程と、
前記電極間の前記第２の層間絶縁膜を前記ストッパー膜に至るまで除去する工程と、
前記電極間に挟み込まれるように有機材料からなる強誘電体膜を埋め込んで強誘電体キャパシタを形成する工程とを備える
ことを特徴とする半導体記憶装置の製造方法。
【請求項６】
半導体基板上に一対のソース／ドレイン拡散層を有するセルトランジスタを形成する工程と、
一対の前記ソース／ドレイン拡散層の一方に接続され動作時に所定の電圧が印加されるビット線を形成する工程と、
前記セルトランジスタ上を含む前記半導体基板上に第１の層間絶縁膜、ストッパー膜、及び第２の層間絶縁膜を堆積する工程と、
前記第１の層間絶縁膜、前記ストッパー膜、及び前記第２の層間絶縁膜を貫通して一対の前記ソース／ドレイン拡散層の他方に接続する第１の電極を形成する工程と、
前記第１の電極の側面に接する前記第２の層間絶縁膜を前記ストッパー膜に至るまで除去する工程と、
前記第１の電極の側面に接するように有機材料からなる強誘電体膜を埋め込む工程と、
前記第１の電極との間に前記強誘電体膜を挟み込むように第２の電極を形成して強誘電体キャパシタを形成する工程と、
前記第２の電極に接続され動作時に所定の電圧が印加されるプレート線を形成する工程とを備える
ことを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記強誘電体膜は、塗布法により埋め込まれる
ことを特徴とする請求項５又は６記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１１−１４２１８１（Ｐ２０１１−１４２１８１Ａ）
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願番号】特願２０１０−１４４０（Ｐ２０１０−１４４０）
【出願日】平成２２年１月６日（２０１０．１．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願日】平成２２年１月６日（２０１０．１．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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