不揮発性半導体記憶装置およびその製造方法
【課題】積層型メモリ構造を有する不揮発性半導体記憶装置において、従来に比して簡易な構造の階層選択トランジスタを有する不揮発性半導体記憶装置を提供する。
【解決手段】層間絶縁膜１０９と半導体層１０７とが交互に積層されたフィン状の積層構造に、フィン状の積層構造と交差するように電荷蓄積層１１２を介し制御ゲート電極１１８が配置されるメモリセル形成領域Ｒ１２に隣接して形成される階層選択トランジスタ形成領域Ｒ１１で、階層選択ゲート電極１１６，１１７は、フィン状の積層構造の半導体層１０７の側面を覆う数が一層ずつ減少するように階段状に、半導体層１０７の側面を電荷蓄積層１１２を介してフィン状の積層構造の上部から覆うように設けられ、各階層選択ゲート電極１１６，１１７によって覆われる半導体層１０７のうち、最下層の半導体層１０７よりも上層の半導体層１０７には所定の導電型の不純物が拡散されている。
【解決手段】層間絶縁膜１０９と半導体層１０７とが交互に積層されたフィン状の積層構造に、フィン状の積層構造と交差するように電荷蓄積層１１２を介し制御ゲート電極１１８が配置されるメモリセル形成領域Ｒ１２に隣接して形成される階層選択トランジスタ形成領域Ｒ１１で、階層選択ゲート電極１１６，１１７は、フィン状の積層構造の半導体層１０７の側面を覆う数が一層ずつ減少するように階段状に、半導体層１０７の側面を電荷蓄積層１１２を介してフィン状の積層構造の上部から覆うように設けられ、各階層選択ゲート電極１１６，１１７によって覆われる半導体層１０７のうち、最下層の半導体層１０７よりも上層の半導体層１０７には所定の導電型の不純物が拡散されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリの分野では、リソグラフィ技術の解像度の限界に制約されることなく高集積化を達成するために、積層型メモリが注目されている。ここで、積層型メモリを製造する際の工程数を削減するため、複数のメモリ層となる半導体層を有する積層構造をフィン状に加工した後、制御ゲート電極を一括形成するとともに、フィン状の積層構造の端部に階段状に各半導体層を露出させ、この部分に積層された各メモリ層を一括選択する階層選択トランジスタを形成する方式が提案されている（たとえば、特許文献１参照）。
【０００３】
しかしながら、従来のＮＡＮＤ型フラッシュメモリの積層構造では、階層選択トランジスタの階層選択ゲート電極を積層された各メモリ層に設けるプロセスが複雑化しやすい。そのため、工程数が増大してしまうという問題点があった。また、このようにして形成された階層選択トランジスタの構造も複雑化してしまうという問題点があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−７８４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、積層型メモリ構造を有する不揮発性半導体記憶装置において、従来に比して簡易な構造の階層選択トランジスタを有する不揮発性半導体記憶装置を提供することを目的とする。また、積層型メモリ構造を有する不揮発性半導体記憶装置の製造方法において、従来に比して工程数を増大させずに階層選択トランジスタを形成できる不揮発性半導体記憶装置の製造方法を提供することも目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、層間絶縁膜と半導体層とが交互に積層された積層構造が基板上にフィン状に配置され、前記フィン状の積層構造と交差するとともに積層された前記半導体層の側面を覆うように電荷蓄積層を介して制御ゲート電極が配置されるメモリセルトランジスタ部と、前記フィン状の積層構造の前記メモリセル部の形成位置に隣接して、前記フィン状の積層構造と交差するようにゲート誘電体膜を介して階層選択ゲート電極が前記半導体層の積層数だけ配置される階層選択トランジスタ部と、を備え、前記階層選択ゲート電極は、前記フィン状の積層構造の側面で対向する前記半導体層の数が一層ずつ減少するように階段状に、前記半導体層の側面を前記ゲート誘電体膜を介して前記フィン状の積層構造の上部から覆うように設けられ、各階層選択ゲート電極によって側面が覆われる前記半導体層のうち、最下層の前記半導体層には所定の導電型の不純物が拡散されておらず、前記最下層の半導体層よりも上層の前記半導体層には所定の導電型の不純物が拡散されていることを特徴とする不揮発性半導体記憶装置が提供される。
【０００７】
また、本発明の一態様によれば、層間絶縁膜と半導体層とが交互に積層された積層構造が基板上にフィン状に配置され、前記フィン状の積層構造と交差するとともに積層された前記半導体層の側面を覆うように電荷蓄積層を介して制御ゲート電極が配置されるメモリセルトランジスタ部と、前記フィン状の積層構造の前記メモリセル部の形成位置に隣接して、前記フィン状の積層構造と交差するとともに積層された前記半導体層の側面を覆うようにゲート誘電体膜を介して階層選択ゲート電極が前記半導体層の積層数だけ配置される階層選択トランジスタ部と、を備え、前記階層選択ゲート電極によって覆われる前記半導体層は、各半導体層の前記階層選択ゲート電極と対向する領域に、所定の導電型の不純物が拡散されていない非拡散部と、所定の導電型の不純物が導入されている拡散部と、を有し、前記非拡散部は、各階層選択ゲート電極で互いに異なる半導体層の前記階層選択ゲート領域と対向する領域が前記非拡散部となるように形成されることを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
さらに、本発明の一態様によれば、基板上に層間絶縁膜と半導体層とを交互に、前記半導体層が複数層となるように積層構造を形成する第１の工程と、前記積層構造をフィン状に加工する第２の工程と、前記基板の階層選択トランジスタ形成領域上の前記フィン状の積層構造間に、階層選択トランジスタの各形成位置で、前記半導体層が一層ずつ順に露出するように階段状のマスク膜を形成する第３の工程と、前記フィン状の積層構造の前記マスク膜から露出した前記半導体層に不純物を拡散させる第４の工程と、前記第４の工程の後、前記マスク膜を前記半導体層の一層分だけエッチングする第５の工程と、前記第５の工程の後、前記フィン状の積層構造上に、露出した前記半導体層の側面を覆うようにゲート誘電体膜を形成する第６の工程と、前記ゲート誘電体膜上にゲート電極膜を形成する第７の工程と、前記ゲート電極を前記フィン状の積層構造と交差するようにパターニングする第８の工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、積層型メモリ構造を有する不揮発性半導体記憶装置において、従来に比して簡易な構造の階層選択トランジスタを有する不揮発性半導体記憶装置を提供することができるという効果を有する。また、積層型メモリ構造を有する不揮発性半導体記憶装置の製造方法において、本発明によれば、従来に比して工程数を増大させずに階層選択トランジスタを形成できる不揮発性半導体記憶装置の製造方法を提供することができるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１の実施の形態による不揮発性半導体記憶装置の構造の一例を模式的に示す断面図である。
【図２−１】図２−１は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図２−２】図２−２は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図２−３】図２−３は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図２−４】図２−４は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図２−５】図２−５は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図２−６】図２−６は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図３−１】図３−１は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図３−２】図３−２は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図３−３】図３−３は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図３−４】図３−４は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図３−５】図３−５は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図３−６】図３−６は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図３−７】図３−７は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図３−８】図３−８は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図４−１】図４−１は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図４−２】図４−２は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図４−３】図４−３は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図４−４】図４−４は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図４−５】図４−５は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図４−６】図４−６は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置およびその製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態による不揮発性半導体記憶装置の構造の一例を模式的に示す断面図であり、（ａ）はビット線方向の断面図であり、（ｂ）は（ａ）のＡ−Ａ断面図であり、（ｃ）は（ａ）のＢ−Ｂ断面図である。なお、（ａ）は（ｂ）において、フィン状の積層構造間での切断面またはそれに対応する位置での切断面である。半導体基板１０１上には、ＮＡＮＤ型フラッシュメモリなどのメモリセルが形成されるメモリセル部Ｒ１と、メモリセルを制御する周辺回路が形成される周辺回路部Ｒ２と、が設けられる。周辺回路部Ｒ２には、図示しないが、電界効果型トランジスタなどが形成されている。
【００１３】
半導体基板１０１のメモリセル部Ｒ１上には、層間絶縁膜１０９と半導体層１０７とが交互に積層されたフィン状の積層構造が配置されている。ここでは、半導体層１０７が２層積層された場合が示されている。また、フィン状の積層構造は、第１の方向に延在した形状を有しており、第２の方向に所定の間隔で複数並行して配置されている。このフィン状の積層構造の端部付近が、階層選択トランジスタが形成される階層選択トランジスタ形成領域Ｒ１１となり、その他の領域が、メモリセルトランジスタが形成されるメモリセル形成領域Ｒ１２となる。
【００１４】
メモリセル形成領域Ｒ１２では、このフィン状の積層構造と交差するように電荷蓄積層１１２を介して制御ゲート電極１１８が配置され、メモリセルトランジスタを構成している。ここで、制御ゲート電極１１８は、電荷蓄積層１１２を介して半導体層１０７の側面に対向配置され、半導体層１０７の側面にチャネル領域を形成することができる。
【００１５】
また、階層選択トランジスタ形成領域Ｒ１１でも同様に、フィン状の積層構造と交差するように電荷蓄積層１１２を介して階層選択ゲート電極１１６，１１７が、フィン状の積層構造における半導体層１０７の数だけ配置され、階層選択トランジスタを構成している。つまり、この図１の場合には、半導体層１０７は２層であるので、２本の階層選択ゲート電極１１６，１１７が設けられている。また、階層選択ゲート電極１１６，１１７は、電荷蓄積層１１２を介して半導体層１０７の側面に対向配置され、半導体層１０７の側面にチャネル領域を形成することができる。
【００１６】
ここで、それぞれの階層選択トランジスタの階層選択ゲート電極１１６，１１７は、フィン状の積層構造の積層方向に沿った長さが異なっている。具体的には、メモリセル形成領域Ｒ１２側に配置される階層選択トランジスタからフィン状の積層構造の端部に配置される階層選択トランジスタに向かって、側面を覆う半導体層１０７の数が一層ずつ多くなるように階段状に階層選択ゲート電極１１６，１１７が形成される。なお、これは一例であり、メモリセル形成領域Ｒ１２からフィン状の積層構造の端部に向かって、側面を覆う半導体層１０７の数が一層ずつ少なくなるように階段状に階層選択ゲート電極１１６，１１７を形成してもよい。
【００１７】
たとえば、図１の場合には、メモリセル形成領域Ｒ１２に最も近い階層選択トランジスタの階層選択ゲート電極１１６は、最上層の半導体層１０７の側面を覆うが、それよりも下層の半導体層１０７の側面を覆わない長さとされる。ここでは、階層選択ゲート電極１１６の下部には、基板上面から上から２層目の層間絶縁膜１０９にわたる凸状の埋め込み絶縁膜１１１が形成されている。また、この階層選択トランジスタ形成領域Ｒ１１のメモリセル形成領域Ｒ１２とは反対側に形成される階層選択トランジスタの階層選択ゲート電極１１７は、最上層の半導体層１０７と上から２層目（＝最下層）の半導体層１０７の側面を覆う長さとされる。
【００１８】
さらに、階層選択トランジスタにおいて、階層選択ゲート電極１１７が側面を覆う半導体層１０７のうち、最下層の半導体層１０７以外の上層の半導体層１０７の階層選択ゲート電極１１７と対向する領域には高濃度に不純物がドーピングされている。これによって、不純物がドーピングされた半導体層１０７においては、階層選択トランジスタを形成しても常時オン状態となるので、階層選択トランジスタの階層選択ゲート電極１１７に電圧を印加しても、空乏層が延びて導通が遮断されることがない。また、階層選択トランジスタの階層選択ゲート電極１１６，１１７が覆う最下層の半導体層１０７には不純物がドーピングされていないので、階層選択ゲート電極１１６，１１７に電圧を印加すると、空乏層を延ばすことによって導通を遮断することができる。このような構造によって、各階層選択ゲート電極１１６，１１７は、各半導体層１０７を独立に遮断することができ、階層選択ゲート電極１１６は、最上層の半導体層１０７を選択し、階層選択ゲート電極１１７は２層目（最下層）の半導体層１０７を選択するゲートとして機能する。
【００１９】
ここで、半導体基板１０１および半導体層１０７の材料は、たとえばＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＣ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅまたはＩｎＧａＡｓＰなどの中から選択することができる。また、半導体層１０７は、単結晶半導体から構成するようにしてもよいし、多結晶半導体から構成するようにしてもよいし、連続粒界結晶半導体（Continuous Grain Semiconductor）から構成するようにしてもよい。なお、レーザアニール法またはＮｉ触媒法で多結晶シリコン膜を結晶化させることで、連続粒界結晶半導体を形成することができる。
【００２０】
また、電荷蓄積層１１２としては、たとえばＯＮＯ（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）構造を用いてもよいし、ＡＮＯ（酸化アルミニウム膜／シリコン窒化膜／シリコン酸化膜）構造を用いてもよいし、浮遊ゲート構造を用いるようにしてもよい。あるいは、ＡＮＯ構造の酸化アルミニウム膜に代えて、ＨｆＯ2，Ｌａ2Ｏ3，Ｐｒ2Ｏ3，Ｙ2Ｏ3，ＺｒＯ2などの金属酸化膜、あるいはこのような金属酸化膜を複数種組み合わせた膜を用いるようにしてもよい。
【００２１】
さらに、層間絶縁膜１０９の材料は、たとえばシリコン酸化膜を用いるようにしてもよいし、有機膜を用いるようにしてもよい。
【００２２】
また、制御ゲート電極１１８と階層選択ゲート電極１１６，１１７の材料は、たとえば多結晶シリコンを用いることができる。なお、図１では、メモリセル部Ｒ１のメモリセルの制御ゲート電極１１８および階層選択トランジスタの階層選択ゲート電極１１６，１１７と、周辺回路部Ｒ２の電界効果型トランジスタのゲート電極は、第１のゲート電極膜１１３と第２のゲート電極膜１１４が積層された構造となっているが、異種の材料を積層したものでもよいし、同種の材料を積層させたものでもよい。
【００２３】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図２−１〜図２−６は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、ビット線方向の断面を示し、（ｂ）は、（ａ）のＡ−Ａ断面図を示しており、１つの階層選択トランジスタのワード線方向の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ断面図を示しており、他の階層選択トランジスタのワード線方向の断面図である。なお、以下に示す製造方法では、ビット線のハーフピッチが３２ｎｍであり、ワード線のハーフピッチが２２ｎｍであるデザインのメモリセルを２層積層することによって、平面構造での１９ｎｍ世代に相当するセル面積１，３２０ｎｍ2を実現するフラッシュメモリを例に挙げて説明する。
【００２４】
まず、図２−１に示される構造を形成する。ここでは、最初に周辺回路部Ｒ２を形成する。すなわち、半導体基板１０１の熱酸化を行うことによって、半導体基板１０１上に周辺回路部Ｒ２のゲート絶縁膜１０２を形成する。このゲート絶縁膜１０２として、たとえばシリコン熱酸化膜を用いることができる。ついで、周辺回路のゲート電極の一部であるゲート電極膜１０３をＣＶＤ（Chemical Vapor Deposition）法などの成膜法によって形成し、さらに後のＣＭＰ（Chemical Mechanical Polishing）処理時のストッパとなるストッパ膜１０４をＣＶＤ法などの成膜法によって順に形成する。ゲート電極膜１０３としては、ｎ型多結晶シリコン膜を用いることができ、ストッパ膜１０４としては、シリコン窒化膜を用いることができる。また、ゲート電極膜１０３の膜厚としては、たとえば１１０ｎｍ程度に設定することができ、ストッパ膜１０４の膜厚としては、たとえば３０ｎｍ程度に設定することができる。
【００２５】
その後、リソグラフィ技術および反応性イオンエッチング技術（以下、ＲＩＥ（Reactive Ion Etching）法という）によって、周辺回路部Ｒ２のストッパ膜１０４、ゲート電極膜１０３、ゲート絶縁膜１０２および半導体基板１０１に、ＳＴＩ（Shallow Trench Isolation）となる図示しないアイソレーション溝を形成する。ついで、このアイソレーション溝内を埋め込むように、図示しない埋め込み絶縁膜を形成する。この埋め込み絶縁膜として、たとえば、high density plasma enhanced ＳｉＯ2（ＨＤＰ−ＳｉＯ２）膜やＴＥＯＳ（Tetraethyl orthosilicate）／Ｏ3膜を用いることができる。そして、ストッパ膜１０４が露出するまで、ＣＭＰ技術によって平坦化する。以上の処理によって、周辺回路部Ｒ２に図示しないＳＴＩが形成される。
【００２６】
ついで、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１のストッパ膜１０４、ゲート電極膜１０３、ゲート絶縁膜１０２を除去し、さらに半導体基板１０１を掘り下げてメモリセル部Ｒ１に凹部を形成する。
【００２７】
続いて、ＣＶＤ法などの方法によって、半導体基板１０１全面にＨＴＯ（High Temperature Oxide）膜１０５を、たとえば３０ｎｍの厚さで形成し、ＲＩＥ法によってエッチバックを行って、半導体基板１０１上（凹部の底部）とストッパ膜１０４上のＨＴＯ膜１０５を除去し、凹部の側壁にのみＨＴＯ膜１０５を残す。そして、希弗酸処理によって、半導体基板１０１の清浄表面を露出させる。
【００２８】
ついで、ＬＰＣＶＤ（Low Pressure CVD）法によって、半導体層１０６，１０７を交互に積層し、最上層は半導体層１０６で終わるようにする。このとき、半導体層１０６，１０７は、下地の半導体層に対してエピタキシャル成長させることが望ましい。また、半導体層１０６として、半導体層１０７に比してエッチングレートが大きな半導体材料が選択される。このような半導体層１０６，１０７の材料としては、たとえばＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＣ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅ，ＧａＩｎＡｓＰなどの中から、格子整合を取ることができるように選択された組み合わせを用いることができる。ここでは、半導体層１０６として、エピタキシャルシリコンゲルマニウム膜を用い、半導体層１０７としてＰがドープされたエピタキシャルシリコン膜を用いるものとする。また、半導体層１０６，１０７の膜厚は、たとえば、下から順に２０ｎｍ，４５ｎｍ，２０ｎｍ，４５ｎｍ，２０ｎｍの厚さで形成する。
【００２９】
なお、凹部の側壁に形成されるＨＴＯ膜１０５の近傍では、半導体層１０６，１０７のエピタキシャル成長が行われないため、半導体層１０６，１０７の積層構造の周囲には傾斜面が生成され、ＨＴＯ膜１０５と半導体層１０６，１０７の積層構造との間には楔状の凹部が形成される。
【００３０】
その後、ＣＶＤ法などの成膜法によって、半導体基板１０１上の全面に平坦化膜１０８を形成する。平坦化膜１０８は、たとえばシリコン酸化膜を用いることができる。そして、ＣＭＰ法などの方法によって、周辺回路部Ｒ２でストッパ膜１０４が露出するまで、平坦化膜１０８の平坦化を行う。以上によって、図２−１に示される構造が形成される。
【００３１】
つぎに、図２−２に示されるように、リソグラフィ技術およびＲＩＥ法によって、図示しないトレンチを形成して、メモリセル部Ｒ１の平坦化膜１０８と、半導体層１０６，１０７とを適当なサイズの帯状に分割する。これによって、半導体層１０６，１０７の側壁を所定の間隔で露出させる。続いて、ウエットエッチングによって、半導体層１０６を選択的に除去することにより、上下の半導体層１０７間に空隙を形成する。ここでは、半導体層１０６にエピタキシャルシリコンゲルマニウム膜を用い、半導体層１０７にエピタキシャルシリコン膜を用いているので、ウエットエッチングの薬液としては、シリコンゲルマニウム膜がシリコン膜に比して選択的にエッチングされるように、たとえば、弗酸／硝酸／酢酸混合液を用いることができる。なお、ＣＤＥ（Chemical Dry Etching）法によって半導体層１０６を選択的に除去してもよい。
【００３２】
その後、上記トレンチを介して半導体層１０７の上下面を水蒸気酸化することによって、半導体層１０７間の半導体層１０６が除去された空隙を層間絶縁膜１０９で完全に埋め込む。層間絶縁膜１０９として、たとえば、シリコン熱酸化膜を用いることができる。なお、半導体層１０７間に埋め込まれた層間絶縁膜１０９を形成する方法として、上記した半導体層１０７の水蒸気酸化の他に、ＣＶＤ法やＡＬＤ（Atomic Layer Deposition）法を用いてもよい。また、塗布法によってＳＯＧ（Spin On Glass）膜を埋め込むようにしてもよいし、液状の有機絶縁膜を半導体層１０７間の空隙に浸漬させた後、硬化させるようにしてもよい。
【００３３】
ついで、リソグラフィ技術およびＲＩＥ法によって、ビット線コンタクトを形成するためのトレンチ１１０ａを形成する。ここでは、メモリセル部Ｒ１の半導体層１０７と層間絶縁膜１０９とが交互に完全に積層されている周縁部に、層間絶縁膜１０９と半導体層１０７の積層膜を帯状に一括加工して、トレンチ１１０ａを形成する。これによって、２層の半導体層１０７の側面が露出する。続いて、半導体層１０７を所定の導電型にするための不純物元素を含むガス雰囲気下で熱処理を行って、半導体層１０７に不純物を導入する。ここでは、８５０℃の２０ＴｏｒｒのＰＨ3雰囲気中で熱処理を５分間行うことによって、１×１０20ｃｍ-3以上のＰをドーピングする。その後、コンタクト層１１０を半導体基板１０１上の全面に、トレンチ１１０ａを埋め込むように形成する。コンタクト層１１０として、たとえばｎ型多結晶シリコン膜を用いることができる。そして、ＲＩＥ法によって全面エッチバックし、平坦化膜１０８の上面に形成されたコンタクト層１１０を除去する。これによって、トレンチ１１０ａ内にビット線コンタクトが形成される。
【００３４】
その後、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１の層間絶縁膜１０９／半導体層１０７の積層膜を第１の方向に延在する帯状の構造物（フィン構造）に一括加工する。これによって、複数のフィン構造が第２の方向に所定の間隔をおいて並行して形成され、半導体層１０７の側面が露出した状態となる。なお、この半導体層１０７は、活性領域（アクティブエリア）となる。また、このフィン構造の幅は、たとえば２０ｎｍに設定することができ、このフィン構造のハーフピッチは、たとえば３２ｎｍに設定することができる。そして、ウエットエッチングによってストッパ膜１０４を除去する。ストッパ膜１０４をシリコン窒化膜で構成する場合には、ウエットエッチングの薬液として熱燐酸を用いることができる。これによって、図２−２に示される構造が得られる。
【００３５】
つぎに、図２−３に示されるように、フィン構造間にＣＶＤ法などの成膜法によって埋め込み絶縁膜１１１を形成する。埋め込み絶縁膜１１１としては、ＴＥＯＳ／Ｏ3膜を用いることができる。その後、リソグラフィ技術およびＲＩＥ法を用いて埋め込み絶縁膜１１１を部分的にエッチングする。ここで、２つの階層選択トランジスタのうちメモリセルトランジスタに隣接する方を第１の階層選択トランジスタとし、他方を第２の階層選択トランジスタというものとすると、エッチングする領域は、メモリセル部Ｒ１の階層選択トランジスタ形成領域Ｒ１１のうち第２の階層選択トランジスタの形成領域を含み、第１の階層選択トランジスタの形成領域を含まない領域Ｒ３とされる。また、この領域Ｒ３では、最上層の半導体層１０７の側面が露出し、最下層の半導体層１０７が露出しない深さまでエッチングされる。
【００３６】
ついで、希弗酸で前処理を行った後、露出している半導体層１０７の側面から所定の導電型の不純物を拡散させる。この半導体層１０７への不純物の拡散方法として、ＧＰＤ（Gas Phase Doping：気相ドーピング）を用いることができる。たとえば、８５０℃の温度で、０．１ＴｏｒｒのＰＨ3雰囲気中で熱処理を１０分間行うことによって１×１０19ｃｍ-3以上のＰを、半導体層１０７であるエピタキシャルシリコン膜にドーピングする。Ｐがドーピングされた半導体層１０７の領域は、この後、階層選択トランジスタのゲート誘電体膜としての電荷蓄積層が形成された後に積層された階層を選択する階層選択ゲート電極に電圧を印加した場合でも空乏化が起こらないのでトランジスタとしては常時「オン」の状態になる。
【００３７】
その後、図２−４に示されるように、リソグラフィ技術およびＲＩＥ法によってメモリセル形成領域Ｒ１２に形成されている埋め込み絶縁膜１１１をエッチバックする。これによって、メモリセル形成領域Ｒ１２で半導体層１０７の側面が露出する。さらに、半導体基板１０１上の全面で埋め込み絶縁膜１１１を層間絶縁膜１０９／半導体層１０７の積層膜の１層分に相当する厚さだけエッチバックする。これによって、第２の階層選択トランジスタの形成領域では、最下層の半導体層１０７の側面が露出し、第１の階層選択トランジスタの形成領域では、最上層の半導体層１０７の側面が露出し、最下層の半導体層１０７の側面は埋め込み絶縁膜１１１で覆われた状態となる。
【００３８】
ついで、図２−５に示されるように、希弗酸で前処理を行った後、ＣＶＤ法などの成膜法によって、半導体層１０７の側面が覆われるようにして、フィン構造および第１のゲート電極膜１０３上に電荷蓄積層１１２を形成する。電荷蓄積層１１２としては、たとえばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなるＯＮＯ膜を用いることができ、このときの膜厚は、下から順に３ｎｍ，２ｎｍ，８ｎｍで合計１３ｎｍに設定することができる。
【００３９】
ついで、ＣＶＤ法などの成膜法によって、半導体基板１０１上の全面に、メモリセルトランジスタの制御ゲート電極１１８の一部となり、階層選択トランジスタの階層選択ゲート電極１１６，１１７の一部となるゲート電極膜１１３を形成する。ゲート電極膜１１３としては、たとえばｎ型多結晶シリコン膜を用いることができる。また、ゲート電極膜１１３の膜厚としては、たとえば４０ｎｍ程度に設定することができる。
【００４０】
ついで、リソグラフィ技術およびＲＩＥ法によって、周辺回路部Ｒ２のゲート電極となる部分のゲート電極膜１１３と電荷蓄積層１１２の一部を除去し、ゲート電極膜１０３に連通する開口１２１を形成する。続いて、メモリセルトランジスタの制御ゲート電極１１８の一部となり、階層選択トランジスタの階層選択ゲート電極１１６，１１７の一部となり、さらに周辺回路のゲート電極の一部となるゲート電極膜１１４を、ＣＶＤ法などの成膜法によって、半導体基板１０１上の全面に形成する。ゲート電極膜１１４としては、たとえば、ｎ型多結晶シリコン膜を用いることができる。また、ゲート電極膜１１４の膜厚としては、たとえば１５０ｎｍ程度に設定することができる。以上で周辺回路のゲート電極膜１０３とゲート電極膜１１４とが電気的に接続される。その後、ＣＶＤ法などの成膜法によって、ゲート電極膜１１４上にメモリセル部Ｒ１に形成されるトランジスタのゲート電極加工用のマスク膜１１５を形成する。このマスク膜１１５としては、たとえばシリコン窒化膜を用いることができる。また、マスク膜１１５の膜厚としては、たとえば１００ｎｍに設定することができる。以上によって、図２−５に示される構造が形成される。
【００４１】
その後、図２−６に示されるように、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１における制御ゲート電極１１８および階層選択ゲート電極１１６，１１７の平面形状に対応するようにマスク膜１１５をパターニングする。そして、マスク膜１１５を介してゲート電極膜１１４，１１３および電荷蓄積層１１２を一括してＲＩＥ法によってエッチングする。これによって、第１の方向に延在するフィン構造と交差するように（第２の方向に延在するように）電荷蓄積層１１２を介して配置された制御ゲート電極１１８と階層選択ゲート電極１１６，１１７がメモリセル部Ｒ１に形成される。このとき、図示していないが、周辺回路部Ｒ２でもゲート電極が加工される。なお、メモリセル部Ｒ１の制御ゲート電極１１８のハーフピッチは、たとえば２２ｎｍに設定することができる。また、このとき、階層選択ゲート電極１１６，１１７は、部分的に埋め込み絶縁膜１１１が成膜されているので、ゲート電極が成膜される深さが場所によって異なる。そのため、階層選択ゲート電極１１６，１１７の長さがメモリセル形成領域Ｒ１２に近い側から、フィン構造の端部に向かって階段状に長くなる。
【００４２】
その後、図示しないが、水素／酸素混合ガスから生成されるラジカルを用いる高温短時間酸化処理で、制御ゲート電極１１８および階層選択ゲート電極１１６，１１７の側壁を酸化し、制御ゲート電極１１８および階層選択ゲート電極１１６，１１７の加工不足による隣接ゲート電極間に残存した多結晶シリコン膜を焼き切ることによって、これらの短絡を防止するとともに、加工ダメージを除去する。
【００４３】
ついで、周辺回路部Ｒ２のサイドウォールスペーサ膜を形成するとともに、メモリセル部Ｒ１の制御ゲート電極１１８と階層選択ゲート電極１１６，１１７の間が埋め込まれるように図示しない埋め込み絶縁膜を形成する。この埋め込み絶縁膜としては、たとえばＢＰＳＧ（Boron Phosphorus doped Silicate Glass）膜などを用いることができる。さらに、図示しないがリソグラフィ技術、イオン注入技術および活性化アニール技術によって、周辺回路部Ｒ２の拡散層を形成する。そして、層間絶縁膜を形成し、拡散層／ゲート電極へのコンタクトを形成し、さらに多層配線層を形成することによってフラッシュメモリの回路を形成する。
【００４４】
第１の実施の形態では、半導体層１０７と層間絶縁膜１０９とを交互に複数積層した第１の方向に延在するフィン構造に交差するように電荷蓄積層１１２と制御ゲート電極１１８を形成してメモリセルトランジスタを形成し、フィン構造の端部にフィン構造に交差するように半導体層１０７の層数と同じ数の階層選択トランジスタを設けた。そのため、従来に比して階層選択トランジスタの構造が簡易になるという効果を有する。
【００４５】
また、階層選択トランジスタの階層選択ゲート電極１１６，１１７は、上部の位置が同じで、下部の位置がメモリセルトランジスタに接する側から順に、側面を覆う半導体層１０７の数が１層ずつ増加するようにまたは１層ずつ減少するように階段状に形成されるとともに、階層選択ゲート電極１１６，１１７で覆われている半導体層１０７のうち、最下層の半導体層１０７よりも上層の半導体層１０７には所定の導電型の不純物が拡散されるようにした。これによって、各階層選択トランジスタで各半導体層１０７での導通を独立に遮断することができるという効果を有する。
【００４６】
さらに、ＤＧ−ＦｉｎＦＥＴ（Double Gate Fin Field Effect Transistor）構造を有するメモリセルトランジスタを複数層にわたって形成することができる。このＤＧ−ＦｉｎＦＥＴ構造では、ショートチャネル効果に強く、チャネルの支配力が強いために、２ビット／Ｃｅｌｌ（＝４値）、３ビット／Ｃｅｌｌ（＝８値）のような多値記憶を容易に実現できるとともに、記憶密度を２倍に向上させることができる。
【００４７】
また、階層選択トランジスタの形成は、メモリセルトランジスタの形成と同時に行うことが可能であり、最も微細な加工技術が要求される半導体層１０７と制御ゲート電極１１８は、通常の積層しないメモリと同じ一回ずつのリソグラフィ工程で加工を行うことができ、従来に比して工程数を増大させないで階層選択トランジスタを製造することができるという効果も有する。さらに、半導体層１０７への不純物導入を、フィン状の積層構造間に不純物を含む膜を埋め込むことなく行うことができるという効果も有する。
【００４８】
なお、上述した説明では、単結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行う場合を示したが、これに代えて多結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行うようにしてもよい。
【００４９】
（第２の実施の形態）
第１の実施の形態では、階層選択ゲート電極への不純物の導入をＧＰＤによって行っていたが、第２の実施の形態では、固相拡散法で行う場合について説明する。また、以下の説明では、フィン状の積層構造において半導体層が６層積層される構造のフラッシュメモリの製造方法について説明する。
【００５０】
図３−１〜図３−８は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、ビット線方向の断面を示し、（ｂ）は、（ａ）のＣ−Ｃ断面図を示しており、階層選択トランジスタのワード線方向の断面図である。また、（ａ）は（ｂ）のフィン構造間の切断面またはそれに対応する位置での切断面である。なお、この製造方法では、ビット線のハーフピッチが４３ｎｍであり、ワード線のハーフピッチが２２ｎｍであるデザインのメモリセルを６層積層することによって、平面構造での１２ｎｍ世代に相当するセル面積６３１ｎｍ2を実現するフラッシュメモリを例に挙げる。
【００５１】
まず、図３−１に示されるように、半導体基板２０１上に周辺回路部Ｒ２のゲート絶縁膜２０２を形成する。このゲート絶縁膜２０２として、たとえばシリコン熱酸化膜を用いることができる。ついで、周辺回路のゲート電極の一部であるゲート電極膜２０３をＣＶＤ法などの成膜法によって形成し、さらに後のＣＭＰ処理時のストッパとなるストッパ膜２０４をＣＶＤ法などの成膜法によって順に形成する。ゲート電極膜２０３としては、ｎ型多結晶シリコン膜を用いることができ、ストッパ膜２０４としては、シリコン窒化膜を用いることができる。また、ゲート電極膜２０３の膜厚としては、たとえば１１０ｎｍ程度に設定することができ、ストッパ膜２０４の膜厚としては、たとえば３０ｎｍ程度に設定することができる。
【００５２】
ついで、リソグラフィ技術およびＲＩＥ法によって、ストッパ膜２０４、ゲート電極膜２０３およびゲート絶縁膜２０２をエッチングし、周辺回路部Ｒ２のＳＴＩとなる図示しないアイソレーション溝を形成する。なお、ここでは第１の実施の形態とは異なり、アイソレーション溝の形成とともに、メモリセル部Ｒ１についても掘り下げてトレンチ２０５ａを形成するものとする。その後、このアイソレーション溝とトレンチ２０５ａを埋め込むように埋め込み絶縁膜２０５を形成する。この埋め込み絶縁膜２０５として、たとえば、ＨＤＰ−ＳｉＯ２膜やＴＥＯＳ／Ｏ3膜を用いることができる。そして、ストッパ膜２０４が露出するまで、ＣＭＰ技術によって平坦化する。以上の処理によって、周辺回路部Ｒ２のＳＴＩが形成されるとともに、メモリセル部Ｒ１のトレンチ２０５ａに埋め込み絶縁膜２０５が充填される。
【００５３】
ついで、図３−２に示されるように、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１のトレンチ２０５ａ内に埋め込まれた埋め込み絶縁膜２０５をエッチバックし、トレンチ２０５ａの側壁にのみ埋め込み絶縁膜２０５を残す。そして、希弗酸処理によって、半導体基板１０１の清浄表面を露出させる。
【００５４】
ついで、ＬＰＣＶＤ法によって、半導体層２０６，２０７を交互に複数層積層し、最上層は半導体層２０６で終わるようにする。このとき、半導体層２０６，２０７は、下地の半導体層に対してエピタキシャル成長させることが望ましい。また、半導体層２０６として、半導体層２０７に比してエッチングレートが大きな半導体材料が選択される。このような半導体層２０６，２０７の材料としては、たとえばＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＣ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅ，ＧａＩｎＡｓＰなどの中から、格子整合を取ることができるように選択された組み合わせを用いることができる。ここでは、半導体層２０６として、エピタキシャルシリコンゲルマニウム膜を用い、半導体層２０７としてＢがドープされたエピタキシャルシリコン膜を用いるものとする。また、半導体層２０６，２０７の膜厚は、たとえば、下から順に１５ｎｍ、２５ｎｍ、１５ｎｍ、２５ｎｍ、１５ｎｍ、２５ｎｍ、１５ｎｍ、２５ｎｍ、１５ｎｍ、２５ｎｍ、１５ｎｍ、２５ｎｍ、１０ｎｍの厚さで形成し、半導体層２０７が６層積層されるように形成するものとする。
【００５５】
なお、トレンチ２０５ａの側壁に形成される埋め込み絶縁膜２０５の近傍では、半導体層２０６，２０７のエピタキシャル成長が行われないため、半導体層２０６，２０７の積層構造の周囲には傾斜面が生成され、埋め込み絶縁膜２０５と半導体層２０６，２０７の積層構造との間には楔状の凹部が形成される。
【００５６】
その後、ＣＶＤ法などの成膜法によって、半導体基板２０１上の全面に平坦化膜２０８を形成する。平坦化膜２０８は、たとえばシリコン酸化膜を用いることができる。そして、ＣＭＰ法などの方法によって、周辺回路部Ｒ２でストッパ膜２０４が露出するまで、平坦化膜２０８の平坦化を行う。
【００５７】
つぎに、図３−３に示されるように、リソグラフィ技術およびＲＩＥ法によって、図示しないトレンチを形成して、メモリセル部Ｒ１の平坦化膜２０８、半導体層２０６、半導体層２０７を適当なサイズの帯状に分割する。これによって、半導体層２０６，２０７の側壁を所定の間隔で露出させる。
【００５８】
続いて、ウエットエッチングによって、半導体層２０６を選択的に除去することによって、上下の半導体層２０７間に空隙を形成する。ここでは、半導体層２０６にエピタキシャルシリコンゲルマニウム膜を用い、半導体層２０７にエピタキシャルシリコン膜を用いているので、ウエットエッチングの薬液としては、シリコンゲルマニウム膜がシリコン膜に比して選択的にエッチング可能な、たとえば、弗酸／硝酸／酢酸混合液を用いることができる。なお、ＣＤＥ法によって半導体層２０６を選択的に除去してもよい。
【００５９】
その後、図示しない上記トレンチを介して半導体層２０７の上下面を水蒸気酸化することによって、半導体層２０７間の半導体層２０６が除去された空隙を層間絶縁膜２０９で完全に埋め込む。層間絶縁膜２０９として、たとえば、シリコン熱酸化膜を用いることができる。なお、半導体層２０７間に埋め込まれた層間絶縁膜２０９を形成する方法として、上記した半導体層２０７の水蒸気酸化の他に、ＣＶＤ法やＡＬＤ法を用いてもよい。また、塗布法によってＳＯＧ膜を埋め込むようにしてもよいし、液状の有機絶縁膜を半導体層２０７間の空隙に浸漬させた後、硬化させるようにしてもよい。
【００６０】
ついで、リソグラフィ技術およびＲＩＥ法によって、ビット線コンタクトを形成するためのトレンチ２１０ａを形成する。ここでは、メモリセル部Ｒ１の半導体層２０７と層間絶縁膜２０９とが交互に完全に積層されている周縁部に、層間絶縁膜２０９と半導体層２０７の積層膜を帯状に一括加工して、トレンチ２１０ａを形成する。これによって、６層の半導体層２０７の側面が露出する。続いて、半導体層２０７を所定の導電型にするための不純物元素を含むガス雰囲気下で熱処理を行って、半導体層２０７に不純物を導入する。ここでは、８５０℃の温度で２０ＴｏｒｒのＰＨ3雰囲気中で熱処理を５分間行うことによって、１×１０20ｃｍ-3以上のＰをドーピングする。その後、コンタクト層２１０を半導体基板２０１上の全面に、トレンチ２１０ａを埋め込むように形成する。コンタクト層２１０として、たとえばｎ型多結晶シリコン膜を用いることができる。そして、ＲＩＥ法によって全面エッチバックし、平坦化膜２０８の上面に形成されたコンタクト層２１０を除去する。これによって、トレンチ２１０ａ内にビット線コンタクトが形成される。
【００６１】
その後、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１の層間絶縁膜２０９／半導体層２０７の積層膜を第１の方向に延在する帯状の構造物（フィン構造）に一括加工する。これによって、複数のフィン構造が第２の方向に所定の間隔をおいて並行して形成され、半導体層２０７の側面が露出した状態となる。なお、この半導体層２０７は、活性領域となる。また、このフィン構造の幅は、たとえば３０ｎｍに設定することができ、このフィン構造のハーフピッチは、たとえば４３ｎｍに設定することができる。
【００６２】
ついで、図３−４に示されるように、フィン構造間にＣＶＤ法などの成膜法によって埋め込み絶縁膜２１１を形成する。埋め込み絶縁膜２１１としては、ＴＥＯＳ／Ｏ3膜を用いることができる。その後、リソグラフィ技術およびＲＩＥ法を用いて埋め込み絶縁膜２１１を部分的にエッチングする。ここで、後に形成する階層選択トランジスタのうち、メモリセル形成領域Ｒ１２に近いものから順に第１、第２、・・・および第６の階層選択トランジスタというものとすると、エッチングする領域は、階層選択トランジスタ形成領域Ｒ１１のうち、第４〜第６の階層選択トランジスタの形成領域Ｒ４とされる。また、この領域Ｒ４では、最上層〜３層目の半導体層２０７の側面が露出し、４層目〜最下層（６層目）の半導体層２０７が露出しない深さまでエッチングされる。
【００６３】
ついで、図３−５に示されるように、リソグラフィ技術およびＲＩＥ法を用いて埋め込み絶縁膜２１１を部分的にエッチングする処理を、さらに２回繰り返すことによって、埋め込み絶縁膜２１１が５段の階段状となるように加工する。その結果、第１の階層選択トランジスタの形成領域ではすべての半導体層２０７の側面が埋め込み絶縁膜２１１で被覆され、第２の階層選択トランジスタの形成領域では最上層の半導体層２０７の側面が露出し、第３の階層選択トランジスタの形成領域では最上層と上から２層目の半導体層２０７の側面が露出し、・・・、第６の階層選択トランジスタの形成領域では最上層〜５層目の半導体層２０７の側面が露出した状態となる。
【００６４】
ついで、図３−６に示されるように、希弗酸で前処理を行った後、所定の導電型の不純物を含む拡散源膜２１２をフィン構造間に形成し、熱処理を行うことによって、拡散源膜２１２から半導体層２０７へと不純物を拡散させる。拡散源膜２１２として、たとえばＰを６ａｔｏｍｉｃ％ドープしたＰＳＧ（Phosphorous doped Silicate Glass）膜を用いることができる。また、拡散源膜２１２の膜厚としては、たとえば２０ｎｍの厚さに設定することができる。さらに、熱処理としては、１，０００℃の温度でＲＴＡ（Rapid Thermal Annealing）処理を行うことができる。これによって１×１０19ｃｍ-3以上のＰを半導体層２０７にドーピングする。Ｐがドーピングされた半導体層２０７の領域は、この後電荷蓄積層が形成された後に積層された階層を選択する階層選択ゲート電極に電圧を印加した場合でも空乏化が起こらないのでトランジスタとしては常時「オン」の状態になる。
【００６５】
ついで、ウエットエッチングによって、拡散源膜２１２を選択的に除去する。ウエットエッチングの薬液としては、拡散源膜２１２がＰＳＧ膜の場合には、たとえば希弗酸（ＤＨＦ）を用いることができる。希弗酸を用いた場合のＰＳＧ膜のウエットエッチングレートは１，０００℃のＲＴＡ処理後でも、埋め込み絶縁膜２１１を構成するＴＥＯＳ／Ｏ3膜の１０倍以上あるため、選択的な除去が可能となる。
【００６６】
その後、図３−７に示されるように、ＲＩＥ法によって埋め込み絶縁膜２１１を、積層されたメモリ層の１階層分エッチバックする。これによって、第１の階層選択トランジスタの形成領域では、最上層の半導体層２０７の側面が露出し、第２の階層選択トランジスタの形成領域では、２層目の半導体層２０７の側面が露出し、・・・、第６の階層選択トランジスタの形成領域では、６層目の半導体層２０７の側面が露出する。さらに、コンタクト層２１０の上面もエッチバックを行う。
【００６７】
ついで、リソグラフィ技術およびＲＩＥ法によってメモリセル形成領域Ｒ１２に形成されている埋め込み絶縁膜２１１をエッチバックする。これによって、メモリセル形成領域Ｒ１２で半導体層２０７の側面が露出する。そして、ウエットエッチングによって、最上層の層間絶縁膜２０９よりも上のストッパ膜２０４および平坦化膜２０８を除去する。ストッパ膜２０４をシリコン窒化膜で構成し、平坦化膜２０８をシリコン酸化膜で構成する場合には、ウエットエッチングの薬液として熱燐酸を用いることができる。
【００６８】
ついで、図３−８に示されるように、希弗酸で前処理を行った後、ＣＶＤ法などの成膜法によって、半導体層２０７の側面が覆われるようにして、フィン構造およびゲート電極膜２０３上に電荷蓄積層２１３を形成する。電荷蓄積層２１３としては、たとえばアルミナ膜／シリコン窒化膜／シリコン酸化膜からなるＡＮＯ膜を用いることができ、このときの膜厚は、下から順に１３ｎｍ，２ｎｍ，３ｎｍで合計１８ｎｍに設定することができる。
【００６９】
ついで、ＣＶＤ法などの成膜法によって、半導体基板２０１上の全面に、メモリセルトランジスタの制御ゲート電極２２３の一部となり、階層選択トランジスタの階層選択ゲート電極２１７〜２２２の一部となるゲート電極膜２１４を形成する。ゲート電極膜２１４としては、たとえばｐ型多結晶シリコン膜を用いることができる。また、ゲート電極膜２１４の膜厚としては、たとえば４０ｎｍ程度に設定することができる。
【００７０】
ついで、リソグラフィ技術およびＲＩＥ法によって、周辺回路部Ｒ２のゲート電極形成部分のゲート電極膜２１４と電荷蓄積層２１３の一部を除去し、ゲート電極膜２０３に連通する開口２３０ａを形成する。続いて、メモリセルトランジスタの制御ゲート電極２２３の一部となり、階層選択トランジスタの階層選択ゲート電極２１７〜２２２の一部となり、さらに周辺回路部Ｒ２のゲート電極の一部となるゲート電極膜２１５を、ＣＶＤ法などの成膜法によって、半導体基板２０１上の全面に形成する。ゲート電極膜２１５としては、たとえば、ｎ型多結晶シリコン膜を用いることができる。また、ゲート電極膜２１５の膜厚としては、たとえば１５０ｎｍ程度に設定することができる。以上で周辺回路のゲート電極膜２０３とゲート電極膜２１５とが電気的に接続される。
【００７１】
その後、ゲート電極膜２１５上にメモリセル部Ｒ１に形成されるトランジスタのゲート電極加工用のマスク膜２１６をＣＶＤ法などの成膜法によって形成する。このマスク膜２１６としては、たとえばシリコン窒化膜を用いることができる。また、マスク膜２１６の膜厚としては、たとえば１００ｎｍに設定することができる。
【００７２】
その後、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１における制御ゲート電極２２３および階層選択ゲート電極２１７〜２２２の平面形状に対応するようにマスク膜２１６をパターニングする。そして、マスク膜２１６を介してゲート電極膜２１５，２１４および電荷蓄積層２１３を一括してＲＩＥ法によってエッチングする。これによって、第１の方向に延在するフィン構造と交差するように（第２の方向に延在するように）電荷蓄積層２１３を介して配置された制御ゲート電極２２３と階層選択ゲート電極２１７〜２２２がメモリセル部Ｒ１に形成される。このとき、図示していないが、周辺回路部Ｒ２でもゲート電極が加工される。なお、メモリセル部Ｒ１の制御ゲート電極２２３のハーフピッチは、たとえば２２ｎｍに設定することができる。また、このとき、階層選択ゲート電極２１７〜２２０は、部分的に埋め込み絶縁膜２１１が成膜されているので、ゲート電極が成膜される深さが場所によって異なる。そのため、階層選択ゲート電極２１７〜２２２の長さがメモリセル形成領域Ｒ１２に近い側から、フィン構造の端部に向かって階段状に長くなる。以上によって、図３−８に示される構造が得られる。
【００７３】
その後、図示しないが、水素／酸素混合ガスから生成されるラジカルを用いる高温短時間酸化処理で、制御ゲート電極２２３および階層選択ゲート電極２１７〜２２２の側壁を酸化し、制御ゲート電極２２３および階層選択ゲート電極２１７〜２２２の加工不足による隣接ゲート電極間に残存した多結晶シリコン膜を焼き切る。これによって、これらの短絡を防止するとともに、加工ダメージを除去する。ついで、ＡＬＤ法などの成膜法によって、周辺回路部Ｒ２のサイドウォールスペーサ膜を形成するとともに、メモリセル部Ｒ１の制御ゲート電極２２３と階層選択ゲート電極２１７〜２２２の間が埋め込まれるように埋め込み絶縁膜を形成する。この埋め込み絶縁膜としては、たとえばＢＰＳＧ膜などを用いることができる。さらに、リソグラフィ技術、イオン注入技術および活性化アニール技術によって、周辺回路部の拡散層を形成する。そして、層間絶縁膜を形成し、拡散層／ゲート電極へのコンタクトを形成し、さらに多層配線層を形成することによってフラッシュメモリの回路を形成する。以上によって、第２の実施の形態による不揮発性半導体記憶装置が完成する。
【００７４】
なお、図３−８に示されるように、第１〜第６の階層選択トランジスタの階層選択ゲート電極２１７〜２２２の長さが階段状に形成されており、また階層選択ゲート電極２１７〜２２２で覆われている半導体層２０７のうち最下層の半導体層２０７には不純物がドーピングされておらず、これらの最下層の半導体層２０７よりも上の半導体層２０７には高濃度の不純物がドーピングされている。そのため、階層選択ゲート電極２１７〜２２２に電圧を印加しても、高濃度の不純物がドーピングされた半導体層２０７の階層選択ゲート電極２１７〜２２２で被覆される領域において、空乏層が延びて導通が遮断されることはない。つまり、各階層選択ゲート電極２１７〜２２２は階層選択ゲート電極２１７〜２２２で覆われている複数層の半導体層２０７のうち、最下層の半導体層２０７のみ、空乏層を延ばすことによって導通を遮断することができるので、積層された各半導体層２０７を独立に遮断することができる。すなわち、第１〜第６の階層選択ゲート電極２１７〜２２２は順に最上層（上から１層目）、２層目、３層目、４層目、５層目、６層目（最下層）の半導体層２０７を選択するゲートとして機能する。
【００７５】
第２の実施の形態によれば、半導体層２０７と、制御ゲート電極２２３および階層選択ゲート電極２１７〜２２２は通常の積層しないメモリと同じ一回ずつのリソグラフィ工程で加工を行うことができる。また、第１の実施の形態と同様に、積層された半導体層２０７の形成工程以外はほぼ従来のＮＡＮＤ型フラッシュメモリの製造工程と同一の処理工程となるので、従来のＮＡＮＤ型フラッシュメモリの製造ラインに、半導体層２０７を積層する工程向けの製造設備を追加する最小限の変更のみで、上記した不揮発性半導体記憶装置を製造することができるという効果を有する。これは微細化によってビットコストを低減する観点からは極めて有効である。
【００７６】
また、半導体層２０７への不純物の導入を、フィン状の積層構造間に不純物を含む拡散源膜２１２を埋め込み、熱処理によって拡散させるようにしたので、ＧＰＤで不純物の拡散を行う場合に比して、半導体層２０７の表面状態の影響を受け難くなるとともに、低濃度の不純物の拡散が容易になるという効果を有する。さらに、不純物を含む拡散源膜２１２に関して、半導体層２０７に不純物を拡散させた後に除去するのではなく、後工程で電荷蓄積層２１３を介して半導体層２０７の側面に対向形成するゲート電極膜２１４の部分を埋め込むための溝を加工するようにすれば、溝の周囲ではそのまま隣接する半導体層２０７間の絶縁層として使用することもできるという効果を有する。
【００７７】
なお、上述した説明では、単結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行う場合を示したが、これに代えて多結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行うようにしてもよい。
【００７８】
（第３の実施の形態）
第１と第２の実施の形態は、半導体基板上の異なる領域に周辺回路部とメモリセル部とを設ける場合を示したが、第３の実施の形態では、半導体基板上に周辺回路部を多層配線構造で形成し、周辺回路部上にメモリセル部を設ける構造について説明する。また、この第３の実施の形態では、フィン構造を構成する半導体層と層間絶縁膜とを気相成長法で交互に積層して形成し、階層選択ゲート電極の空乏化が不要な部位に固相拡散法によって一括して不純物拡散を行う場合の製造方法について説明する。
【００７９】
図４−１〜図４−６は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、ビット線方向の断面を示し、（ｂ）は、（ａ）のＤ−Ｄ断面図を示しており、階層選択トランジスタのワード線方向の断面図である。また、（ａ）は（ｂ）のフィン構造間の切断面またはそれに対応する位置での切断面である。なお、この製造方法では、ビット線のハーフピッチが３２ｎｍであり、ワード線のハーフピッチが３２ｎｍであるデザインのメモリセルを８層積層することによって、平面セル構造での１１ｎｍ世代に相当するセル面積５１２ｎｍ2を実現するフラッシュメモリを例に挙げる。
【００８０】
まず、図４−１に示される構造を形成する。すなわち、半導体基板３０１上に周辺回路部Ｒ２のＳＴＩ３０２と、電界効果型トランジスタ３０３と、を形成した後、層間絶縁膜３０４を形成する。ついで、層間絶縁膜３０４上に、配線３０５を形成し、電界効果型トランジスタ３０３と電気的に接続する。さらに、層間絶縁膜３０６を形成した後、層間絶縁膜３０６上に配線３０５と電気的に接続する配線３０７を形成する。その後、層間絶縁膜３０８を形成し、ＣＭＰ法などの方法で上面の平坦化を行う。なお、電界効果型トランジスタ３０３と配線３０５との間はコンタクトを介して接続され、配線３０５，３０７間はビアを介して接続される。そして、配線３０７の形成位置上に、層間絶縁膜３０８を貫通し、配線３０７に至るビアホールを形成し、後に形成するメモリセルと接続するコンタクトプラグ３０９をビアホール内に埋め込む。この半導体基板３０１上に形成された電界効果型トランジスタ３０３を含む多層配線構造が、周辺回路部Ｒ２となる。
【００８１】
ついで、周辺回路部Ｒ２上に、メモリセル部Ｒ１を形成していくが、最初に、ＬＰＣＶＤ法によって層間絶縁膜３１０と半導体層３１１とを交互に複数層積層し、最上層は層間絶縁膜３１０で終わるようにする。層間絶縁膜３１０として、ＴＥＯＳ膜などを用いることができ、半導体層３１１として、たとえばＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＣ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅ，ＧａＩｎＡｓＰなどの中から、選択される材料を用いることができるが、ここではｐ型多結晶シリコン膜を用いるものとする。また、層間絶縁膜３１０と半導体層３１１の膜厚は、それぞれたとえば２０ｎｍ、２０ｎｍの厚さで交互に８層形成し、最後に層間絶縁膜３１０を５０ｎｍの厚さで形成するものとする。
【００８２】
その後、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１の層間絶縁膜３１０／半導体層３１１の積層膜に、コンタクトプラグ３０９に連通する溝３１２ａを形成する。ここでは、下層の周辺回路部Ｒ２のコンタクトプラグ３０９の形成位置に対応する位置の層間絶縁膜３１０／半導体層３１１の積層膜を一括加工して溝３１２ａを形成する。その後、溝３１２ａを埋め込むように、コンタクト層３１２を形成する。コンタクト層３１２として、たとえばｎ型多結晶シリコン膜を用いることができる。そして、ＲＩＥ法によって全面エッチバックし、層間絶縁膜３１０をストッパとして、最上層の層間絶縁膜３１０上に形成されたコンタクト層３１２を除去する。以上の処理によって、図４−１に示される構造が得られる。
【００８３】
ついで、図４−２に示されるように、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１の層間絶縁膜３１０／半導体層３１１の積層膜を第１の方向に延在する帯状の構造物（フィン構造）に一括加工する。これによって、複数のフィン構造が第２の方向に所定の間隔をおいて並行して形成され、半導体層３１１の側面が露出した状態となる。なお、この半導体層３１１は、活性領域となる。また、このフィン構造の幅は、たとえば２０ｎｍに設定することができ、このフィン構造のハーフピッチは、たとえば３２ｎｍに設定することができる。
【００８４】
その後、図４−３に示されるように、フィン構造間にＣＶＤ法などの成膜法によって埋め込み絶縁膜３１３を形成する。埋め込み絶縁膜３１３としては、ＴＥＯＳ／Ｏ3膜を用いることができる。その後、リソグラフィ技術およびＲＩＥ法を用いて、メモリセル部Ｒ１のうち階層選択トランジスタ形成領域Ｒ１１の部分に埋め込まれた埋め込み絶縁膜３１３をエッチバックする。ついで、半導体基板３０１上の全面に、階層選択トランジスタ形成領域Ｒ１１の半導体層３１１に所定の導電型の不純物を拡散させるための拡散源膜３１４を形成する。その後、リソグラフィ技術およびＲＩＥ法を用いて拡散源膜３１４を部分的にエッチングする。ここで、後に形成する階層選択トランジスタのうち、メモリセル形成領域Ｒ１２に近いものから順に第１、第２、・・・および第８の階層選択トランジスタというものとすると、エッチングする領域は、階層選択トランジスタ形成領域Ｒ１１のうち、第１〜第４の階層選択トランジスタの形成領域Ｒ５とされる。また、この領域Ｒ５では、最上層〜４層目の半導体層３１１の側面が露出し、５層目〜最下層（８層目）の半導体層３１１が露出しない深さまでエッチングされる。なお、拡散源膜３１４として、たとえば、Ｐ濃度が６ａｔｏｍｉｃ％のＰＳＧ膜を用いることができる。また、拡散源膜３１４の膜厚として、たとえば３０ｎｍ程度に設定することができる。
【００８５】
ついで、図４−４に示されるように、リソグラフィ技術およびＲＩＥ法を用いて、拡散源膜３１４を部分的にエッチングする処理を、さらに２回繰り返すことによって、拡散源膜３１４が７段の階段状となるように加工する。その結果、第１の階層選択トランジスタの形成領域では最上層〜上から７層目の半導体層３１１の側面が露出し、第２の階層選択トランジスタの形成領域では最上層〜６層目の半導体層３１１の側面が露出し、・・・、第７の階層選択トランジスタの形成領域では最上層の半導体層３１１の側面が露出し、第８の階層選択トランジスタの形成領域ではすべての半導体層３１１の側面が拡散源膜３１４によって覆われた状態となる。
【００８６】
ついで、図４−５に示されるように、ＲＩＥ法によって拡散源膜３１４を、積層されたメモリ層の１階層分エッチバックする。これによって、第１の階層選択トランジスタの形成領域では最上層〜８層目の半導体層３１１の側面が露出し、第２の階層選択トランジスタの形成領域では最上層〜７層目の半導体層３１１の側面が露出し、・・・、第７の階層選択トランジスタの形成領域では最上層〜２層目の半導体層３１１の側面が露出し、第８の階層選択トランジスタの形成領域では最上層の半導体層３１１の側面が露出した状態となる。
【００８７】
その後、半導体基板３０１上の全面に埋め込み絶縁膜３１５を形成する。埋め込み絶縁膜３１５として、たとえばＴＥＯＳ／Ｏ3膜を用いることができる。また、埋め込み絶縁膜３１５の膜厚は、３０ｎｍ程度に設定することができる。そして、第１の拡散源膜３１４を階段状にエッチングした方法と同様の方法で、埋め込み絶縁膜３１５も階段状にエッチングする。
【００８８】
ウエットエッチングによって、半導体層３１１の側壁に残存した埋め込み絶縁膜３１５を除去した後、埋め込み絶縁膜３１５が除去されたフィン構造間を埋め込むように、さらに拡散源膜３１６を形成する。拡散源膜３１６として、Ｐ濃度が６ａｔｏｍｉｃ％のＰＳＧ膜を用いることができる。また、拡散源膜３１６の膜厚は、３０ｎｍ程度に設定することができる。その後、たとえばＣＭＰ法などによって、拡散源膜３１６の上面を平坦化する。
【００８９】
その後、熱処理を行うことによって、拡散源膜３１４，３１６から半導体層３１１へと不純物を拡散させる。この熱処理としては、１，０００℃の温度で１０秒間のＲＴＡ処理を行うことができる。これによって、拡散源膜３１４，３１６と接した半導体層３１１に５×１０19ｃｍ-3以上のＰが拡散される。
【００９０】
ついで、図４−６に示されるように、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１に埋め込まれた拡散源膜３１６、埋め込み絶縁膜３１５、拡散源膜３１４および埋め込み絶縁膜３１３をエッチバックする。さらに、ウエットエッチングで半導体層３１１の側壁上から拡散源膜３１６、埋め込み絶縁膜３１５、拡散源膜３１４および埋め込み絶縁膜３１３を完全に除去する。
【００９１】
その後、ＣＶＤ法などの成膜法によって、半導体層３１１の側面が覆われるようにして、フィン構造上に電荷蓄積層３１７を形成する。電荷蓄積層３１７としては、たとえばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなるＯＮＯ膜を用いることができ、このときの膜厚は、下から順に３ｎｍ／２ｎｍ／７ｎｍで合計１２ｎｍに設定することができる。
【００９２】
ついで、ＣＶＤ法などの成膜法によって、半導体基板３０１上の全面に、メモリセルトランジスタの制御ゲート電極３２８の一部となり、階層選択トランジスタの階層選択ゲート電極３２０〜３２７の一部となるゲート電極膜３１８を形成する。ゲート電極膜３１８としては、たとえばｐ型多結晶シリコン膜を用いることができる。また、ゲート電極膜３１８の膜厚としては、たとえば１００ｎｍ程度に設定することができる。
【００９３】
その後、ゲート電極膜３１８上にメモリセル部Ｒ１に形成されるトランジスタのゲート電極加工用のマスク膜３１９をＣＶＤ法などの成膜法によって形成する。このマスク膜３１９としては、たとえばシリコン窒化膜を用いることができる。また、マスク膜３１９の膜厚としては、たとえば１００ｎｍに設定することができる。
【００９４】
その後、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１における制御ゲート電極３２８および階層選択ゲート電極３２０〜３２７の平面形状に対応するようにマスク膜３１９をパターニングする。そして、マスク膜３１９を介してゲート電極膜３１８および電荷蓄積層３１７を一括してＲＩＥ法によってエッチングする。これによって、第１の方向に延在するフィン構造と交差するように（第２の方向に延在するように）電荷蓄積層３１７を介して配置された制御ゲート電極３２８と階層選択ゲート電極３２０〜３２７がメモリセル部Ｒ１に形成される。なお、メモリセル部Ｒ１の制御ゲート電極３２８のハーフピッチは、たとえば３２ｎｍに設定することができる。また、このとき、階層選択ゲート電極３２０〜３２７となるゲート電極は、第１と第２の実施の形態とは異なり、すべて同一形状（同じ長さ）に形成される。以上によって、図４−６に示される構造が得られる。
【００９５】
その後、図示しないが、水素／酸素混合ガスから生成されるラジカルを用いる高温短時間酸化処理で、制御ゲート電極３２８および階層選択ゲート電極３２０〜３２７の側壁を酸化し、制御ゲート電極３２８および階層選択ゲート電極３２０〜３２７の加工不足による隣接ゲート電極間に残存した多結晶シリコン膜を焼き切る。これによって、これらの短絡を防止するとともに、加工ダメージを除去する。そして、層間絶縁膜を形成し、多層配線工程によってメモリセル部Ｒ１の形成以前に形成した周辺回路部Ｒ２と、メモリセルのワード線およびビット線と、を接続する。以上によって、第３の実施の形態による不揮発性半導体記憶装置が完成する。
【００９６】
なお、図４−６に示されるように、第３の実施の形態では、第１〜第８の階層選択トランジスタの階層選択ゲート電極３２０〜３２７が全て同一形状に形成されるが、既に説明したように階層選択ゲート電極３２０〜３２７で覆われている半導体層３１１のうち７層の半導体層３１１は拡散源膜３１４，３１６からの固相拡散によって高濃度のＰがドーピングされた拡散部となっているので、階層選択ゲート電極３２０〜３２７に電圧を印加しても、これらの半導体層３１１では空乏層が延びて導通が遮断されることはない。これに対して、残りの１層の半導体層３１１では、Ｐがドーピングされていない非拡散部となっているので、階層選択ゲート電極３２０〜３２７に電圧を印加した場合には、この半導体層３１１で空乏層が延びて導通を遮断する。すなわち、各階層選択ゲート電極３２０〜３２７は、階層選択ゲート電極３２０〜３２７で覆われている複数層の半導体層３１１のうち、１層の半導体層３１１のみで電圧印加時に空乏層を延ばして導通を遮断することができるため、各積層された半導体層３１１を独立に遮断する機能を有する。具体的には、第１〜第８の階層選択ゲート電極３２０〜３２７は、順に最下層（上から８層目）、７層目、６層目、５層目、４層目、３層目、２層目、最上層（１層目）の半導体層３１１を選択するゲートとして機能する。
【００９７】
第３の実施の形態によれば、周辺回路部Ｒ２上にメモリセル部Ｒ１を形成したので、第１と第２の実施の形態に比してさらに不揮発性半導体記憶装置の面積を減少させることができるという効果を、第１と第２の実施の形態の効果に加えて得ることができる。また、フィン状の積層構造の半導体層３１１に不純物を導入する際に、フィン状の積層構造間に埋め込まれる絶縁膜を階段状に加工する場合には、半導体層３１１の積層数２n層に対してｎ回のリソグラフィ技術とＲＩＥ法を用いた加工工程で加工を行なうことができるという効果も有する。
【００９８】
なお、上述した第１と第２の実施の形態において、メモリセル部Ｒ１の電荷蓄積層１１２，２１３上に形成される制御ゲート電極と階層選択ゲート電極および周辺回路部Ｒ２のゲート電極の上層にシリサイド膜を形成してもよい。この場合、周辺回路部Ｒ２の電極をシリサイド化して形成するためには、第１のゲート電極膜１１３，２１４と第２のゲート電極膜１１４，２１５からなる電極膜としては、シリコン系の電極が好ましい。また、周辺回路部Ｒ２のゲート電極を、多結晶シリコン膜上に、たとえばＷ／ＴｉＮ／Ｔｉ，ＴｉＮ／Ｔｉ，ＷＳｉ，Ｗ／ＴａＮなどの金属膜を成膜して形成することもできる。
【００９９】
また、第１〜第３の実施の形態で示した不揮発性半導体記憶装置の構造は、一例であり、２層以上であればメモリ層（半導体層）は任意の層数でよい。このようにすることで、不揮発性半導体記憶装置の集積度の向上を図ることができる。
【０１００】
さらに、第１〜第３の実施の形態では、階層選択トランジスタにおいてもメモリセルトランジスタの電荷蓄積層１１２，２１３，３１７をゲート誘電体膜として使用し、階層選択トランジスタとメモリセルトランジスタを同時に形成する場合を示したが、階層選択トランジスタでは電荷蓄積層とは異なるゲート誘電体膜を形成するようにしてもよい。
【符号の説明】
【０１０１】
１０１，２０１，３０１…半導体基板、１０２，２０２…ゲート絶縁膜、１０３，１１３，１１４，２０３，２１４，２１５，３１８…ゲート電極膜、１０４，２０４…ストッパ膜、１０５…ＨＴＯ膜、１０６，１０７，２０６，２０７，３１１…半導体層、１０８，２０８…平坦化膜、１０９，２０９，３０４，３０６，３０８，３１０…層間絶縁膜、１１０，２１０，３１２…コンタクト層、１１１，２０５，２１１，３１３，３１５…埋め込み絶縁膜、１１２，２１３，３１７…電荷蓄積層、１１５，２１６，３１９…マスク膜、１１６，１１７，２１７〜２２２，３２０〜３２７…階層選択ゲート電極、１１８，２２３，３２８…制御ゲート電極、２１２，３１４，３１６…拡散源膜、３０９…コンタクトプラグ、Ｒ１…メモリセル部、Ｒ１１…階層選択トランジスタ形成領域、Ｒ１２…メモリセル形成領域、Ｒ２…周辺回路部。
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリの分野では、リソグラフィ技術の解像度の限界に制約されることなく高集積化を達成するために、積層型メモリが注目されている。ここで、積層型メモリを製造する際の工程数を削減するため、複数のメモリ層となる半導体層を有する積層構造をフィン状に加工した後、制御ゲート電極を一括形成するとともに、フィン状の積層構造の端部に階段状に各半導体層を露出させ、この部分に積層された各メモリ層を一括選択する階層選択トランジスタを形成する方式が提案されている（たとえば、特許文献１参照）。
【０００３】
しかしながら、従来のＮＡＮＤ型フラッシュメモリの積層構造では、階層選択トランジスタの階層選択ゲート電極を積層された各メモリ層に設けるプロセスが複雑化しやすい。そのため、工程数が増大してしまうという問題点があった。また、このようにして形成された階層選択トランジスタの構造も複雑化してしまうという問題点があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−７８４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、積層型メモリ構造を有する不揮発性半導体記憶装置において、従来に比して簡易な構造の階層選択トランジスタを有する不揮発性半導体記憶装置を提供することを目的とする。また、積層型メモリ構造を有する不揮発性半導体記憶装置の製造方法において、従来に比して工程数を増大させずに階層選択トランジスタを形成できる不揮発性半導体記憶装置の製造方法を提供することも目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、層間絶縁膜と半導体層とが交互に積層された積層構造が基板上にフィン状に配置され、前記フィン状の積層構造と交差するとともに積層された前記半導体層の側面を覆うように電荷蓄積層を介して制御ゲート電極が配置されるメモリセルトランジスタ部と、前記フィン状の積層構造の前記メモリセル部の形成位置に隣接して、前記フィン状の積層構造と交差するようにゲート誘電体膜を介して階層選択ゲート電極が前記半導体層の積層数だけ配置される階層選択トランジスタ部と、を備え、前記階層選択ゲート電極は、前記フィン状の積層構造の側面で対向する前記半導体層の数が一層ずつ減少するように階段状に、前記半導体層の側面を前記ゲート誘電体膜を介して前記フィン状の積層構造の上部から覆うように設けられ、各階層選択ゲート電極によって側面が覆われる前記半導体層のうち、最下層の前記半導体層には所定の導電型の不純物が拡散されておらず、前記最下層の半導体層よりも上層の前記半導体層には所定の導電型の不純物が拡散されていることを特徴とする不揮発性半導体記憶装置が提供される。
【０００７】
また、本発明の一態様によれば、層間絶縁膜と半導体層とが交互に積層された積層構造が基板上にフィン状に配置され、前記フィン状の積層構造と交差するとともに積層された前記半導体層の側面を覆うように電荷蓄積層を介して制御ゲート電極が配置されるメモリセルトランジスタ部と、前記フィン状の積層構造の前記メモリセル部の形成位置に隣接して、前記フィン状の積層構造と交差するとともに積層された前記半導体層の側面を覆うようにゲート誘電体膜を介して階層選択ゲート電極が前記半導体層の積層数だけ配置される階層選択トランジスタ部と、を備え、前記階層選択ゲート電極によって覆われる前記半導体層は、各半導体層の前記階層選択ゲート電極と対向する領域に、所定の導電型の不純物が拡散されていない非拡散部と、所定の導電型の不純物が導入されている拡散部と、を有し、前記非拡散部は、各階層選択ゲート電極で互いに異なる半導体層の前記階層選択ゲート領域と対向する領域が前記非拡散部となるように形成されることを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
さらに、本発明の一態様によれば、基板上に層間絶縁膜と半導体層とを交互に、前記半導体層が複数層となるように積層構造を形成する第１の工程と、前記積層構造をフィン状に加工する第２の工程と、前記基板の階層選択トランジスタ形成領域上の前記フィン状の積層構造間に、階層選択トランジスタの各形成位置で、前記半導体層が一層ずつ順に露出するように階段状のマスク膜を形成する第３の工程と、前記フィン状の積層構造の前記マスク膜から露出した前記半導体層に不純物を拡散させる第４の工程と、前記第４の工程の後、前記マスク膜を前記半導体層の一層分だけエッチングする第５の工程と、前記第５の工程の後、前記フィン状の積層構造上に、露出した前記半導体層の側面を覆うようにゲート誘電体膜を形成する第６の工程と、前記ゲート誘電体膜上にゲート電極膜を形成する第７の工程と、前記ゲート電極を前記フィン状の積層構造と交差するようにパターニングする第８の工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、積層型メモリ構造を有する不揮発性半導体記憶装置において、従来に比して簡易な構造の階層選択トランジスタを有する不揮発性半導体記憶装置を提供することができるという効果を有する。また、積層型メモリ構造を有する不揮発性半導体記憶装置の製造方法において、本発明によれば、従来に比して工程数を増大させずに階層選択トランジスタを形成できる不揮発性半導体記憶装置の製造方法を提供することができるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１の実施の形態による不揮発性半導体記憶装置の構造の一例を模式的に示す断面図である。
【図２−１】図２−１は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図２−２】図２−２は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図２−３】図２−３は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図２−４】図２−４は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図２−５】図２−５は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図２−６】図２−６は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図３−１】図３−１は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図３−２】図３−２は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図３−３】図３−３は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図３−４】図３−４は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図３−５】図３−５は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図３−６】図３−６は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図３−７】図３−７は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図３−８】図３−８は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図４−１】図４−１は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図４−２】図４−２は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図４−３】図４−３は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図４−４】図４−４は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図４−５】図４−５は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図４−６】図４−６は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置およびその製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態による不揮発性半導体記憶装置の構造の一例を模式的に示す断面図であり、（ａ）はビット線方向の断面図であり、（ｂ）は（ａ）のＡ−Ａ断面図であり、（ｃ）は（ａ）のＢ−Ｂ断面図である。なお、（ａ）は（ｂ）において、フィン状の積層構造間での切断面またはそれに対応する位置での切断面である。半導体基板１０１上には、ＮＡＮＤ型フラッシュメモリなどのメモリセルが形成されるメモリセル部Ｒ１と、メモリセルを制御する周辺回路が形成される周辺回路部Ｒ２と、が設けられる。周辺回路部Ｒ２には、図示しないが、電界効果型トランジスタなどが形成されている。
【００１３】
半導体基板１０１のメモリセル部Ｒ１上には、層間絶縁膜１０９と半導体層１０７とが交互に積層されたフィン状の積層構造が配置されている。ここでは、半導体層１０７が２層積層された場合が示されている。また、フィン状の積層構造は、第１の方向に延在した形状を有しており、第２の方向に所定の間隔で複数並行して配置されている。このフィン状の積層構造の端部付近が、階層選択トランジスタが形成される階層選択トランジスタ形成領域Ｒ１１となり、その他の領域が、メモリセルトランジスタが形成されるメモリセル形成領域Ｒ１２となる。
【００１４】
メモリセル形成領域Ｒ１２では、このフィン状の積層構造と交差するように電荷蓄積層１１２を介して制御ゲート電極１１８が配置され、メモリセルトランジスタを構成している。ここで、制御ゲート電極１１８は、電荷蓄積層１１２を介して半導体層１０７の側面に対向配置され、半導体層１０７の側面にチャネル領域を形成することができる。
【００１５】
また、階層選択トランジスタ形成領域Ｒ１１でも同様に、フィン状の積層構造と交差するように電荷蓄積層１１２を介して階層選択ゲート電極１１６，１１７が、フィン状の積層構造における半導体層１０７の数だけ配置され、階層選択トランジスタを構成している。つまり、この図１の場合には、半導体層１０７は２層であるので、２本の階層選択ゲート電極１１６，１１７が設けられている。また、階層選択ゲート電極１１６，１１７は、電荷蓄積層１１２を介して半導体層１０７の側面に対向配置され、半導体層１０７の側面にチャネル領域を形成することができる。
【００１６】
ここで、それぞれの階層選択トランジスタの階層選択ゲート電極１１６，１１７は、フィン状の積層構造の積層方向に沿った長さが異なっている。具体的には、メモリセル形成領域Ｒ１２側に配置される階層選択トランジスタからフィン状の積層構造の端部に配置される階層選択トランジスタに向かって、側面を覆う半導体層１０７の数が一層ずつ多くなるように階段状に階層選択ゲート電極１１６，１１７が形成される。なお、これは一例であり、メモリセル形成領域Ｒ１２からフィン状の積層構造の端部に向かって、側面を覆う半導体層１０７の数が一層ずつ少なくなるように階段状に階層選択ゲート電極１１６，１１７を形成してもよい。
【００１７】
たとえば、図１の場合には、メモリセル形成領域Ｒ１２に最も近い階層選択トランジスタの階層選択ゲート電極１１６は、最上層の半導体層１０７の側面を覆うが、それよりも下層の半導体層１０７の側面を覆わない長さとされる。ここでは、階層選択ゲート電極１１６の下部には、基板上面から上から２層目の層間絶縁膜１０９にわたる凸状の埋め込み絶縁膜１１１が形成されている。また、この階層選択トランジスタ形成領域Ｒ１１のメモリセル形成領域Ｒ１２とは反対側に形成される階層選択トランジスタの階層選択ゲート電極１１７は、最上層の半導体層１０７と上から２層目（＝最下層）の半導体層１０７の側面を覆う長さとされる。
【００１８】
さらに、階層選択トランジスタにおいて、階層選択ゲート電極１１７が側面を覆う半導体層１０７のうち、最下層の半導体層１０７以外の上層の半導体層１０７の階層選択ゲート電極１１７と対向する領域には高濃度に不純物がドーピングされている。これによって、不純物がドーピングされた半導体層１０７においては、階層選択トランジスタを形成しても常時オン状態となるので、階層選択トランジスタの階層選択ゲート電極１１７に電圧を印加しても、空乏層が延びて導通が遮断されることがない。また、階層選択トランジスタの階層選択ゲート電極１１６，１１７が覆う最下層の半導体層１０７には不純物がドーピングされていないので、階層選択ゲート電極１１６，１１７に電圧を印加すると、空乏層を延ばすことによって導通を遮断することができる。このような構造によって、各階層選択ゲート電極１１６，１１７は、各半導体層１０７を独立に遮断することができ、階層選択ゲート電極１１６は、最上層の半導体層１０７を選択し、階層選択ゲート電極１１７は２層目（最下層）の半導体層１０７を選択するゲートとして機能する。
【００１９】
ここで、半導体基板１０１および半導体層１０７の材料は、たとえばＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＣ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅまたはＩｎＧａＡｓＰなどの中から選択することができる。また、半導体層１０７は、単結晶半導体から構成するようにしてもよいし、多結晶半導体から構成するようにしてもよいし、連続粒界結晶半導体（Continuous Grain Semiconductor）から構成するようにしてもよい。なお、レーザアニール法またはＮｉ触媒法で多結晶シリコン膜を結晶化させることで、連続粒界結晶半導体を形成することができる。
【００２０】
また、電荷蓄積層１１２としては、たとえばＯＮＯ（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）構造を用いてもよいし、ＡＮＯ（酸化アルミニウム膜／シリコン窒化膜／シリコン酸化膜）構造を用いてもよいし、浮遊ゲート構造を用いるようにしてもよい。あるいは、ＡＮＯ構造の酸化アルミニウム膜に代えて、ＨｆＯ2，Ｌａ2Ｏ3，Ｐｒ2Ｏ3，Ｙ2Ｏ3，ＺｒＯ2などの金属酸化膜、あるいはこのような金属酸化膜を複数種組み合わせた膜を用いるようにしてもよい。
【００２１】
さらに、層間絶縁膜１０９の材料は、たとえばシリコン酸化膜を用いるようにしてもよいし、有機膜を用いるようにしてもよい。
【００２２】
また、制御ゲート電極１１８と階層選択ゲート電極１１６，１１７の材料は、たとえば多結晶シリコンを用いることができる。なお、図１では、メモリセル部Ｒ１のメモリセルの制御ゲート電極１１８および階層選択トランジスタの階層選択ゲート電極１１６，１１７と、周辺回路部Ｒ２の電界効果型トランジスタのゲート電極は、第１のゲート電極膜１１３と第２のゲート電極膜１１４が積層された構造となっているが、異種の材料を積層したものでもよいし、同種の材料を積層させたものでもよい。
【００２３】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図２−１〜図２−６は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、ビット線方向の断面を示し、（ｂ）は、（ａ）のＡ−Ａ断面図を示しており、１つの階層選択トランジスタのワード線方向の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ断面図を示しており、他の階層選択トランジスタのワード線方向の断面図である。なお、以下に示す製造方法では、ビット線のハーフピッチが３２ｎｍであり、ワード線のハーフピッチが２２ｎｍであるデザインのメモリセルを２層積層することによって、平面構造での１９ｎｍ世代に相当するセル面積１，３２０ｎｍ2を実現するフラッシュメモリを例に挙げて説明する。
【００２４】
まず、図２−１に示される構造を形成する。ここでは、最初に周辺回路部Ｒ２を形成する。すなわち、半導体基板１０１の熱酸化を行うことによって、半導体基板１０１上に周辺回路部Ｒ２のゲート絶縁膜１０２を形成する。このゲート絶縁膜１０２として、たとえばシリコン熱酸化膜を用いることができる。ついで、周辺回路のゲート電極の一部であるゲート電極膜１０３をＣＶＤ（Chemical Vapor Deposition）法などの成膜法によって形成し、さらに後のＣＭＰ（Chemical Mechanical Polishing）処理時のストッパとなるストッパ膜１０４をＣＶＤ法などの成膜法によって順に形成する。ゲート電極膜１０３としては、ｎ型多結晶シリコン膜を用いることができ、ストッパ膜１０４としては、シリコン窒化膜を用いることができる。また、ゲート電極膜１０３の膜厚としては、たとえば１１０ｎｍ程度に設定することができ、ストッパ膜１０４の膜厚としては、たとえば３０ｎｍ程度に設定することができる。
【００２５】
その後、リソグラフィ技術および反応性イオンエッチング技術（以下、ＲＩＥ（Reactive Ion Etching）法という）によって、周辺回路部Ｒ２のストッパ膜１０４、ゲート電極膜１０３、ゲート絶縁膜１０２および半導体基板１０１に、ＳＴＩ（Shallow Trench Isolation）となる図示しないアイソレーション溝を形成する。ついで、このアイソレーション溝内を埋め込むように、図示しない埋め込み絶縁膜を形成する。この埋め込み絶縁膜として、たとえば、high density plasma enhanced ＳｉＯ2（ＨＤＰ−ＳｉＯ２）膜やＴＥＯＳ（Tetraethyl orthosilicate）／Ｏ3膜を用いることができる。そして、ストッパ膜１０４が露出するまで、ＣＭＰ技術によって平坦化する。以上の処理によって、周辺回路部Ｒ２に図示しないＳＴＩが形成される。
【００２６】
ついで、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１のストッパ膜１０４、ゲート電極膜１０３、ゲート絶縁膜１０２を除去し、さらに半導体基板１０１を掘り下げてメモリセル部Ｒ１に凹部を形成する。
【００２７】
続いて、ＣＶＤ法などの方法によって、半導体基板１０１全面にＨＴＯ（High Temperature Oxide）膜１０５を、たとえば３０ｎｍの厚さで形成し、ＲＩＥ法によってエッチバックを行って、半導体基板１０１上（凹部の底部）とストッパ膜１０４上のＨＴＯ膜１０５を除去し、凹部の側壁にのみＨＴＯ膜１０５を残す。そして、希弗酸処理によって、半導体基板１０１の清浄表面を露出させる。
【００２８】
ついで、ＬＰＣＶＤ（Low Pressure CVD）法によって、半導体層１０６，１０７を交互に積層し、最上層は半導体層１０６で終わるようにする。このとき、半導体層１０６，１０７は、下地の半導体層に対してエピタキシャル成長させることが望ましい。また、半導体層１０６として、半導体層１０７に比してエッチングレートが大きな半導体材料が選択される。このような半導体層１０６，１０７の材料としては、たとえばＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＣ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅ，ＧａＩｎＡｓＰなどの中から、格子整合を取ることができるように選択された組み合わせを用いることができる。ここでは、半導体層１０６として、エピタキシャルシリコンゲルマニウム膜を用い、半導体層１０７としてＰがドープされたエピタキシャルシリコン膜を用いるものとする。また、半導体層１０６，１０７の膜厚は、たとえば、下から順に２０ｎｍ，４５ｎｍ，２０ｎｍ，４５ｎｍ，２０ｎｍの厚さで形成する。
【００２９】
なお、凹部の側壁に形成されるＨＴＯ膜１０５の近傍では、半導体層１０６，１０７のエピタキシャル成長が行われないため、半導体層１０６，１０７の積層構造の周囲には傾斜面が生成され、ＨＴＯ膜１０５と半導体層１０６，１０７の積層構造との間には楔状の凹部が形成される。
【００３０】
その後、ＣＶＤ法などの成膜法によって、半導体基板１０１上の全面に平坦化膜１０８を形成する。平坦化膜１０８は、たとえばシリコン酸化膜を用いることができる。そして、ＣＭＰ法などの方法によって、周辺回路部Ｒ２でストッパ膜１０４が露出するまで、平坦化膜１０８の平坦化を行う。以上によって、図２−１に示される構造が形成される。
【００３１】
つぎに、図２−２に示されるように、リソグラフィ技術およびＲＩＥ法によって、図示しないトレンチを形成して、メモリセル部Ｒ１の平坦化膜１０８と、半導体層１０６，１０７とを適当なサイズの帯状に分割する。これによって、半導体層１０６，１０７の側壁を所定の間隔で露出させる。続いて、ウエットエッチングによって、半導体層１０６を選択的に除去することにより、上下の半導体層１０７間に空隙を形成する。ここでは、半導体層１０６にエピタキシャルシリコンゲルマニウム膜を用い、半導体層１０７にエピタキシャルシリコン膜を用いているので、ウエットエッチングの薬液としては、シリコンゲルマニウム膜がシリコン膜に比して選択的にエッチングされるように、たとえば、弗酸／硝酸／酢酸混合液を用いることができる。なお、ＣＤＥ（Chemical Dry Etching）法によって半導体層１０６を選択的に除去してもよい。
【００３２】
その後、上記トレンチを介して半導体層１０７の上下面を水蒸気酸化することによって、半導体層１０７間の半導体層１０６が除去された空隙を層間絶縁膜１０９で完全に埋め込む。層間絶縁膜１０９として、たとえば、シリコン熱酸化膜を用いることができる。なお、半導体層１０７間に埋め込まれた層間絶縁膜１０９を形成する方法として、上記した半導体層１０７の水蒸気酸化の他に、ＣＶＤ法やＡＬＤ（Atomic Layer Deposition）法を用いてもよい。また、塗布法によってＳＯＧ（Spin On Glass）膜を埋め込むようにしてもよいし、液状の有機絶縁膜を半導体層１０７間の空隙に浸漬させた後、硬化させるようにしてもよい。
【００３３】
ついで、リソグラフィ技術およびＲＩＥ法によって、ビット線コンタクトを形成するためのトレンチ１１０ａを形成する。ここでは、メモリセル部Ｒ１の半導体層１０７と層間絶縁膜１０９とが交互に完全に積層されている周縁部に、層間絶縁膜１０９と半導体層１０７の積層膜を帯状に一括加工して、トレンチ１１０ａを形成する。これによって、２層の半導体層１０７の側面が露出する。続いて、半導体層１０７を所定の導電型にするための不純物元素を含むガス雰囲気下で熱処理を行って、半導体層１０７に不純物を導入する。ここでは、８５０℃の２０ＴｏｒｒのＰＨ3雰囲気中で熱処理を５分間行うことによって、１×１０20ｃｍ-3以上のＰをドーピングする。その後、コンタクト層１１０を半導体基板１０１上の全面に、トレンチ１１０ａを埋め込むように形成する。コンタクト層１１０として、たとえばｎ型多結晶シリコン膜を用いることができる。そして、ＲＩＥ法によって全面エッチバックし、平坦化膜１０８の上面に形成されたコンタクト層１１０を除去する。これによって、トレンチ１１０ａ内にビット線コンタクトが形成される。
【００３４】
その後、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１の層間絶縁膜１０９／半導体層１０７の積層膜を第１の方向に延在する帯状の構造物（フィン構造）に一括加工する。これによって、複数のフィン構造が第２の方向に所定の間隔をおいて並行して形成され、半導体層１０７の側面が露出した状態となる。なお、この半導体層１０７は、活性領域（アクティブエリア）となる。また、このフィン構造の幅は、たとえば２０ｎｍに設定することができ、このフィン構造のハーフピッチは、たとえば３２ｎｍに設定することができる。そして、ウエットエッチングによってストッパ膜１０４を除去する。ストッパ膜１０４をシリコン窒化膜で構成する場合には、ウエットエッチングの薬液として熱燐酸を用いることができる。これによって、図２−２に示される構造が得られる。
【００３５】
つぎに、図２−３に示されるように、フィン構造間にＣＶＤ法などの成膜法によって埋め込み絶縁膜１１１を形成する。埋め込み絶縁膜１１１としては、ＴＥＯＳ／Ｏ3膜を用いることができる。その後、リソグラフィ技術およびＲＩＥ法を用いて埋め込み絶縁膜１１１を部分的にエッチングする。ここで、２つの階層選択トランジスタのうちメモリセルトランジスタに隣接する方を第１の階層選択トランジスタとし、他方を第２の階層選択トランジスタというものとすると、エッチングする領域は、メモリセル部Ｒ１の階層選択トランジスタ形成領域Ｒ１１のうち第２の階層選択トランジスタの形成領域を含み、第１の階層選択トランジスタの形成領域を含まない領域Ｒ３とされる。また、この領域Ｒ３では、最上層の半導体層１０７の側面が露出し、最下層の半導体層１０７が露出しない深さまでエッチングされる。
【００３６】
ついで、希弗酸で前処理を行った後、露出している半導体層１０７の側面から所定の導電型の不純物を拡散させる。この半導体層１０７への不純物の拡散方法として、ＧＰＤ（Gas Phase Doping：気相ドーピング）を用いることができる。たとえば、８５０℃の温度で、０．１ＴｏｒｒのＰＨ3雰囲気中で熱処理を１０分間行うことによって１×１０19ｃｍ-3以上のＰを、半導体層１０７であるエピタキシャルシリコン膜にドーピングする。Ｐがドーピングされた半導体層１０７の領域は、この後、階層選択トランジスタのゲート誘電体膜としての電荷蓄積層が形成された後に積層された階層を選択する階層選択ゲート電極に電圧を印加した場合でも空乏化が起こらないのでトランジスタとしては常時「オン」の状態になる。
【００３７】
その後、図２−４に示されるように、リソグラフィ技術およびＲＩＥ法によってメモリセル形成領域Ｒ１２に形成されている埋め込み絶縁膜１１１をエッチバックする。これによって、メモリセル形成領域Ｒ１２で半導体層１０７の側面が露出する。さらに、半導体基板１０１上の全面で埋め込み絶縁膜１１１を層間絶縁膜１０９／半導体層１０７の積層膜の１層分に相当する厚さだけエッチバックする。これによって、第２の階層選択トランジスタの形成領域では、最下層の半導体層１０７の側面が露出し、第１の階層選択トランジスタの形成領域では、最上層の半導体層１０７の側面が露出し、最下層の半導体層１０７の側面は埋め込み絶縁膜１１１で覆われた状態となる。
【００３８】
ついで、図２−５に示されるように、希弗酸で前処理を行った後、ＣＶＤ法などの成膜法によって、半導体層１０７の側面が覆われるようにして、フィン構造および第１のゲート電極膜１０３上に電荷蓄積層１１２を形成する。電荷蓄積層１１２としては、たとえばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなるＯＮＯ膜を用いることができ、このときの膜厚は、下から順に３ｎｍ，２ｎｍ，８ｎｍで合計１３ｎｍに設定することができる。
【００３９】
ついで、ＣＶＤ法などの成膜法によって、半導体基板１０１上の全面に、メモリセルトランジスタの制御ゲート電極１１８の一部となり、階層選択トランジスタの階層選択ゲート電極１１６，１１７の一部となるゲート電極膜１１３を形成する。ゲート電極膜１１３としては、たとえばｎ型多結晶シリコン膜を用いることができる。また、ゲート電極膜１１３の膜厚としては、たとえば４０ｎｍ程度に設定することができる。
【００４０】
ついで、リソグラフィ技術およびＲＩＥ法によって、周辺回路部Ｒ２のゲート電極となる部分のゲート電極膜１１３と電荷蓄積層１１２の一部を除去し、ゲート電極膜１０３に連通する開口１２１を形成する。続いて、メモリセルトランジスタの制御ゲート電極１１８の一部となり、階層選択トランジスタの階層選択ゲート電極１１６，１１７の一部となり、さらに周辺回路のゲート電極の一部となるゲート電極膜１１４を、ＣＶＤ法などの成膜法によって、半導体基板１０１上の全面に形成する。ゲート電極膜１１４としては、たとえば、ｎ型多結晶シリコン膜を用いることができる。また、ゲート電極膜１１４の膜厚としては、たとえば１５０ｎｍ程度に設定することができる。以上で周辺回路のゲート電極膜１０３とゲート電極膜１１４とが電気的に接続される。その後、ＣＶＤ法などの成膜法によって、ゲート電極膜１１４上にメモリセル部Ｒ１に形成されるトランジスタのゲート電極加工用のマスク膜１１５を形成する。このマスク膜１１５としては、たとえばシリコン窒化膜を用いることができる。また、マスク膜１１５の膜厚としては、たとえば１００ｎｍに設定することができる。以上によって、図２−５に示される構造が形成される。
【００４１】
その後、図２−６に示されるように、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１における制御ゲート電極１１８および階層選択ゲート電極１１６，１１７の平面形状に対応するようにマスク膜１１５をパターニングする。そして、マスク膜１１５を介してゲート電極膜１１４，１１３および電荷蓄積層１１２を一括してＲＩＥ法によってエッチングする。これによって、第１の方向に延在するフィン構造と交差するように（第２の方向に延在するように）電荷蓄積層１１２を介して配置された制御ゲート電極１１８と階層選択ゲート電極１１６，１１７がメモリセル部Ｒ１に形成される。このとき、図示していないが、周辺回路部Ｒ２でもゲート電極が加工される。なお、メモリセル部Ｒ１の制御ゲート電極１１８のハーフピッチは、たとえば２２ｎｍに設定することができる。また、このとき、階層選択ゲート電極１１６，１１７は、部分的に埋め込み絶縁膜１１１が成膜されているので、ゲート電極が成膜される深さが場所によって異なる。そのため、階層選択ゲート電極１１６，１１７の長さがメモリセル形成領域Ｒ１２に近い側から、フィン構造の端部に向かって階段状に長くなる。
【００４２】
その後、図示しないが、水素／酸素混合ガスから生成されるラジカルを用いる高温短時間酸化処理で、制御ゲート電極１１８および階層選択ゲート電極１１６，１１７の側壁を酸化し、制御ゲート電極１１８および階層選択ゲート電極１１６，１１７の加工不足による隣接ゲート電極間に残存した多結晶シリコン膜を焼き切ることによって、これらの短絡を防止するとともに、加工ダメージを除去する。
【００４３】
ついで、周辺回路部Ｒ２のサイドウォールスペーサ膜を形成するとともに、メモリセル部Ｒ１の制御ゲート電極１１８と階層選択ゲート電極１１６，１１７の間が埋め込まれるように図示しない埋め込み絶縁膜を形成する。この埋め込み絶縁膜としては、たとえばＢＰＳＧ（Boron Phosphorus doped Silicate Glass）膜などを用いることができる。さらに、図示しないがリソグラフィ技術、イオン注入技術および活性化アニール技術によって、周辺回路部Ｒ２の拡散層を形成する。そして、層間絶縁膜を形成し、拡散層／ゲート電極へのコンタクトを形成し、さらに多層配線層を形成することによってフラッシュメモリの回路を形成する。
【００４４】
第１の実施の形態では、半導体層１０７と層間絶縁膜１０９とを交互に複数積層した第１の方向に延在するフィン構造に交差するように電荷蓄積層１１２と制御ゲート電極１１８を形成してメモリセルトランジスタを形成し、フィン構造の端部にフィン構造に交差するように半導体層１０７の層数と同じ数の階層選択トランジスタを設けた。そのため、従来に比して階層選択トランジスタの構造が簡易になるという効果を有する。
【００４５】
また、階層選択トランジスタの階層選択ゲート電極１１６，１１７は、上部の位置が同じで、下部の位置がメモリセルトランジスタに接する側から順に、側面を覆う半導体層１０７の数が１層ずつ増加するようにまたは１層ずつ減少するように階段状に形成されるとともに、階層選択ゲート電極１１６，１１７で覆われている半導体層１０７のうち、最下層の半導体層１０７よりも上層の半導体層１０７には所定の導電型の不純物が拡散されるようにした。これによって、各階層選択トランジスタで各半導体層１０７での導通を独立に遮断することができるという効果を有する。
【００４６】
さらに、ＤＧ−ＦｉｎＦＥＴ（Double Gate Fin Field Effect Transistor）構造を有するメモリセルトランジスタを複数層にわたって形成することができる。このＤＧ−ＦｉｎＦＥＴ構造では、ショートチャネル効果に強く、チャネルの支配力が強いために、２ビット／Ｃｅｌｌ（＝４値）、３ビット／Ｃｅｌｌ（＝８値）のような多値記憶を容易に実現できるとともに、記憶密度を２倍に向上させることができる。
【００４７】
また、階層選択トランジスタの形成は、メモリセルトランジスタの形成と同時に行うことが可能であり、最も微細な加工技術が要求される半導体層１０７と制御ゲート電極１１８は、通常の積層しないメモリと同じ一回ずつのリソグラフィ工程で加工を行うことができ、従来に比して工程数を増大させないで階層選択トランジスタを製造することができるという効果も有する。さらに、半導体層１０７への不純物導入を、フィン状の積層構造間に不純物を含む膜を埋め込むことなく行うことができるという効果も有する。
【００４８】
なお、上述した説明では、単結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行う場合を示したが、これに代えて多結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行うようにしてもよい。
【００４９】
（第２の実施の形態）
第１の実施の形態では、階層選択ゲート電極への不純物の導入をＧＰＤによって行っていたが、第２の実施の形態では、固相拡散法で行う場合について説明する。また、以下の説明では、フィン状の積層構造において半導体層が６層積層される構造のフラッシュメモリの製造方法について説明する。
【００５０】
図３−１〜図３−８は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、ビット線方向の断面を示し、（ｂ）は、（ａ）のＣ−Ｃ断面図を示しており、階層選択トランジスタのワード線方向の断面図である。また、（ａ）は（ｂ）のフィン構造間の切断面またはそれに対応する位置での切断面である。なお、この製造方法では、ビット線のハーフピッチが４３ｎｍであり、ワード線のハーフピッチが２２ｎｍであるデザインのメモリセルを６層積層することによって、平面構造での１２ｎｍ世代に相当するセル面積６３１ｎｍ2を実現するフラッシュメモリを例に挙げる。
【００５１】
まず、図３−１に示されるように、半導体基板２０１上に周辺回路部Ｒ２のゲート絶縁膜２０２を形成する。このゲート絶縁膜２０２として、たとえばシリコン熱酸化膜を用いることができる。ついで、周辺回路のゲート電極の一部であるゲート電極膜２０３をＣＶＤ法などの成膜法によって形成し、さらに後のＣＭＰ処理時のストッパとなるストッパ膜２０４をＣＶＤ法などの成膜法によって順に形成する。ゲート電極膜２０３としては、ｎ型多結晶シリコン膜を用いることができ、ストッパ膜２０４としては、シリコン窒化膜を用いることができる。また、ゲート電極膜２０３の膜厚としては、たとえば１１０ｎｍ程度に設定することができ、ストッパ膜２０４の膜厚としては、たとえば３０ｎｍ程度に設定することができる。
【００５２】
ついで、リソグラフィ技術およびＲＩＥ法によって、ストッパ膜２０４、ゲート電極膜２０３およびゲート絶縁膜２０２をエッチングし、周辺回路部Ｒ２のＳＴＩとなる図示しないアイソレーション溝を形成する。なお、ここでは第１の実施の形態とは異なり、アイソレーション溝の形成とともに、メモリセル部Ｒ１についても掘り下げてトレンチ２０５ａを形成するものとする。その後、このアイソレーション溝とトレンチ２０５ａを埋め込むように埋め込み絶縁膜２０５を形成する。この埋め込み絶縁膜２０５として、たとえば、ＨＤＰ−ＳｉＯ２膜やＴＥＯＳ／Ｏ3膜を用いることができる。そして、ストッパ膜２０４が露出するまで、ＣＭＰ技術によって平坦化する。以上の処理によって、周辺回路部Ｒ２のＳＴＩが形成されるとともに、メモリセル部Ｒ１のトレンチ２０５ａに埋め込み絶縁膜２０５が充填される。
【００５３】
ついで、図３−２に示されるように、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１のトレンチ２０５ａ内に埋め込まれた埋め込み絶縁膜２０５をエッチバックし、トレンチ２０５ａの側壁にのみ埋め込み絶縁膜２０５を残す。そして、希弗酸処理によって、半導体基板１０１の清浄表面を露出させる。
【００５４】
ついで、ＬＰＣＶＤ法によって、半導体層２０６，２０７を交互に複数層積層し、最上層は半導体層２０６で終わるようにする。このとき、半導体層２０６，２０７は、下地の半導体層に対してエピタキシャル成長させることが望ましい。また、半導体層２０６として、半導体層２０７に比してエッチングレートが大きな半導体材料が選択される。このような半導体層２０６，２０７の材料としては、たとえばＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＣ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅ，ＧａＩｎＡｓＰなどの中から、格子整合を取ることができるように選択された組み合わせを用いることができる。ここでは、半導体層２０６として、エピタキシャルシリコンゲルマニウム膜を用い、半導体層２０７としてＢがドープされたエピタキシャルシリコン膜を用いるものとする。また、半導体層２０６，２０７の膜厚は、たとえば、下から順に１５ｎｍ、２５ｎｍ、１５ｎｍ、２５ｎｍ、１５ｎｍ、２５ｎｍ、１５ｎｍ、２５ｎｍ、１５ｎｍ、２５ｎｍ、１５ｎｍ、２５ｎｍ、１０ｎｍの厚さで形成し、半導体層２０７が６層積層されるように形成するものとする。
【００５５】
なお、トレンチ２０５ａの側壁に形成される埋め込み絶縁膜２０５の近傍では、半導体層２０６，２０７のエピタキシャル成長が行われないため、半導体層２０６，２０７の積層構造の周囲には傾斜面が生成され、埋め込み絶縁膜２０５と半導体層２０６，２０７の積層構造との間には楔状の凹部が形成される。
【００５６】
その後、ＣＶＤ法などの成膜法によって、半導体基板２０１上の全面に平坦化膜２０８を形成する。平坦化膜２０８は、たとえばシリコン酸化膜を用いることができる。そして、ＣＭＰ法などの方法によって、周辺回路部Ｒ２でストッパ膜２０４が露出するまで、平坦化膜２０８の平坦化を行う。
【００５７】
つぎに、図３−３に示されるように、リソグラフィ技術およびＲＩＥ法によって、図示しないトレンチを形成して、メモリセル部Ｒ１の平坦化膜２０８、半導体層２０６、半導体層２０７を適当なサイズの帯状に分割する。これによって、半導体層２０６，２０７の側壁を所定の間隔で露出させる。
【００５８】
続いて、ウエットエッチングによって、半導体層２０６を選択的に除去することによって、上下の半導体層２０７間に空隙を形成する。ここでは、半導体層２０６にエピタキシャルシリコンゲルマニウム膜を用い、半導体層２０７にエピタキシャルシリコン膜を用いているので、ウエットエッチングの薬液としては、シリコンゲルマニウム膜がシリコン膜に比して選択的にエッチング可能な、たとえば、弗酸／硝酸／酢酸混合液を用いることができる。なお、ＣＤＥ法によって半導体層２０６を選択的に除去してもよい。
【００５９】
その後、図示しない上記トレンチを介して半導体層２０７の上下面を水蒸気酸化することによって、半導体層２０７間の半導体層２０６が除去された空隙を層間絶縁膜２０９で完全に埋め込む。層間絶縁膜２０９として、たとえば、シリコン熱酸化膜を用いることができる。なお、半導体層２０７間に埋め込まれた層間絶縁膜２０９を形成する方法として、上記した半導体層２０７の水蒸気酸化の他に、ＣＶＤ法やＡＬＤ法を用いてもよい。また、塗布法によってＳＯＧ膜を埋め込むようにしてもよいし、液状の有機絶縁膜を半導体層２０７間の空隙に浸漬させた後、硬化させるようにしてもよい。
【００６０】
ついで、リソグラフィ技術およびＲＩＥ法によって、ビット線コンタクトを形成するためのトレンチ２１０ａを形成する。ここでは、メモリセル部Ｒ１の半導体層２０７と層間絶縁膜２０９とが交互に完全に積層されている周縁部に、層間絶縁膜２０９と半導体層２０７の積層膜を帯状に一括加工して、トレンチ２１０ａを形成する。これによって、６層の半導体層２０７の側面が露出する。続いて、半導体層２０７を所定の導電型にするための不純物元素を含むガス雰囲気下で熱処理を行って、半導体層２０７に不純物を導入する。ここでは、８５０℃の温度で２０ＴｏｒｒのＰＨ3雰囲気中で熱処理を５分間行うことによって、１×１０20ｃｍ-3以上のＰをドーピングする。その後、コンタクト層２１０を半導体基板２０１上の全面に、トレンチ２１０ａを埋め込むように形成する。コンタクト層２１０として、たとえばｎ型多結晶シリコン膜を用いることができる。そして、ＲＩＥ法によって全面エッチバックし、平坦化膜２０８の上面に形成されたコンタクト層２１０を除去する。これによって、トレンチ２１０ａ内にビット線コンタクトが形成される。
【００６１】
その後、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１の層間絶縁膜２０９／半導体層２０７の積層膜を第１の方向に延在する帯状の構造物（フィン構造）に一括加工する。これによって、複数のフィン構造が第２の方向に所定の間隔をおいて並行して形成され、半導体層２０７の側面が露出した状態となる。なお、この半導体層２０７は、活性領域となる。また、このフィン構造の幅は、たとえば３０ｎｍに設定することができ、このフィン構造のハーフピッチは、たとえば４３ｎｍに設定することができる。
【００６２】
ついで、図３−４に示されるように、フィン構造間にＣＶＤ法などの成膜法によって埋め込み絶縁膜２１１を形成する。埋め込み絶縁膜２１１としては、ＴＥＯＳ／Ｏ3膜を用いることができる。その後、リソグラフィ技術およびＲＩＥ法を用いて埋め込み絶縁膜２１１を部分的にエッチングする。ここで、後に形成する階層選択トランジスタのうち、メモリセル形成領域Ｒ１２に近いものから順に第１、第２、・・・および第６の階層選択トランジスタというものとすると、エッチングする領域は、階層選択トランジスタ形成領域Ｒ１１のうち、第４〜第６の階層選択トランジスタの形成領域Ｒ４とされる。また、この領域Ｒ４では、最上層〜３層目の半導体層２０７の側面が露出し、４層目〜最下層（６層目）の半導体層２０７が露出しない深さまでエッチングされる。
【００６３】
ついで、図３−５に示されるように、リソグラフィ技術およびＲＩＥ法を用いて埋め込み絶縁膜２１１を部分的にエッチングする処理を、さらに２回繰り返すことによって、埋め込み絶縁膜２１１が５段の階段状となるように加工する。その結果、第１の階層選択トランジスタの形成領域ではすべての半導体層２０７の側面が埋め込み絶縁膜２１１で被覆され、第２の階層選択トランジスタの形成領域では最上層の半導体層２０７の側面が露出し、第３の階層選択トランジスタの形成領域では最上層と上から２層目の半導体層２０７の側面が露出し、・・・、第６の階層選択トランジスタの形成領域では最上層〜５層目の半導体層２０７の側面が露出した状態となる。
【００６４】
ついで、図３−６に示されるように、希弗酸で前処理を行った後、所定の導電型の不純物を含む拡散源膜２１２をフィン構造間に形成し、熱処理を行うことによって、拡散源膜２１２から半導体層２０７へと不純物を拡散させる。拡散源膜２１２として、たとえばＰを６ａｔｏｍｉｃ％ドープしたＰＳＧ（Phosphorous doped Silicate Glass）膜を用いることができる。また、拡散源膜２１２の膜厚としては、たとえば２０ｎｍの厚さに設定することができる。さらに、熱処理としては、１，０００℃の温度でＲＴＡ（Rapid Thermal Annealing）処理を行うことができる。これによって１×１０19ｃｍ-3以上のＰを半導体層２０７にドーピングする。Ｐがドーピングされた半導体層２０７の領域は、この後電荷蓄積層が形成された後に積層された階層を選択する階層選択ゲート電極に電圧を印加した場合でも空乏化が起こらないのでトランジスタとしては常時「オン」の状態になる。
【００６５】
ついで、ウエットエッチングによって、拡散源膜２１２を選択的に除去する。ウエットエッチングの薬液としては、拡散源膜２１２がＰＳＧ膜の場合には、たとえば希弗酸（ＤＨＦ）を用いることができる。希弗酸を用いた場合のＰＳＧ膜のウエットエッチングレートは１，０００℃のＲＴＡ処理後でも、埋め込み絶縁膜２１１を構成するＴＥＯＳ／Ｏ3膜の１０倍以上あるため、選択的な除去が可能となる。
【００６６】
その後、図３−７に示されるように、ＲＩＥ法によって埋め込み絶縁膜２１１を、積層されたメモリ層の１階層分エッチバックする。これによって、第１の階層選択トランジスタの形成領域では、最上層の半導体層２０７の側面が露出し、第２の階層選択トランジスタの形成領域では、２層目の半導体層２０７の側面が露出し、・・・、第６の階層選択トランジスタの形成領域では、６層目の半導体層２０７の側面が露出する。さらに、コンタクト層２１０の上面もエッチバックを行う。
【００６７】
ついで、リソグラフィ技術およびＲＩＥ法によってメモリセル形成領域Ｒ１２に形成されている埋め込み絶縁膜２１１をエッチバックする。これによって、メモリセル形成領域Ｒ１２で半導体層２０７の側面が露出する。そして、ウエットエッチングによって、最上層の層間絶縁膜２０９よりも上のストッパ膜２０４および平坦化膜２０８を除去する。ストッパ膜２０４をシリコン窒化膜で構成し、平坦化膜２０８をシリコン酸化膜で構成する場合には、ウエットエッチングの薬液として熱燐酸を用いることができる。
【００６８】
ついで、図３−８に示されるように、希弗酸で前処理を行った後、ＣＶＤ法などの成膜法によって、半導体層２０７の側面が覆われるようにして、フィン構造およびゲート電極膜２０３上に電荷蓄積層２１３を形成する。電荷蓄積層２１３としては、たとえばアルミナ膜／シリコン窒化膜／シリコン酸化膜からなるＡＮＯ膜を用いることができ、このときの膜厚は、下から順に１３ｎｍ，２ｎｍ，３ｎｍで合計１８ｎｍに設定することができる。
【００６９】
ついで、ＣＶＤ法などの成膜法によって、半導体基板２０１上の全面に、メモリセルトランジスタの制御ゲート電極２２３の一部となり、階層選択トランジスタの階層選択ゲート電極２１７〜２２２の一部となるゲート電極膜２１４を形成する。ゲート電極膜２１４としては、たとえばｐ型多結晶シリコン膜を用いることができる。また、ゲート電極膜２１４の膜厚としては、たとえば４０ｎｍ程度に設定することができる。
【００７０】
ついで、リソグラフィ技術およびＲＩＥ法によって、周辺回路部Ｒ２のゲート電極形成部分のゲート電極膜２１４と電荷蓄積層２１３の一部を除去し、ゲート電極膜２０３に連通する開口２３０ａを形成する。続いて、メモリセルトランジスタの制御ゲート電極２２３の一部となり、階層選択トランジスタの階層選択ゲート電極２１７〜２２２の一部となり、さらに周辺回路部Ｒ２のゲート電極の一部となるゲート電極膜２１５を、ＣＶＤ法などの成膜法によって、半導体基板２０１上の全面に形成する。ゲート電極膜２１５としては、たとえば、ｎ型多結晶シリコン膜を用いることができる。また、ゲート電極膜２１５の膜厚としては、たとえば１５０ｎｍ程度に設定することができる。以上で周辺回路のゲート電極膜２０３とゲート電極膜２１５とが電気的に接続される。
【００７１】
その後、ゲート電極膜２１５上にメモリセル部Ｒ１に形成されるトランジスタのゲート電極加工用のマスク膜２１６をＣＶＤ法などの成膜法によって形成する。このマスク膜２１６としては、たとえばシリコン窒化膜を用いることができる。また、マスク膜２１６の膜厚としては、たとえば１００ｎｍに設定することができる。
【００７２】
その後、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１における制御ゲート電極２２３および階層選択ゲート電極２１７〜２２２の平面形状に対応するようにマスク膜２１６をパターニングする。そして、マスク膜２１６を介してゲート電極膜２１５，２１４および電荷蓄積層２１３を一括してＲＩＥ法によってエッチングする。これによって、第１の方向に延在するフィン構造と交差するように（第２の方向に延在するように）電荷蓄積層２１３を介して配置された制御ゲート電極２２３と階層選択ゲート電極２１７〜２２２がメモリセル部Ｒ１に形成される。このとき、図示していないが、周辺回路部Ｒ２でもゲート電極が加工される。なお、メモリセル部Ｒ１の制御ゲート電極２２３のハーフピッチは、たとえば２２ｎｍに設定することができる。また、このとき、階層選択ゲート電極２１７〜２２０は、部分的に埋め込み絶縁膜２１１が成膜されているので、ゲート電極が成膜される深さが場所によって異なる。そのため、階層選択ゲート電極２１７〜２２２の長さがメモリセル形成領域Ｒ１２に近い側から、フィン構造の端部に向かって階段状に長くなる。以上によって、図３−８に示される構造が得られる。
【００７３】
その後、図示しないが、水素／酸素混合ガスから生成されるラジカルを用いる高温短時間酸化処理で、制御ゲート電極２２３および階層選択ゲート電極２１７〜２２２の側壁を酸化し、制御ゲート電極２２３および階層選択ゲート電極２１７〜２２２の加工不足による隣接ゲート電極間に残存した多結晶シリコン膜を焼き切る。これによって、これらの短絡を防止するとともに、加工ダメージを除去する。ついで、ＡＬＤ法などの成膜法によって、周辺回路部Ｒ２のサイドウォールスペーサ膜を形成するとともに、メモリセル部Ｒ１の制御ゲート電極２２３と階層選択ゲート電極２１７〜２２２の間が埋め込まれるように埋め込み絶縁膜を形成する。この埋め込み絶縁膜としては、たとえばＢＰＳＧ膜などを用いることができる。さらに、リソグラフィ技術、イオン注入技術および活性化アニール技術によって、周辺回路部の拡散層を形成する。そして、層間絶縁膜を形成し、拡散層／ゲート電極へのコンタクトを形成し、さらに多層配線層を形成することによってフラッシュメモリの回路を形成する。以上によって、第２の実施の形態による不揮発性半導体記憶装置が完成する。
【００７４】
なお、図３−８に示されるように、第１〜第６の階層選択トランジスタの階層選択ゲート電極２１７〜２２２の長さが階段状に形成されており、また階層選択ゲート電極２１７〜２２２で覆われている半導体層２０７のうち最下層の半導体層２０７には不純物がドーピングされておらず、これらの最下層の半導体層２０７よりも上の半導体層２０７には高濃度の不純物がドーピングされている。そのため、階層選択ゲート電極２１７〜２２２に電圧を印加しても、高濃度の不純物がドーピングされた半導体層２０７の階層選択ゲート電極２１７〜２２２で被覆される領域において、空乏層が延びて導通が遮断されることはない。つまり、各階層選択ゲート電極２１７〜２２２は階層選択ゲート電極２１７〜２２２で覆われている複数層の半導体層２０７のうち、最下層の半導体層２０７のみ、空乏層を延ばすことによって導通を遮断することができるので、積層された各半導体層２０７を独立に遮断することができる。すなわち、第１〜第６の階層選択ゲート電極２１７〜２２２は順に最上層（上から１層目）、２層目、３層目、４層目、５層目、６層目（最下層）の半導体層２０７を選択するゲートとして機能する。
【００７５】
第２の実施の形態によれば、半導体層２０７と、制御ゲート電極２２３および階層選択ゲート電極２１７〜２２２は通常の積層しないメモリと同じ一回ずつのリソグラフィ工程で加工を行うことができる。また、第１の実施の形態と同様に、積層された半導体層２０７の形成工程以外はほぼ従来のＮＡＮＤ型フラッシュメモリの製造工程と同一の処理工程となるので、従来のＮＡＮＤ型フラッシュメモリの製造ラインに、半導体層２０７を積層する工程向けの製造設備を追加する最小限の変更のみで、上記した不揮発性半導体記憶装置を製造することができるという効果を有する。これは微細化によってビットコストを低減する観点からは極めて有効である。
【００７６】
また、半導体層２０７への不純物の導入を、フィン状の積層構造間に不純物を含む拡散源膜２１２を埋め込み、熱処理によって拡散させるようにしたので、ＧＰＤで不純物の拡散を行う場合に比して、半導体層２０７の表面状態の影響を受け難くなるとともに、低濃度の不純物の拡散が容易になるという効果を有する。さらに、不純物を含む拡散源膜２１２に関して、半導体層２０７に不純物を拡散させた後に除去するのではなく、後工程で電荷蓄積層２１３を介して半導体層２０７の側面に対向形成するゲート電極膜２１４の部分を埋め込むための溝を加工するようにすれば、溝の周囲ではそのまま隣接する半導体層２０７間の絶縁層として使用することもできるという効果を有する。
【００７７】
なお、上述した説明では、単結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行う場合を示したが、これに代えて多結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行うようにしてもよい。
【００７８】
（第３の実施の形態）
第１と第２の実施の形態は、半導体基板上の異なる領域に周辺回路部とメモリセル部とを設ける場合を示したが、第３の実施の形態では、半導体基板上に周辺回路部を多層配線構造で形成し、周辺回路部上にメモリセル部を設ける構造について説明する。また、この第３の実施の形態では、フィン構造を構成する半導体層と層間絶縁膜とを気相成長法で交互に積層して形成し、階層選択ゲート電極の空乏化が不要な部位に固相拡散法によって一括して不純物拡散を行う場合の製造方法について説明する。
【００７９】
図４−１〜図４−６は、第３の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、ビット線方向の断面を示し、（ｂ）は、（ａ）のＤ−Ｄ断面図を示しており、階層選択トランジスタのワード線方向の断面図である。また、（ａ）は（ｂ）のフィン構造間の切断面またはそれに対応する位置での切断面である。なお、この製造方法では、ビット線のハーフピッチが３２ｎｍであり、ワード線のハーフピッチが３２ｎｍであるデザインのメモリセルを８層積層することによって、平面セル構造での１１ｎｍ世代に相当するセル面積５１２ｎｍ2を実現するフラッシュメモリを例に挙げる。
【００８０】
まず、図４−１に示される構造を形成する。すなわち、半導体基板３０１上に周辺回路部Ｒ２のＳＴＩ３０２と、電界効果型トランジスタ３０３と、を形成した後、層間絶縁膜３０４を形成する。ついで、層間絶縁膜３０４上に、配線３０５を形成し、電界効果型トランジスタ３０３と電気的に接続する。さらに、層間絶縁膜３０６を形成した後、層間絶縁膜３０６上に配線３０５と電気的に接続する配線３０７を形成する。その後、層間絶縁膜３０８を形成し、ＣＭＰ法などの方法で上面の平坦化を行う。なお、電界効果型トランジスタ３０３と配線３０５との間はコンタクトを介して接続され、配線３０５，３０７間はビアを介して接続される。そして、配線３０７の形成位置上に、層間絶縁膜３０８を貫通し、配線３０７に至るビアホールを形成し、後に形成するメモリセルと接続するコンタクトプラグ３０９をビアホール内に埋め込む。この半導体基板３０１上に形成された電界効果型トランジスタ３０３を含む多層配線構造が、周辺回路部Ｒ２となる。
【００８１】
ついで、周辺回路部Ｒ２上に、メモリセル部Ｒ１を形成していくが、最初に、ＬＰＣＶＤ法によって層間絶縁膜３１０と半導体層３１１とを交互に複数層積層し、最上層は層間絶縁膜３１０で終わるようにする。層間絶縁膜３１０として、ＴＥＯＳ膜などを用いることができ、半導体層３１１として、たとえばＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＣ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅ，ＧａＩｎＡｓＰなどの中から、選択される材料を用いることができるが、ここではｐ型多結晶シリコン膜を用いるものとする。また、層間絶縁膜３１０と半導体層３１１の膜厚は、それぞれたとえば２０ｎｍ、２０ｎｍの厚さで交互に８層形成し、最後に層間絶縁膜３１０を５０ｎｍの厚さで形成するものとする。
【００８２】
その後、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１の層間絶縁膜３１０／半導体層３１１の積層膜に、コンタクトプラグ３０９に連通する溝３１２ａを形成する。ここでは、下層の周辺回路部Ｒ２のコンタクトプラグ３０９の形成位置に対応する位置の層間絶縁膜３１０／半導体層３１１の積層膜を一括加工して溝３１２ａを形成する。その後、溝３１２ａを埋め込むように、コンタクト層３１２を形成する。コンタクト層３１２として、たとえばｎ型多結晶シリコン膜を用いることができる。そして、ＲＩＥ法によって全面エッチバックし、層間絶縁膜３１０をストッパとして、最上層の層間絶縁膜３１０上に形成されたコンタクト層３１２を除去する。以上の処理によって、図４−１に示される構造が得られる。
【００８３】
ついで、図４−２に示されるように、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１の層間絶縁膜３１０／半導体層３１１の積層膜を第１の方向に延在する帯状の構造物（フィン構造）に一括加工する。これによって、複数のフィン構造が第２の方向に所定の間隔をおいて並行して形成され、半導体層３１１の側面が露出した状態となる。なお、この半導体層３１１は、活性領域となる。また、このフィン構造の幅は、たとえば２０ｎｍに設定することができ、このフィン構造のハーフピッチは、たとえば３２ｎｍに設定することができる。
【００８４】
その後、図４−３に示されるように、フィン構造間にＣＶＤ法などの成膜法によって埋め込み絶縁膜３１３を形成する。埋め込み絶縁膜３１３としては、ＴＥＯＳ／Ｏ3膜を用いることができる。その後、リソグラフィ技術およびＲＩＥ法を用いて、メモリセル部Ｒ１のうち階層選択トランジスタ形成領域Ｒ１１の部分に埋め込まれた埋め込み絶縁膜３１３をエッチバックする。ついで、半導体基板３０１上の全面に、階層選択トランジスタ形成領域Ｒ１１の半導体層３１１に所定の導電型の不純物を拡散させるための拡散源膜３１４を形成する。その後、リソグラフィ技術およびＲＩＥ法を用いて拡散源膜３１４を部分的にエッチングする。ここで、後に形成する階層選択トランジスタのうち、メモリセル形成領域Ｒ１２に近いものから順に第１、第２、・・・および第８の階層選択トランジスタというものとすると、エッチングする領域は、階層選択トランジスタ形成領域Ｒ１１のうち、第１〜第４の階層選択トランジスタの形成領域Ｒ５とされる。また、この領域Ｒ５では、最上層〜４層目の半導体層３１１の側面が露出し、５層目〜最下層（８層目）の半導体層３１１が露出しない深さまでエッチングされる。なお、拡散源膜３１４として、たとえば、Ｐ濃度が６ａｔｏｍｉｃ％のＰＳＧ膜を用いることができる。また、拡散源膜３１４の膜厚として、たとえば３０ｎｍ程度に設定することができる。
【００８５】
ついで、図４−４に示されるように、リソグラフィ技術およびＲＩＥ法を用いて、拡散源膜３１４を部分的にエッチングする処理を、さらに２回繰り返すことによって、拡散源膜３１４が７段の階段状となるように加工する。その結果、第１の階層選択トランジスタの形成領域では最上層〜上から７層目の半導体層３１１の側面が露出し、第２の階層選択トランジスタの形成領域では最上層〜６層目の半導体層３１１の側面が露出し、・・・、第７の階層選択トランジスタの形成領域では最上層の半導体層３１１の側面が露出し、第８の階層選択トランジスタの形成領域ではすべての半導体層３１１の側面が拡散源膜３１４によって覆われた状態となる。
【００８６】
ついで、図４−５に示されるように、ＲＩＥ法によって拡散源膜３１４を、積層されたメモリ層の１階層分エッチバックする。これによって、第１の階層選択トランジスタの形成領域では最上層〜８層目の半導体層３１１の側面が露出し、第２の階層選択トランジスタの形成領域では最上層〜７層目の半導体層３１１の側面が露出し、・・・、第７の階層選択トランジスタの形成領域では最上層〜２層目の半導体層３１１の側面が露出し、第８の階層選択トランジスタの形成領域では最上層の半導体層３１１の側面が露出した状態となる。
【００８７】
その後、半導体基板３０１上の全面に埋め込み絶縁膜３１５を形成する。埋め込み絶縁膜３１５として、たとえばＴＥＯＳ／Ｏ3膜を用いることができる。また、埋め込み絶縁膜３１５の膜厚は、３０ｎｍ程度に設定することができる。そして、第１の拡散源膜３１４を階段状にエッチングした方法と同様の方法で、埋め込み絶縁膜３１５も階段状にエッチングする。
【００８８】
ウエットエッチングによって、半導体層３１１の側壁に残存した埋め込み絶縁膜３１５を除去した後、埋め込み絶縁膜３１５が除去されたフィン構造間を埋め込むように、さらに拡散源膜３１６を形成する。拡散源膜３１６として、Ｐ濃度が６ａｔｏｍｉｃ％のＰＳＧ膜を用いることができる。また、拡散源膜３１６の膜厚は、３０ｎｍ程度に設定することができる。その後、たとえばＣＭＰ法などによって、拡散源膜３１６の上面を平坦化する。
【００８９】
その後、熱処理を行うことによって、拡散源膜３１４，３１６から半導体層３１１へと不純物を拡散させる。この熱処理としては、１，０００℃の温度で１０秒間のＲＴＡ処理を行うことができる。これによって、拡散源膜３１４，３１６と接した半導体層３１１に５×１０19ｃｍ-3以上のＰが拡散される。
【００９０】
ついで、図４−６に示されるように、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１に埋め込まれた拡散源膜３１６、埋め込み絶縁膜３１５、拡散源膜３１４および埋め込み絶縁膜３１３をエッチバックする。さらに、ウエットエッチングで半導体層３１１の側壁上から拡散源膜３１６、埋め込み絶縁膜３１５、拡散源膜３１４および埋め込み絶縁膜３１３を完全に除去する。
【００９１】
その後、ＣＶＤ法などの成膜法によって、半導体層３１１の側面が覆われるようにして、フィン構造上に電荷蓄積層３１７を形成する。電荷蓄積層３１７としては、たとえばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなるＯＮＯ膜を用いることができ、このときの膜厚は、下から順に３ｎｍ／２ｎｍ／７ｎｍで合計１２ｎｍに設定することができる。
【００９２】
ついで、ＣＶＤ法などの成膜法によって、半導体基板３０１上の全面に、メモリセルトランジスタの制御ゲート電極３２８の一部となり、階層選択トランジスタの階層選択ゲート電極３２０〜３２７の一部となるゲート電極膜３１８を形成する。ゲート電極膜３１８としては、たとえばｐ型多結晶シリコン膜を用いることができる。また、ゲート電極膜３１８の膜厚としては、たとえば１００ｎｍ程度に設定することができる。
【００９３】
その後、ゲート電極膜３１８上にメモリセル部Ｒ１に形成されるトランジスタのゲート電極加工用のマスク膜３１９をＣＶＤ法などの成膜法によって形成する。このマスク膜３１９としては、たとえばシリコン窒化膜を用いることができる。また、マスク膜３１９の膜厚としては、たとえば１００ｎｍに設定することができる。
【００９４】
その後、リソグラフィ技術およびＲＩＥ法によって、メモリセル部Ｒ１における制御ゲート電極３２８および階層選択ゲート電極３２０〜３２７の平面形状に対応するようにマスク膜３１９をパターニングする。そして、マスク膜３１９を介してゲート電極膜３１８および電荷蓄積層３１７を一括してＲＩＥ法によってエッチングする。これによって、第１の方向に延在するフィン構造と交差するように（第２の方向に延在するように）電荷蓄積層３１７を介して配置された制御ゲート電極３２８と階層選択ゲート電極３２０〜３２７がメモリセル部Ｒ１に形成される。なお、メモリセル部Ｒ１の制御ゲート電極３２８のハーフピッチは、たとえば３２ｎｍに設定することができる。また、このとき、階層選択ゲート電極３２０〜３２７となるゲート電極は、第１と第２の実施の形態とは異なり、すべて同一形状（同じ長さ）に形成される。以上によって、図４−６に示される構造が得られる。
【００９５】
その後、図示しないが、水素／酸素混合ガスから生成されるラジカルを用いる高温短時間酸化処理で、制御ゲート電極３２８および階層選択ゲート電極３２０〜３２７の側壁を酸化し、制御ゲート電極３２８および階層選択ゲート電極３２０〜３２７の加工不足による隣接ゲート電極間に残存した多結晶シリコン膜を焼き切る。これによって、これらの短絡を防止するとともに、加工ダメージを除去する。そして、層間絶縁膜を形成し、多層配線工程によってメモリセル部Ｒ１の形成以前に形成した周辺回路部Ｒ２と、メモリセルのワード線およびビット線と、を接続する。以上によって、第３の実施の形態による不揮発性半導体記憶装置が完成する。
【００９６】
なお、図４−６に示されるように、第３の実施の形態では、第１〜第８の階層選択トランジスタの階層選択ゲート電極３２０〜３２７が全て同一形状に形成されるが、既に説明したように階層選択ゲート電極３２０〜３２７で覆われている半導体層３１１のうち７層の半導体層３１１は拡散源膜３１４，３１６からの固相拡散によって高濃度のＰがドーピングされた拡散部となっているので、階層選択ゲート電極３２０〜３２７に電圧を印加しても、これらの半導体層３１１では空乏層が延びて導通が遮断されることはない。これに対して、残りの１層の半導体層３１１では、Ｐがドーピングされていない非拡散部となっているので、階層選択ゲート電極３２０〜３２７に電圧を印加した場合には、この半導体層３１１で空乏層が延びて導通を遮断する。すなわち、各階層選択ゲート電極３２０〜３２７は、階層選択ゲート電極３２０〜３２７で覆われている複数層の半導体層３１１のうち、１層の半導体層３１１のみで電圧印加時に空乏層を延ばして導通を遮断することができるため、各積層された半導体層３１１を独立に遮断する機能を有する。具体的には、第１〜第８の階層選択ゲート電極３２０〜３２７は、順に最下層（上から８層目）、７層目、６層目、５層目、４層目、３層目、２層目、最上層（１層目）の半導体層３１１を選択するゲートとして機能する。
【００９７】
第３の実施の形態によれば、周辺回路部Ｒ２上にメモリセル部Ｒ１を形成したので、第１と第２の実施の形態に比してさらに不揮発性半導体記憶装置の面積を減少させることができるという効果を、第１と第２の実施の形態の効果に加えて得ることができる。また、フィン状の積層構造の半導体層３１１に不純物を導入する際に、フィン状の積層構造間に埋め込まれる絶縁膜を階段状に加工する場合には、半導体層３１１の積層数２n層に対してｎ回のリソグラフィ技術とＲＩＥ法を用いた加工工程で加工を行なうことができるという効果も有する。
【００９８】
なお、上述した第１と第２の実施の形態において、メモリセル部Ｒ１の電荷蓄積層１１２，２１３上に形成される制御ゲート電極と階層選択ゲート電極および周辺回路部Ｒ２のゲート電極の上層にシリサイド膜を形成してもよい。この場合、周辺回路部Ｒ２の電極をシリサイド化して形成するためには、第１のゲート電極膜１１３，２１４と第２のゲート電極膜１１４，２１５からなる電極膜としては、シリコン系の電極が好ましい。また、周辺回路部Ｒ２のゲート電極を、多結晶シリコン膜上に、たとえばＷ／ＴｉＮ／Ｔｉ，ＴｉＮ／Ｔｉ，ＷＳｉ，Ｗ／ＴａＮなどの金属膜を成膜して形成することもできる。
【００９９】
また、第１〜第３の実施の形態で示した不揮発性半導体記憶装置の構造は、一例であり、２層以上であればメモリ層（半導体層）は任意の層数でよい。このようにすることで、不揮発性半導体記憶装置の集積度の向上を図ることができる。
【０１００】
さらに、第１〜第３の実施の形態では、階層選択トランジスタにおいてもメモリセルトランジスタの電荷蓄積層１１２，２１３，３１７をゲート誘電体膜として使用し、階層選択トランジスタとメモリセルトランジスタを同時に形成する場合を示したが、階層選択トランジスタでは電荷蓄積層とは異なるゲート誘電体膜を形成するようにしてもよい。
【符号の説明】
【０１０１】
１０１，２０１，３０１…半導体基板、１０２，２０２…ゲート絶縁膜、１０３，１１３，１１４，２０３，２１４，２１５，３１８…ゲート電極膜、１０４，２０４…ストッパ膜、１０５…ＨＴＯ膜、１０６，１０７，２０６，２０７，３１１…半導体層、１０８，２０８…平坦化膜、１０９，２０９，３０４，３０６，３０８，３１０…層間絶縁膜、１１０，２１０，３１２…コンタクト層、１１１，２０５，２１１，３１３，３１５…埋め込み絶縁膜、１１２，２１３，３１７…電荷蓄積層、１１５，２１６，３１９…マスク膜、１１６，１１７，２１７〜２２２，３２０〜３２７…階層選択ゲート電極、１１８，２２３，３２８…制御ゲート電極、２１２，３１４，３１６…拡散源膜、３０９…コンタクトプラグ、Ｒ１…メモリセル部、Ｒ１１…階層選択トランジスタ形成領域、Ｒ１２…メモリセル形成領域、Ｒ２…周辺回路部。
【特許請求の範囲】
【請求項１】
層間絶縁膜と半導体層とが交互に積層された積層構造が基板上にフィン状に配置され、前記フィン状の積層構造と交差するとともに積層された前記半導体層の側面を覆うように電荷蓄積層を介して制御ゲート電極が配置されるメモリセルトランジスタ部と、
前記フィン状の積層構造の前記メモリセル部の形成位置に隣接して、前記フィン状の積層構造と交差するようにゲート誘電体膜を介して階層選択ゲート電極が前記半導体層の積層数だけ配置される階層選択トランジスタ部と、
を備え、
前記階層選択ゲート電極は、前記フィン状の積層構造の側面で対向する前記半導体層の数が一層ずつ減少するように階段状に、前記半導体層の側面を前記ゲート誘電体膜を介して前記フィン状の積層構造の上部から覆うように設けられ、
各階層選択ゲート電極によって側面が覆われる前記半導体層のうち、最下層の前記半導体層には所定の導電型の不純物が拡散されておらず、前記最下層の半導体層よりも上層の前記半導体層には所定の導電型の不純物が拡散されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
層間絶縁膜と半導体層とが交互に積層された積層構造が基板上にフィン状に配置され、前記フィン状の積層構造と交差するとともに積層された前記半導体層の側面を覆うように電荷蓄積層を介して制御ゲート電極が配置されるメモリセルトランジスタ部と、
前記フィン状の積層構造の前記メモリセル部の形成位置に隣接して、前記フィン状の積層構造と交差するとともに積層された前記半導体層の側面を覆うようにゲート誘電体膜を介して階層選択ゲート電極が前記半導体層の積層数だけ配置される階層選択トランジスタ部と、
を備え、
前記階層選択ゲート電極によって覆われる前記半導体層は、各半導体層の前記階層選択ゲート電極と対向する領域に、所定の導電型の不純物が拡散されていない非拡散部と、所定の導電型の不純物が導入されている拡散部と、を有し、
前記非拡散部は、各階層選択ゲート電極で互いに異なる半導体層の前記階層選択ゲート領域と対向する領域が前記非拡散部となるように形成されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
基板上に層間絶縁膜と半導体層とを交互に、前記半導体層が複数層となるように積層構造を形成する第１の工程と、
前記積層構造をフィン状に加工する第２の工程と、
前記基板の階層選択トランジスタ形成領域上の前記フィン状の積層構造間に、階層選択トランジスタの各形成位置で、前記半導体層が一層ずつ順に露出するように階段状のマスク膜を形成する第３の工程と、
前記フィン状の積層構造の前記マスク膜から露出した前記半導体層に不純物を拡散させる第４の工程と、
前記第４の工程の後、前記マスク膜を前記半導体層の一層分だけエッチングする第５の工程と、
前記第５の工程の後、前記フィン状の積層構造上に、露出した前記半導体層の側面を覆うようにゲート誘電体膜を形成する第６の工程と、
前記ゲート誘電体膜上にゲート電極膜を形成する第７の工程と、
前記ゲート電極を前記フィン状の積層構造と交差するようにパターニングする第８の工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第４の工程では、前記不純物を元素として含むガス中で熱処理することによって、前記半導体層に前記不純物を拡散させることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第４の工程では、前記不純物を含む拡散源膜を前記フィン状の積層構造間の前記マスク膜上に埋め込んで熱処理を行って前記拡散源膜と接している前記半導体層に前記不純物を拡散させ、
前記第５の工程では、前記拡散源膜を除去した後に、前記マスク膜をエッチングすることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項１】
層間絶縁膜と半導体層とが交互に積層された積層構造が基板上にフィン状に配置され、前記フィン状の積層構造と交差するとともに積層された前記半導体層の側面を覆うように電荷蓄積層を介して制御ゲート電極が配置されるメモリセルトランジスタ部と、
前記フィン状の積層構造の前記メモリセル部の形成位置に隣接して、前記フィン状の積層構造と交差するようにゲート誘電体膜を介して階層選択ゲート電極が前記半導体層の積層数だけ配置される階層選択トランジスタ部と、
を備え、
前記階層選択ゲート電極は、前記フィン状の積層構造の側面で対向する前記半導体層の数が一層ずつ減少するように階段状に、前記半導体層の側面を前記ゲート誘電体膜を介して前記フィン状の積層構造の上部から覆うように設けられ、
各階層選択ゲート電極によって側面が覆われる前記半導体層のうち、最下層の前記半導体層には所定の導電型の不純物が拡散されておらず、前記最下層の半導体層よりも上層の前記半導体層には所定の導電型の不純物が拡散されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
層間絶縁膜と半導体層とが交互に積層された積層構造が基板上にフィン状に配置され、前記フィン状の積層構造と交差するとともに積層された前記半導体層の側面を覆うように電荷蓄積層を介して制御ゲート電極が配置されるメモリセルトランジスタ部と、
前記フィン状の積層構造の前記メモリセル部の形成位置に隣接して、前記フィン状の積層構造と交差するとともに積層された前記半導体層の側面を覆うようにゲート誘電体膜を介して階層選択ゲート電極が前記半導体層の積層数だけ配置される階層選択トランジスタ部と、
を備え、
前記階層選択ゲート電極によって覆われる前記半導体層は、各半導体層の前記階層選択ゲート電極と対向する領域に、所定の導電型の不純物が拡散されていない非拡散部と、所定の導電型の不純物が導入されている拡散部と、を有し、
前記非拡散部は、各階層選択ゲート電極で互いに異なる半導体層の前記階層選択ゲート領域と対向する領域が前記非拡散部となるように形成されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
基板上に層間絶縁膜と半導体層とを交互に、前記半導体層が複数層となるように積層構造を形成する第１の工程と、
前記積層構造をフィン状に加工する第２の工程と、
前記基板の階層選択トランジスタ形成領域上の前記フィン状の積層構造間に、階層選択トランジスタの各形成位置で、前記半導体層が一層ずつ順に露出するように階段状のマスク膜を形成する第３の工程と、
前記フィン状の積層構造の前記マスク膜から露出した前記半導体層に不純物を拡散させる第４の工程と、
前記第４の工程の後、前記マスク膜を前記半導体層の一層分だけエッチングする第５の工程と、
前記第５の工程の後、前記フィン状の積層構造上に、露出した前記半導体層の側面を覆うようにゲート誘電体膜を形成する第６の工程と、
前記ゲート誘電体膜上にゲート電極膜を形成する第７の工程と、
前記ゲート電極を前記フィン状の積層構造と交差するようにパターニングする第８の工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第４の工程では、前記不純物を元素として含むガス中で熱処理することによって、前記半導体層に前記不純物を拡散させることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第４の工程では、前記不純物を含む拡散源膜を前記フィン状の積層構造間の前記マスク膜上に埋め込んで熱処理を行って前記拡散源膜と接している前記半導体層に前記不純物を拡散させ、
前記第５の工程では、前記拡散源膜を除去した後に、前記マスク膜をエッチングすることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【図１】
【図２−１】
【図２−２】
【図２−３】
【図２−４】
【図２−５】
【図２−６】
【図３−１】
【図３−２】
【図３−３】
【図３−４】
【図３−５】
【図３−６】
【図３−７】
【図３−８】
【図４−１】
【図４−２】
【図４−３】
【図４−４】
【図４−５】
【図４−６】
【図２−１】
【図２−２】
【図２−３】
【図２−４】
【図２−５】
【図２−６】
【図３−１】
【図３−２】
【図３−３】
【図３−４】
【図３−５】
【図３−６】
【図３−７】
【図３−８】
【図４−１】
【図４−２】
【図４−３】
【図４−４】
【図４−５】
【図４−６】
【公開番号】特開２０１１−１１４２３５（Ｐ２０１１−１１４２３５Ａ）
【公開日】平成２３年６月９日（２０１１．６．９）
【国際特許分類】
【出願番号】特願２００９−２７０５８８（Ｐ２００９−２７０５８８）
【出願日】平成２１年１１月２７日（２００９．１１．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年６月９日（２０１１．６．９）
【国際特許分類】
【出願日】平成２１年１１月２７日（２００９．１１．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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