【課題】メモリセルの電荷蓄積層内での電荷の横方向の移動を抑制する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１乃至第ｎの半導体層（ｎは２以上の自然数）１２−１〜１２−３と、第１乃至第ｎの半導体層１２−１〜１２−３をチャネルとする第１乃至第ｎのメモリストリングＳ１〜Ｓ３とを備える。第ｉのメモリストリング（ｉは１〜ｎのうちの１つ）Ｓｉは、第ｉの半導体層１２−ｉの第３の方向にある表面上に、複数のメモリセルＭＣに対応する、複数の電荷蓄積層１６及び複数のコントロールゲート１８を備える。また、第ｉのメモリストリング内において、少なくとも第２の方向に隣接する２つのメモリセルＭＣの電荷蓄積層１６が互いに結合される。そして、複数のコントロールゲート１８間に、複数の電荷蓄積層１６のバンドオフセットを上昇させる金属元素１９が添加される。 （もっと読む）

【課題】狭スペースへのシリコン膜の埋め込み性の向上を図る。
【解決手段】実施形態によれば、シリコン膜の形成方法は、凹部２０の開口側からボトム側に向けてくぼんだくぼみ４０を有するアンドープの第１のシリコン膜３２を凹部２０に形成する工程を含む。また、前記シリコン膜の形成方法は、凹部２０内の第１のシリコン膜３２の一部を塩素を含むガスを用いてエッチングし、第１のシリコン膜３２に凹部２０のボトム側よりも開口側で幅が広い隙間４１を形成する工程を含む。また、前記シリコン膜の形成方法は、隙間４１に面する第１のシリコン膜３２の内壁に不純物を添加する工程を含む。また、前記シリコン膜の形成方法は、不純物の添加後、隙間４１を埋める第２のシリコン膜３３を形成する工程を含む。 （もっと読む）

【課題】 本発明は、ドープされた金属酸化物誘電体材料を有する電子部品及びドープされた金属酸化物誘電体材料を有する電子部品の作製プロセスを提供する。
【解決手段】 ドープされた金属酸化物誘電体材料及びこの材料で作られた電子部品が明らかにされている。金属酸化物はＩＩＩ族又はＶ族金属酸化物（たとえば、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｔａ_２Ｏ_５またはＶ_２Ｏ_５）で、金属ドーパントはＩＶ族元素（Ｚｒ、Ｓｉ、ＴｉおよびＨｆ）である。金属酸化物は約０．１重量パーセントないし約３０重量パーセントのドーパントを含む。本発明のドープされた金属酸化物誘電体は、多くの異なる電子部品及びデバイス中で用いられる。たとえば、ドープされた金属酸化物誘電体は、ＭＯＳデバイスのゲート誘電体として用いられる。ドープされた金属酸化物誘電体はまた、フラッシュメモリデバイスのポリ間誘電体材料としても用いられる。 （もっと読む）

【課題】素子特性の劣化を可及的に防止することのできる半導体装置を提供する。
【解決手段】半導体基板５１と、半導体基板上に設けられたゲート絶縁膜５３と、ゲート絶縁膜上に設けられた第１ゲート電極５４ａと、第１ゲート電極上に設けられ金属および酸素を含む電極間絶縁膜５５と、電極間絶縁膜上に設けられた第２ゲート電極５４ｂと、第１および第２ゲート電極の両側の半導体基板に設けられたソース／ドレイン領域５８ａ、５８ｂと、を備え、電極間絶縁膜５５は、リン、砒素、アンチモン、ビスマスのうちから選択された少なくとも１つの添加元素を含み、その含有量が０．１ａｔ％以上３ａｔ％以下である。 （もっと読む）

【課題】コントロールゲートとフローティングゲートとの間の電極間絶縁膜に発生するリーク電流を低減させ、メモリセルの微細化に伴うリーク耐性の劣化を抑制する半導体不揮発性記憶装置を提供する。
【解決手段】半導体基板１上に複数の不揮発性メモリセルを集積した不揮発性半導体記憶装置であって、メモリセルは、半導体基板１上に形成されたトンネル絶縁膜２ａと、トンネル絶縁膜２ａ上に形成されたフローティングゲート電極３ａと、フローティングゲート電極３ａの上面に形成された第１の電極間絶縁膜４ａと、フローティングゲート電極３ａの側面及び第１の電極間絶縁膜４ａを覆うように形成された第２の電極間絶縁膜５ａと、電極間絶縁膜５ａ上に形成されたコントロール電極６ａとを備えている。 （もっと読む）

【課題】ゲート絶縁膜とゲート電極との間の界面層にカーボン層を導入して、低い閾値電圧を実現している例では、カーボン層中のカーボンはＳｉ半導体基板中に入り、欠陥準位を形成するため、ＥＷＦが不安定であった。本発明は上記問題点を解決するためになされたもので、ｐ−ｍｅｔａｌを用いたＭＩＳ型半導体装置において、ＥＷＦを安定して増加させることが可能な半導体装置を提供する。
【解決手段】半導体基板１０と、半導体基１０上に形成された絶縁膜２０と、絶縁膜２０上に形成され、且つ、ＣＮ基又はＣＯ基を含む界面層３０と、界面層３０上に形成された金属層４０とを備えて半導体装置を構成する。 （もっと読む）

【課題】上部絶縁層と素子分離絶縁層の界面に起因する信頼性劣化が抑制された半導体装置を提供する。
【解決手段】半導体装置は，半導体基板と，前記半導体基板上に配置され，かつトンネル絶縁膜，電荷蓄積層，上部絶縁層，および制御電極が順に積層される積層構造と，前記積層構造の側面に配置される素子分離絶縁層と，前記半導体基板の前記トンネル絶縁膜の両側に形成された不純物ドーピング層と，を具え，前記素子分離絶縁層は，ＳｉＯ_２，ＳｉＮ及びＳｉＯＮの少なくとも一つからなり，前記上部絶縁層は，希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選ばれる少なくとも一つの金属Ｍ，及びＳｉを含む酸化物であり，前記電荷蓄積層，前記上部絶縁層，前記制御電極それぞれのチャネル長方向の長さＬ_{ｃｈａｒｇｅ}，Ｌ_ｔｏｐ，Ｌ_ｇａｔｅが関係「Ｌ_{ｃｈａｒｇｅ}，Ｌ_ｇａｔｅ ＜ Ｌ_ｔｏｐ」を満たす。 （もっと読む）

【課題】高電界領域及び低電界領域のリーク電流を低減する揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０１の表面領域に互いに離間して設けられたソース／ドレイン領域１１１と、ソース／ドレイン領域１１１間のチャネル上に設けられたトンネル絶縁膜１０２と、トンネル絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられ、かつランタンアルミシリコン酸化物若しくは酸窒化物を含む第１の誘電体膜１０５と、第１の誘電体膜１０５上に設けられ、かつハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物若しくは酸窒化物を含む第２の誘電体膜１０６と、第２の誘電体膜１０６上に設けられた制御ゲート電極１０７とを含む。 （もっと読む）

【課題】 メモリセルにおけるショートチャネル効果の抑制と誤書き込みの防止の両方を実現し、不揮発性半導体記憶装置の高性能・低コスト化をはかる。
【解決手段】 半導体基板１０１上に複数の不揮発性メモリセルを配置して構成される不揮発性半導体記憶装置であって、メモリセルは、基板１０１の表面部に離間して設けられたソース・ドレイン領域１２０と、ソース・ドレイン領域１２０の直下の基板１０１内に設けられ、基板１０１よりも誘電率が低い埋め込み絶縁膜１５１と、ソース・ドレイン領域１２０の間に形成されるチャネル領域上に設けられた第１ゲート絶縁膜１０２と、第１ゲート絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられた第２ゲート絶縁膜１０４と、第２ゲート絶縁膜１０４上に設けられた制御ゲート電極１０５とを備えた。 （もっと読む）

【課題】リーク電流を減少させることのできる絶縁膜を提供することを可能にする。
【解決手段】金属と、水素と、窒素とを含む非晶質の酸化物誘電体膜を有し、前記酸化物誘電体膜内の前記窒素の含有量［Ｎ］および前記水素の含有量［Ｈ］は、
｛［Ｎ］−［Ｈ］｝／２≦１．０×１０^２１ｃｍ^−３
を満たす。 （もっと読む）

【課題】電荷蓄積層および制御ゲート電極層間に設けられる絶縁膜を通じて流れるリーク電流を抑制できるようにする。
【解決手段】ゲート間絶縁膜７が、下層絶縁膜７ａ／高誘電体絶縁膜７ｂ／上層絶縁膜７ｃの積層構造によって構成されている。下層絶縁膜７ａがシリコン窒化膜７ａａ／シリコン酸化膜７ａｂ／界面層７ａｃ／シリコン酸化膜７ａｄの積層構造により構成されている。界面層７ａｃが電荷トラップ層として設けられている。特に書込時のリーク電流を抑制でき、特性改善を図ることができる。 （もっと読む）

【課題】回路面積の増加を抑制しつつ昇圧効率を向上出来る半導体装置を提供すること。
【解決手段】素子領域ＡＡと、前記素子領域ＡＡ上に形成された複数のＭＯＳトランジスタＴＲ及び容量素子Ｃと、複数の前記ＭＯＳトランジスタＴＲが直列接続され、且つ前記ＭＯＳトランジスタＴＲに前記容量素子Ｃが接続された電圧発生回路４と、前記ＭＯＳトランジスタＴＲのソース及びドレインの少なくともいずれかの領域３２上に形成されたコンタクトプラグＣＰ４、ＣＰ５と、データを保持するメモリセルＭＴとを具備し、各々の前記素子領域ＡＡにおいて、ゲート３４と前記コンタクトプラグＣＰ４、ＣＰ５との間の距離ａは、前記直列接続において後段に位置する前記ＭＯＳトランジスタＴＲほど大きくされる。 （もっと読む）

【課題】 電極間絶縁膜に起因するリーク電流を十分に抑制することが可能な半導体装置を提供する。
【解決手段】 半導体基板１１上に形成されたトンネル絶縁膜１３と、トンネル絶縁膜上に形成された浮遊ゲート電極１４と、浮遊ゲート電極上に形成された電極間絶縁膜１５と、電極間絶縁膜上に形成された制御ゲート電極１６とを備えた半導体装置であって、電極間絶縁膜は、主絶縁膜と、主絶縁膜内に存在する複数の微粒子とを含む。 （もっと読む）

【課題】 本発明は、トンネル酸化膜の形成時に酸化膜に窒素を蓄積させた後、後続で酸素を注入するための工程を行ってＳｉ−Ｎ結合をＳｉ−Ｏ−Ｎ結合に変更することにより、窒素プロファイル(Ｎ profile)の変化による特性劣化の防止、電気的ストレスの緩和及び酸素密度の増加などを通じてサイクリング(cycling)及び電荷保存(retention)特性などの素子特性を向上させることができる半導体素子の製造方法を提供するものである。
【解決手段】 半導体基板上に第１の絶縁膜を形成する段階と、前記半導体基板と前記第１の絶縁膜の界面に窒素を蓄積させて第２の絶縁膜を形成する段階と、前記第２の絶縁膜に酸素を注入して第３の絶縁膜に変更させる段階とを含む構成としたことを特徴とする。 （もっと読む）

【課題】絶縁膜の改質により電荷捕獲・放出特性を改善し、電界緩和、電荷書込み／消去／保持、電荷の過消去、それぞれに対応することのできる半導体記憶装置及びその製造方法を提供すること。
【解決手段】ソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル領域上に順次形成された第１のゲート絶縁層、第１の電荷蓄積層、第２のゲート絶縁層、及び制御電極とを具備する、電気的に情報を書込み・消去・読み出し・保持することが可能なＭＯＮＯＳ型不揮発性半導体記憶装置において、前記第１の電荷蓄積層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、格子間Ｏ原子とＡｌ原子を置換した４価カチオン原子との複合体からなる欠陥対、又は酸素欠損とＯ原子を置換したＮ原子との複合体からなる欠陥対を有することにより、Ａｌ_２Ｏ_３の価電子帯端から２ｅＶないし６ｅＶの範囲内に電子非占有準位を有することを特徴とするＭＯＮＯＳ型不揮発性半導体記憶装置。 （もっと読む）

【課題】 本発明は、ドープされた金属酸化物誘電体材料を有する電子部品及びドープされた金属酸化物誘電体材料を有する電子部品の作製プロセスを提供する。
【解決手段】 ドープされた金属酸化物誘電体材料及びこの材料で作られた電子部品が明らかにされている。金属酸化物はＩＩＩ族又はＶ族金属酸化物（たとえば、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｔａ_２Ｏ_５またはＶ_２Ｏ_５）で、金属ドーパントはＩＶ族元素（Ｚｒ、Ｓｉ、ＴｉおよびＨｆ）である。金属酸化物は約０．１重量パーセントないし約３０重量パーセントのドーパントを含む。本発明のドープされた金属酸化物誘電体は、多くの異なる電子部品及びデバイス中で用いられる。たとえば、ドープされた金属酸化物誘電体は、ＭＯＳデバイスのゲート誘電体として用いられる。ドープされた金属酸化物誘電体はまた、フラッシュメモリデバイスのポリ間誘電体材料としても用いられる。 （もっと読む）

【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。 （もっと読む）

【課題】電荷供給層と電荷蓄積層との間における絶縁膜を介しての電荷移動効率を向上させる半導体装置及びその製造方法を提供する。
【解決手段】表層部にチャネル形成領域を有する半導体層１０と、半導体層１０の上に設けられ、シリコンとゲルマニウムと酸素とを含む絶縁膜４と、絶縁膜４の上に設けられ、絶縁膜４を介して半導体層１０から供給される電荷を蓄積可能な電荷蓄積層５と、を備えている。 （もっと読む）

【課題】ＳｉＯ_２よりも高い誘電率を有する材料からなる絶縁膜上に設けられた金属電極の仕事関数が所望の値を有する半導体装置を提供することを可能にする。
【解決手段】基板１と、基板に形成されたＮ型半導体層２と、Ｎ型半導体層上に形成されたシリコンおよび酸素ならびに窒素を含むかあるいはシリコンおよび窒素を含む第１ゲート絶縁膜１０と、第１ゲート絶縁膜上に形成される第１ゲート電極１２と、第１ゲート絶縁膜と第１ゲート電極との界面に形成され１３族元素を含む第１界面層１１と、第１ゲート電極の両側のＮ型半導体層に形成されたソース・ドレイン領域５，６とを有し、界面層の前記１３族元素の結合状態は酸化、窒化または酸窒化結合状態の総数よりも金属結合状態の総数が多いＰチャネルＭＩＳトランジスタ１９と、を備えている。 （もっと読む）

チャネル領域(32)の上に横たわるマルチゲート構造体を含み、層(42)によって互いに間隔が隔てられた第2のゲート電極(24)と第1のゲート電極(52)とを更に備えた電子デバイス(10)と、該電子デバイスを形成するためのプロセスを開示する。マルチゲート構造体(52,24)は、第1及び第2の部分を備えた側壁スペーサ構造(62)を有する。第1及び第2のゲート電極は異なる伝導型を有する。電子デバイスはまた、チャネル領域の上に横たわる第1の伝導型の第1のゲート電極と、第1のゲート電極とチャネル領域(32)との間に横たわる第2の伝導型の第2のゲート電極と、第1のゲート電極と基板(18)との間に横たわる電荷を蓄積することができる第1の層(42)とを含む。
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