半導体装置
【課題】 電極間絶縁膜に起因するリーク電流を十分に抑制することが可能な半導体装置を提供する。
【解決手段】 半導体基板１１上に形成されたトンネル絶縁膜１３と、トンネル絶縁膜上に形成された浮遊ゲート電極１４と、浮遊ゲート電極上に形成された電極間絶縁膜１５と、電極間絶縁膜上に形成された制御ゲート電極１６とを備えた半導体装置であって、電極間絶縁膜は、主絶縁膜と、主絶縁膜内に存在する複数の微粒子とを含む。
【解決手段】 半導体基板１１上に形成されたトンネル絶縁膜１３と、トンネル絶縁膜上に形成された浮遊ゲート電極１４と、浮遊ゲート電極上に形成された電極間絶縁膜１５と、電極間絶縁膜上に形成された制御ゲート電極１６とを備えた半導体装置であって、電極間絶縁膜は、主絶縁膜と、主絶縁膜内に存在する複数の微粒子とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、不揮発性メモリについて種々の提案がなされている（例えば、特許文献１参照）。不揮発性メモリでは、十分な電荷保持特性を確保するため、リーク電流を極力少なくすることが重要である。
【０００３】
しかしながら、従来の不揮発性メモリでは、電極間絶縁膜に起因するリーク電流を必ずしも十分に抑制しているとは言えなかった。
【特許文献１】特開平５−１２９６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電極間絶縁膜に起因するリーク電流を十分に抑制することが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明の一視点に係る半導体装置は、半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極と、を備えた半導体装置であって、前記電極間絶縁膜は、主絶縁膜と、前記主絶縁膜内に存在する複数の微粒子とを含む。
【発明の効果】
【０００６】
本発明によれば、電極間絶縁膜に起因するリーク電流を十分に抑制することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を図面を参照して説明する。
【０００８】
図１及び図２は、本発明の実施形態に係る半導体装置（不揮発性半導体メモリ装置）の主としてメモリセルトランジスタの構成を模式的に示した図である。図１はチャネル幅方向（ワード線方向）の断面図であり、図２はチャネル長方向（ビット線方向）の断面図である。
【０００９】
図１及び図２に示すように、半導体基板（シリコン基板）１１の表面領域には素子分離絶縁領域１２が形成されており、素子分離絶縁領域１２で囲まれた素子形成領域にメモリセルトランジスタが形成されている。
【００１０】
メモリセルトランジスタは、半導体基板１１上に形成されたトンネル絶縁膜１３と、トンネル絶縁膜１３上に形成された浮遊ゲート電極１４と、浮遊ゲート電極１４上に形成された電極間絶縁膜１５と、電極間絶縁膜１５上に形成された制御ゲート電極１６とを備えている。また、素子形成領域の表面領域にはソース領域１７及びドレイン領域１８が形成されており、ソース領域１７とドレイン領域１８との間の領域がチャネル領域となる。メモリセルトランジスタは絶縁膜１９で覆われており、絶縁膜１９上には層間絶縁膜２０が形成されている。
【００１１】
図３は、電極間絶縁膜１５の詳細な構成を模式的に示した断面図である。図３に示すように、電極間絶縁膜１５は、主絶縁膜１５ａと、主絶縁膜１５ａ内に存在する複数の微粒子１５ｂとを含んでいる。複数の微粒子１５ｂは互いに離間しており、各微粒子１５ｂは主絶縁膜１５ａによって囲まれている。
【００１２】
微粒子１５ｂは通常、微結晶で形成されており、微粒子１５ｂの粒径は５ｎｍ程度以下である。また、微粒子１５ｂは、半導体、絶縁体又は導電体（金属等）で形成されている。主絶縁膜１５ａは通常、非晶質であり、電荷トラップ準位の少ない絶縁膜で形成されている。主絶縁膜１５ａは微粒子１５ｂにトラップされたキャリア（電子及び正孔）に対するポテンシャルバリアとして機能する。
【００１３】
図４は、半導体で形成された微粒子１５ｂを用いた場合のエネルギーバンド図を示したものである。浮遊ゲート電極１４及び制御ゲート電極１６にはポリシリコン膜を用いている。図４に示すように、主絶縁膜１５ａの電子に対するポテンシャル障壁（浮遊ゲート電極１４及び制御ゲート電極１６に用いるシリコンの伝導帯端に対するポテンシャル障壁）は２ｅＶ以上であることが好ましい。また、主絶縁膜１５ａの正孔に対するポテンシャル障壁（浮遊ゲート電極１４及び制御ゲート電極１６に用いるシリコンの価電子帯端に対するポテンシャル障壁）は１．８ｅＶ以上であることが好ましい。また、微粒子１５ｂに用いる半導体の電子親和力は３．５ｅＶ以上であることが好ましい。
【００１４】
半導体の代わりに金属で形成された微粒子１５ｂを用いた場合も、主絶縁膜１５ａについては上述した関係を満たしていることが好ましい。また、この場合、金属の仕事関数は３．５ｅＶ以上であることが好ましい。
【００１５】
図５は、絶縁体で形成された微粒子１５ｂを用いた場合のエネルギーバンド図を示したものである。浮遊ゲート電極１４及び制御ゲート電極１６にはポリシリコン膜を用いている。図５に示すように、主絶縁膜１５ａについては図４の場合と同様の関係を満たしていることが好ましい。また、絶縁体で形成された微粒子１５ｂの電子に対するポテンシャル障壁（浮遊ゲート電極１４及び制御ゲート電極１６に用いるシリコンの伝導帯端に対するポテンシャル障壁）は１．５ｅＶ以下であることが好ましい。また、絶縁体で形成された微粒子１５ｂの正孔に対するポテンシャル障壁（浮遊ゲート電極１４及び制御ゲート電極１６に用いるシリコンの価電子帯端に対するポテンシャル障壁）は１．５ｅＶ以下であることが好ましい。
【００１６】
具体的には、主絶縁膜１５ａには、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、或いはアルミニウム酸化物膜（Ａｌ2Ｏ3膜）を用いることができる。これらの膜の任意の組み合わせからなる積層膜を用いることも可能である。
【００１７】
また、微粒子１５ｂに用いる半導体には、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、或いはＳｉＧｅを用いることが可能である。また、半導体には、Ｂ、Ａｌ、Ｉｎ、Ｐ、Ａｓ或いはＳｂといった不純物元素がドーピングされていてもよい。
【００１８】
また、微粒子１５ｂに用いる金属には、例えば、Ｈｆ、Ｚｒ、Ｔｉ或いはＴａを用いることが可能である。
【００１９】
また、微粒子１５ｂに用いる絶縁体には、例えば金属酸化物を用いることが可能である。具体的には、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、或いはＴａ2Ｏ5、等を用いることが可能である。
【００２０】
さらに、微粒子１５ｂには、金属窒化物や金属酸窒化物を用いることも可能である。
【００２１】
以上のように、本実施形態では、電極間絶縁膜１５が主絶縁膜１５ａ及び主絶縁膜１５ａ内に存在する複数の微粒子１５ｂを含んでいる。その結果、本実施形態では、電極間絶縁膜に起因するリーク電流を十分に抑制することが可能であり、特性や信頼性に優れた不揮発性メモリ装置を得ることができる。
【００２２】
すなわち、本実施形態では、主絶縁膜１５ａ内に存在する微粒子１５ｂが電荷トラップとして機能する。そのため、トラップされた電荷（特に電子）によるポテンシャルバリアによって、浮遊ゲート電極１４から制御ゲート電極１６への電荷（特に電子）の移動が抑制される。また、トラップされた電荷の移動は、主絶縁膜１５ａのポテンシャルバリア（例えば、図４及び図５に示したようなポテンシャルバリア）によって抑制される。したがって、本実施形態によれば、浮遊ゲート電極１４に蓄積された電荷の移動を防止することができ、リーク電流による電荷保持特性の低下を十分に抑制することが可能である。
【００２３】
また、本実施形態では、複数の微粒子１５ｂが互いに離間しているため、以下に述べるように、隣接するメモリセルトランジスタ間でのリーク電流を抑制することが可能である。不揮発性メモリ装置の微細化にともない、隣接するメモリセルトランジスタ間の間隔が短くなると、隣接するメモリセルトランジスタ間での電極間絶縁膜１５を介した横方向のリーク電流が問題となってくる。図１の例では、素子分離絶縁領域１２上に形成された電極間絶縁膜１５を介して流れる横方向リーク電流が問題となる。本実施形態では、微粒子１５ｂが互いに離間しているため、微粒子１５ｂにトラップされた電荷の移動は、周囲の主絶縁膜１５ａによって妨げられる。その結果、隣接するメモリセルトランジスタ間での電極間絶縁膜１５を介した横方向のリーク電流を抑制することが可能である。
【００２４】
なお、電極間絶縁膜１５の膜厚方向における微粒子１５ｂの密度は、電極間絶縁膜１５の中央部の方が電極間絶縁膜１５の上面近傍及び下面近傍よりも高いことが好ましい。すなわち、微粒子１５ｂは、電極間絶縁膜１５の膜厚方向の中央部付近に集中していることが好ましい。電極間絶縁膜１５の膜厚方向の中央部に微粒子１５ｂが存在していれば、微粒子１５ｂと電極間絶縁膜１５の上面との距離、及び微粒子１５ｂと電極間絶縁膜１５の下面との距離を大きくすることができる。そのため、微粒子１５ｂにトラップされた電荷をより確実に保持しておくことができ、リーク電流をより確実に抑制することが可能である。
【００２５】
また、図６に示すように、電極間絶縁膜１５のコーナー部での微粒子１５ａの密度の方が、電極間絶縁膜１５の非コーナー部での微粒子１５ｂの密度よりも高いことが好ましい。すなわち、コーナー部では電界が集中するため、非コーナー部に比べてリーク電流が生じやすい。コーナー部での微粒子１５ｂの密度を高くすることで、効果的にリーク電流を低減することができる。
【００２６】
次に、本実施形態に係る半導体装置の製造方法を説明する。図７〜図１４は、本実施形態に係る半導体装置（不揮発性半導体メモリ装置）の製造方法を模式的に示した断面図である。
【００２７】
まず、図７に示すように、半導体基板（シリコン基板）１０１上に、厚さ１〜１５ｎｍ程度のトンネル絶縁膜１０２を形成する。続いて、トンネル絶縁膜１０２上に、ＣＶＤ（chemical vapor deposition）によって、厚さ１０〜２００ｎｍ程度のポリシリコン膜１０３を形成する。このポリシリコン膜１０３は、浮遊ゲート電極膜の一部（浮遊ゲート電極膜の下層部分）となる。続いて、ＣＶＤによって、ポリシリコン膜１０３上に、厚さ５０〜２００ｎｍ程度のシリコン窒化膜１０４を形成する。さらに、ＣＶＤによって、シリコン窒化膜１０４上に、厚さ５０〜４００ｎｍ程度のシリコン酸化膜１０５を形成する。その後、フォトリソグラフィにより、シリコン酸化膜１０５上にフォトレジストパターン１０６を形成する。
【００２８】
次に、図８に示すように、フォトレジストパターン１０６をマスクとして用いて、シリコン酸化膜１０５をエッチングし、シリコン酸化膜１０５のパターンを形成する。フォトレジストパターン１０６を除去した後、シリコン酸化膜１０５のパターンをマスクとして用いて、シリコン窒化膜１０４をエッチングする。さらに、シリコン酸化膜１０５のパターンをマスクとして用いて、ポリシリコン膜１０３、トンネル絶縁膜１０２及び半導体基板１０１をエッチングする。これにより、素子分離溝１０７が形成される。
【００２９】
次に、図９に示すように、２００〜１５００ｎｍ程度の厚さの素子分離絶縁膜１０８を形成し、素子分離絶縁膜１０８で素子分離溝１０７を埋める。素子分離絶縁膜１０８にはシリコン酸化膜を用いることができる。続いて、窒素雰囲気或いは酸素雰囲気で高温の熱処理を行い、素子分離絶縁膜１０８の緻密化を行う。その後、ＣＭＰ（chemical mechanical polishing）によって平坦化処理を行う。このとき、シリコン窒化膜１０４がＣＭＰのストッパーとして機能する。さらに、シリコン窒化膜１０４を除去する。
【００３０】
次に、図１０に示すように、全面にポリシリコン膜１０９を形成する。このポリシリコン膜１０９は、浮遊ゲート電極膜の一部（浮遊ゲート電極膜の上層部分）となる。
【００３１】
次に、図１１に示すように、ＣＭＰによって、ポリシリコン膜１０９の平坦化を行う。このとき、素子分離絶縁膜１０８がＣＭＰのストッパーとして機能する。続いて、選択的なエッチングにより、素子分離絶縁膜１０８をエッチバックする。このエッチバック処理により、ポリシリコン膜１０３及び１０９で形成された浮遊ゲート電極膜１１０の側面の一部が露出する。
【００３２】
次に、図１２に示すように、ＬＰＣＶＤ（low pressure chemical vapor deposition）又はＡＬＤ（atomic layer deposition）により、浮遊ゲート電極膜１１０の露出表面上及び素子分離絶縁膜１０８上に、厚さ３〜５ｎｍ程度のシリコン酸化膜１１１を形成する。続いて、ＬＰＣＶＤにより、シリコン酸化膜１１１上に、厚さ２〜５ｎｍ程度のシリコン膜１１２を形成する。さらに、ＬＰＣＶＤ又はＡＬＤにより、シリコン膜１１２上に、厚さ３〜５ｎｍ程度のシリコン酸化膜１１３を形成する。
【００３３】
次に、図１３に示すように、不活性ガス雰囲気或いは窒素ガス雰囲気で、７００〜１０００℃程度の熱処理を行う。この熱処理により、シリコン膜１１２が凝集して、シリコン微結晶が形成される。その結果、シリコン酸化膜で形成された主絶縁膜１１４ａと、シリコン微結晶で形成された微粒子１１４ｂとを含んだ電極間絶縁膜１１４が得られる。なお、本実施形態では、シリコン酸化膜１１１、シリコン膜１１２及びシリコン酸化膜１１３を形成した後に熱処理を行ったが、シリコン酸化膜１１１及びシリコン膜１１２した後、シリコン酸化膜１１３を形成する前に熱処理を行ってもよい。この場合にも、シリコン微結晶で形成された微粒子１１４ｂを形成することができる。
【００３４】
次に、図１４に示すように、電極間絶縁膜１１４上に、ＣＶＤによって、制御電極膜１１５としてポリシリコン膜を形成する。続いて、ハードマスクとなるシリコン酸化膜（図示せず）を制御電極膜１１５上に形成する。さらに、このシリコン酸化膜上に、フォトリソグラフィによってフォトレジストパターン（図示せず）を形成する。続いて、このフォトレジストパターンをマスクとして用いてシリコン酸化膜をエッチングし、ハードマスクパターンを形成する。フォトレジストパターンを除去した後、ハードマスクパターンをマスクとして用いて、制御電極膜１１５、電極間絶縁膜１１４、浮遊ゲート電極膜１１０及びトンネル絶縁膜１０２をエッチングする。これにより、制御電極のパターン及び浮遊ゲート電極のパターンが形成される。
【００３５】
その後の工程は、特に図示しないが、制御電極膜１１５、電極間絶縁膜１１４、浮遊ゲート電極膜１１０及びトンネル絶縁膜１０２で形成されたゲート構造の表面に絶縁膜（図１及び図２の絶縁膜１９に対応）を形成する。さらに、層間絶縁膜（図１及び図２の層間絶縁膜２０に対応）の形成、配線（図示せず）の形成等を行う。その結果、図１及び図２に示したような不揮発性半導体メモリ装置が得られる。
【００３６】
上述した製造方法では、図１２の工程でシリコン酸化膜１１１、シリコン膜１１２及びシリコン酸化膜１１３の積層膜を形成し、図１３の工程で熱処理を行うことで、シリコン微結晶で形成された微粒子１１４ｂを形成している。このような方法を用いることにより、容易且つ確実に微粒子を形成することができる。その結果、電極間絶縁膜に起因するリーク電流を十分に抑制することが可能な、特性や信頼性に優れた不揮発性メモリ装置を形成することができる。
【００３７】
なお、上述した製造方法では、微粒子１１４ｂとしてシリコン微結晶を形成する場合について説明したが、他の半導体材料（シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）或いはＳｉＧｅ）を用いた場合にも、上述した方法（図１２及び図１３で述べた方法）と同様の方法を用いることで、微結晶で形成された微粒子を得ることができる。
【００３８】
また、図１２の工程で、不純物元素（Ｂ、Ａｌ、Ｉｎ、Ｐ、Ａｓ、Ｓｂ等）がドーピングされたシリコン膜１１２（一般的言えば、不純物元素がドーピングされた半導体膜）を形成してもよい。この場合には、図１３の熱処理によって、不純物元素がドーピングされた微粒子１１４ｂが形成される。Ｂ、Ａｌ或いはＩｎをドーピングした場合には、微粒子１１４ｂの仕事関数が増加する。そのため、微粒子１１４ｂにトラップされた電子がデトラップし難くなり、電荷保持特性をより高めることが可能である。また、Ｐ、Ａｓ或いはＳｂをドーピングした場合には、図１３の熱処理によってシリコンがより凝集しやすくなり、より確実に微結晶を形成することが可能となる。
【００３９】
また、微粒子１１４ｂとして金属微粒子を形成する場合にも、上述した方法（図１２及び図１３で述べた方法）と同様の方法を用いることで、微結晶で形成された金属微粒子を得ることができる。具体的には、図１２の工程で、シリコン膜１１２の代わりに金属膜（Ｈｆ膜、Ｚｒ膜、Ｔｉ膜、Ｔａ膜等）をスパッタリングによって形成する。その後、図１３の工程で熱処理を行えば、微結晶で形成された金属微粒子を得ることができる。
【００４０】
また、微粒子１１４ｂとして絶縁体微粒子を形成する場合にも、上述した方法（図１２及び図１３で述べた方法）と同様の方法を用いることで、微結晶で形成された絶縁体微粒子を得ることができる。具体的には、図１２の工程で、シリコン膜１１２の代わりに絶縁膜（ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＨｆＡｌＯ膜、ＨｆＯ2膜、ＺｒＯ2膜、ＴｉＯ2膜、Ｔａ2Ｏ5膜等）を、ＭＯＣＶＤ或いはＡＬＤによって形成する。その後、図１３の工程で熱処理を行えば、微結晶で形成された絶縁体微粒子を得ることができる。
【００４１】
また、上述した製造方法では、主絶縁膜１１４ａとしてシリコン酸化膜を形成する場合について説明したが、他の絶縁膜（シリコン窒化膜、シリコン酸窒化膜、アルミニウム酸化物膜（Ａｌ2Ｏ3膜）等）を用いた場合にも、上述した方法（図１２及び図１３で述べた方法）と同様の方法を用いることが可能である。
【００４２】
また、図６に示したような構造を形成する場合には、以下に述べるような方法を用いることが可能である。
【００４３】
図１２の工程で、シリコン酸化膜１１１を形成した後、シリコン酸化膜１１１の表面をプラズマに晒す。例えば、シリコン酸化膜１１１の表面を、Ａｒプラズマ雰囲気或いはＡｒ／Ｏ2混合プラズマ雰囲気に晒す。このプラズマ処理の際に、コーナー部（浮遊ゲート電極膜１１０の上面と側面とで規定されるコーナー部、浮遊ゲート電極膜１１０の側面と素子分離絶縁膜１０８の上面とで規定されるコーナー部）には電界が集中する。そのため、コーナー部には相対的に多くの吸着サイトが存在することとなる。したがって、シリコン酸化膜１１１上にシリコン膜１１２を形成する際に、コーナー部ではインキュベーションタイム（吸着が始まるまでの時間）が短くなる。その結果、コーナー部では、他の部分に比べてシリコン膜１１２が厚く形成される。その後、シリコン膜１１２上にシリコン酸化膜１１３を形成する。
【００４４】
次に、図１３の工程で熱処理を行う。上述したように、コーナー部には他の部分に比べてシリコン膜１１２が厚く形成されているため、コーナー部ではシリコン微粒子１１４ｂの密度を高めることができる。その結果、図６に示すように、電極間絶縁膜１５のコーナー部での微粒子１５ｂの密度を、非コーナー部での微粒子１５ｂの密度よりも高くすることができる。
【００４５】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図２】本発明の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図３】本発明の実施形態に係り、電極間絶縁膜の詳細な構成を模式的に示した断面図である。
【図４】本発明の実施形態に係り、半導体で形成された微粒子を用いた場合のエネルギーバンドを示した図である。
【図５】本発明の実施形態に係り、絶縁体で形成された微粒子を用いた場合のエネルギーバンドを示した図である。
【図６】本発明の実施形態に係り、電極間絶縁膜の構成例を模式的に示した断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１２】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１３】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１４】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【符号の説明】
【００４７】
１１…半導体基板 １２…素子分離絶縁領域
１３…トンネル絶縁膜 １４…浮遊ゲート電極
１５…電極間絶縁膜 １５ａ…主絶縁膜 １５ｂ…微粒子
１６…制御ゲート電極 １７…ソース領域 １８…ドレイン領域
１９…絶縁膜 ２０…層間絶縁膜
１０１…半導体基板 １０２…トンネル絶縁膜
１０３…ポリシリコン膜 １０４…シリコン窒化膜
１０５…シリコン酸化膜 １０６…フォトレジストパターン
１０７…素子分離溝 １０８…素子分離絶縁膜
１０９…ポリシリコン膜 １１０…浮遊ゲート電極膜
１１１…シリコン酸化膜 １１２…シリコン膜 １１３…シリコン酸化膜
１１４…電極間絶縁膜 １１４ａ…主絶縁膜 １１４ｂ…微粒子
１１５…制御電極膜
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、不揮発性メモリについて種々の提案がなされている（例えば、特許文献１参照）。不揮発性メモリでは、十分な電荷保持特性を確保するため、リーク電流を極力少なくすることが重要である。
【０００３】
しかしながら、従来の不揮発性メモリでは、電極間絶縁膜に起因するリーク電流を必ずしも十分に抑制しているとは言えなかった。
【特許文献１】特開平５−１２９６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電極間絶縁膜に起因するリーク電流を十分に抑制することが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明の一視点に係る半導体装置は、半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極と、を備えた半導体装置であって、前記電極間絶縁膜は、主絶縁膜と、前記主絶縁膜内に存在する複数の微粒子とを含む。
【発明の効果】
【０００６】
本発明によれば、電極間絶縁膜に起因するリーク電流を十分に抑制することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を図面を参照して説明する。
【０００８】
図１及び図２は、本発明の実施形態に係る半導体装置（不揮発性半導体メモリ装置）の主としてメモリセルトランジスタの構成を模式的に示した図である。図１はチャネル幅方向（ワード線方向）の断面図であり、図２はチャネル長方向（ビット線方向）の断面図である。
【０００９】
図１及び図２に示すように、半導体基板（シリコン基板）１１の表面領域には素子分離絶縁領域１２が形成されており、素子分離絶縁領域１２で囲まれた素子形成領域にメモリセルトランジスタが形成されている。
【００１０】
メモリセルトランジスタは、半導体基板１１上に形成されたトンネル絶縁膜１３と、トンネル絶縁膜１３上に形成された浮遊ゲート電極１４と、浮遊ゲート電極１４上に形成された電極間絶縁膜１５と、電極間絶縁膜１５上に形成された制御ゲート電極１６とを備えている。また、素子形成領域の表面領域にはソース領域１７及びドレイン領域１８が形成されており、ソース領域１７とドレイン領域１８との間の領域がチャネル領域となる。メモリセルトランジスタは絶縁膜１９で覆われており、絶縁膜１９上には層間絶縁膜２０が形成されている。
【００１１】
図３は、電極間絶縁膜１５の詳細な構成を模式的に示した断面図である。図３に示すように、電極間絶縁膜１５は、主絶縁膜１５ａと、主絶縁膜１５ａ内に存在する複数の微粒子１５ｂとを含んでいる。複数の微粒子１５ｂは互いに離間しており、各微粒子１５ｂは主絶縁膜１５ａによって囲まれている。
【００１２】
微粒子１５ｂは通常、微結晶で形成されており、微粒子１５ｂの粒径は５ｎｍ程度以下である。また、微粒子１５ｂは、半導体、絶縁体又は導電体（金属等）で形成されている。主絶縁膜１５ａは通常、非晶質であり、電荷トラップ準位の少ない絶縁膜で形成されている。主絶縁膜１５ａは微粒子１５ｂにトラップされたキャリア（電子及び正孔）に対するポテンシャルバリアとして機能する。
【００１３】
図４は、半導体で形成された微粒子１５ｂを用いた場合のエネルギーバンド図を示したものである。浮遊ゲート電極１４及び制御ゲート電極１６にはポリシリコン膜を用いている。図４に示すように、主絶縁膜１５ａの電子に対するポテンシャル障壁（浮遊ゲート電極１４及び制御ゲート電極１６に用いるシリコンの伝導帯端に対するポテンシャル障壁）は２ｅＶ以上であることが好ましい。また、主絶縁膜１５ａの正孔に対するポテンシャル障壁（浮遊ゲート電極１４及び制御ゲート電極１６に用いるシリコンの価電子帯端に対するポテンシャル障壁）は１．８ｅＶ以上であることが好ましい。また、微粒子１５ｂに用いる半導体の電子親和力は３．５ｅＶ以上であることが好ましい。
【００１４】
半導体の代わりに金属で形成された微粒子１５ｂを用いた場合も、主絶縁膜１５ａについては上述した関係を満たしていることが好ましい。また、この場合、金属の仕事関数は３．５ｅＶ以上であることが好ましい。
【００１５】
図５は、絶縁体で形成された微粒子１５ｂを用いた場合のエネルギーバンド図を示したものである。浮遊ゲート電極１４及び制御ゲート電極１６にはポリシリコン膜を用いている。図５に示すように、主絶縁膜１５ａについては図４の場合と同様の関係を満たしていることが好ましい。また、絶縁体で形成された微粒子１５ｂの電子に対するポテンシャル障壁（浮遊ゲート電極１４及び制御ゲート電極１６に用いるシリコンの伝導帯端に対するポテンシャル障壁）は１．５ｅＶ以下であることが好ましい。また、絶縁体で形成された微粒子１５ｂの正孔に対するポテンシャル障壁（浮遊ゲート電極１４及び制御ゲート電極１６に用いるシリコンの価電子帯端に対するポテンシャル障壁）は１．５ｅＶ以下であることが好ましい。
【００１６】
具体的には、主絶縁膜１５ａには、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、或いはアルミニウム酸化物膜（Ａｌ2Ｏ3膜）を用いることができる。これらの膜の任意の組み合わせからなる積層膜を用いることも可能である。
【００１７】
また、微粒子１５ｂに用いる半導体には、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、或いはＳｉＧｅを用いることが可能である。また、半導体には、Ｂ、Ａｌ、Ｉｎ、Ｐ、Ａｓ或いはＳｂといった不純物元素がドーピングされていてもよい。
【００１８】
また、微粒子１５ｂに用いる金属には、例えば、Ｈｆ、Ｚｒ、Ｔｉ或いはＴａを用いることが可能である。
【００１９】
また、微粒子１５ｂに用いる絶縁体には、例えば金属酸化物を用いることが可能である。具体的には、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、或いはＴａ2Ｏ5、等を用いることが可能である。
【００２０】
さらに、微粒子１５ｂには、金属窒化物や金属酸窒化物を用いることも可能である。
【００２１】
以上のように、本実施形態では、電極間絶縁膜１５が主絶縁膜１５ａ及び主絶縁膜１５ａ内に存在する複数の微粒子１５ｂを含んでいる。その結果、本実施形態では、電極間絶縁膜に起因するリーク電流を十分に抑制することが可能であり、特性や信頼性に優れた不揮発性メモリ装置を得ることができる。
【００２２】
すなわち、本実施形態では、主絶縁膜１５ａ内に存在する微粒子１５ｂが電荷トラップとして機能する。そのため、トラップされた電荷（特に電子）によるポテンシャルバリアによって、浮遊ゲート電極１４から制御ゲート電極１６への電荷（特に電子）の移動が抑制される。また、トラップされた電荷の移動は、主絶縁膜１５ａのポテンシャルバリア（例えば、図４及び図５に示したようなポテンシャルバリア）によって抑制される。したがって、本実施形態によれば、浮遊ゲート電極１４に蓄積された電荷の移動を防止することができ、リーク電流による電荷保持特性の低下を十分に抑制することが可能である。
【００２３】
また、本実施形態では、複数の微粒子１５ｂが互いに離間しているため、以下に述べるように、隣接するメモリセルトランジスタ間でのリーク電流を抑制することが可能である。不揮発性メモリ装置の微細化にともない、隣接するメモリセルトランジスタ間の間隔が短くなると、隣接するメモリセルトランジスタ間での電極間絶縁膜１５を介した横方向のリーク電流が問題となってくる。図１の例では、素子分離絶縁領域１２上に形成された電極間絶縁膜１５を介して流れる横方向リーク電流が問題となる。本実施形態では、微粒子１５ｂが互いに離間しているため、微粒子１５ｂにトラップされた電荷の移動は、周囲の主絶縁膜１５ａによって妨げられる。その結果、隣接するメモリセルトランジスタ間での電極間絶縁膜１５を介した横方向のリーク電流を抑制することが可能である。
【００２４】
なお、電極間絶縁膜１５の膜厚方向における微粒子１５ｂの密度は、電極間絶縁膜１５の中央部の方が電極間絶縁膜１５の上面近傍及び下面近傍よりも高いことが好ましい。すなわち、微粒子１５ｂは、電極間絶縁膜１５の膜厚方向の中央部付近に集中していることが好ましい。電極間絶縁膜１５の膜厚方向の中央部に微粒子１５ｂが存在していれば、微粒子１５ｂと電極間絶縁膜１５の上面との距離、及び微粒子１５ｂと電極間絶縁膜１５の下面との距離を大きくすることができる。そのため、微粒子１５ｂにトラップされた電荷をより確実に保持しておくことができ、リーク電流をより確実に抑制することが可能である。
【００２５】
また、図６に示すように、電極間絶縁膜１５のコーナー部での微粒子１５ａの密度の方が、電極間絶縁膜１５の非コーナー部での微粒子１５ｂの密度よりも高いことが好ましい。すなわち、コーナー部では電界が集中するため、非コーナー部に比べてリーク電流が生じやすい。コーナー部での微粒子１５ｂの密度を高くすることで、効果的にリーク電流を低減することができる。
【００２６】
次に、本実施形態に係る半導体装置の製造方法を説明する。図７〜図１４は、本実施形態に係る半導体装置（不揮発性半導体メモリ装置）の製造方法を模式的に示した断面図である。
【００２７】
まず、図７に示すように、半導体基板（シリコン基板）１０１上に、厚さ１〜１５ｎｍ程度のトンネル絶縁膜１０２を形成する。続いて、トンネル絶縁膜１０２上に、ＣＶＤ（chemical vapor deposition）によって、厚さ１０〜２００ｎｍ程度のポリシリコン膜１０３を形成する。このポリシリコン膜１０３は、浮遊ゲート電極膜の一部（浮遊ゲート電極膜の下層部分）となる。続いて、ＣＶＤによって、ポリシリコン膜１０３上に、厚さ５０〜２００ｎｍ程度のシリコン窒化膜１０４を形成する。さらに、ＣＶＤによって、シリコン窒化膜１０４上に、厚さ５０〜４００ｎｍ程度のシリコン酸化膜１０５を形成する。その後、フォトリソグラフィにより、シリコン酸化膜１０５上にフォトレジストパターン１０６を形成する。
【００２８】
次に、図８に示すように、フォトレジストパターン１０６をマスクとして用いて、シリコン酸化膜１０５をエッチングし、シリコン酸化膜１０５のパターンを形成する。フォトレジストパターン１０６を除去した後、シリコン酸化膜１０５のパターンをマスクとして用いて、シリコン窒化膜１０４をエッチングする。さらに、シリコン酸化膜１０５のパターンをマスクとして用いて、ポリシリコン膜１０３、トンネル絶縁膜１０２及び半導体基板１０１をエッチングする。これにより、素子分離溝１０７が形成される。
【００２９】
次に、図９に示すように、２００〜１５００ｎｍ程度の厚さの素子分離絶縁膜１０８を形成し、素子分離絶縁膜１０８で素子分離溝１０７を埋める。素子分離絶縁膜１０８にはシリコン酸化膜を用いることができる。続いて、窒素雰囲気或いは酸素雰囲気で高温の熱処理を行い、素子分離絶縁膜１０８の緻密化を行う。その後、ＣＭＰ（chemical mechanical polishing）によって平坦化処理を行う。このとき、シリコン窒化膜１０４がＣＭＰのストッパーとして機能する。さらに、シリコン窒化膜１０４を除去する。
【００３０】
次に、図１０に示すように、全面にポリシリコン膜１０９を形成する。このポリシリコン膜１０９は、浮遊ゲート電極膜の一部（浮遊ゲート電極膜の上層部分）となる。
【００３１】
次に、図１１に示すように、ＣＭＰによって、ポリシリコン膜１０９の平坦化を行う。このとき、素子分離絶縁膜１０８がＣＭＰのストッパーとして機能する。続いて、選択的なエッチングにより、素子分離絶縁膜１０８をエッチバックする。このエッチバック処理により、ポリシリコン膜１０３及び１０９で形成された浮遊ゲート電極膜１１０の側面の一部が露出する。
【００３２】
次に、図１２に示すように、ＬＰＣＶＤ（low pressure chemical vapor deposition）又はＡＬＤ（atomic layer deposition）により、浮遊ゲート電極膜１１０の露出表面上及び素子分離絶縁膜１０８上に、厚さ３〜５ｎｍ程度のシリコン酸化膜１１１を形成する。続いて、ＬＰＣＶＤにより、シリコン酸化膜１１１上に、厚さ２〜５ｎｍ程度のシリコン膜１１２を形成する。さらに、ＬＰＣＶＤ又はＡＬＤにより、シリコン膜１１２上に、厚さ３〜５ｎｍ程度のシリコン酸化膜１１３を形成する。
【００３３】
次に、図１３に示すように、不活性ガス雰囲気或いは窒素ガス雰囲気で、７００〜１０００℃程度の熱処理を行う。この熱処理により、シリコン膜１１２が凝集して、シリコン微結晶が形成される。その結果、シリコン酸化膜で形成された主絶縁膜１１４ａと、シリコン微結晶で形成された微粒子１１４ｂとを含んだ電極間絶縁膜１１４が得られる。なお、本実施形態では、シリコン酸化膜１１１、シリコン膜１１２及びシリコン酸化膜１１３を形成した後に熱処理を行ったが、シリコン酸化膜１１１及びシリコン膜１１２した後、シリコン酸化膜１１３を形成する前に熱処理を行ってもよい。この場合にも、シリコン微結晶で形成された微粒子１１４ｂを形成することができる。
【００３４】
次に、図１４に示すように、電極間絶縁膜１１４上に、ＣＶＤによって、制御電極膜１１５としてポリシリコン膜を形成する。続いて、ハードマスクとなるシリコン酸化膜（図示せず）を制御電極膜１１５上に形成する。さらに、このシリコン酸化膜上に、フォトリソグラフィによってフォトレジストパターン（図示せず）を形成する。続いて、このフォトレジストパターンをマスクとして用いてシリコン酸化膜をエッチングし、ハードマスクパターンを形成する。フォトレジストパターンを除去した後、ハードマスクパターンをマスクとして用いて、制御電極膜１１５、電極間絶縁膜１１４、浮遊ゲート電極膜１１０及びトンネル絶縁膜１０２をエッチングする。これにより、制御電極のパターン及び浮遊ゲート電極のパターンが形成される。
【００３５】
その後の工程は、特に図示しないが、制御電極膜１１５、電極間絶縁膜１１４、浮遊ゲート電極膜１１０及びトンネル絶縁膜１０２で形成されたゲート構造の表面に絶縁膜（図１及び図２の絶縁膜１９に対応）を形成する。さらに、層間絶縁膜（図１及び図２の層間絶縁膜２０に対応）の形成、配線（図示せず）の形成等を行う。その結果、図１及び図２に示したような不揮発性半導体メモリ装置が得られる。
【００３６】
上述した製造方法では、図１２の工程でシリコン酸化膜１１１、シリコン膜１１２及びシリコン酸化膜１１３の積層膜を形成し、図１３の工程で熱処理を行うことで、シリコン微結晶で形成された微粒子１１４ｂを形成している。このような方法を用いることにより、容易且つ確実に微粒子を形成することができる。その結果、電極間絶縁膜に起因するリーク電流を十分に抑制することが可能な、特性や信頼性に優れた不揮発性メモリ装置を形成することができる。
【００３７】
なお、上述した製造方法では、微粒子１１４ｂとしてシリコン微結晶を形成する場合について説明したが、他の半導体材料（シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）或いはＳｉＧｅ）を用いた場合にも、上述した方法（図１２及び図１３で述べた方法）と同様の方法を用いることで、微結晶で形成された微粒子を得ることができる。
【００３８】
また、図１２の工程で、不純物元素（Ｂ、Ａｌ、Ｉｎ、Ｐ、Ａｓ、Ｓｂ等）がドーピングされたシリコン膜１１２（一般的言えば、不純物元素がドーピングされた半導体膜）を形成してもよい。この場合には、図１３の熱処理によって、不純物元素がドーピングされた微粒子１１４ｂが形成される。Ｂ、Ａｌ或いはＩｎをドーピングした場合には、微粒子１１４ｂの仕事関数が増加する。そのため、微粒子１１４ｂにトラップされた電子がデトラップし難くなり、電荷保持特性をより高めることが可能である。また、Ｐ、Ａｓ或いはＳｂをドーピングした場合には、図１３の熱処理によってシリコンがより凝集しやすくなり、より確実に微結晶を形成することが可能となる。
【００３９】
また、微粒子１１４ｂとして金属微粒子を形成する場合にも、上述した方法（図１２及び図１３で述べた方法）と同様の方法を用いることで、微結晶で形成された金属微粒子を得ることができる。具体的には、図１２の工程で、シリコン膜１１２の代わりに金属膜（Ｈｆ膜、Ｚｒ膜、Ｔｉ膜、Ｔａ膜等）をスパッタリングによって形成する。その後、図１３の工程で熱処理を行えば、微結晶で形成された金属微粒子を得ることができる。
【００４０】
また、微粒子１１４ｂとして絶縁体微粒子を形成する場合にも、上述した方法（図１２及び図１３で述べた方法）と同様の方法を用いることで、微結晶で形成された絶縁体微粒子を得ることができる。具体的には、図１２の工程で、シリコン膜１１２の代わりに絶縁膜（ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＨｆＡｌＯ膜、ＨｆＯ2膜、ＺｒＯ2膜、ＴｉＯ2膜、Ｔａ2Ｏ5膜等）を、ＭＯＣＶＤ或いはＡＬＤによって形成する。その後、図１３の工程で熱処理を行えば、微結晶で形成された絶縁体微粒子を得ることができる。
【００４１】
また、上述した製造方法では、主絶縁膜１１４ａとしてシリコン酸化膜を形成する場合について説明したが、他の絶縁膜（シリコン窒化膜、シリコン酸窒化膜、アルミニウム酸化物膜（Ａｌ2Ｏ3膜）等）を用いた場合にも、上述した方法（図１２及び図１３で述べた方法）と同様の方法を用いることが可能である。
【００４２】
また、図６に示したような構造を形成する場合には、以下に述べるような方法を用いることが可能である。
【００４３】
図１２の工程で、シリコン酸化膜１１１を形成した後、シリコン酸化膜１１１の表面をプラズマに晒す。例えば、シリコン酸化膜１１１の表面を、Ａｒプラズマ雰囲気或いはＡｒ／Ｏ2混合プラズマ雰囲気に晒す。このプラズマ処理の際に、コーナー部（浮遊ゲート電極膜１１０の上面と側面とで規定されるコーナー部、浮遊ゲート電極膜１１０の側面と素子分離絶縁膜１０８の上面とで規定されるコーナー部）には電界が集中する。そのため、コーナー部には相対的に多くの吸着サイトが存在することとなる。したがって、シリコン酸化膜１１１上にシリコン膜１１２を形成する際に、コーナー部ではインキュベーションタイム（吸着が始まるまでの時間）が短くなる。その結果、コーナー部では、他の部分に比べてシリコン膜１１２が厚く形成される。その後、シリコン膜１１２上にシリコン酸化膜１１３を形成する。
【００４４】
次に、図１３の工程で熱処理を行う。上述したように、コーナー部には他の部分に比べてシリコン膜１１２が厚く形成されているため、コーナー部ではシリコン微粒子１１４ｂの密度を高めることができる。その結果、図６に示すように、電極間絶縁膜１５のコーナー部での微粒子１５ｂの密度を、非コーナー部での微粒子１５ｂの密度よりも高くすることができる。
【００４５】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図２】本発明の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図３】本発明の実施形態に係り、電極間絶縁膜の詳細な構成を模式的に示した断面図である。
【図４】本発明の実施形態に係り、半導体で形成された微粒子を用いた場合のエネルギーバンドを示した図である。
【図５】本発明の実施形態に係り、絶縁体で形成された微粒子を用いた場合のエネルギーバンドを示した図である。
【図６】本発明の実施形態に係り、電極間絶縁膜の構成例を模式的に示した断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１２】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１３】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１４】本発明の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【符号の説明】
【００４７】
１１…半導体基板 １２…素子分離絶縁領域
１３…トンネル絶縁膜 １４…浮遊ゲート電極
１５…電極間絶縁膜 １５ａ…主絶縁膜 １５ｂ…微粒子
１６…制御ゲート電極 １７…ソース領域 １８…ドレイン領域
１９…絶縁膜 ２０…層間絶縁膜
１０１…半導体基板 １０２…トンネル絶縁膜
１０３…ポリシリコン膜 １０４…シリコン窒化膜
１０５…シリコン酸化膜 １０６…フォトレジストパターン
１０７…素子分離溝 １０８…素子分離絶縁膜
１０９…ポリシリコン膜 １１０…浮遊ゲート電極膜
１１１…シリコン酸化膜 １１２…シリコン膜 １１３…シリコン酸化膜
１１４…電極間絶縁膜 １１４ａ…主絶縁膜 １１４ｂ…微粒子
１１５…制御電極膜
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御ゲート電極と、
を備えた半導体装置であって、
前記電極間絶縁膜は、主絶縁膜と、前記主絶縁膜内に存在する複数の微粒子とを含む
ことを特徴とする半導体装置。
【請求項２】
前記複数の微粒子は互いに離間している
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極間絶縁膜の膜厚方向における前記微粒子の密度は、前記電極間絶縁膜の中央部の方が前記電極間絶縁膜の上面近傍及び下面近傍よりも高い
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記電極間絶縁膜のコーナー部での前記微粒子の密度の方が、前記電極間絶縁膜の非コーナー部での前記微粒子の密度よりも高い
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記微粒子は、半導体、絶縁体又は導電体で形成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項１】
半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御ゲート電極と、
を備えた半導体装置であって、
前記電極間絶縁膜は、主絶縁膜と、前記主絶縁膜内に存在する複数の微粒子とを含む
ことを特徴とする半導体装置。
【請求項２】
前記複数の微粒子は互いに離間している
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極間絶縁膜の膜厚方向における前記微粒子の密度は、前記電極間絶縁膜の中央部の方が前記電極間絶縁膜の上面近傍及び下面近傍よりも高い
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記電極間絶縁膜のコーナー部での前記微粒子の密度の方が、前記電極間絶縁膜の非コーナー部での前記微粒子の密度よりも高い
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記微粒子は、半導体、絶縁体又は導電体で形成されている
ことを特徴とする請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−１３０１２０（Ｐ２００９−１３０１２０Ａ）
【公開日】平成２１年６月１１日（２００９．６．１１）
【国際特許分類】
【出願番号】特願２００７−３０３３０２（Ｐ２００７−３０３３０２）
【出願日】平成１９年１１月２２日（２００７．１１．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年６月１１日（２００９．６．１１）
【国際特許分類】
【出願日】平成１９年１１月２２日（２００７．１１．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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