【課題】データ保有時間及びデータ記録及び消去速度を向上させた不揮発性半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板２１と、半導体基板２１に形成されたソース２２ａ領域及びドレイン２２ｂ領域と、ソース２２ａ領域及びドレイン２２ｂ領域と接触して半導体基板２１上に形成されたゲート構造体２４と、を備える半導体メモリ素子において、ゲート構造体２４は、相異なるバンドギャップエネルギーを持つ２層以上の複数層膜で形成されたトンネリング障壁層２５を備える不揮発性メモリ素子。 （もっと読む）

【課題】 セルサイズが小さく、平坦性の良い直接トンネル型半導体記憶装置、およびその製造方法を提供する。
【解決手段】 ＳＴＩ型の素子分離領域を有する直接トンネル型半導体記憶装置において、基板上に形成されたフローティングゲート電極の側壁面上に、コントロールゲート電極の一部を構成する導電部を誘電体膜を隔て形成し、さらに前記素子分離領域により画成された素子領域中においてソースおよびドレイン拡散領域を、前記ＳＴＩ構造を形成する素子分離溝の表面に、前記フローティングゲート電極直下の領域から離間するように形成し、かつ前記導電部を、前記素子領域中、前記素子分離溝から離間して形成する。 （もっと読む）

【課題】良好な特性が得られる微粒子含有体と、比較的少ない手間で良好な特性の微粒子含有体を製造できる微粒子含有体の製造方法を提供すること。
【解決手段】シリコン基板１００の表面に、膜厚が約５０ｎｍのシリコン酸化膜１１０を熱酸化によって形成する。シリコン酸化膜１１０中に、約３０ｋｅＶの注入エネルギーで、負イオン注入法によって銀を注入する。銀が注入されたシリコン酸化膜１１０を、２００℃よりも高く、かつ、銀の融点未満の温度で熱処理して、銀微粒子を形成する。酸化雰囲気中で熱処理をして、微粒子の表面部分を酸化して、被覆層としての酸化銀１４０を形成する。ナノメートルサイズの複数の微粒子１３０および被覆層１４０を、少ない工程で形成する。 （もっと読む）

【課題】 トラップ膜を有するメモリセルのデータ保持特性の劣化を防止し、信頼性が高い半導体装置を得られるようにする。
【解決手段】 まず、ｐ型の半導体基板１１の上に、電荷を蓄積するＯＮＯ膜１２を形成する。続いて、ＯＮＯ膜１２に開口部を１２ｄを形成し、形成した開口部１２ｄから半導体基板１１に砒素イオンを注入することにより、半導体基板１１の各開口部１２ｄの下側部分にｎ型拡散層１４を形成する。続いて、ＯＮＯ膜１２の開口部１２ｄ側の端部を覆うように保護絶縁膜１５を形成し、酸素を含む雰囲気で半導体基板１１に保護絶縁膜１５を介して熱処理を行なって、各ｎ型拡散層１４の上部を酸化することにより、各ｎ型拡散層１４の上部にビットライン酸化膜１６を形成する。続いて、ＯＮＯ膜１２の上に導電体膜を形成することによりワードライン１７を形成する。 （もっと読む）

【課題】 ＭＯＮＯＳ型不揮発性半導体記憶装置の高性能化、高信頼性化を推進することのできる技術を提供する。
【解決手段】 ＭＯＮＯＳ型不揮発性メモリのメモリセル１は、コントロールゲート６を備えたコントロールトランジスタ４と、メモリゲート８を備えたメモリトランジスタ５とで構成され、それらトランジスタは、基板２の表面に形成されたドレイン拡散層２３およびソース拡散層２４を有している。メモリゲート８と基板２との間の電荷蓄積部である窒化シリコン膜１３は、メモリゲート８のゲート長方向の長さが、メモリゲート８のゲート長より短い。 （もっと読む）

一実施形態において半導体デバイス（１０）は、半導体基板（２０）中に均一に注入された第１の導電型を有する高ドープ層（２６）を有し、基板（２０）の頂部表面と高ドープ層（２６）との間にはチャンネル領域（２８）が配置されている。別の実施形態では半導体デバイス（７０）は、カウンタドープされたチャンネル（８６）およびそのチャンネルの下のパンチスルー防止領域（７４）を有する。ゲートスタック（３２）を基板（２０）上に形成する。第２の導電型を有するソース（５２）およびドレイン（５４，５３）をその基に注入する。得られた不揮発性メモリーセルは、低い自然閾値電圧を与えることで、読取サイクル時の閾値電圧ドリフトを小さくする。さらに、第２の導電型を有し、ドレイン側に斜めで注入されたハロー領域（４６）を用いて、熱キャリア注入を支援することができ、それによってより高いプログラミング速度が可能となる。
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【課題】 正負両極のいずれの高電界においてもリーク電流を低減することができ、且つ単独の高誘電体膜では困難な低電界から高電界の広い電界領域でリーク電流を抑制する。
【解決手段】 第１導電型の半導体基板１０の主面上にトンネル絶縁膜１１を介して選択的に形成されたフローティングゲート電極１２と、フローティングゲート電極１２上に電極間絶縁膜１３を介して形成されたコントロールゲート電極１４と、各ゲート電極１２，１４に対応して基板の主面に形成された第２導電型のソース・ドレイン領域１５とを備えた不揮発性半導体メモリ装置であって、電極間絶縁膜１３は、２種類以上の高誘電体材料１３ａ，１３ｂ，１３ｃによる３層以上の積層構造を有する。 （もっと読む）

メモリデバイス（１００）は、導電構造（２１０）、複数の誘電層（４１０−４３０）、及び、制御ゲート（５１０）を含む。誘電層（４１０−４３０）は導電構造（２１０）の周りに形成され、制御ゲート（５１０）は誘電層（４１０−４３０）上に形成される。導電構造（２１０）の一部はメモリデバイス（１００）のドレイン領域（１００５）として機能し、また、誘電層（４１０−４３０）の少なくとも１つは、メモリデバイス（１００）の電荷蓄積構造として機能する。誘電層（４１０−４３０）は、酸化物−窒化物−酸化物層を含む。
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本発明は、特に、ソース領域（Ｓ）近傍において、ポケットドープ領域（１１４）を１つ有しているフラッシュメモリトランジスタ（Ｔ１１）に関する。上記メモリトランジスタ（Ｔ１１）は、読み出し処理中において、ロードメモリ状態を妨害することなく機能する。 （もっと読む）