非対称のポケットドープ領域を有するメモリトランジスタおよびメモリユニット
本発明は、特に、ソース領域（Ｓ）近傍において、ポケットドープ領域（１１４）を１つ有しているフラッシュメモリトランジスタ（Ｔ１１）に関する。上記メモリトランジスタ（Ｔ１１）は、読み出し処理中において、ロードメモリ状態を妨害することなく機能する。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、集積メモリトランジスタに関するものであり、例えば、半導体基板において次のように構成される。
【０００２】
−２つのターミナル領域、通常、チャネル領域のドープタイプから外れるとともに、ソース領域およびドレイン領域に関連するドープタイプでドープされる。特に、このターミナル領域は、また、同ターミナル領域よりもより軽くドープされた拡張が維持される。
【０００３】
−チャネル領域は、上記ターミナル領域の間に配置されるものであり、このチャネル領域は、通常、基板ベーシックドープと一致するか、または、いわゆるウェルドープと一致するように軽くドープされるとともに、ターミナル領域間の反転チャネルを形成するように供給され、
−制御領域は、通常、電気伝導的であるとともに、ゲートに関連し、
−電荷蓄積領域は、上記制御領域とチャネル領域との間に配置され、この電荷蓄積領域は、電気伝導性または電気絶縁性の材料を含むとともに、フローティングゲートに関連し、
−ポケットドープ領域は、チャネル領域と同一のドープタイプを有するが、チャネル領域とは異なるドーパント濃度を有する。
【０００４】
このようなメモリトランジスタは、例えば、フラッシュ−ＥＥＰＲＯＭ（Electrical Erasable Programmable Read Only Memory）として用いられ、すなわち、また供給電圧がスイッチオフされた後には、揮発性の様式において電荷を蓄積するメモリユニットを含んでいる。一例としては、上記メモリトランジスタは、いわゆる、その制御領域が電荷蓄積領域の近傍および上方に位置している、スプリットゲートトランジスタと呼ばれる。
【０００５】
上記ポケットドープ領域は、また、ポケットに関連するとともに、例えばターミナル領域またはその拡張に隣接する。このポケットドープ領域は、完成前（premature）のパンチスルーに妨げられるとともに、例えば、対称に、または、上記２つのターミナル領域付近に構成される。
【０００６】
本発明の目的は、電気的特性を向上するとともに、特に、小さなチップエリアが求められるメモリトランジスタを説明することにある。さらには、このようなメモリトランジスタを有するメモリユニット、動作方法および組み立て方法を説明することにある。
【０００７】
本発明は、第１の確実な問題群が、上記メモリトランジスタの小型化を妨げることを考慮することに基づいている。そのことについて、図２を参照して以下に詳細に説明すると、メモリトランジスタまたはメモリセルを読み出すときに、ｎ−チャネルメモリトランジスタの場合には、電荷蓄積領域に、熱い電子（hot electron）と呼ばれる、阻害影響の例が特に起こる。上記電子は、ドレインまたは電子シンクを動作させるターミナル領域の近傍で最大に加速される。メモリトランジスタについて要求されるサービスライフまたは電荷蓄積時間を構成する複数年を超えて、１日当たり一つの電子と同様に小さい影響は、例えば、「ストアされない電荷」状態から「ストアされる電荷」状態の変化のように、メモリトランジスタの荷電状態において変化を導くことができる。
【０００８】
発生した熱い電子を妨げる目的で、本発明に係るメモリセルの場合では、電界強度勾配の大きさはドレイン側で縮小され、そのため、電場はまた減少する。これは、次の手段により達成される。
【０００９】
−ソース側ポケットドープ領域は、ドレインターミナル領域よりもソースターミナル領域に近い位置に配置されるとともに、上記チャネル領域と同じドープタイプを有しているが、上記チャネル領域よりも望ましくは高いドーパント濃度を有しており、
−このような、ドレインターミナル領域により近いもう一つのポケットドープ領域の欠損、このドレイン側での上記ポケットの欠損は特別な場合であるが、（この欠損）により達成される、メモリトランジスタの非対称構造による。代わりに、ポケットがドレイン側で用いられるが、それでも低い投与量でドープされる。
【００１０】
− そして、ソースターミナル領域の上記事実の効力によって、上記メモリトランジスタの読み出し動作モードにおいて、電子がチャネル領域へ輸送するために、電子ソースすなわち、１つのソース、として提供される。
【００１１】
上記規模の小型化は、このように、メモリセルの信頼性の減少無しで可能である。同様に維持された規模では、信頼性は増加する。
【００１２】
１つの展開として、上記ソース側ポケットドープ領域、でなければ、ドレイン側ポケットドープ領域は、このように、ソースおよびドレイン間でパンチスルーを妨げる目的のチャネル領域よりも、高いドーパントの濃度を有している。一例としては、１つの領域での最大ドーパント濃度は、ドーパント濃度の組み合わせにおいて参考ポイントとして提供される。
【００１３】
１つの展開として、非対称は、ソースターミナル領域よりもドレインターミナル領域により近く配置されるとともに、チャネル領域と同じドープタイプを有しているが、このチャネル領域とは異なるドーパント濃度を有しているドレイン側ポケットドープ領域の全欠損により導かれる。非対称は、このように、単純な方法で製造することができる。
【００１４】
代わりの展開としては、非対称は、上記ソース側ポケットドープ領域に関しては非対称であるとともに、チャネル領域と同じドープタイプを有しているが、このチャネル領域とは異なるドーパント濃度を有している、ドレイン側ポケットドープ領域により導かれる。上記非対称は、以下の特徴の少なくとも１つの効力により発生する。
【００１５】
−上記ソース側ポケットドープ領域において、ドーパントの純濃度と比較して、ドレイン側ポケットドープ領域において、異なるドーパントの純濃度という効力、
−ソース側ポケットドープ領域の形態と比較して、ドレイン側ポケットドープ領域の異なる形態という効力、
−上記ソース側ポケットドープ領域の位置と比較して、ドレイン側ポケットドープ領域の異なる位置という効力。
【００１６】
１つの展開として、ターミナル領域は、制御領域の中央を貫通するとともに、電荷蓄積領域の中央を貫通するミラー軸に関して、互いに対称に形成される。ターミナル領域における非対称の製造のための追加的な処置は、メモリトランジスタの組み立て中に、必要ないことを意味する。
【００１７】
代わりの展開としては、ターミナル領域はミラー軸に関して非対称に形成される。この非対称は、結果として、メモリトランジスタまたはメモリユニットの電気的特性を向上させる。
【００１８】
１つの展開として、それぞれの場合におけるターミナル領域が、チャネル領域とは異なるドープタイプのドープを有する主たるターミナル領域を含む。この展開では、１つのターミナル領域または両方のターミナル領域は、主たる領域と同じドープタイプであるが、主たる領域よりも低いドーパント濃度のドープを含む、拡張領域を有する。拡張領域の機能は、ゲート電極により制御されるチャネル領域に、ターミナル領域の接続を形成すること、または、ターミナルゾーンからチャネルゾーンへの変遷における同様の電界勾配を生成することにある。非対称ポケット挿入の効力により、より小さなドーパント勾配は、ソース側よりもドレイン側に形成される。その結果、より小さなフィールド勾配は、対称ソース／ドレイン構造の場合よりも読み出しの間ドレイン側に優勢である。
【００１９】
本発明は、加えて、本発明またはその展開によって、メモリトランジスタのマルチプル性（multiplicity）を有するメモリユニットに関連する。一例としては、メモリユニットは、数百万のメモリトランジスタを含み、そのために、特に、高い要求が電荷蓄積の信頼性を作り出す。
【００２０】
１つの展開として、上記メモリトランジスタは、上記メモリユニットにおいて、マトリクス形態に配置され、１つのワードライン方向では、各場合において、上記マトリクスの１行（row）のメモリトランジスタの制御領域は、ワード線を経由して電気伝導的に接続される。ワード線方向について横断的に位置しているビット線方向において、上記マトリクスの１列（column）のドレインターミナル領域は、ビット線を経由して互いに電気伝導的に接続される。ワード線は、ワード線デコーダに、電気伝導的に接続されているか、または接続可能である。ビット線は、ビット線デコーダ、および／または、電荷蓄積領域の荷電状態を検出するセンサ回路に、電気伝導的に接続されているか、または接続可能である。センサ回路は、また、センサアンプに関連する。
【００２１】
メモリユニットは、例えば、ＡＮＤ原理により構成される。しかしながら、これは、１列の異なるメモリトランジスタのターミナル領域が、連続して接続されている、ＮＡＮＤ原理に従う代わりの形態のメモリユニットを構築することを排除しない。１つの選択肢として、このメモリユニットは、仮想の接地電位での構成に従って構成される。スプリットゲートセルでの構成は、また、本発明に係るメモリセルを含んでよい。
【００２２】
本発明は、メモリトランジスタの動作のための方法にも関連し、メモリトランジスタがトンネル電流でプログラムされる方法に従い、漏出電流は別として、ソースおよびドレインの間で、電流の流出は生じない。対比として、電荷キャリアがソース側（ソース側注入）で向上する場合、または、ソースおよびドレイン間のいわゆる熱く速い（hot and fast）電子（ホットチャネル注入）でのプログラミングの場合、１００ナノアンペアを超える電流が流れる。
【００２３】
次の展開では、メモリトランジスタは、チャネル領域および誘電体（dielectric）の間の中間を通って流れる、望ましくは完全な中間で同じ電流度合いでの、トンネル電流でプログラムされ、フィールドがポケットドープ領域により影響されるゾーンを除外する。この方法は、またＵＣＰ（Uniform Channel Programming）に関連する。特に、このプログラム方法は、速い電子生成のための高いフィールド勾配また、ターミナル領域でフィールドがスパイクすることを要求せず、そのため、ポケットドープ領域は、プログラミング中、妨害を引き起こさない。１つの配置として、トンネル電流は、また、末梢を遂行するために用いられる。
【００２４】
１つの展開では、メモリトランジスタは、ｎ−チャネルトランジスタである。以下のステップは、メモリトランジスタの荷電状態を読み出すときに実行される。
【００２５】
−ソースターミナル領域への接地電位の適用、
−ドレインターミナル領域の正電位の適用、
−制御またはゲート領域の適用、このゲート電位は、正ドレイン電位よりも大きな大きさを有する。
【００２６】
非対称に配置されるポケットドープ領域の効力、または、互いについて非対称的に配されるポケットドープ領域の効力により、この読み出し動作モードの場合に達成されることは、チャネル領域の電子は、電荷蓄積領域へのエネルギー障壁を超えるために十分なエネルギーを有さないことである。それゆえ、また、読み出し状態のための電荷蓄積層においてストアされた、荷電状態の妨害を発生させない。
【００２７】
本発明は、非対称に配置されるポケットドープ領域を有するメモリトランジスタを組み立てるための方法に関連する。上記ポケットドープ領域は、斜め注入（inclined implantation）方法により製造され、この場合において、１つの展開では、ドレインターミナル領域が、その近傍で、結局、形成するために予定されている、ポケットドープ領域が無いか、または低ドーパント濃度を有するポケットドープ領域は、例えば、レジストにより、注入の前のマスクで被覆される。代わりとして、制御領域は、ドレイン領域を覆う（shade）ために提供され、斜め注入は一方向でのみ遂行される。この選択肢は、特に、例えば、伝統的なＡＮＤ設計の場合に、メモリセルアレイのドレイン領域の全てが覆われるポケットドープ領域に向かう、斜め注入方向である場合に、使用される。
【００２８】
本発明について、添付図面を参照しながら以下に説明する。添付図面は以下の通りである。
【００２９】
図１は、フラッシュメモリセルアレイの回路図を示す。
【００３０】
図２は、読み出し中のメモリセルにおける電位状態を示す図である。
【００３１】
図３は、メモリセルアレイのビット線方向の断面図である。
【００３２】
図４は、一メモリセル内のソースとドレイン間におけるドーパント濃度を示す図である。
【００３３】
図１は、フラッシュメモリセルアレイ１０の回路図であり、複数のメモリセルが縦および横に行列形式で配置されている。図１は、Ｔ１１からＴ２２までの４つのセルを図示している。１つ目の指数は列（column）を表し、２つ目の指数は行（row）を表している。例えばメモリセルＴ１２は、１列目の２行目に位置している。Ｔ１１からＴ２２までのメモリセルの構成は互いに同一である。Ｔ１１からＴ１３までの構成について、図２〜図３を参照しながら以下に詳述する。
【００３４】
典型的な実施形態において、上記行列の２つの行が図示されている。１行目のメモリセルＴ１１およびＴ１２は、横方向に位置しているワード線ＷＬ１によってゲート電極に接続されている。ワード線ＷＬ１には、ワード線ＷＬ２が隣接している。ワード線ＷＬ２も同様に横方向に位置しており、特に、メモリセルＴ１１およびＴ１２のゲート電極を接続している。その他のワード線２０は点で示す。
【００３５】
典型的な実施形態において、上記行列の２つの列がさらに図示されている。１列目のメモリセルＴ１１およびＴ１２は、縦方向に位置しているローカルビット線ＢＬ１によってドレイン電極に接続されている。ローカルビット線ＢＬ１には、ローカルビット線ＢＬ２が隣接している。ローカルビット線ＢＬ２も同様に縦方向に位置しており、特に、メモリセルＴ２１およびＴ２２のドレイン電極Ｄを接続している。その他のローカルビット線３０は点で示す。ローカルビット線ＢＬ１およびＢＬ２は、それぞれ、上記行列における列の一部の区域にのみ伸びている。ローカルビット線ＢＬ１およびＢＬ２は、スイッチングトランジスタ（図示せず）を介して、グローバルビット線に接続されている。グローバルビット線は、それぞれ、上記行列の列全体に伸びている。分かりやすくするため、グローバルビット線も同様に、図１には示されていない。
【００３６】
縦のメモリセルのソース電極Ｓは、ローカルソース線によって接続されている。従って、メモリセルＴ１１、Ｔ１２などのソース電極Ｓは、ローカルソース線４０によって互いに接続されている。２列目のメモリセルＴ２１およびＴ２２のソース電極Ｓは、ローカルソース線４２を介して、電気的に伝導するように互いに接続されている。
【００３７】
ローカルソース線４０および４２は、それぞれ、スイッチングトランジスタＴ１０およびＴ２０のドレインＤへ至る。スイッチングトランジスタＴ１０およびＴ２０のゲートＧは、制御線ＳＧに接続されている。スイッチングトランジスタＴ１０およびＴ２０のソース端子Ｓは、接地電位を有している共通ソース線５０に接続されている。
【００３８】
図１に示すメモリユニット１０は、ローカルＡＮＤ構造を有したメモリユニットである。それぞれ、例えば、列内にある８個または１６個のセルがＡＮＤ構造を形成している。しかしグローバルビット線に沿って、ＡＮＤ構造を有した複数のローカルブロックがある。
【００３９】
図２は、メモリセルＴ１１の断面に基づいた、読み出し中のメモリセルＴ１１における電位状態を示している。メモリセルＴ１１は、弱くｐ−ドープされたウェル１０２内にあるシリコン半導体基板１００上に位置している。ソース領域Ｓおよびドレイン領域Ｄは、強度にｐ−ドープされている。ソース拡張領域１１０およびドレイン拡張領域１１２は、軽度にｎ−ドープされている。ｐ−ウェル１０２よりも強度にｐ−ドープされているポケットドープ領域（pocket doping region)１１４は、ソース拡張領域１１０にのみ形成されている。ポケットドープ領域１１４を除いて、メモリセルＴ１１は、ミラー軸１１６を中心にして鏡面対称的に構成されている。
【００４０】
基板１００と電気伝導性のフローティングゲート１１８との間には、トンネル誘電体１２０が位置している。このトンネル誘電体１２０の厚さは、例えば８ナノメートルから最大１０ナノメートルまでの範囲内にある。誘電体１２２は、フローティングゲート１１８とゲートＧとの間に位置している。
【００４１】
読み出し中のメモリセルＴ１１の電位状態は、例としては次の通りである。
【００４２】
−ソースＳおよびウェル１０２において０ボルトまたは接地電位、
−ドレインＤにおいて＋１．２ボルト、
−ゲートにおいて＋３．３ボルト。
【００４３】
このような電位状態のために、ソースＳとドレインＤとの間の基板１０２の表面に、反転チャネル（inversion channel)１２４が形成される。電子は、上記反転チャネル内のソースからドレインへ向かって加速される。パンチスルーは、ポケットドープ領域１１４によって防止される。ドレインＤにはポケットドープ領域が存在していないために、過度に広い範囲へ電子が加速されることが防止される。従来のメモリセルの場合では、個々の電子がフローティングゲートへと押し入れられる可能性があったが、メモリセルＴ１１の場合では防止できる。これは、対称またはミラー軸１１６とドレインＤとの間にポケットドープ領域が存在していないからである。従ってメモリセルＴ１１は、読み出し動作が例え毎日行われたとしても、１０年または１５年以上もその荷電状態を変えずに蓄えておくことができる。
【００４４】
図３は、スイッチングトランジスタＴ１０からメモリセルＴ１１、Ｔ１２、そしてメモリセルＴ１３へ至るまでの、ビット線方向に沿った断面の一例を示している。ローカルビット線ＢＬ１、ローカルソース線４０、制御線ＳＧ、および共通ソース線５０が、例えば金属層（図示せず）内に含まれている。ワード線ＷＬ１、ＷＬ２、およびワード線ＷＬは、例えば高ドープされた多結晶シリコンから形成されている。
【００４５】
以下のコンタクトは、トランジスタＴ１０〜Ｔ１３を接続する機能を果たす。
【００４６】
−共通ソース線５０に接続されたコンタクト１５０は、スイッチングトランジスタＴ１０のソース領域Ｓへ至る。
【００４７】
−制御線ＳＧに接続されたコンタクト１５２は、スイッチングトランジスタＴ１０のゲートＧへ至る。
【００４８】
−ローカルソース線４０に接続されたコンタクト１５４は、ｎ型ドープ領域１７０へ至る。ｎ型ドープ領域１７０は、スイッチングトランジスタＴ１０のドレインＤ、およびメモリセルＴ１１のメモリトランジスタのソースＳを形成している。
【００４９】
−コンタクト１５６は、ワード線ＷＬ１とメモリセルＴ１１のゲートＧとの間に位置している。
【００５０】
−コンタクト１５８は、ローカルビット線ＢＬ１とｎ型ドープ領域１７２との間に位置している。ｎ型ドープ領域１７２は、メモリセルＴ１１およびＴ１２のドレイン領域Ｄを形成している。
【００５１】
−コンタクト１６０は、ワード線ＷＬ２とメモリセルＴ１２のゲートＧとの間に位置している。
【００５２】
−ローカルソース線４０に接続されたコンタクト１６２は、ｎ型ドープ領域１７４へ至る。ｎ型ドープ領域１７４は、メモリセルＴ１２のメモリトランジスタのソースＳ、およびメモリセルＴ１３のメモリトランジスタのソースＳを形成している。
【００５３】
−コンタクト１６４は、ワード線ＷＬ３とメモリセルＴ１３のゲートＧとの間に位置している。
【００５４】
−コンタクト１６６は、ローカルビット線ＢＬ１とｎ型ドープ領域１７６との間に位置している。ｎ型ドープ領域１７６は、メモリセルＴ１３およびＴ１４のドレイン領域Ｄを形成している。
【００５５】
さらなるコンタクト１８０は、ワード線ＷＬｘ、ソース線４０、ワード線ＷＬｘ＋１、ビット線ＢＬ１などを選択的に接続する機能を果たす。
【００５６】
弱くｎ−ドープされた拡張領域９０は、スイッチングトランジスタＴ１０のソースＳに形成されている。拡散領域１７０および１７６と比べて弱くｎ−ドープされた２つの拡張領域１９２と１９４、１９６と１９８、２００と２０２、ならびに２０４と２０６は、それぞれ、隣接した２つのチャネル領域に向かって、上記拡散領域に形成されている。
【００５７】
スイッチングトランジスタＴ１０の拡張領域１９０および１９２には、それぞれ、ポケットドープ領域２１０および２１２が位置している。ポケットドープ領域２１０および２１２は、拡張領域１９０および１９２とは反対のドープ型（doping type)を有し、チャネル領域またはｐ−ウェル１０２と同じドープ型を有している。しかしながら、ポケットドープ領域２１０および２１２は、ｐ−ウェル１０２よりもさらに高ドープされている。ポケットドープ領域２１０および２１２と同じドープ型および同じドーパント濃度を有しているポケットドープ領域２１６〜２１８は、それぞれ、メモリセルＴ１１〜Ｔ１３のソース側にある拡張領域１９４、２００、２０２などにのみ位置している。これとは対照的に、ドレイン側の拡張領域１９６、１９８、２０４、２０６などには、ポケットドープ領域はない。図３は、図２からは外れたメモリセルＴ１１のドーピングプロファイルを示している。しかしながら、上記ドーピングプロファイルは双方とも、図２を参照しながら説明した抑圧エラー（suppressing error)の機能を果たす。
【００５８】
ドープ領域１７０、１７２、１７４、および拡張領域１９０〜２０６は注入によって形成されている。注入方向は、基板１００への標準方向Ｎとは正反対である。対照的に、ポケットドープ領域２１０〜２１８は斜め注入によって形成されている。斜め注入の注入方向は、垂直注入の角度よりも１０度以上大きく逸れる。
【００５９】
図４は、図式２５０において、ドーパントの純濃度の程度を表す曲線２５１を図式的に示している。ドーパントの純濃度は、ビット線方向の位置の関数としてｙ軸上に対数的に示されている。ビット線方向の位置は、ｘ軸２５４上に示されている。ドーパントの純濃度は、伝導型ｎへと導くドーパント原子と、伝導型ｐへと導くドーパント原子との差によってもたらされる。上記ドーパントの純濃度は、ドーパント原子が例えば立方センチメートル当たり１０１５から、ドーパント原子が例えば立方センチメートル当たり１０２２までの範囲内において、ｙ軸２５２上に示されている。ｘ軸２５４の始点は、例えば基板１００におけるメモリセルＴ１１のソースＳの位置を表している。図示されている部分のｘ軸２５４は、メモリセルＴ１１のドレインＤにおいて終端している。
【００６０】
曲線２５１は、次のような、ソースＳからドレインＤまでの連続的な特性を有している。
【００６１】
−ドープ領域１７０では、例えばドーパント原子としてヒ素またはリンが大部分を占めているため、ドーパント純濃度Ｎ１が高い。ドーパント濃度Ｎ１は、例えば、ドーパント原子が立方センチメートル当たり１０２０〜１０２２の範囲内にある。典型的な実施形態では、ドーパント原子が立方センチメートル当たり５ １０２０である。
【００６２】
−ドーパントの純濃度Ｎ２は、拡張領域１９４において、少なくとも１０の１乗低い。典型的な実施形態では、ドーパント濃度Ｎ２は、ドーパント原子が立方センチメートル当たり５ １０１９である。
【００６３】
−拡張領域１９４とポケットドープ領域２１４との遷移部におけるドーパントの純濃度は、ドーパント原子が立方センチメートル当たり約１０１５である。
【００６４】
−ドーパントの純濃度Ｎ３の極大値は、ドーパント原子として例えばホウ素が大部分を占めているため、ポケットドープ領域２１４のほぼ中心にある。典型的な実施形態では、Ｎ３は、例えば、ドーパント原子が立方センチメートル当たり５ １０１８である。Ｎ３は、一般的には、チャネルにおけるドーパント濃度よりも１０の１乗高い。
【００６５】
−値Ｎ３からＮ４へと緩やかに下降している部分のドーパント濃度は、例えば、ドーパント原子が立方センチメートル当たり５ １０１７である。
【００６６】
−チャネル領域と拡張領域１９６との境界において、値Ｎ４から、ドーパント原子が立方センチメートル当たり１０１５へ急激に下降している。
【００６７】
−拡張領域１９６において、値がＮ２まで上昇している。
【００６８】
−ドレインドープ領域１７２における値はＮ１である。
【００６９】
２つの最小値間の距離、すなわちポケットドープ領域の長さを含めたチャネル長は、典型的な実施形態では１２０ナノメートルである。別の典型的な実施形態では、上記チャネル長は１２０ナノメートル未満である。
【００７０】
ドーパント純濃度が大幅に上昇している「硬い」ｎ／ｐ接合は、ポケットドープ領域２１４において生じる。これに対して、拡張領域１９６のポケットドープ領域ではドーパントが欠損しているか、あるいは少ない。このためｐ／ｎ接合が「より柔らかく」なり、ドーパント純濃度の増減がより小さくなる。曲線２５１におけるドレイン側の極小値の上昇は、そこに存在している電界強度の程度（measure）である。拡張領域１９６における最小値では、曲線２５１の上昇の大きさ、あるいは曲線２５１の最初の誘導体（first derivative）は小さい。これらは、電界強度の低下に関連している。
【００７１】
拡張領域１９６付近における電界強度の低下によって、チャネル領域において予め加速された電子の加速が、破線で示した曲線特性２６０と比べて緩やかになる。曲線特性２６０は、互いに非対称である２つのポケットドープ領域を有している場合の曲線である。加速が緩やかになることによって、チャネル領域の末端において電子の速度が低下する。この速度低下によって、メモリセルＴ１１の読み出し中にフローティングゲート１１８へ電子が押し入れられるという憂慮すべき事態を防止できる。
【００７２】
別の典型的な実施形態では、ドレイン側のポケットドープ領域２６２は、ソース側のポケットドープ領域１１４または２１４に加えて用いられる。ドレイン側のポケットドープ領域の最大ドーパント濃度Ｎ５は、Ｎ３とＮ４との間のドーパント濃度、例えばＮ３とＮ４との中間である。すなわち、上述した値に対して、ドーパント原子は立方センチメートル当たり１ １０１８である。従って、この場合においても、読み出し中にプログラミングが不正確になるという事態を抑制できる。しかし、その上、パンチスルー電圧がさらに上昇する。
【００７３】
例えば、ドレイン側のポケットドープ領域２６２、およびソース側のポケットドープ領域２１４に対する基本的なドーピングは、それぞれ、拡張領域１１０および１１２、ならびに、１９０および１９２の場合と同じリソグラフィ、特に同じフォトマスクを用いて行われる。ドレイン側の領域あるいはドレイン側の領域に対して備えられた領域は、ドーピング後あるいはドーピング前に、追加的なマスクによって覆われる。これは、斜め注入をさらに行うことによって、ソース側のポケットドープ領域におけるドーパント濃度を上げるためである。
【００７４】
他の典型的な実施形態では、それぞれのメモリセルは、１つ以上のトランジスタ（例えば、メモリトランジスタおよび駆動トランジスタ）を含んでいる。
【００７５】
ｎ型チャネルトランジスタに対する典型的な実施形態について説明してきたが、ｐ型チャネルトランジスタに対する技術的効果も同様に当てはまる。ｐ型チャネルトランジスタの場合は、非対称のポケットがあるため、読み出し中の正孔の加速はより緩やかである。これにより、チャネル領域に隣接している酸化膜への損傷を防ぐことができる。従って、フローティングゲートの誘電体の劣化度が低減する。ｐ型チャネルトランジスタの場合は、電位状態およびドープ型は、指定された電位状態およびドープ型とは逆になるように選択しなければならない。
【図面の簡単な説明】
【００７６】
【図１】フラッシュメモリセルアレイの回路図を示す。
【図２】読み出し中のメモリセルにおける電位状態を示す図である。
【図３】メモリセルアレイのビット線方向の断面図である。
【図４】一メモリセル内のソースとドレイン間におけるドーパント濃度を示す図である。
【符号の説明】
【００７７】
Ｄ ドレイン電極（ドレイン、ドレイン領域、ドレインターミナル領域）
Ｇ ゲート（制御領域）
Ｓ ソース電極（ソース、ソース領域、ソース端子、ソースターミナル領域）
ＢＬ１，ＢＬ２ ローカルビット線（ビット線）
Ｔ１１〜Ｔ１３，Ｔ２１〜Ｔ２２ メモリトランジスタ
ＷＬ１〜ＷＬ３ ワード線
１０ フラッシュメモリセルアレイ・メモリユニット
４０ ローカルソース線（ソース線）
４２ ローカルソース線（ソース線）
１０２ ウェル（チャネル領域）
１１０ ソース拡張領域
１１２ ドレイン拡張領域
１１４ ソース側ポケットドープ領域
１１８ フローティングゲート（電荷蓄積領域）
１２４ 反転チャネル（チャネル領域）
１２６ 絶縁体
２６２ ドレイン側ポケットドープ領域
【発明の詳細な説明】
【０００１】
本発明は、集積メモリトランジスタに関するものであり、例えば、半導体基板において次のように構成される。
【０００２】
−２つのターミナル領域、通常、チャネル領域のドープタイプから外れるとともに、ソース領域およびドレイン領域に関連するドープタイプでドープされる。特に、このターミナル領域は、また、同ターミナル領域よりもより軽くドープされた拡張が維持される。
【０００３】
−チャネル領域は、上記ターミナル領域の間に配置されるものであり、このチャネル領域は、通常、基板ベーシックドープと一致するか、または、いわゆるウェルドープと一致するように軽くドープされるとともに、ターミナル領域間の反転チャネルを形成するように供給され、
−制御領域は、通常、電気伝導的であるとともに、ゲートに関連し、
−電荷蓄積領域は、上記制御領域とチャネル領域との間に配置され、この電荷蓄積領域は、電気伝導性または電気絶縁性の材料を含むとともに、フローティングゲートに関連し、
−ポケットドープ領域は、チャネル領域と同一のドープタイプを有するが、チャネル領域とは異なるドーパント濃度を有する。
【０００４】
このようなメモリトランジスタは、例えば、フラッシュ−ＥＥＰＲＯＭ（Electrical Erasable Programmable Read Only Memory）として用いられ、すなわち、また供給電圧がスイッチオフされた後には、揮発性の様式において電荷を蓄積するメモリユニットを含んでいる。一例としては、上記メモリトランジスタは、いわゆる、その制御領域が電荷蓄積領域の近傍および上方に位置している、スプリットゲートトランジスタと呼ばれる。
【０００５】
上記ポケットドープ領域は、また、ポケットに関連するとともに、例えばターミナル領域またはその拡張に隣接する。このポケットドープ領域は、完成前（premature）のパンチスルーに妨げられるとともに、例えば、対称に、または、上記２つのターミナル領域付近に構成される。
【０００６】
本発明の目的は、電気的特性を向上するとともに、特に、小さなチップエリアが求められるメモリトランジスタを説明することにある。さらには、このようなメモリトランジスタを有するメモリユニット、動作方法および組み立て方法を説明することにある。
【０００７】
本発明は、第１の確実な問題群が、上記メモリトランジスタの小型化を妨げることを考慮することに基づいている。そのことについて、図２を参照して以下に詳細に説明すると、メモリトランジスタまたはメモリセルを読み出すときに、ｎ−チャネルメモリトランジスタの場合には、電荷蓄積領域に、熱い電子（hot electron）と呼ばれる、阻害影響の例が特に起こる。上記電子は、ドレインまたは電子シンクを動作させるターミナル領域の近傍で最大に加速される。メモリトランジスタについて要求されるサービスライフまたは電荷蓄積時間を構成する複数年を超えて、１日当たり一つの電子と同様に小さい影響は、例えば、「ストアされない電荷」状態から「ストアされる電荷」状態の変化のように、メモリトランジスタの荷電状態において変化を導くことができる。
【０００８】
発生した熱い電子を妨げる目的で、本発明に係るメモリセルの場合では、電界強度勾配の大きさはドレイン側で縮小され、そのため、電場はまた減少する。これは、次の手段により達成される。
【０００９】
−ソース側ポケットドープ領域は、ドレインターミナル領域よりもソースターミナル領域に近い位置に配置されるとともに、上記チャネル領域と同じドープタイプを有しているが、上記チャネル領域よりも望ましくは高いドーパント濃度を有しており、
−このような、ドレインターミナル領域により近いもう一つのポケットドープ領域の欠損、このドレイン側での上記ポケットの欠損は特別な場合であるが、（この欠損）により達成される、メモリトランジスタの非対称構造による。代わりに、ポケットがドレイン側で用いられるが、それでも低い投与量でドープされる。
【００１０】
− そして、ソースターミナル領域の上記事実の効力によって、上記メモリトランジスタの読み出し動作モードにおいて、電子がチャネル領域へ輸送するために、電子ソースすなわち、１つのソース、として提供される。
【００１１】
上記規模の小型化は、このように、メモリセルの信頼性の減少無しで可能である。同様に維持された規模では、信頼性は増加する。
【００１２】
１つの展開として、上記ソース側ポケットドープ領域、でなければ、ドレイン側ポケットドープ領域は、このように、ソースおよびドレイン間でパンチスルーを妨げる目的のチャネル領域よりも、高いドーパントの濃度を有している。一例としては、１つの領域での最大ドーパント濃度は、ドーパント濃度の組み合わせにおいて参考ポイントとして提供される。
【００１３】
１つの展開として、非対称は、ソースターミナル領域よりもドレインターミナル領域により近く配置されるとともに、チャネル領域と同じドープタイプを有しているが、このチャネル領域とは異なるドーパント濃度を有しているドレイン側ポケットドープ領域の全欠損により導かれる。非対称は、このように、単純な方法で製造することができる。
【００１４】
代わりの展開としては、非対称は、上記ソース側ポケットドープ領域に関しては非対称であるとともに、チャネル領域と同じドープタイプを有しているが、このチャネル領域とは異なるドーパント濃度を有している、ドレイン側ポケットドープ領域により導かれる。上記非対称は、以下の特徴の少なくとも１つの効力により発生する。
【００１５】
−上記ソース側ポケットドープ領域において、ドーパントの純濃度と比較して、ドレイン側ポケットドープ領域において、異なるドーパントの純濃度という効力、
−ソース側ポケットドープ領域の形態と比較して、ドレイン側ポケットドープ領域の異なる形態という効力、
−上記ソース側ポケットドープ領域の位置と比較して、ドレイン側ポケットドープ領域の異なる位置という効力。
【００１６】
１つの展開として、ターミナル領域は、制御領域の中央を貫通するとともに、電荷蓄積領域の中央を貫通するミラー軸に関して、互いに対称に形成される。ターミナル領域における非対称の製造のための追加的な処置は、メモリトランジスタの組み立て中に、必要ないことを意味する。
【００１７】
代わりの展開としては、ターミナル領域はミラー軸に関して非対称に形成される。この非対称は、結果として、メモリトランジスタまたはメモリユニットの電気的特性を向上させる。
【００１８】
１つの展開として、それぞれの場合におけるターミナル領域が、チャネル領域とは異なるドープタイプのドープを有する主たるターミナル領域を含む。この展開では、１つのターミナル領域または両方のターミナル領域は、主たる領域と同じドープタイプであるが、主たる領域よりも低いドーパント濃度のドープを含む、拡張領域を有する。拡張領域の機能は、ゲート電極により制御されるチャネル領域に、ターミナル領域の接続を形成すること、または、ターミナルゾーンからチャネルゾーンへの変遷における同様の電界勾配を生成することにある。非対称ポケット挿入の効力により、より小さなドーパント勾配は、ソース側よりもドレイン側に形成される。その結果、より小さなフィールド勾配は、対称ソース／ドレイン構造の場合よりも読み出しの間ドレイン側に優勢である。
【００１９】
本発明は、加えて、本発明またはその展開によって、メモリトランジスタのマルチプル性（multiplicity）を有するメモリユニットに関連する。一例としては、メモリユニットは、数百万のメモリトランジスタを含み、そのために、特に、高い要求が電荷蓄積の信頼性を作り出す。
【００２０】
１つの展開として、上記メモリトランジスタは、上記メモリユニットにおいて、マトリクス形態に配置され、１つのワードライン方向では、各場合において、上記マトリクスの１行（row）のメモリトランジスタの制御領域は、ワード線を経由して電気伝導的に接続される。ワード線方向について横断的に位置しているビット線方向において、上記マトリクスの１列（column）のドレインターミナル領域は、ビット線を経由して互いに電気伝導的に接続される。ワード線は、ワード線デコーダに、電気伝導的に接続されているか、または接続可能である。ビット線は、ビット線デコーダ、および／または、電荷蓄積領域の荷電状態を検出するセンサ回路に、電気伝導的に接続されているか、または接続可能である。センサ回路は、また、センサアンプに関連する。
【００２１】
メモリユニットは、例えば、ＡＮＤ原理により構成される。しかしながら、これは、１列の異なるメモリトランジスタのターミナル領域が、連続して接続されている、ＮＡＮＤ原理に従う代わりの形態のメモリユニットを構築することを排除しない。１つの選択肢として、このメモリユニットは、仮想の接地電位での構成に従って構成される。スプリットゲートセルでの構成は、また、本発明に係るメモリセルを含んでよい。
【００２２】
本発明は、メモリトランジスタの動作のための方法にも関連し、メモリトランジスタがトンネル電流でプログラムされる方法に従い、漏出電流は別として、ソースおよびドレインの間で、電流の流出は生じない。対比として、電荷キャリアがソース側（ソース側注入）で向上する場合、または、ソースおよびドレイン間のいわゆる熱く速い（hot and fast）電子（ホットチャネル注入）でのプログラミングの場合、１００ナノアンペアを超える電流が流れる。
【００２３】
次の展開では、メモリトランジスタは、チャネル領域および誘電体（dielectric）の間の中間を通って流れる、望ましくは完全な中間で同じ電流度合いでの、トンネル電流でプログラムされ、フィールドがポケットドープ領域により影響されるゾーンを除外する。この方法は、またＵＣＰ（Uniform Channel Programming）に関連する。特に、このプログラム方法は、速い電子生成のための高いフィールド勾配また、ターミナル領域でフィールドがスパイクすることを要求せず、そのため、ポケットドープ領域は、プログラミング中、妨害を引き起こさない。１つの配置として、トンネル電流は、また、末梢を遂行するために用いられる。
【００２４】
１つの展開では、メモリトランジスタは、ｎ−チャネルトランジスタである。以下のステップは、メモリトランジスタの荷電状態を読み出すときに実行される。
【００２５】
−ソースターミナル領域への接地電位の適用、
−ドレインターミナル領域の正電位の適用、
−制御またはゲート領域の適用、このゲート電位は、正ドレイン電位よりも大きな大きさを有する。
【００２６】
非対称に配置されるポケットドープ領域の効力、または、互いについて非対称的に配されるポケットドープ領域の効力により、この読み出し動作モードの場合に達成されることは、チャネル領域の電子は、電荷蓄積領域へのエネルギー障壁を超えるために十分なエネルギーを有さないことである。それゆえ、また、読み出し状態のための電荷蓄積層においてストアされた、荷電状態の妨害を発生させない。
【００２７】
本発明は、非対称に配置されるポケットドープ領域を有するメモリトランジスタを組み立てるための方法に関連する。上記ポケットドープ領域は、斜め注入（inclined implantation）方法により製造され、この場合において、１つの展開では、ドレインターミナル領域が、その近傍で、結局、形成するために予定されている、ポケットドープ領域が無いか、または低ドーパント濃度を有するポケットドープ領域は、例えば、レジストにより、注入の前のマスクで被覆される。代わりとして、制御領域は、ドレイン領域を覆う（shade）ために提供され、斜め注入は一方向でのみ遂行される。この選択肢は、特に、例えば、伝統的なＡＮＤ設計の場合に、メモリセルアレイのドレイン領域の全てが覆われるポケットドープ領域に向かう、斜め注入方向である場合に、使用される。
【００２８】
本発明について、添付図面を参照しながら以下に説明する。添付図面は以下の通りである。
【００２９】
図１は、フラッシュメモリセルアレイの回路図を示す。
【００３０】
図２は、読み出し中のメモリセルにおける電位状態を示す図である。
【００３１】
図３は、メモリセルアレイのビット線方向の断面図である。
【００３２】
図４は、一メモリセル内のソースとドレイン間におけるドーパント濃度を示す図である。
【００３３】
図１は、フラッシュメモリセルアレイ１０の回路図であり、複数のメモリセルが縦および横に行列形式で配置されている。図１は、Ｔ１１からＴ２２までの４つのセルを図示している。１つ目の指数は列（column）を表し、２つ目の指数は行（row）を表している。例えばメモリセルＴ１２は、１列目の２行目に位置している。Ｔ１１からＴ２２までのメモリセルの構成は互いに同一である。Ｔ１１からＴ１３までの構成について、図２〜図３を参照しながら以下に詳述する。
【００３４】
典型的な実施形態において、上記行列の２つの行が図示されている。１行目のメモリセルＴ１１およびＴ１２は、横方向に位置しているワード線ＷＬ１によってゲート電極に接続されている。ワード線ＷＬ１には、ワード線ＷＬ２が隣接している。ワード線ＷＬ２も同様に横方向に位置しており、特に、メモリセルＴ１１およびＴ１２のゲート電極を接続している。その他のワード線２０は点で示す。
【００３５】
典型的な実施形態において、上記行列の２つの列がさらに図示されている。１列目のメモリセルＴ１１およびＴ１２は、縦方向に位置しているローカルビット線ＢＬ１によってドレイン電極に接続されている。ローカルビット線ＢＬ１には、ローカルビット線ＢＬ２が隣接している。ローカルビット線ＢＬ２も同様に縦方向に位置しており、特に、メモリセルＴ２１およびＴ２２のドレイン電極Ｄを接続している。その他のローカルビット線３０は点で示す。ローカルビット線ＢＬ１およびＢＬ２は、それぞれ、上記行列における列の一部の区域にのみ伸びている。ローカルビット線ＢＬ１およびＢＬ２は、スイッチングトランジスタ（図示せず）を介して、グローバルビット線に接続されている。グローバルビット線は、それぞれ、上記行列の列全体に伸びている。分かりやすくするため、グローバルビット線も同様に、図１には示されていない。
【００３６】
縦のメモリセルのソース電極Ｓは、ローカルソース線によって接続されている。従って、メモリセルＴ１１、Ｔ１２などのソース電極Ｓは、ローカルソース線４０によって互いに接続されている。２列目のメモリセルＴ２１およびＴ２２のソース電極Ｓは、ローカルソース線４２を介して、電気的に伝導するように互いに接続されている。
【００３７】
ローカルソース線４０および４２は、それぞれ、スイッチングトランジスタＴ１０およびＴ２０のドレインＤへ至る。スイッチングトランジスタＴ１０およびＴ２０のゲートＧは、制御線ＳＧに接続されている。スイッチングトランジスタＴ１０およびＴ２０のソース端子Ｓは、接地電位を有している共通ソース線５０に接続されている。
【００３８】
図１に示すメモリユニット１０は、ローカルＡＮＤ構造を有したメモリユニットである。それぞれ、例えば、列内にある８個または１６個のセルがＡＮＤ構造を形成している。しかしグローバルビット線に沿って、ＡＮＤ構造を有した複数のローカルブロックがある。
【００３９】
図２は、メモリセルＴ１１の断面に基づいた、読み出し中のメモリセルＴ１１における電位状態を示している。メモリセルＴ１１は、弱くｐ−ドープされたウェル１０２内にあるシリコン半導体基板１００上に位置している。ソース領域Ｓおよびドレイン領域Ｄは、強度にｐ−ドープされている。ソース拡張領域１１０およびドレイン拡張領域１１２は、軽度にｎ−ドープされている。ｐ−ウェル１０２よりも強度にｐ−ドープされているポケットドープ領域（pocket doping region)１１４は、ソース拡張領域１１０にのみ形成されている。ポケットドープ領域１１４を除いて、メモリセルＴ１１は、ミラー軸１１６を中心にして鏡面対称的に構成されている。
【００４０】
基板１００と電気伝導性のフローティングゲート１１８との間には、トンネル誘電体１２０が位置している。このトンネル誘電体１２０の厚さは、例えば８ナノメートルから最大１０ナノメートルまでの範囲内にある。誘電体１２２は、フローティングゲート１１８とゲートＧとの間に位置している。
【００４１】
読み出し中のメモリセルＴ１１の電位状態は、例としては次の通りである。
【００４２】
−ソースＳおよびウェル１０２において０ボルトまたは接地電位、
−ドレインＤにおいて＋１．２ボルト、
−ゲートにおいて＋３．３ボルト。
【００４３】
このような電位状態のために、ソースＳとドレインＤとの間の基板１０２の表面に、反転チャネル（inversion channel)１２４が形成される。電子は、上記反転チャネル内のソースからドレインへ向かって加速される。パンチスルーは、ポケットドープ領域１１４によって防止される。ドレインＤにはポケットドープ領域が存在していないために、過度に広い範囲へ電子が加速されることが防止される。従来のメモリセルの場合では、個々の電子がフローティングゲートへと押し入れられる可能性があったが、メモリセルＴ１１の場合では防止できる。これは、対称またはミラー軸１１６とドレインＤとの間にポケットドープ領域が存在していないからである。従ってメモリセルＴ１１は、読み出し動作が例え毎日行われたとしても、１０年または１５年以上もその荷電状態を変えずに蓄えておくことができる。
【００４４】
図３は、スイッチングトランジスタＴ１０からメモリセルＴ１１、Ｔ１２、そしてメモリセルＴ１３へ至るまでの、ビット線方向に沿った断面の一例を示している。ローカルビット線ＢＬ１、ローカルソース線４０、制御線ＳＧ、および共通ソース線５０が、例えば金属層（図示せず）内に含まれている。ワード線ＷＬ１、ＷＬ２、およびワード線ＷＬは、例えば高ドープされた多結晶シリコンから形成されている。
【００４５】
以下のコンタクトは、トランジスタＴ１０〜Ｔ１３を接続する機能を果たす。
【００４６】
−共通ソース線５０に接続されたコンタクト１５０は、スイッチングトランジスタＴ１０のソース領域Ｓへ至る。
【００４７】
−制御線ＳＧに接続されたコンタクト１５２は、スイッチングトランジスタＴ１０のゲートＧへ至る。
【００４８】
−ローカルソース線４０に接続されたコンタクト１５４は、ｎ型ドープ領域１７０へ至る。ｎ型ドープ領域１７０は、スイッチングトランジスタＴ１０のドレインＤ、およびメモリセルＴ１１のメモリトランジスタのソースＳを形成している。
【００４９】
−コンタクト１５６は、ワード線ＷＬ１とメモリセルＴ１１のゲートＧとの間に位置している。
【００５０】
−コンタクト１５８は、ローカルビット線ＢＬ１とｎ型ドープ領域１７２との間に位置している。ｎ型ドープ領域１７２は、メモリセルＴ１１およびＴ１２のドレイン領域Ｄを形成している。
【００５１】
−コンタクト１６０は、ワード線ＷＬ２とメモリセルＴ１２のゲートＧとの間に位置している。
【００５２】
−ローカルソース線４０に接続されたコンタクト１６２は、ｎ型ドープ領域１７４へ至る。ｎ型ドープ領域１７４は、メモリセルＴ１２のメモリトランジスタのソースＳ、およびメモリセルＴ１３のメモリトランジスタのソースＳを形成している。
【００５３】
−コンタクト１６４は、ワード線ＷＬ３とメモリセルＴ１３のゲートＧとの間に位置している。
【００５４】
−コンタクト１６６は、ローカルビット線ＢＬ１とｎ型ドープ領域１７６との間に位置している。ｎ型ドープ領域１７６は、メモリセルＴ１３およびＴ１４のドレイン領域Ｄを形成している。
【００５５】
さらなるコンタクト１８０は、ワード線ＷＬｘ、ソース線４０、ワード線ＷＬｘ＋１、ビット線ＢＬ１などを選択的に接続する機能を果たす。
【００５６】
弱くｎ−ドープされた拡張領域９０は、スイッチングトランジスタＴ１０のソースＳに形成されている。拡散領域１７０および１７６と比べて弱くｎ−ドープされた２つの拡張領域１９２と１９４、１９６と１９８、２００と２０２、ならびに２０４と２０６は、それぞれ、隣接した２つのチャネル領域に向かって、上記拡散領域に形成されている。
【００５７】
スイッチングトランジスタＴ１０の拡張領域１９０および１９２には、それぞれ、ポケットドープ領域２１０および２１２が位置している。ポケットドープ領域２１０および２１２は、拡張領域１９０および１９２とは反対のドープ型（doping type)を有し、チャネル領域またはｐ−ウェル１０２と同じドープ型を有している。しかしながら、ポケットドープ領域２１０および２１２は、ｐ−ウェル１０２よりもさらに高ドープされている。ポケットドープ領域２１０および２１２と同じドープ型および同じドーパント濃度を有しているポケットドープ領域２１６〜２１８は、それぞれ、メモリセルＴ１１〜Ｔ１３のソース側にある拡張領域１９４、２００、２０２などにのみ位置している。これとは対照的に、ドレイン側の拡張領域１９６、１９８、２０４、２０６などには、ポケットドープ領域はない。図３は、図２からは外れたメモリセルＴ１１のドーピングプロファイルを示している。しかしながら、上記ドーピングプロファイルは双方とも、図２を参照しながら説明した抑圧エラー（suppressing error)の機能を果たす。
【００５８】
ドープ領域１７０、１７２、１７４、および拡張領域１９０〜２０６は注入によって形成されている。注入方向は、基板１００への標準方向Ｎとは正反対である。対照的に、ポケットドープ領域２１０〜２１８は斜め注入によって形成されている。斜め注入の注入方向は、垂直注入の角度よりも１０度以上大きく逸れる。
【００５９】
図４は、図式２５０において、ドーパントの純濃度の程度を表す曲線２５１を図式的に示している。ドーパントの純濃度は、ビット線方向の位置の関数としてｙ軸上に対数的に示されている。ビット線方向の位置は、ｘ軸２５４上に示されている。ドーパントの純濃度は、伝導型ｎへと導くドーパント原子と、伝導型ｐへと導くドーパント原子との差によってもたらされる。上記ドーパントの純濃度は、ドーパント原子が例えば立方センチメートル当たり１０１５から、ドーパント原子が例えば立方センチメートル当たり１０２２までの範囲内において、ｙ軸２５２上に示されている。ｘ軸２５４の始点は、例えば基板１００におけるメモリセルＴ１１のソースＳの位置を表している。図示されている部分のｘ軸２５４は、メモリセルＴ１１のドレインＤにおいて終端している。
【００６０】
曲線２５１は、次のような、ソースＳからドレインＤまでの連続的な特性を有している。
【００６１】
−ドープ領域１７０では、例えばドーパント原子としてヒ素またはリンが大部分を占めているため、ドーパント純濃度Ｎ１が高い。ドーパント濃度Ｎ１は、例えば、ドーパント原子が立方センチメートル当たり１０２０〜１０２２の範囲内にある。典型的な実施形態では、ドーパント原子が立方センチメートル当たり５ １０２０である。
【００６２】
−ドーパントの純濃度Ｎ２は、拡張領域１９４において、少なくとも１０の１乗低い。典型的な実施形態では、ドーパント濃度Ｎ２は、ドーパント原子が立方センチメートル当たり５ １０１９である。
【００６３】
−拡張領域１９４とポケットドープ領域２１４との遷移部におけるドーパントの純濃度は、ドーパント原子が立方センチメートル当たり約１０１５である。
【００６４】
−ドーパントの純濃度Ｎ３の極大値は、ドーパント原子として例えばホウ素が大部分を占めているため、ポケットドープ領域２１４のほぼ中心にある。典型的な実施形態では、Ｎ３は、例えば、ドーパント原子が立方センチメートル当たり５ １０１８である。Ｎ３は、一般的には、チャネルにおけるドーパント濃度よりも１０の１乗高い。
【００６５】
−値Ｎ３からＮ４へと緩やかに下降している部分のドーパント濃度は、例えば、ドーパント原子が立方センチメートル当たり５ １０１７である。
【００６６】
−チャネル領域と拡張領域１９６との境界において、値Ｎ４から、ドーパント原子が立方センチメートル当たり１０１５へ急激に下降している。
【００６７】
−拡張領域１９６において、値がＮ２まで上昇している。
【００６８】
−ドレインドープ領域１７２における値はＮ１である。
【００６９】
２つの最小値間の距離、すなわちポケットドープ領域の長さを含めたチャネル長は、典型的な実施形態では１２０ナノメートルである。別の典型的な実施形態では、上記チャネル長は１２０ナノメートル未満である。
【００７０】
ドーパント純濃度が大幅に上昇している「硬い」ｎ／ｐ接合は、ポケットドープ領域２１４において生じる。これに対して、拡張領域１９６のポケットドープ領域ではドーパントが欠損しているか、あるいは少ない。このためｐ／ｎ接合が「より柔らかく」なり、ドーパント純濃度の増減がより小さくなる。曲線２５１におけるドレイン側の極小値の上昇は、そこに存在している電界強度の程度（measure）である。拡張領域１９６における最小値では、曲線２５１の上昇の大きさ、あるいは曲線２５１の最初の誘導体（first derivative）は小さい。これらは、電界強度の低下に関連している。
【００７１】
拡張領域１９６付近における電界強度の低下によって、チャネル領域において予め加速された電子の加速が、破線で示した曲線特性２６０と比べて緩やかになる。曲線特性２６０は、互いに非対称である２つのポケットドープ領域を有している場合の曲線である。加速が緩やかになることによって、チャネル領域の末端において電子の速度が低下する。この速度低下によって、メモリセルＴ１１の読み出し中にフローティングゲート１１８へ電子が押し入れられるという憂慮すべき事態を防止できる。
【００７２】
別の典型的な実施形態では、ドレイン側のポケットドープ領域２６２は、ソース側のポケットドープ領域１１４または２１４に加えて用いられる。ドレイン側のポケットドープ領域の最大ドーパント濃度Ｎ５は、Ｎ３とＮ４との間のドーパント濃度、例えばＮ３とＮ４との中間である。すなわち、上述した値に対して、ドーパント原子は立方センチメートル当たり１ １０１８である。従って、この場合においても、読み出し中にプログラミングが不正確になるという事態を抑制できる。しかし、その上、パンチスルー電圧がさらに上昇する。
【００７３】
例えば、ドレイン側のポケットドープ領域２６２、およびソース側のポケットドープ領域２１４に対する基本的なドーピングは、それぞれ、拡張領域１１０および１１２、ならびに、１９０および１９２の場合と同じリソグラフィ、特に同じフォトマスクを用いて行われる。ドレイン側の領域あるいはドレイン側の領域に対して備えられた領域は、ドーピング後あるいはドーピング前に、追加的なマスクによって覆われる。これは、斜め注入をさらに行うことによって、ソース側のポケットドープ領域におけるドーパント濃度を上げるためである。
【００７４】
他の典型的な実施形態では、それぞれのメモリセルは、１つ以上のトランジスタ（例えば、メモリトランジスタおよび駆動トランジスタ）を含んでいる。
【００７５】
ｎ型チャネルトランジスタに対する典型的な実施形態について説明してきたが、ｐ型チャネルトランジスタに対する技術的効果も同様に当てはまる。ｐ型チャネルトランジスタの場合は、非対称のポケットがあるため、読み出し中の正孔の加速はより緩やかである。これにより、チャネル領域に隣接している酸化膜への損傷を防ぐことができる。従って、フローティングゲートの誘電体の劣化度が低減する。ｐ型チャネルトランジスタの場合は、電位状態およびドープ型は、指定された電位状態およびドープ型とは逆になるように選択しなければならない。
【図面の簡単な説明】
【００７６】
【図１】フラッシュメモリセルアレイの回路図を示す。
【図２】読み出し中のメモリセルにおける電位状態を示す図である。
【図３】メモリセルアレイのビット線方向の断面図である。
【図４】一メモリセル内のソースとドレイン間におけるドーパント濃度を示す図である。
【符号の説明】
【００７７】
Ｄ ドレイン電極（ドレイン、ドレイン領域、ドレインターミナル領域）
Ｇ ゲート（制御領域）
Ｓ ソース電極（ソース、ソース領域、ソース端子、ソースターミナル領域）
ＢＬ１，ＢＬ２ ローカルビット線（ビット線）
Ｔ１１〜Ｔ１３，Ｔ２１〜Ｔ２２ メモリトランジスタ
ＷＬ１〜ＷＬ３ ワード線
１０ フラッシュメモリセルアレイ・メモリユニット
４０ ローカルソース線（ソース線）
４２ ローカルソース線（ソース線）
１０２ ウェル（チャネル領域）
１１０ ソース拡張領域
１１２ ドレイン拡張領域
１１４ ソース側ポケットドープ領域
１１８ フローティングゲート（電荷蓄積領域）
１２４ 反転チャネル（チャネル領域）
１２６ 絶縁体
２６２ ドレイン側ポケットドープ領域
【特許請求の範囲】
【請求項１】
メモリトランジスタ（Ｔ１１）の読み出し動作モードにおいて、ドレインターミナル領域（Ｄ）と、
ソースターミナル領域（Ｓ）とを有しており、チャネル領域（１０２）へ電子を輸送するための電子ソースとして供給され、
上記ターミナル領域（Ｓ、Ｄ）の間に配置されるチャネル領域（１０２）を有しており、
制御領域（Ｇ）を有しており、
制御領域（Ｇ）およびチャネル領域（１０２）の間に配置される電荷蓄積領域（１１８）を有しており、
ドレインターミナル領域（Ｄ）よりもソースターミナル領域により近い位置に配置され、チャネル領域（１０２）と同じドープタイプであるがチャネル領域（１０２）よりも異なるドーパント濃度を有する、ソース側ポケットドープ領域（１１４）を有しており、
ソース側ポケットドープ領域（１１４）については対称であるとともに、ソースターミナル領域（Ｓ）よりもドレインターミナル領域により近い位置に配置される、ドレイン側ポケットドープ領域の欠損により引き起こされる、非対称構造を有する、集積メモリトランジスタ（Ｔ１１）。
【請求項２】
上記非対称が、ソースターミナル領域（Ｓ）よりもドレインターミナル領域（Ｄ）により近く配置され、かつ、チャネル領域（１０２）と同じドープタイプを有しているが、このチャネル領域（１０２）よりも異なるドーパント濃度を有するドレイン側ポケットドープ領域の欠損により引き起こされることを特徴とする請求項１に記載のメモリトランジスタ（Ｔ１１）。
【請求項３】
上記非対称が、ソース側ポケットドープ領域（１１４）について非対称であり、チャネル領域（１０２）と同じドープタイプを有するがチャネル領域（１０２）よりも異なるドーパント濃度を有し、少なくとも、次の特徴の何れかの効力、
−上記ソース側ポケットドープ領域（１１４）のドーパント濃度と比較して、ドレイン側ポケットドープ領域（２６２）の異なるドーパント濃度という効力、
−ソース側ポケットドープ領域（１１４）の形態と比較して、ドレイン側ポケットドープ領域（２６２）の異なる形態という効力、
−ソース側ターミナル領域（Ｓ）について上記ソース側ポケットドープ領域（１１４）の位置と比較して、ドレイン側ターミナル領域（Ｄ）についてドレイン側ポケットドープ領域（２６２）の異なる位置という効力、
により、上記非対称が生ずる、ドレイン側ポケットドープ領域（２６２）により引き起こされることを特徴とする請求項１に記載のメモリトランジスタ（Ｔ１１）。
【請求項４】
制御領域（Ｇ）の中央を貫通するとともに電荷蓄積領域（１１８）の中央を貫通するミラー軸に関して、互いに対称に形成される、ターミナル領域（Ｓ、Ｄ）、
または、上記ターミナル領域（Ｓ、Ｄ）は反射軸に関して非対称に形成されることを特徴とする前述の請求項の何れか１項に記載のメモリトランジスタ（Ｔ１１）。
【請求項５】
チャネル領域（１０２）とは異なるドープタイプのドーピングを有する主たるターミナル領域を含むターミナル領域（Ｓ、Ｄ）、および、望ましくはターミナル領域（Ｓ、Ｄ）の何れか１つ、または、両方のターミナル領域（Ｓ、Ｄ）が、主たる領域と同じドープタイプであるが、主たる領域より低いドーパント濃度のドーピングを含む拡張領域（１１２、１１４）を含むことを特徴とする請求項１ないし３の何れか１項に記載のメモリトランジスタ（Ｔ１１）。
【請求項６】
上記ポケットドープ領域（１１４）、または、チャネル領域（１０２）よりも高いドーパント濃度を有するポケットドープ領域（１１４、２６２）、
および、望ましくはドーパントの純濃度を考慮して、ドレイン側ポケットドープ領域（２６２）より高いドーパント濃度を有する、望ましいソース側ポケットドープ領域（１１４）を特徴とする前述の請求項の何れか１項に記載のメモリトランジスタ（Ｔ１１）。
【請求項７】
前述した請求項の何れか１項に記載のメモリトランジスタ（Ｔ１１〜Ｔ２２）のマルチプル性を特徴とするメモリユニット（１０）。
【請求項８】
メモリトランジスタ（Ｔ１１〜Ｔ２２）はマトリクス形態で配置され、
ワード線方向において、上記マトリクスにおける行のメモリトランジスタの制御領域（Ｇ）は、何れの場合でも、ワード線（ＷＬ１〜ＷＬ３）を経由して電気伝導的に接続され、
さらに、ワード線方向について横断的に位置しているビット線方向において、上記マトリクスにおける１列のドレインターミナル領域（Ｄ）は、ビット線（ＢＬ１、ＢＬ２）を経由して、何れの場合でも電気伝導的に接続されることを特徴とする請求項７に記載のメモリユニット（１０）。
【請求項９】
ワード線（ＷＬ１、ＷＬ２）は、ワード線デコーダに、電気伝導的に接続されているか、または接続可能であり、
かつ、ビット線（ＢＬ１、ＢＬ２）は、ビット線デコーダ、および／または、電荷蓄積領域（１１８）の荷電状態を検出するセンサ回路に、電気伝導的に接続されているか、または接続可能であることを特徴とする請求項８に記載のメモリユニット（１０）。
【請求項１０】
上記マトリクスにおける１列のソースターミナル領域（Ｓ）は、何れの場合も、上記マトリクスにおける１列のメモリトランジスタのターミナル領域（Ｓ）にのみ接続される、ソース線（４０、４２）を経由して互いに電気伝導的に接続されていることを特徴とする請求項８または９に記載のメモリユニット（１０）。
【請求項１１】
請求項１ないし６の何れか１項に記載のメモリトランジスタ（Ｔ１１）を動作させる方法、または、請求項７ないし１０の何れか１項に記載のメモリユニット（１０）を動作させる方法であって、次のステップ、
トンネル電流によるメモリトランジスタ（Ｔ１１）のプログラミングにおいて、プログラミングの間で、チャネル領域（１２４）において、望ましくは１ナノアンペアより小さい電流が流れることを特徴とする方法。
【請求項１２】
チャネル領域（１２４）および絶縁体（１２６）の間の中間を通って流れる、望ましくは、完全な中間で同じ電流度合いでの、トンネル電流によるメモリトランジスタ（Ｔ１１）のプログラミングであることを特徴とする請求項１１に記載の方法。
【請求項１３】
ｎ−チャネルトランジスタの荷電状態を読み出すときに、次のステップ、
ソースターミナル領域（Ｓ）への接地電位または正電位の適用、
ソースターミナル領域（Ｓ）での電位と比較してより正の電位のドレインターミナル領域（Ｄ）への適用、
および、望ましくは、上記制御領域（Ｇ）への正電位の適用であり、この電位は、ソースターミナル領域（Ｓ）での電位よりもより正であるか、
または、ｐ−チャネルメモリトランジスタの荷電状態を読み出すときに、次のステップ、
ソースターミナル領域（Ｓ）への負電位の適用、
ソースターミナル領域（Ｓ）での電位と比較してより負の電位のドレインターミナル領域（Ｄ）への適用、
および、上記制御領域（Ｇ）への負電位の適用であり、この電位は、ソースターミナル領域（Ｓ）での電位よりもより負であることを特徴とする請求項１１または１２に記載の方法。
【請求項１４】
請求項１ないし６の何れか１項に記載のメモリトランジスタ（Ｔ１１）を組み立てる方法、または、請求項７ないし１０の何れか１項に記載のメモリユニット（１０）を組み立てる方法であって、次のステップ、
斜め注入により上記ポケットドープ領域を製造することを特徴とする方法。
【請求項１５】
注入の前のマスクでドレインターミナル領域（Ｄ）を被覆するか、または、注入の間に積み重ねられているゲートによって、ドレインターミナル領域（Ｄ）を覆うことを特徴とする請求項１４に記載の方法。
【請求項１】
メモリトランジスタ（Ｔ１１）の読み出し動作モードにおいて、ドレインターミナル領域（Ｄ）と、
ソースターミナル領域（Ｓ）とを有しており、チャネル領域（１０２）へ電子を輸送するための電子ソースとして供給され、
上記ターミナル領域（Ｓ、Ｄ）の間に配置されるチャネル領域（１０２）を有しており、
制御領域（Ｇ）を有しており、
制御領域（Ｇ）およびチャネル領域（１０２）の間に配置される電荷蓄積領域（１１８）を有しており、
ドレインターミナル領域（Ｄ）よりもソースターミナル領域により近い位置に配置され、チャネル領域（１０２）と同じドープタイプであるがチャネル領域（１０２）よりも異なるドーパント濃度を有する、ソース側ポケットドープ領域（１１４）を有しており、
ソース側ポケットドープ領域（１１４）については対称であるとともに、ソースターミナル領域（Ｓ）よりもドレインターミナル領域により近い位置に配置される、ドレイン側ポケットドープ領域の欠損により引き起こされる、非対称構造を有する、集積メモリトランジスタ（Ｔ１１）。
【請求項２】
上記非対称が、ソースターミナル領域（Ｓ）よりもドレインターミナル領域（Ｄ）により近く配置され、かつ、チャネル領域（１０２）と同じドープタイプを有しているが、このチャネル領域（１０２）よりも異なるドーパント濃度を有するドレイン側ポケットドープ領域の欠損により引き起こされることを特徴とする請求項１に記載のメモリトランジスタ（Ｔ１１）。
【請求項３】
上記非対称が、ソース側ポケットドープ領域（１１４）について非対称であり、チャネル領域（１０２）と同じドープタイプを有するがチャネル領域（１０２）よりも異なるドーパント濃度を有し、少なくとも、次の特徴の何れかの効力、
−上記ソース側ポケットドープ領域（１１４）のドーパント濃度と比較して、ドレイン側ポケットドープ領域（２６２）の異なるドーパント濃度という効力、
−ソース側ポケットドープ領域（１１４）の形態と比較して、ドレイン側ポケットドープ領域（２６２）の異なる形態という効力、
−ソース側ターミナル領域（Ｓ）について上記ソース側ポケットドープ領域（１１４）の位置と比較して、ドレイン側ターミナル領域（Ｄ）についてドレイン側ポケットドープ領域（２６２）の異なる位置という効力、
により、上記非対称が生ずる、ドレイン側ポケットドープ領域（２６２）により引き起こされることを特徴とする請求項１に記載のメモリトランジスタ（Ｔ１１）。
【請求項４】
制御領域（Ｇ）の中央を貫通するとともに電荷蓄積領域（１１８）の中央を貫通するミラー軸に関して、互いに対称に形成される、ターミナル領域（Ｓ、Ｄ）、
または、上記ターミナル領域（Ｓ、Ｄ）は反射軸に関して非対称に形成されることを特徴とする前述の請求項の何れか１項に記載のメモリトランジスタ（Ｔ１１）。
【請求項５】
チャネル領域（１０２）とは異なるドープタイプのドーピングを有する主たるターミナル領域を含むターミナル領域（Ｓ、Ｄ）、および、望ましくはターミナル領域（Ｓ、Ｄ）の何れか１つ、または、両方のターミナル領域（Ｓ、Ｄ）が、主たる領域と同じドープタイプであるが、主たる領域より低いドーパント濃度のドーピングを含む拡張領域（１１２、１１４）を含むことを特徴とする請求項１ないし３の何れか１項に記載のメモリトランジスタ（Ｔ１１）。
【請求項６】
上記ポケットドープ領域（１１４）、または、チャネル領域（１０２）よりも高いドーパント濃度を有するポケットドープ領域（１１４、２６２）、
および、望ましくはドーパントの純濃度を考慮して、ドレイン側ポケットドープ領域（２６２）より高いドーパント濃度を有する、望ましいソース側ポケットドープ領域（１１４）を特徴とする前述の請求項の何れか１項に記載のメモリトランジスタ（Ｔ１１）。
【請求項７】
前述した請求項の何れか１項に記載のメモリトランジスタ（Ｔ１１〜Ｔ２２）のマルチプル性を特徴とするメモリユニット（１０）。
【請求項８】
メモリトランジスタ（Ｔ１１〜Ｔ２２）はマトリクス形態で配置され、
ワード線方向において、上記マトリクスにおける行のメモリトランジスタの制御領域（Ｇ）は、何れの場合でも、ワード線（ＷＬ１〜ＷＬ３）を経由して電気伝導的に接続され、
さらに、ワード線方向について横断的に位置しているビット線方向において、上記マトリクスにおける１列のドレインターミナル領域（Ｄ）は、ビット線（ＢＬ１、ＢＬ２）を経由して、何れの場合でも電気伝導的に接続されることを特徴とする請求項７に記載のメモリユニット（１０）。
【請求項９】
ワード線（ＷＬ１、ＷＬ２）は、ワード線デコーダに、電気伝導的に接続されているか、または接続可能であり、
かつ、ビット線（ＢＬ１、ＢＬ２）は、ビット線デコーダ、および／または、電荷蓄積領域（１１８）の荷電状態を検出するセンサ回路に、電気伝導的に接続されているか、または接続可能であることを特徴とする請求項８に記載のメモリユニット（１０）。
【請求項１０】
上記マトリクスにおける１列のソースターミナル領域（Ｓ）は、何れの場合も、上記マトリクスにおける１列のメモリトランジスタのターミナル領域（Ｓ）にのみ接続される、ソース線（４０、４２）を経由して互いに電気伝導的に接続されていることを特徴とする請求項８または９に記載のメモリユニット（１０）。
【請求項１１】
請求項１ないし６の何れか１項に記載のメモリトランジスタ（Ｔ１１）を動作させる方法、または、請求項７ないし１０の何れか１項に記載のメモリユニット（１０）を動作させる方法であって、次のステップ、
トンネル電流によるメモリトランジスタ（Ｔ１１）のプログラミングにおいて、プログラミングの間で、チャネル領域（１２４）において、望ましくは１ナノアンペアより小さい電流が流れることを特徴とする方法。
【請求項１２】
チャネル領域（１２４）および絶縁体（１２６）の間の中間を通って流れる、望ましくは、完全な中間で同じ電流度合いでの、トンネル電流によるメモリトランジスタ（Ｔ１１）のプログラミングであることを特徴とする請求項１１に記載の方法。
【請求項１３】
ｎ−チャネルトランジスタの荷電状態を読み出すときに、次のステップ、
ソースターミナル領域（Ｓ）への接地電位または正電位の適用、
ソースターミナル領域（Ｓ）での電位と比較してより正の電位のドレインターミナル領域（Ｄ）への適用、
および、望ましくは、上記制御領域（Ｇ）への正電位の適用であり、この電位は、ソースターミナル領域（Ｓ）での電位よりもより正であるか、
または、ｐ−チャネルメモリトランジスタの荷電状態を読み出すときに、次のステップ、
ソースターミナル領域（Ｓ）への負電位の適用、
ソースターミナル領域（Ｓ）での電位と比較してより負の電位のドレインターミナル領域（Ｄ）への適用、
および、上記制御領域（Ｇ）への負電位の適用であり、この電位は、ソースターミナル領域（Ｓ）での電位よりもより負であることを特徴とする請求項１１または１２に記載の方法。
【請求項１４】
請求項１ないし６の何れか１項に記載のメモリトランジスタ（Ｔ１１）を組み立てる方法、または、請求項７ないし１０の何れか１項に記載のメモリユニット（１０）を組み立てる方法であって、次のステップ、
斜め注入により上記ポケットドープ領域を製造することを特徴とする方法。
【請求項１５】
注入の前のマスクでドレインターミナル領域（Ｄ）を被覆するか、または、注入の間に積み重ねられているゲートによって、ドレインターミナル領域（Ｄ）を覆うことを特徴とする請求項１４に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公表番号】特表２００７−５１１０８４（Ｐ２００７−５１１０８４Ａ）
【公表日】平成１９年４月２６日（２００７．４．２６）
【国際特許分類】
【出願番号】特願２００６−５３８８３４（Ｐ２００６−５３８８３４）
【出願日】平成１６年１０月２２日（２００４．１０．２２）
【国際出願番号】ＰＣＴ／ＥＰ２００４／０５２６２３
【国際公開番号】ＷＯ２００５／０４８３４９
【国際公開日】平成１７年５月２６日（２００５．５．２６）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公表日】平成１９年４月２６日（２００７．４．２６）
【国際特許分類】
【出願日】平成１６年１０月２２日（２００４．１０．２２）
【国際出願番号】ＰＣＴ／ＥＰ２００４／０５２６２３
【国際公開番号】ＷＯ２００５／０４８３４９
【国際公開日】平成１７年５月２６日（２００５．５．２６）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
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