【課題】ノーマリオフ型の接合ＦＥＴにおいて、耐圧の向上とオン抵抗の低減とを両立することができる技術を提供する。
【解決手段】炭化シリコンを基板材料として使用した接合ＦＥＴにおいて、ゲート領域ＧＲとチャネル形成領域との間のｐｎ接合近傍に、ゲート領域ＧＲに導入されている不純物とは逆導電型であり、チャネル形成領域に導入されている不純物と同じ導電型の不純物を導入する。これにより、ｐｎ接合の不純物プロファイルを急峻にするとともに、チャネル形成領域のうち、ゲート領域ＧＲとｐｎ接合を形成する接合領域の不純物濃度が、チャネル形成領域の中央領域の不純物濃度およびエピタキシャル層ＥＰＩの不純物濃度よりも高くする。 （もっと読む）

半導体デバイス及びデバイスを製造する方法が記載される。デバイスは、接合型電界効果トランジスタ（ＪＦＥＴｓ）である。デバイスは、スロープの側壁を有する隆起領域を備え、該側壁は内側にテーパー形状である。側壁は、垂直線から５°以上の角度を形成し、側壁の上部部分は、垂直線から＜５°の角度を形成する。デバイスは、垂直（すなわち、０°）又はほぼ垂直の入射イオン注入を用いて、生成される。デバイスは、相対的に均一の側壁ドーピングを有し、角度を有する注入を用いずに、生成される。 （もっと読む）

半導体素子用のガードリング構造。ガードリング構造は、第１層および第１層の上面に第２層を有する半導体積層体と、第１層内に形成されたゲート構造と、第１層内に形成されたガードリングとを有する。第２層は、第１層のドーパント濃度よりも高いドーパント濃度を有する。ゲートおよびガードリングは、単一のマスクを用いて同時に形成される。
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【課題】耐圧を落とすことなくチャネル抵抗を低減したノーマリオフ型接合ＦＥＴを提供する。
【解決手段】炭化珪素からなる基板１を用いて形成した接合ＦＥＴにおいて、チャネル領域（第２エピタキシャル層３）の不純物濃度をドリフト層となる第１エピタキシャル層２の不純物濃度よりも高くする。チャネル領域は、チャネル幅が一定の領域７Ａと、その下部でドレイン（基板１）側に行くほどチャネル幅が広くなっていく領域７Ｂとから形成し、第１エピタキシャル層２とチャネル領域との境界は、ドレイン（基板１）側に行くほどチャネル幅が広くなっていく領域７Ｂに位置するようにする。 （もっと読む）

デバイスにおける電流フローが整流接合（例えば、ｐ−ｎ接合又は金属半導体接合）の間で制限される、半導体デバイスが記載される。デバイスは、非パンチスルー挙動と高められた電流伝導能力を提供する。デバイスは、接合型電界効果トランジスタ（ＪＦＥＴｓ）、静電誘導トランジスタ（ＳＩＴｓ）接合型電界効果サイリスタ、又はＪＦＥＴ電流制限器などのような電力半導体デバイスである。デバイスは、炭化ケイ素（ＳｉＣ）等の広バンドギャップでできている。いくつかの実施形態において、デバイスは、常時オフ型ＳｉＣ垂直接合型電界効果トランジスタである。デバイス及びデバイスを備える回路を製造する方法もまた記載される。 （もっと読む）

半導体素子が記載されており、当該素子における電流の流れは変換接合（例えば、ｐ−ｎ接合又は金属−半導体接合）の間に閉じ込められる。当該素子は、非パンチスルー挙動と、促進された導電可能性とをもたらす。当該素子は、接合型電界効果トランジスタ（ＪＦＥＴ）、スタティック誘導トランジスタ（ＳＩＴ）、接合型電界効果サイリスタ、又はＪＦＥＴ電流リミッタであり得る。当該素子は、炭化ケイ素（ＳｉＣ）などの広いバンドギャップ半導体により製造され得る。いくつかの実施形態によれば、当該素子は、通常ＯＦＦのＳｉＣ垂直接合型電界効果トランジスタであり得る。当該素子の製法、及び当該素子を備えた回路も記載されている。 （もっと読む）

【課題】、接合型電界効果トランジスタ（ＪＦＥＴ）の高温動作時のオン抵抗を低減して、高温時の動作特性を改善すること。
【解決手段】出力切替回路３４は、温度検出装置３３によって検出された温度が所定の閾値温度以上であるとき、第２の駆動回路３２に出力切替指示を与える。これにより、第２の駆動回路は、ＭＯＳＦＥＴ３５を駆動して、ＪＦＥＴ１０に立ち上がり電圧（順方向降下電圧）Ｖ_Ｆ以上のゲート電圧Ｖ_ＧＳが印加され、ＪＦＥＴはバイポーラ動作される。これにより、高温時のＪＦＥＴ１０のオン抵抗の増加を抑制できる。 （もっと読む）

【課題】製造が容易で、超高周波数、高速特性、低雑音性のノーマリオフ型のＨＥＭＴ半導体装置及び製造方法を提供する。
【解決手段】第１の窒化物半導体からなる第１の層１３０と、該層の上に設けられ、窒化物半導体からなる第２の層１４０と、前記第１の層１３０と前記第２の層１４０との界面のうち、前記第１の層１３０のｃ軸２１０に対して平行な第１の領域２５０において、前記第２の層１４０の上に設けられたゲート電極１５０と前記ｃ軸２１０に対して非平行な第２の領域２６０における前記第２の層１４０の上、及び、ソース電極１６０と、前記第１の層１３０と前記第２の層１４０との前記界面のうち、前記ｃ軸２１０に対して非平行な第３の領域２７０における前記第２の層１４０の上、及び、前記第３の領域２７０の端部のいずれかに設けられたドレイン電極１７０と、を備えた半導体装置。 （もっと読む）

【課題】オン抵抗が低減された窒化物半導体素子およびその製造方法を提供すること。
【解決手段】この窒化物半導体素子は、ｎ型層３、ｐ型層４およびｎ型層５を有する窒化物半導体積層構造部２を備えている。窒化物半導体積層構造部２には、トレンチ６が形成されている。トレンチ６の壁面７の全域を覆うように、ｎ型チャネル層８が形成されている。トレンチ６において、ｎ型チャネル層８の内側には、ｐ型不純物を含むＧａＮからなるｐ型ゲート層９が埋設されており、ｐ型ゲート層９の最表面１５には、ゲート電極１０が形成されている。また、ｎ型層５の最表面１６には、ソース電極１１が形成され、基板１の他方面には、ドレイン電極１２が接触形成されている。 （もっと読む）

【課題】ＳｉＣ内に縦型ダイオードおよびトランジスタを作る方法が提供される。
【解決手段】この発明に従った方法は、マスク（たとえば機構を素子にエッチングするために以前使用されたマスク）を選択的エピタキシャル成長または選択的イオン注入用に使用する。このように、静電誘導トランジスタおよびバイポーラ接合トランジスタのゲート領域およびベース領域が、セルフアラインプロセスで形成可能である。プレーナダイオードおよびプレーナエッジ終端構造（たとえばガードリング）を作る方法も提供される。 （もっと読む）

【課題】ゲートへのノイズマージンが大きい接合ＦＥＴを提供する。
【解決手段】接合ＦＥＴ１は、炭化珪素からなるｎ^＋基板１２の主面に形成された接合ＦＥＴ１のドリフト領域のｎ⁻層１１と、ドリフト領域のｎ⁻層１１に接合して形成されたゲート領域のｐ^＋層９と、ｎ^＋基板１２の上層に設けられたゲート電極１４と、を有している。この接合ＦＥＴ１は、さらに、ｎ^＋基板１２の主面に形成され、ゲート領域のｐ^＋層９とゲート電極１４とを電気的に接続するｐｎダイオード２、３を内蔵している。 （もっと読む）

常時オフのＶＪＦＥＴ集積電力スイッチを有するワイドバンドギャップ半導体デバイスが説明される。電力スイッチはモノリシック又はハイブリッドに実行され、シングル又はマルチチップワイドバンドギャップ電力半導体モジュール内に組み立てられた制御回路網と一体化される。デバイスは、高電力、耐高温および／または耐放射線性の電子工学の要素に用いられる。デバイスの作成方法もまた説明される。 （もっと読む）

【課題】 安定動作を保証する高い信頼性と高い効率を備えた電力変換装置及びそれを実現するために用いる構成部品としてのＧａＮ系半導体装置を提供することを目的とする。
【解決手段】 スイッチング素子としてのパワーＦＥＴ１０のソース・ドレイン間に、保護素子としてのＧａＮ系ショットキーダイオード２０が接続されている。このＧａＮ系ショットキーダイオード２０では、アンドープのＧａＮ層２３上にアンドープのＡｌＧａＮ層２４が形成されている。ＡｌＧａＮ層２４に隣接して、ｎ型ＧａＮ層２６がＧａＮ層２３上に形成されている。ＧａＮ層２３とＡｌＧａＮ層２４とのヘテロ接合界面近傍に２次元電子ガスが発生している。ｎ型ＧａＮ層２６上にオーミック接触して、カソード電極２７が形成され、ＡｌＧａＮ層２４上にショットキー接触して、アノード電極２８が形成されている。 （もっと読む）

【課題】耐圧が高く且つオン電圧の低いＧａＮ系半導体装置を提供する。
【解決手段】基板（６２）と基板（６２）上に形成されたＧａＮ層（６４）とを備え、ＧａＮ層（６４）は、平坦部（６４ａ）と平坦部の表面中央部に形成された凸部（６４ｂ）とを有し、ＧａＮ層（６４）の凸部（６４ｂ）の上面には高不純物濃度のｎ⁺ 型ＧａＮ層（６６）が形成され、ＧａＮ層（６４）の平坦部の表面及び凸部の両側面並びｎ⁺ 型ＧａＮ層（６６）の側面は、ＧａＮ層（６４）よりもバンドギャップエネルギーの大きいアンドープのＡｌＧａＮ層（７０）によって被覆され、ＧａＮ層（６４）とＡｌＧａＮ層（７０）はヘテロ接合をなし、ＧａＮ層（６４）側のヘテロ接合面近傍には２次元電子ガスが発生するＧａＮ系半導体装置。 （もっと読む）

【課題】耐圧を向上させかつドリフト層と基板との接触抵抗を低減すること。
【解決手段】本発明は、導電性の基板１０と、基板１０上に離間して設けられＡｌを含有する窒化物半導体層１２と、窒化物半導体層１２及び基板１０と直接接して設けられ導電性の窒化物半導体からなるバッファ層１４と、バッファ層１４上に設けられ、バッファ層１４及び基板１０よりキャリア濃度が低いドリフト層１６と、ドリフト層１６上に設けられた第１電極３２と、基板１０に接続された第２電極３６と、第１電極３２と第２電極３６との間に流れる電流を制御する制御電極３４と、を具備することを特徴とする半導体装置である。 （もっと読む）

【課題】 耐圧が高く且つオン電圧の低いＧａＮ系半導体装置を提供する。
【解決手段】 ＧａＮ系ショットキーダイオード（１０）のサファイア基板（１２）上にはＧａＮバッファ層（１４）とｎ⁺ 型ＧａＮ層（１６）と表面の一部が凸部形状をなすｎ型ＧａＮ層（１８）とが形成されている。凸部（１８ｂ）の上面にＴｉ電極（２６）がショットキー接合し、凸部側面にＡｌ_0.2Ｇａ_0.8Ｎ層（２２）を介してＰｔ電極（２８）がショットキー接合し、ｎ⁺ 型ＧａＮ層上にＴａＳｉ層からなるカソード電極（３４）がオーミック接合している。Ｔｉ電極とＰｔ電極は複合アノード電極（３０）を構成し、ショットキーダイオードの耐圧向上とオン電圧低減に寄与する。 （もっと読む）

【課題】安定動作を保証する高い信頼性と高い効率を備えた電力変換装置及びそれを実現するために用いる構成部品としてのＧａＮ系半導体装置を提供する。
【解決手段】スイッチング素子としてのパワーＦＥＴ１０のソース・ドレイン間に、保護素子としてのＧａＮ系ショットキーダイオード２０が接続されている。このＧａＮ系ショットキーダイオード２０では、アンドープのＧａＮ層２３上にアンドープのＡｌＧａＮ層２４が形成されている。ＡｌＧａＮ層２４に隣接して、ｎ型ＧａＮ層２６がＧａＮ層２３上に形成されている。ＧａＮ層２３とＡｌＧａＮ層２４とのヘテロ接合界面近傍に２次元電子ガスが発生している。ｎ型ＧａＮ層２６上にオーミック接触して、カソード電極２７が形成され、ＡｌＧａＮ層２４上にショットキー接触して、アノード電極２８が形成されている。 （もっと読む）

【課題】 微小でしかも強磁場下でも高感度に磁気検出ができる縦型共鳴トンネル素子の製造方法を提供する。
【解決手段】 ソース電極１２となる金属膜と導電層からなるドレイン電極１３との間に変調ドープ構造を持つ柱状半導体１１を有し、柱状半導体１１のソース電極１２とドレイン電極１３との間に前記金属膜と略平行な多重障壁層１４，１５を備え、柱状半導体１１の中心軸部分にソース電極１２側から有底穴１７が形成された縦型共鳴トンネル素子の製造方法において、有底穴１７を形成するとき有底穴１７の底部が多重障壁層１４，１５を貫通しない深さにすることにより生じる空乏層によって多重障壁層間の電子閉じ込め領域１６が実効的にリング状になる深さにする。 （もっと読む）

【課題】III族窒化物半導体からなる縦型電界効果トランジスタについて、高耐圧を達成し、ノーマリオフモードとすること。
【解決手段】第１の一導電型III族窒化物半導体層３と、第１の一導電型III族窒化物半導体層３上に形成されて少なくとも上部にメサ部６を有する反対導電型III族窒化物半導体層４と、反対導電型III族窒化物半導体層４のメサ部６の上に形成された第２の一導電型III族窒化物半導体層５と、第２の一導電型III族窒化物半導体層５の上にオーミック接触する第１の電極１１と、反対導電型III族窒化物半導体層４の少なくともメサ部６の側方に間隔をおいて形成されたゲート電極Ｇと、第１の一導電型III族窒化物半導体層３の下にオーミック接触で形成された第２の電極１２を有する。 （もっと読む）

【課題】 ノーマリオフで動作するMIS構造を有するHEMTを提供すること。
【解決手段】 HEMT１０は、ドレイン電極に電気的に接続するドレイン領域３２と、ソース電極に電気的に接続するソース領域３４と、ドレイン領域３２とソース領域３４の間に形成されている第１半導体領域２２と、第１半導体領域２２の表面の一部にゲート絶縁膜４２を介して対向しているゲート電極４２を有するMIS構造４０と、第１半導体領域２２の表面の残部に接しているとともに第１半導体領域２２のバンドギャップよりも広いバンドギャップを有する第２半導体領域２４を有するヘテロ構造を備えている。ドレイン領域３２とソース領域３４は、MIS構造４０とヘテロ構造を直列に配置した構造で接続されている。 （もっと読む）