【課題】出力特性劣化などの不具合の発生を抑え、良好な信頼性を得ることが可能な電界効果トランジスタを提供する。
【解決手段】化合物半導体基板１に形成される動作領域２と、動作領域２上に形成されるゲート電極３と動作領域２上にゲート電極３を挟んで交互に形成されるソース電極４およびドレイン電極５と、外部回路と接続されるためのソースパッド８およびドレインパッド９と、ソース電極４、ドレイン電極５と、ソースパッド８、ドレインパッド９間をそれぞれ接続するエアブリッジ１０と、ソース電極４またはドレイン電極５の少なくとも動作領域側に、ソース電極またはドレイン電極の長手方向に形成されるスリット１１を備える。 （もっと読む）

【課題】出力特性劣化などの不具合の発生を抑え、良好な信頼性を得ることが可能な電界効果トランジスタを提供する。
【解決手段】化合物半導体基板１に形成される動作領域２と、動作領域２上に形成されるゲート電極３と、動作領域２上にゲート電極３を挟んで交互に形成されるソース電極４およびドレイン電極５と、外部回路と接続されるためのソースパッド８およびドレインパッド９と、ソース電極４、ドレイン電極５と、ソースパッド８、ドレインパッド９間をそれぞれ接続するエアブリッジ１０と、動作領域２のソース電極４またはドレイン電極５直下において、ソース電極４またはドレイン電極５の長手方向に形成されるスリット１１を備える。 （もっと読む）

【課題】放熱性を改善することが可能なマルチフィンガー型構造を有する半導体装置を提供する。
【解決手段】半導体基板上に形成される所定の数のゲート電極１と、各ゲート電極１を挟んで交互に形成されるソース電極３およびドレイン電極４から構成されるセル５を複数備え、セル５は、近接する他のセル５’に対してシフトして配置される。 （もっと読む）

【課題】発熱による出力特性劣化などの不具合の発生を抑え、高周波においても良好な特性を得ることが可能な高周波用半導体装置を提供する。
【解決手段】化合物半導体基板１に形成される動作領域２と、動作領域２上に形成されるゲート電極３と、動作領域２上にゲート電極３を挟んで交互に形成されるソース電極４及びドレイン電極５と、化合物半導体基板１の動作領域２の外部に設けられる放熱部１３と、ゲート電極３−ソース電極４間またはゲート電極３−ドレイン電極５間の化合物半導体基板１上に、絶縁保護膜１０を介して設けられる放熱領域１１と、放熱領域１１と放熱部１３を接続し、ゲート電極３、ソース電極４よびドレイン電極５と電気的に絶縁された放熱線路１２を備える。 （もっと読む）

【課題】チップ面積を減少させることができる半導体装置を得る。
【解決手段】本発明に係る半導体装置は、半導体基板と、半導体基板の表面の一部に形成された動作層と、動作層上に形成されたゲート電極と動作層にオーミックコンタクトされたソース電極及びドレイン電極と、ソース電極と接地との間に並列接続された第１の容量及び第１の抵抗とを備え、第１の容量は、ソース電極と、ソース電極上に形成された第１の絶縁膜と、第１の絶縁膜上に形成され、接地された第１の上部電極とから構成される。 （もっと読む）

【課題】大電流用途のＪ−ＦＥＴでは、チップの対角線に沿って、２つの動作領域を揃えて配置しており、チップサイズの小型化または動作領域の拡大には限界があった。
【解決手段】ゲート領域の延在方向をチップの１つの辺に沿った方向とし、２つの動作領域をチップの第１の対角線に沿って並べて配置し、２つのパッド電極をチップの第２の対角線に沿って配置する。これにより、チップ上の面積を有効活用できるので、同じ動作領域面積であればチップサイズの小型化が実現し、同じチップサイズであれば動作領域面積の拡大が実現する。 （もっと読む）

【課題】III−Ｖ族窒化物半導体をチャネル領域とする半導体トランジスタの電流コラプス現象の低減を図ることができ半導体トランジスタの製造方法を提供すること。
【解決手段】基板１の上にIII−Ｖ族窒化物半導体層３，４を形成し、III−Ｖ族窒化物半導体層３，４の上に保護膜５を形成し、保護膜５及びIII−Ｖ族窒化物半導体層３，４を９００℃以上の温度でアニールを施し、保護膜５のうちIII−Ｖ族窒化物半導体層３，４の少なくともソース領域とドレイン領域に第１、第２の開口７ｓ、７ｄを形成し、III−Ｖ族窒化物半導体層３，４にオーミック接触するソース電極９ｓを第１の開口７ｓ内に形成し、III−Ｖ族窒化物半導体層３，４にオーミック接触するドレイン電極９ｄを第２の開口７ｄ内に形成し、ソース電極９ｓとドレイン電極９ｄの間の領域でIII−Ｖ族窒化物半導体層３，４にショットキー接触するゲート電極１１を形成する工程とを有する。 （もっと読む）

【課題】ソースインダクタンスの低減を図るとともに、ＦＥＴチップの反りと機械的強度の低下を抑えることが可能な半導体装置を提供する。
【解決手段】化合物半導体からなる基板１と、基板１の表面上に形成される半導体層２と、それぞれ半導体層２上に形成される複数のゲート電極３、複数のソース電極４、及び複数のドレイン電極５と、基板１側からソース電極４の裏面に到達するバイアホール６と、バイアホール６内壁及び基板１の裏面に形成され、複数のソース電極４を接続するグランド電極７と、ソース電極４の表面側に形成され、複数のソース電極４を接続する第１のエアーブリッジ配線１３を備える。 （もっと読む）

【課題】平面サイズの縮小化を図ることができる、接合型電界効果トランジスタおよびその製造方法を提供する。
【解決手段】この接合型電界効果トランジスタ１では、半導体基板２上に、ｎ⁻型エピタキシャル層３が積層されている。ｎ⁻型エピタキシャル層３には、複数のゲート領域４が間隔を隔てて形成されるとともに、互いに隣り合うゲート領域４の間に、それらのゲート領域４と間隔を隔ててソース領域６が形成されている。互いに隣り合うゲート領域４の深部間の間隔は、それらの表層部間の間隔よりも狭く形成されている。ゲート領域４およびソース領域６には、それぞれゲート電極５およびソース電極７が接続されている。ドレイン電極８は、半導体基板２の裏面に接続されている。 （もっと読む）

【課題】 従来の接合型ＦＥＴにおいては、チャネル領域をエピタキシャル層で形成するため、浅いチャネル領域が形成できず、高周波特性の改善に限界があった。また分離領域とチャネル領域のｐｎ接合の不純物濃度差が大きく、リーク電流が低減できなかった。またチャネル領域が深いためゲート領域もイオン注入および拡散で深く形成する必要があり、内部抵抗も高く、ノイズ特性の改善が図れなかった。
【解決手段】 浅いチャネル領域をイオン注入および拡散で選択的に形成する。チャネル領域が比較的低濃度のｐ型半導体層とｐｎ接合を形成するので、接合容量の低減による高周波特性の改善とリーク電流の低減が実現できる。またゲート領域もイオン注入により浅く形成できるので、内部抵抗の低減によるノイズ低減が図れる。 （もっと読む）

【課題】出力特性劣化などの不具合の発生を抑え、良好な信頼性を得ることが可能な電界効果トランジスタを提供する。
【解決手段】化合物半導体基板１１に形成される動作領域１２、動作領域１２上に形成されるゲート電極１３と、動作領域１２上にゲート電極１３を挟んで交互に形成されるソース電極１４及びドレイン電極１５と、外部回路と接続されるためのボンディングパッド１８、１９と、ソース電極１４又はドレイン電極１５と接続される電極接続部２０ａと、ボンディングパッド１８、１９と接続されるパッド接続部２０ｂと、電極接続部２０ａ及びパッド接続部２０ｂ間を接続する空中配線部２０ｃを有するエアブリッジ２０を備え、夫々エアブリッジ２０の幅方向の断面において、電極接続部２０ａの断面積が、空中配線部２０ｃの断面積以下及び／又は電極接続部の幅が、空中配線部の幅より狭いことを特徴とする。 （もっと読む）

【課題】複数のＦＥＴが直列接続されて成るスイッチ半導体集積回路装置にあって、確実に、オフ容量の低減化と容量の非線形性の抑制を図り、確実に前述した相互変調歪の改善を図る。
【解決手段】複数のＦＥＴが直列接続され許容入力電力の増大化がなされるスタック構成によるスイッチ回路であり、この構成において、相互に接続されるソース電極Ｓおよび／またはドレイン電極Ｄに対して、基板バイアス電圧が印加された電極を対向配置する構成とし、スタック接続された少なくとも一部のＦＥＴにおいてのソースにオフ時のゲート・ソース間Ｖｇｓが安定して一定に高められることによってオフ動作を確実にし、オフ容量の低減化と容量特性の非線形性の抑制を図ることができたものである。 （もっと読む）

【課題】マルチゲート電界効果型トランジスタを携帯電話等の高周波信号送受信部に適用すると、高周波信号の歪特性が低下した。
【解決手段】ソース領域とドレイン領域の間に電極領域を形成してチャネル領域を分割し、分割された各チャネル領域にゲート領域を形成したマルチゲートＦＥＴを複数直列に配置し、隣接するマルチゲートＦＥＴの対応する各ゲート領域を蛇行するゲート配線により接続し、隣接するマルチゲートＦＥＴの対応する各電極領域を導電性領域により電気的に接続することにより、各電極領域の電位を安定させた。 （もっと読む）

【課題】ＦＥＴの面積を削減することが可能な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、ゲートフィンガ電極（１２、２２）の両側に設けられた第１フィンガ電極（１３、３０）および第２フィンガ電極（３０、２１）を有する第１単位ＦＥＴ（１０ａ）、第２単位ＦＥＴ（２０ａ）がそれぞれ複数並列に接続されて構成された第１ＦＥＴと第２ＦＥＴとを具備し、複数の第１単位ＦＥＴ（１０ａ）のそれぞれの第２フィンガ電極と複数の第２単位ＦＥＴ（２０ａ）のそれぞれの第１フィンガ電極とはそれぞれ共通フィンガ電極（３０）を構成し、第１フィンガ電極（１３）、第２フィンガ電極（２１）および共通フィンガ電極（３０）は第１ＦＥＴおよび第２ＦＥＴのゲート長方向に配置されてなることを特徴とする半導体装置およびその製造方法である。 （もっと読む）

【課題】発熱領域が集中して配置されていることによって熱抵抗が増大することを防止し、チップ面積を大きくすることなく発熱領域を分散させる、半導体装置のセル配置方法を提供する。
【解決手段】単位ＦＥＴをゲートフィンガー電極複数本をまとめて一個のセル１１とし、チップの長手方向にフィンガー電極を平行にして配置する。各セル１１間の隙間に、ソースフィンガー電極13ａを接続したバイアホール１２付ソース電極配線１３と、ゲートフィンガー電極１４aを接続したゲート電極配線１４と、ドレインフィンガー電極１５aを接続したドレイン電極配線１５を対称性を鑑みて配置し、ドレインバスライン１６に接続され、同様に各ゲート電極配線はゲートバスライン１７に接続されている。従来十分できなかった長手方向の放熱が、そのセル間隔を基板厚程度としているので、熱は長手横方向にも拡散しながら下部のヒートシンクへと有効に放熱される。 （もっと読む）

【課題】スイッチＭＭＩＣにおいて、ソース電極およびドレイン電極が近接して配置される箇所では、高周波信号の漏れが発生し、歪特性が悪い問題があった。
【解決手段】ゲート配線電極を梯子状のパターンとし、スイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート配線電極を配置する。また、ゲート配線電極と、ソース電極またはドレイン電極の交差部において、これらの間に比誘電率の大きい窒化膜と、比誘電率の小さいポリイミド、あるいは中空部を配置する。梯子状ゲート電極と容量低減策により２次高調波レベルを低減できる。またドレイン電極−ソース電極間の高周波信号の漏れを防止できるので３次高調波レベルを低減でき、スイッチＭＭＩＣの歪特性を大幅に向上できる。 （もっと読む）

【課題】受信側ＦＦＴと送信側ＦＥＴを固定して用いるスイッチＭＭＩＣでは、それぞれのＦＥＴのピンチオフ電圧を異ならせ、送信側および受信側のスイッチング素子として適切な特性に設計すればよい。しかし、ＨＥＭＴにおいてリセスエッチングの深さ制御が困難であり、ピンチオフ電圧の再現性が悪い問題があった。
【解決手段】エッチングストップ用のＩｎＧａＰ層を２層有する基板を使用する。ＩｎＧａＰ層とＡｌＧａＡｓ層の選択エッチングを使用することにより、再現性良く２種類のピンチオフ電圧を実現できる。また２種類のＨＥＭＴのゲート電極に埋め込みゲート電極構造を採用するが、ＰｔがＩｎＧａＰ層に拡散しないようにコントロールすることで、耐圧を大幅に向上できる。 （もっと読む）

【課題】高周波スイッチＭＭＩＣにおいてＤ型ＨＥＭＴとＥ型ＨＥＭＴを同一基板に形成し、Ｄ型ＨＥＭＴのゲート電極をＩｎＧａＰ層にＰｔを埋め込んだ埋め込みゲート構造とする場合、埋め込まれたＰｔがＩｎＧａＰ層表面において横方向に異常拡散するため耐圧が低くなるという問題があった。
【解決手段】ＡｌＧａＡｓ層とＩｎＧａＰ層を繰り返し積層した第１〜第３ノンドープ層と安定層を有するエピタキシャル構造とし、Ｄ型ＨＥＭＴの第２ゲート電極を第３ノンドープ層（ＡｌＧａＡｓ層）上に設け、Ｅ型ＨＥＭＴの第１ゲート電極を第１ノンドープ層上に設ける。第２ゲート電極をＰｔ埋め込みゲート構造とし、埋め込まれたＰｔの底部を第３ノンドープ層中に留まらせ、ＩｎＧａＰ層(第２ノンドープ層)にＰｔが達しないようにする。これによりＩｎＧａＰ層表面におけるＰｔの横方向異常拡散を防止し、大幅に耐圧を向上させることができる。 （もっと読む）

【課題】スイッチＭＭＩＣにおいて、ゲート配線と、ソース配線電極またはドレイン配線電極との交差部では容量が大きく、高周波信号の漏れが発生し、歪特性が悪い問題があった。
【解決手段】ゲート配線上を、比誘電率の大きい窒化膜（膜厚３０００Å）と、比誘電率の小さい中空部（厚さ２μｍ）で被覆し、その上にソース配線電極またはドレイン配線電極を設ける。これにより交差部での容量を低減できる。またゲート電極の一端を延在して曲折部を形成し、曲折部をソース電極−ドレイン電極間に配置する。これによりスイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート電極（曲折部）またはゲート配線を配置できる。オフ側ＦＥＴのゲート電極は高周波信号としてＧＮＤ電位であるので、ドレイン電極−ソース電極間の高周波信号の漏れを防止でき、交差部の中空部の配置と併せてスイッチＭＭＩＣの歪特性を大幅に向上できる。 （もっと読む）

【課題】スイッチＭＭＩＣにおいて、ゲート配線と、ソース配線電極またはドレイン配線電極との交差部では容量が大きく、高周波信号の漏れが発生し、歪特性が悪い問題があった。
【解決手段】ゲート配線上を、比誘電率の大きい窒化膜（膜厚３０００Å）と、比誘電率の小さいポリイミド（膜厚２μｍ）で被覆し、その上にソース配線電極またはドレイン配線電極を設ける。これにより交差部での容量を低減できる。またゲート電極の一端を延在して曲折部を形成し、曲折部をソース電極−ドレイン電極間に配置する。これによりスイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート電極（曲折部）またはゲート配線を配置できる。オフ側ＦＥＴのゲート電極は高周波信号としてＧＮＤ電位であるので、ドレイン電極−ソース電極間の高周波信号の漏れを防止でき、交差部のポリイミドの配置と併せてスイッチＭＭＩＣの歪特性を大幅に向上できる。 （もっと読む）