【課題】低周波雑音が低減されるとともに、素子面積の小さい半導体装置及びその製造方法を製造コストを増大させずに提供する。
【解決手段】半導体装置は、第１導電型の下部ゲート領域４と、第２導電型のチャネル領域３と、第１導電型の上部ゲート領域２と、チャネル領域３の両側に位置する第２導電型のソース及びドレイン領域８と、上部ゲート領域２上に形成されたゲート電極６と、ゲート電極６の両側面上に形成されたサイドウォールスペーサ７とを有するＪＦＥＴ７０を備える。上部ゲート領域２とソース及びドレイン領域８とは、チャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間しており、ソース及びドレイン領域８は、ゲート長方向におけるゲート電極６の両側方であってサイドウォールスペーサ７の外側を含む領域に形成されている。 （もっと読む）

【課題】ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減と、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。
【解決手段】凹部４ｃ内に形成されたｉ型（イントリンシック半導体）側壁層５を介してｐ⁺型ゲート領域６を形成する。このような構成とすれば、ｎ⁺型層４とｐ⁺型ゲート領域６との間にさらにｐ⁺型ゲート領域６よりも低濃度のｐ^-型層が必要とされない。このため、ｎ^-型チャネル層３に直接接触している高濃度のｐ⁺型ゲート領域６によって、ｎ^-型チャネル層３内に伸びる空乏層幅を制御できる。したがって、ｎ⁺型層４とｐ⁺型ゲート領域６との間にさらにｐ^-型層が備えられる場合と比較して、ゲート印加電圧が高電圧になることを抑制できる。また、ｐ⁺型ゲート領域６の側面がｉ型側壁層５によってｎ⁺型層４と分離されるため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減できる。 （もっと読む）

【課題】オン抵抗の増加を抑制すると共にリーク電流を低減させることができる半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置は、ノンドープＩｎＧａＡｓ層８と、ノンドープＩｎＧａＡｓ層８上に形成された、第１リセス部を備えるＳｉドープＧａＡｓ層１と、ノンドープＩｎＧａＡｓ層８とＳｉドープＧａＡｓ層１との間に形成され、第１リセス部内に設けられた第２リセス部を備える、ノンドープオーダ系ＩｎＧａＰ層４とその上に形成されるノンドープＧａＡｓ層３からなる２層構造半導体層と、第２リセス部内において、ノンドープＩｎＧａＡｓ層８上に設けられたＣドープＧａＡｓ層１３と、ＣドープＧａＡｓ層１３と、ノンドープＧａＡｓ層３及びノンドープオーダ系ＩｎＧａＰ層４の界面との間に設けられると共に、ノンドープオーダ系ＩｎＧａＰ層４とＣドープＧａＡｓ層１３との間の一部には設けられていない側壁絶縁膜１７とを備える。 （もっと読む）

【課題】ゲートリーク電流を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合ＦＥＴ及びその製造方法を提供することを目的とする。
【解決手段】本発明のヘテロ接合電界効果トランジスタは、窒化物半導体からなるヘテロ接合電界効果トランジスタであって、バリア層４とバリア層４の上に形成されたキャップ層５を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極９と、ゲート電極９の側面と半導体層の間に設けられた絶縁膜１０と、を備え、ゲート電極９は、下面のみが半導体層と接触することを特徴とする。 （もっと読む）

【課題】リソグラフィ限界以下のゲート長を有するゲート電極の形成方法、及び高周波特性のよいAlGaN/GaN-HEMTの製造方法及びAlGaN/GaN-HEMTを提供する。
【解決手段】基板1表面に第1SiN表面保護層2を成膜する工程と、第1SiN表面保護層表面のレジスト3にリソグラフィ限界のレジスト開口部3aを形成し第1SiN表面保護層をエッチング開口する工程と、第1SiN表面保護層の開口部2a及び第1SiN表面保護層の表面に第2SiN表面保護層4を成膜する工程と、第2SiN表面保護層の表面のレジスト5にリソグラフィ限界のレジスト開口部5aを形成し異方性RIEにて第2SiN表面保護層をエッチングして第2SiN表面保護層の開口部4aと第2SiN表面保護層のサイドウォール4bとを形成する工程と、サイドウォールの内側の基板表面とサイドウォールと第2SiN表面保護層の開口部とを被覆するゲート電極6を形成する工程とを備える。 （もっと読む）

【課題】ゲート長が短い電界効果トランジスタを低コストで製造できる電界効果トランジスタの製造方法を提供すること。
【解決手段】基板上に、窒化物系化合物半導体からなるチャネル層および該チャネル層上に積層した上部層を含む半導体層を形成する工程と、半導体層の一部領域を少なくとも上部層からチャネル層に到る深さまでエッチングして、該チャネル層の表面の一部を底面部とし、エッチングによって露出した半導体層の側面を側壁部とする段差部を形成する工程と、段差部を含む半導体層の表面を覆うようにマスク層を形成し、該マスク層をエッチバックして該段差部のマスク層を残留させたマスク部を形成する工程と、イオン注入法によって、底面部のマスク部を除く領域にコンタクト領域を形成する工程と、マスク部を除去した後に、少なくとも段差部の底面部と側壁部とを覆うようにゲート絶縁膜およびゲート電極を順次形成する工程と、を含む。 （もっと読む）

【課題】低オン抵抗と高耐圧とを同時に実現させることができる半導体装置を提供すること。
【解決手段】ＧａＮからなる半導体基板１２と、この半導体基板１２の表面に形成されたｎ型拡散層１１と、このｎ型拡散層１１の表面の一部に形成されたｎ＋型拡散層１７と、ｎ型拡散層１１上に互いに離間して形成されたドレイン電極１３及びソース電極１４と、ｎ＋型拡散層１７上に形成され、ドレイン電極１３とソース電極１４との間に形成されたゲート電極１５と、ゲート電極１５とドレイン電極１３との間の半導体基板１２に、深さ方向に延長形成され、内部が高抵抗体２０で充填されたトレンチ１９と、を具備する。 （もっと読む）

【課題】コンタクト抵抗低減、ゲート長短縮によるドレインコンダクタンス低下を防止できる半導体装置。
【解決手段】
基板１０上に順次配置された窒化物系化合物半導体層からなるバッファ層１２,アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなるショットキー層１４と、ショットキー層１４上に配置されたソース電極１６およびドレイン電極１８と、ショットキー層１４に形成され,チャネルを細線状に分割する複数の溝２６と、溝２６およびチャネルを横断するゲート電極２０とを備え、溝２６の側壁部に対してソース電極１６との間で、オーミックコンタクトが形成されるため、ソース電極１６とショットキー層１４との間のコンタクト抵抗が低減でき、ゲート電極２０がショットキー層１４を囲むように形成され、２ＤＥＧ層２８内のキャリアの閉じ込め効果が高くなるため、ドレインコンダクタンスの低下を防止することができる。 （もっと読む）

【課題】良好な絶縁性を確保しつつ極めて高い誘電率を有するゲート絶縁膜の機能と、空乏層が形成されることのない金属性のゲート電極の機能とを備え、ゲート電圧のチャネル領域への静電的支配力を可及的に大きくすることのできる半導体装置を提供することを可能にする。
【解決手段】第１導電型の第１半導体層１２に離間して設けられた第２導電型の第１ソース領域１２ａおよび第１ドレイン領域１２ｂと、第１ソース領域と第１ドレイン領域との間の第１半導体層に設けられる第１チャネル領域１２ｃと、第１チャネル領域上に設けられたハーフメタル強磁性金属の第１ゲート電極６０と、第１ソース領域に接続するように設けられたハーフメタル強磁性金属の第１ソース電極５０ａと、を備え、第１ゲート電極の磁化６４ｃの向きが、第１ソース電極の磁化６４ａの向きと略反平行である。 （もっと読む）

【課題】本発明は、ＲＦデバイスの低抵抗化による高効率化と信頼性の向上を図ることが可能な化合物半導体装置とその製造方法を提供する。
【解決手段】化合物半導体基板に形成されたメサ２２と、メサ２２の壁面に形成された曲率表面を有する側壁１６と、メサ２２上に形成されるゲート電極と、ゲート電極と一体化され、側壁１６の表面に形成されるゲートメタル１８と、を備える。 （もっと読む）

【課題】耐圧を落とすことなくチャネル抵抗を低減したノーマリオフ型接合ＦＥＴを提供する。
【解決手段】炭化珪素からなる基板１を用いて形成した接合ＦＥＴにおいて、チャネル領域（第２エピタキシャル層３）の不純物濃度をドリフト層となる第１エピタキシャル層２の不純物濃度よりも高くする。チャネル領域は、チャネル幅が一定の領域７Ａと、その下部でドレイン（基板１）側に行くほどチャネル幅が広くなっていく領域７Ｂとから形成し、第１エピタキシャル層２とチャネル領域との境界は、ドレイン（基板１）側に行くほどチャネル幅が広くなっていく領域７Ｂに位置するようにする。 （もっと読む）

その底部孔口よりも幅が広い最上部孔口を有するゲートウェルを備えるパッシベーション体を含むＩＩＩ族窒化物ヘテロ接合パワー半導体素子、およびその製造方法。
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【課題】リセス構造を有する半導体装置における絶縁膜の後退量を制御し、リセスエッジ形状のばらつきを抑え、安定した特性、信頼性を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】本発明の一態様によれば、基板１上に第1の絶縁膜３を形成し、第1の絶縁３膜の所定位置に、この第１の絶縁膜３を貫通する開口部４を形成し、第1の絶縁膜３および開口部４上に第２の絶縁膜５を形成し、異方性エッチングにより、第２の絶縁膜５を選択的に除去して、開口部４壁面に第２の絶縁膜５からなる側壁６を形成し、第１の絶縁膜３および側壁６をマスクとして、等方性エッチングによりリセス７を形成し、側壁６を選択的に除去する。 （もっと読む）

【課題】サブ・ミリメータ波動作に適した半導体デバイスの生産を可能とする半導体デバイスの形成方法を提供すること。
【解決手段】半導体基板（１００）上にフォトレジスト層（１０２）が堆積され、ウインド（１０６）がフォトレジスト層（１０２）内に電子ビーム・リソグラフィによって形成され、共形層（１０８）がフォトレジスト（１０２）上、およびウインド（１０６）内に堆積され、実質的に全ての共形層（１０８）がフォトレジスト層（１０２）およびウインドの底部から選択的に除去されて、ウインド（１０６）内に誘電体側壁（１１０）を形成する。 （もっと読む）

【課題】 電荷移動度の低下とデバイス性能の低下とをもたらすミスフィット転位の形成を減少させる。
【解決手段】 半導体構造体、及び、半導体デバイス、より具体的にはＮ型ＦＥＴデバイスを製造する方法である。本デバイスは、構造体におけるミスフィット転位の発生及び伝播を減少させる層間の界面の材料を介して応力誘発層の上に設けられる応力受容層を含む。応力受容層はシリコン（Ｓｉ）であり、応力誘発層はシリコン・ゲルマニウム（ＳｉＧｅ）であり、材料は、デバイスを形成する間に両層をドープすることによって与えられるカーボンである。カーボンは、ＳｉＧｅ層全体にわたってドープすることもできる。 （もっと読む）

【課題】小コンタクト面積のｎ^＋型の低抵抗層への効率よい接触と、ソース、ゲートのコンタクト部のコンタクト抵抗の減少と、リセス部側面の引上配線の断線の補修とが可能な静電誘導型トランジスタの提供。
【解決手段】エピタキシャル成長層にリセス構造を形成し、ゲート電極を形成する工程とエピタキシャル成長層の絶縁膜の開口部にソース電極を形成する工程と半導体基板の反対側にドレイン電極を形成する工程とを含む静電誘導型トランジスタの製造方法において、前記ゲート領域に低抵抗化された多結晶シリコン層を減圧化学気相堆積法で形成する工程とゲート電極形成工程と減圧化学気相堆積法で堆積酸化膜を形成する工程とを介在させた後に、ゲート引出し金属電極を設ける工程を設け、前記ソースの領域に、低抵抗化された多結晶シリコン層を減圧化学気相堆積法で成膜する工程とソース電極形成工程とを介在させた後にソース引出し金属電極を設ける工程を設けた。 （もっと読む）

【課題】チップサイズの増大を招くことなく、ゲート−ドレイン間寄生容量を低減させる電界効果トランジスタ、及びこの電界効果トランジスタを備えた半導体装置、並びに半導体装置の製造方法を提供する。
【解決手段】半絶縁性基板上にエピタキシャル成長によって形成したチャネル層と、このチャネル層上にエピタキシャル成長によって形成したスペーサー層と、このスペーサー層上にエピタキシャル成長によって形成したドーピング層と、このドーピング層上にエピタキシャル成長によって形成した障壁層とからなる半導体層を有し、かつ、この半導体層の障壁層上に形成したソース電極と、ドレイン電極と、ゲート電極とを有し、ゲート電極の下側の障壁層に不純物をドーピングした埋込みゲート領域を有する電界効果トランジスタにおいて、ゲート電極とドレイン電極との間における障壁層に凹形状のスリットを設ける。 （もっと読む）

【課題】高周波領域において優れた電気的特性が得られるように、寄生容量を低減し得る半導体装置の製造方法を得る。
【解決手段】ＨＥＭＴを形成した後、半導体基板上に側壁１１ａ，１１ｂを形成する。次に、ＨＥＭＴを覆って犠牲層１５を形成する。次に、犠牲層１５内にコンタクトホール１６ａ，１６ｂを形成することにより、ソース電極６ａ，６ｂの各上面を露出する。次に、全面的に形成した金属膜をパターニングすることにより、金属配線９を形成する。次に、金属配線９内にスリット１２を形成することにより、犠牲層１５の上面を部分的に露出する。次に、犠牲層１５を溶解した後、溶解された犠牲層１５を、スリット１２を介して外部に排出する。犠牲層１５が除去された結果、空気層１０が形成される。 （もっと読む）

【課題】良好な電気特性を有し、歩留が改善する半導体装置の製造方法を提供すること。
【解決手段】電子供給層１３およびキャップ層１４を設けた半導体基板１０上に第１絶縁膜１５を堆積する第１工程と、半導体基板１０上にレジスト膜１６を形成する第２工程と、レジスト膜１６に開口１６ａを形成する第３工程と、開口１６ａを通して第１絶縁膜１５をエッチングし開口１５ａを形成する第４工程と、レジスト膜１６を剥離する第５工程と、第１絶縁膜１５の開口１５ａを通して、電子供給層１３と選択的にキャップ層１４をエッチングし開口１４ａを形成する第６工程と、キャップ層１４の開口１４ａを塞がない膜厚の第２絶縁膜１７を堆積する第７工程と、第２絶縁膜１７にエッチバック処理を行い電子供給層１３を露出させる第８工程と、第２絶縁膜１７をマスクにして電子供給層１３を所定の深さまでエッチングする第９工程と、電子供給層１３上にゲートメタル２０を形成する第１０工程とからなる。 （もっと読む）