電界効果トランジスタの製造方法
【課題】ゲート長が短い電界効果トランジスタを低コストで製造できる電界効果トランジスタの製造方法を提供すること。
【解決手段】基板上に、窒化物系化合物半導体からなるチャネル層および該チャネル層上に積層した上部層を含む半導体層を形成する工程と、半導体層の一部領域を少なくとも上部層からチャネル層に到る深さまでエッチングして、該チャネル層の表面の一部を底面部とし、エッチングによって露出した半導体層の側面を側壁部とする段差部を形成する工程と、段差部を含む半導体層の表面を覆うようにマスク層を形成し、該マスク層をエッチバックして該段差部のマスク層を残留させたマスク部を形成する工程と、イオン注入法によって、底面部のマスク部を除く領域にコンタクト領域を形成する工程と、マスク部を除去した後に、少なくとも段差部の底面部と側壁部とを覆うようにゲート絶縁膜およびゲート電極を順次形成する工程と、を含む。
【解決手段】基板上に、窒化物系化合物半導体からなるチャネル層および該チャネル層上に積層した上部層を含む半導体層を形成する工程と、半導体層の一部領域を少なくとも上部層からチャネル層に到る深さまでエッチングして、該チャネル層の表面の一部を底面部とし、エッチングによって露出した半導体層の側面を側壁部とする段差部を形成する工程と、段差部を含む半導体層の表面を覆うようにマスク層を形成し、該マスク層をエッチバックして該段差部のマスク層を残留させたマスク部を形成する工程と、イオン注入法によって、底面部のマスク部を除く領域にコンタクト領域を形成する工程と、マスク部を除去した後に、少なくとも段差部の底面部と側壁部とを覆うようにゲート絶縁膜およびゲート電極を順次形成する工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられる窒化物系化合物半導体からなる電界効果トランジスタの製造方法に関するものである。
【背景技術】
【０００２】
化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ＜１、０≦ｖ＜１、ｕ＋ｖ＜１）で表されるＩＩＩ−Ｖ族窒化物系化合物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温環境用、大パワー用、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ接合構造を有する電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）は、ピエゾ効果によって、ヘテロ接合界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しているため、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。
【０００３】
通常のＡｌＧａＮ／ＧａＮ ＨＦＥＴは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリーオン型デバイスである。一方、パワースイッチング応用においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。そこで、ノーマリオフ型デバイスを実現するためにＭＯＳ構造を採用した電界効果トランジスタ（ＭＯＳＦＥＴ）が開示されている（非特許文献１、特許文献１参照）。
【０００４】
ところで、窒化化合物半導体からなるＭＯＳ型ＦＥＴ（ＭＯＳＦＥＴ）におけるゲート長はたとえば２０μｍ程度である（特許文献２参照）。低オン抵抗や高速動作を実現するためには、ゲート長がよりいっそう短いことが好ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３１１３９２号公報
【特許文献２】特開２００７−２５０７２７号公報
【非特許文献】
【０００６】
【非特許文献１】Matocha. K, Chow. T.P, Gutmann. R.J., “High-voltage normally off GaN MOSFETs on sapphire substrates”, IEEE Transaction on Electron Devices. vol. 52, No. 1 2005 pp. 6-10
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の技術では、ゲート長は、デバイスのパターン形成をするための露光装置の露光パターンの最小線幅よりも短くすることは困難である。したがって、ゲート長を短くしたい場合は、より最小線幅が狭い高価な露光装置が必要となるため、製造コストが高くなるという問題があった。
【０００８】
本発明は、上記に鑑みてなされたものであって、ゲート長が短い電界効果トランジスタを低コストで製造できる電界効果トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタの製造方法は、ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、基板上に、窒化物系化合物半導体からなるチャネル層および該チャネル層上に積層した上部層を含む半導体層を形成する半導体層形成工程と、前記半導体層の一部領域を少なくとも前記上部層から前記チャネル層に到る深さまでエッチングして、該チャネル層の表面の一部を底面部とし、エッチングによって露出した前記半導体層の側面を側壁部とする段差部を形成する段差部形成工程と、前記段差部を含む前記半導体層の表面を覆うようにマスク層を形成し、該マスク層をエッチバックして該段差部のマスク層を残留させたマスク部を形成するマスク部形成工程と、イオン注入法によって、前記底面部の前記マスク部を除く領域にコンタクト領域を形成するコンタクト領域形成工程と、前記マスク部を除去した後に、少なくとも前記段差部の前記底面部と前記側壁部とを覆うようにゲート絶縁膜およびゲート電極を順次形成するゲート部形成工程と、を含むことを特徴とする。
【００１０】
また、本発明に係る電界効果トランジスタの製造方法は、上記発明において、前記マスク部形成工程において、ＰＣＶＤ法によってＳｉＯ２からなる前記マスク層を形成し、異方性ドライエッチングによって該マスク層をエッチングすることを特徴とする。
【００１１】
また、本発明に係る電界効果トランジスタの製造方法は、上記発明において、前記マスク層の厚さが２５０〜３７５０ｎｍであることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、露光装置の最小線幅に依存せずに、ゲート長が短い電界効果トランジスタを低コストで製造できるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施の形態に係る製造方法により製造するＭＯＳＦＥＴの模式的な断面図である。
【図２】図２は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図３】図３は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図４】図４は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図５】図５は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図６】図６は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図７】図７は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図８】図８は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【発明を実施するための形態】
【００１４】
以下に、図面を参照して本発明に係る電界効果トランジスタの製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態に係る製造方法により製造するＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ１００は、ＧａＮ、サファイア、ＳｉＣ、（１１１）面を主面とするＳｉなどからなる基板１上に、ＡｌＮ層を最下層としてＡｌＮ層とＧａＮ層とを交互に積層したバッファ層２と、アンドープのｕ−ＧａＮからなるチャネル層３と、ＡｌＧａＮからなる上部層としての電子供給層４とが順次形成されている。チャネル層３と電子供給層４とはＡｌＧａＮ／ＧａＮヘテロ構造を形成しており、チャネル層３の界面近傍には２次元電子ガスが発生している。
【００１６】
このＭＯＳＦＥＴ１００は、電子供給層４からチャネル層３に至る深さまでの半導体層が、一部の領域において除去されており、チャネル層３の表面の一部を底面部５ａとし、上記除去により露出した側面を側壁部５ｂとする段差部５が形成されている。段差部５の底面部５ａの一部には、チャネル層３の内部にわたってｎ＋−ＧａＮからなるコンタクト領域６が形成されている。また、チャネル層３の表面から段差部５、および電子供給層４の表面にわたってゲート絶縁膜７が形成されている。ゲート絶縁膜７上には、電子供給層４の一部、段差部５の側壁部５ｂ、およびコンタクト領域６と側壁部５ｂとの間の領域を覆うようにゲート電極８が形成されており、ゲート部Ｇが形成されている。また、コンタクト領域６に接触するようにソース電極９が形成されている。また、電子供給層４上にドレイン電極１０が形成されている。
【００１７】
このＭＯＳＦＥＴ１００においては、チャネル層３内におけるコンタクト領域６と段差部５の側壁部５ｂとの間の領域がチャネル領域１１となる。このＭＯＳＦＥＴ１００は、以下に説明する本実施の形態に係る製造方法によって、このチャネル領域１１の幅すなわちゲート長を、露光装置の最小線幅に依存せず短くすることができる。
【００１８】
以下、本実施の形態に係る製造方法について、図２〜図８を用いて具体的に説明する。はじめに、図２に示すように、基板１上に、バッファ層２、チャネル層３、およびチャネル層３上に積層した上部層である電子供給層４を、たとえばＭＯＣＶＤ法によって順次エピタキシャル成長する。なお、各層の原料としては、ＴＭＧａ、ＴＭＡｌ、ＮＨ３等を適宜組み合わせて用いる。その後、電子供給層４上に、たとえばＳｉＯ２などの誘電体膜からなるマスク層Ｍ１を形成する。なお、マスク層Ｍ１は、たとえばＳｉＨ４とＮ２Ｏを用いて、プラズマ化学気相成長（ＰＣＶＤ）法により５００ｎｍの厚さで形成する。
【００１９】
つぎに、マスク層Ｍ１上にレジストＲを塗布し、フォトリソグラフィによって、レジストＲに対して段差部５を形成するためのパターニングを行う。そして、図３に示すように、このパターニングしたレジストＲをマスクとして、マスク層Ｍ１、および電子供給層４の表面から電子供給層４の厚さ以上の深さ、すなわち少なくともチャネル層３に到る深さまでエッチング除去し、底面部５ａと側壁部５ｂとからなる段差部５を形成する。なお、マスク層Ｍ１のエッチングには緩衝フッ酸等を用いるのが好適である。また、電子供給層４およびチャネル層３のエッチングには塩素系ガスを用いたＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合プラズマ）−ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）等のドライエッチング法を用いるのが好適である。
【００２０】
レジストＲを除去した後、図４に示すように、ＳｉＯ２などの誘電体膜からなるマスク層Ｍ２を形成する。このマスク層Ｍ２は全面に形成し、段差部５を覆い、かつマスク層Ｍ１を介して電子供給層４を覆うようにする。また、マスク層Ｍ２の厚さはたとえば７５０ｎｍとする。なお、マスク層Ｍ２を形成する際に、マスク層Ｍ２の厚さが段差部５の底面部５ａおよび側壁部５ｂ、並びに電子供給層４の表面において略同じ厚さとなるように適宜成膜の条件を設定することが好ましい。
【００２１】
つぎに、図５に示すように、たとえばＣＦ４ガスを用いたＩＣＰ−ＲＩＥによりマスク層Ｍ２をエッチバックする。このエッチバックは、少なくとも段差部５の底面部５ａが露出するまで行なう。
【００２２】
ここで、ＲＩＥによるエッチングでは、圧力が低いため、エッチングイオンは基板面に略垂直に入射する。エッチングガスの入射方向から見た場合、マスク層Ｍ２のうち、段差部５の側壁部５ｂに沿って形成された部分の厚さは、７５０ｎｍに側壁部５ｂの長さを加算した厚さとなっている。一方、マスク層Ｍ２のうち、その他の部分の厚さは７５０ｎｍである。そのため、段差部５の底面部５ａが露出するまでエッチバックを行った場合には、マスク層Ｍ２のうち基板の主面に対して厚さが７５０ｎｍの部分は除去されるが、側壁部５ｂに沿って形成された部分（以下、マスク部Ｍ２ａとする）は残留する。したがって、このマスク部Ｍ２ａは、段差部５の底面部５ａの一部領域５ａａと側壁部５ｂとを覆うこととなる。なお、エッチングイオンは基板の側面側からは殆ど入射しないため、底面５ａに沿った方向におけるマスク部Ｍ２ａの幅（領域５ａａの幅）は、マスク層Ｍ２の厚さである７５０ｎｍに略等しい６００ｎｍ程度となる。
【００２３】
つぎに、図６に示すように、全面にたとえばＳｉＯ２からなるスクリーン酸化膜Ｍ３を２０ｎｍの厚さで成膜する。その後、全面にｎ型ドーパントであるＳｉイオンをイオン注入する。なお、注入エネルギーは、スクリーン酸化膜Ｍ３と底面５ａとの界面が最高の濃度となるように設定し、ドーズ量はたとえば１×１０１５ｃｍ−２とする。このとき、マスク部Ｍ２ａがイオン注入のマスクとなるので、Ｓｉイオンは、底面５ａのうち、マスク部Ｍ２ａで覆われた領域５ａａ以外の領域において、チャネル層３に注入される。なお、電子供給層４へのイオン注入は、マスク層Ｍ１によって防止される。
【００２４】
その後、ＳｉＯ２膜を５００ｎｍの厚さで成膜し、これをアニールの保護膜として、注入したＳｉイオンの活性化アニールとして１０００℃、４分の熱処理を行う。これによって、底面部５ａにチャネル層３の内部にわたってｎ＋−ＧａＮからなるコンタクト領域６が形成される。このコンタクト領域６は実質的にソース電極の一部となるため、コンタクト領域６と側壁部５ｂとの間の領域が、チャネル領域１１となる。このチャネル領域１１の幅すなわちゲート長は、マスク部Ｍ２ａの幅、すなわち形成するマスク層Ｍ２の厚さに略相当する長さとなるため、他の工程等で使用される露光装置の最小線幅に依存せず短くすることができる。
【００２５】
つぎに、フッ酸等によってスクリーン酸化膜Ｍ３、マスク層Ｍ１、マスク部Ｍ２ａを除去し、ＲＣＡ洗浄を行なう。その後、図７に示すように、全面にＳｉＯ２からなるゲート絶縁膜７をたとえば厚さ６０ｎｍで成膜する。
【００２６】
つぎに、フォトリソグラフィと緩衝フッ酸を用いたエッチングによって、ソース電極９、ドレイン電極１０を形成すべき領域のゲート絶縁膜７を除去する。そして、図８に示すように、除去した部分にスパッタ法とリフトオフ法とを用いて、ソース電極９、ドレイン電極１０を形成する。なお、ソース電極９、ドレイン電極１０は、たとえばＴｉ／Ａｌ＝２５ｎｍ／２００ｎｍの構造を有するオーミック電極であり、形成後にたとえば６００℃、１０分の熱処理を行い焼成する。
【００２７】
その後、スパッタ法とリフトオフ法とを用いて、ゲート絶縁膜７上にゲート電極８を形成して、ゲート部Ｇを形成する。これによって、ＭＯＳＦＥＴ１００が完成する。なお、ゲート電極８は、たとえばＮｉ／Ａｕ＝５０ｎｍ／１００ｎｍの構造を有するショットキー電極である。
【００２８】
以上説明したように、本実施の形態に係る製造方法によれば、ＭＯＳＦＥＴ１００のゲート長を、マスク部Ｍ２ａの幅すなわちマスク層Ｍ２の厚さに略相当するゲート長とすることができ、他の工程等で使用される露光装置の最小線幅とは無関係に短いゲート長とすることができる。その結果、高価な露光装置を準備せずに、従来よりもゲート長がいっそう短いＭＯＳＦＥＴ１００を低コストで製造することができる。また、このチャネル領域１１を形成するプロセスはセルフアラインプロセスであるため、露光装置の精度に左右されず位置精度が高いものとなるとともに、ソース−チャネル間の寄生領域の長さをほぼゼロにすることができる。したがって、ＭＯＳＦＥＴ１００は、ソース−チャネル間の寄生容量の影響が少なく、高速スイッチング動作が可能となる。
【００２９】
なお、上記実施の形態では、マスク層Ｍ２の厚さを７５０ｎｍとしたが、この厚さは、たとえば通常のＰＣＶＤ法を用いて、２５０〜３７５０ｎｍの範囲で形成することができる。したがって、形成できるゲート長についても、おおよそ２００〜３０００ｎｍとすることができる。なお、ゲート長が２００ｎｍ以上であれば、ゲート部分の電界が強くなりすぎないため、パンチスルー現象が防止され、ゲートがＯＦＦ状態の場合の漏れ電流も少なくなるので好ましい。また、ゲート長が３μｍ以下のものは、コンタクトアライナーを用いた従来の方法では製造が困難であるから、本発明に係る製造方法が特に好適である。
【００３０】
また、本発明に係る製造方法によって製造できる電界効果トランジスタは、図１に示すものに限られない。たとえば、図１に示す構造において、チャネル層の材料をｐ−ＧａＮに置き換えたり、電子供給層をｎ＋−ＧａＮからなるコンタクト層に置き換えた構造を有し、ゲート長が短い電界効果トランジスタを製造することもできる。
さらに、本発明のＭＯＳＦＥＴの半導体層は、チャネル層と電子供給層の間に、ｐ−ＧａＮまたはアンドープのＧａＮからなるドリフト層を更に備えていても良い。
【００３１】
また、上記各実施の形態では、窒化物系化合物半導体としてＧａＮ、ＡｌＧａＮ、ＡｌＮ等を用いているが、本発明はこれに限らず、化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ＜１、０≦ｖ＜１、ｕ＋ｖ＜１）で表される窒化物系化合物半導体を適宜使用することができる。
【符号の説明】
【００３２】
１ 基板
２ バッファ層
３ チャネル層
４ 電子供給層
５ 段差部
５ａ 底面部
５ａａ 領域
５ｂ 側壁部
６ コンタクト領域
７ ゲート絶縁膜
８ ゲート電極
９ ソース電極
１０ ドレイン電極
１１ チャネル領域
Ｍ１、Ｍ２ マスク層
Ｍ２ａ マスク部
Ｍ３ スクリーン酸化膜
Ｒ レジスト
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられる窒化物系化合物半導体からなる電界効果トランジスタの製造方法に関するものである。
【背景技術】
【０００２】
化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ＜１、０≦ｖ＜１、ｕ＋ｖ＜１）で表されるＩＩＩ−Ｖ族窒化物系化合物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温環境用、大パワー用、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ接合構造を有する電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）は、ピエゾ効果によって、ヘテロ接合界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しているため、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。
【０００３】
通常のＡｌＧａＮ／ＧａＮ ＨＦＥＴは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリーオン型デバイスである。一方、パワースイッチング応用においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。そこで、ノーマリオフ型デバイスを実現するためにＭＯＳ構造を採用した電界効果トランジスタ（ＭＯＳＦＥＴ）が開示されている（非特許文献１、特許文献１参照）。
【０００４】
ところで、窒化化合物半導体からなるＭＯＳ型ＦＥＴ（ＭＯＳＦＥＴ）におけるゲート長はたとえば２０μｍ程度である（特許文献２参照）。低オン抵抗や高速動作を実現するためには、ゲート長がよりいっそう短いことが好ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３１１３９２号公報
【特許文献２】特開２００７−２５０７２７号公報
【非特許文献】
【０００６】
【非特許文献１】Matocha. K, Chow. T.P, Gutmann. R.J., “High-voltage normally off GaN MOSFETs on sapphire substrates”, IEEE Transaction on Electron Devices. vol. 52, No. 1 2005 pp. 6-10
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の技術では、ゲート長は、デバイスのパターン形成をするための露光装置の露光パターンの最小線幅よりも短くすることは困難である。したがって、ゲート長を短くしたい場合は、より最小線幅が狭い高価な露光装置が必要となるため、製造コストが高くなるという問題があった。
【０００８】
本発明は、上記に鑑みてなされたものであって、ゲート長が短い電界効果トランジスタを低コストで製造できる電界効果トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタの製造方法は、ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、基板上に、窒化物系化合物半導体からなるチャネル層および該チャネル層上に積層した上部層を含む半導体層を形成する半導体層形成工程と、前記半導体層の一部領域を少なくとも前記上部層から前記チャネル層に到る深さまでエッチングして、該チャネル層の表面の一部を底面部とし、エッチングによって露出した前記半導体層の側面を側壁部とする段差部を形成する段差部形成工程と、前記段差部を含む前記半導体層の表面を覆うようにマスク層を形成し、該マスク層をエッチバックして該段差部のマスク層を残留させたマスク部を形成するマスク部形成工程と、イオン注入法によって、前記底面部の前記マスク部を除く領域にコンタクト領域を形成するコンタクト領域形成工程と、前記マスク部を除去した後に、少なくとも前記段差部の前記底面部と前記側壁部とを覆うようにゲート絶縁膜およびゲート電極を順次形成するゲート部形成工程と、を含むことを特徴とする。
【００１０】
また、本発明に係る電界効果トランジスタの製造方法は、上記発明において、前記マスク部形成工程において、ＰＣＶＤ法によってＳｉＯ２からなる前記マスク層を形成し、異方性ドライエッチングによって該マスク層をエッチングすることを特徴とする。
【００１１】
また、本発明に係る電界効果トランジスタの製造方法は、上記発明において、前記マスク層の厚さが２５０〜３７５０ｎｍであることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、露光装置の最小線幅に依存せずに、ゲート長が短い電界効果トランジスタを低コストで製造できるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施の形態に係る製造方法により製造するＭＯＳＦＥＴの模式的な断面図である。
【図２】図２は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図３】図３は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図４】図４は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図５】図５は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図６】図６は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図７】図７は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図８】図８は、図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【発明を実施するための形態】
【００１４】
以下に、図面を参照して本発明に係る電界効果トランジスタの製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態に係る製造方法により製造するＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ１００は、ＧａＮ、サファイア、ＳｉＣ、（１１１）面を主面とするＳｉなどからなる基板１上に、ＡｌＮ層を最下層としてＡｌＮ層とＧａＮ層とを交互に積層したバッファ層２と、アンドープのｕ−ＧａＮからなるチャネル層３と、ＡｌＧａＮからなる上部層としての電子供給層４とが順次形成されている。チャネル層３と電子供給層４とはＡｌＧａＮ／ＧａＮヘテロ構造を形成しており、チャネル層３の界面近傍には２次元電子ガスが発生している。
【００１６】
このＭＯＳＦＥＴ１００は、電子供給層４からチャネル層３に至る深さまでの半導体層が、一部の領域において除去されており、チャネル層３の表面の一部を底面部５ａとし、上記除去により露出した側面を側壁部５ｂとする段差部５が形成されている。段差部５の底面部５ａの一部には、チャネル層３の内部にわたってｎ＋−ＧａＮからなるコンタクト領域６が形成されている。また、チャネル層３の表面から段差部５、および電子供給層４の表面にわたってゲート絶縁膜７が形成されている。ゲート絶縁膜７上には、電子供給層４の一部、段差部５の側壁部５ｂ、およびコンタクト領域６と側壁部５ｂとの間の領域を覆うようにゲート電極８が形成されており、ゲート部Ｇが形成されている。また、コンタクト領域６に接触するようにソース電極９が形成されている。また、電子供給層４上にドレイン電極１０が形成されている。
【００１７】
このＭＯＳＦＥＴ１００においては、チャネル層３内におけるコンタクト領域６と段差部５の側壁部５ｂとの間の領域がチャネル領域１１となる。このＭＯＳＦＥＴ１００は、以下に説明する本実施の形態に係る製造方法によって、このチャネル領域１１の幅すなわちゲート長を、露光装置の最小線幅に依存せず短くすることができる。
【００１８】
以下、本実施の形態に係る製造方法について、図２〜図８を用いて具体的に説明する。はじめに、図２に示すように、基板１上に、バッファ層２、チャネル層３、およびチャネル層３上に積層した上部層である電子供給層４を、たとえばＭＯＣＶＤ法によって順次エピタキシャル成長する。なお、各層の原料としては、ＴＭＧａ、ＴＭＡｌ、ＮＨ３等を適宜組み合わせて用いる。その後、電子供給層４上に、たとえばＳｉＯ２などの誘電体膜からなるマスク層Ｍ１を形成する。なお、マスク層Ｍ１は、たとえばＳｉＨ４とＮ２Ｏを用いて、プラズマ化学気相成長（ＰＣＶＤ）法により５００ｎｍの厚さで形成する。
【００１９】
つぎに、マスク層Ｍ１上にレジストＲを塗布し、フォトリソグラフィによって、レジストＲに対して段差部５を形成するためのパターニングを行う。そして、図３に示すように、このパターニングしたレジストＲをマスクとして、マスク層Ｍ１、および電子供給層４の表面から電子供給層４の厚さ以上の深さ、すなわち少なくともチャネル層３に到る深さまでエッチング除去し、底面部５ａと側壁部５ｂとからなる段差部５を形成する。なお、マスク層Ｍ１のエッチングには緩衝フッ酸等を用いるのが好適である。また、電子供給層４およびチャネル層３のエッチングには塩素系ガスを用いたＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合プラズマ）−ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）等のドライエッチング法を用いるのが好適である。
【００２０】
レジストＲを除去した後、図４に示すように、ＳｉＯ２などの誘電体膜からなるマスク層Ｍ２を形成する。このマスク層Ｍ２は全面に形成し、段差部５を覆い、かつマスク層Ｍ１を介して電子供給層４を覆うようにする。また、マスク層Ｍ２の厚さはたとえば７５０ｎｍとする。なお、マスク層Ｍ２を形成する際に、マスク層Ｍ２の厚さが段差部５の底面部５ａおよび側壁部５ｂ、並びに電子供給層４の表面において略同じ厚さとなるように適宜成膜の条件を設定することが好ましい。
【００２１】
つぎに、図５に示すように、たとえばＣＦ４ガスを用いたＩＣＰ−ＲＩＥによりマスク層Ｍ２をエッチバックする。このエッチバックは、少なくとも段差部５の底面部５ａが露出するまで行なう。
【００２２】
ここで、ＲＩＥによるエッチングでは、圧力が低いため、エッチングイオンは基板面に略垂直に入射する。エッチングガスの入射方向から見た場合、マスク層Ｍ２のうち、段差部５の側壁部５ｂに沿って形成された部分の厚さは、７５０ｎｍに側壁部５ｂの長さを加算した厚さとなっている。一方、マスク層Ｍ２のうち、その他の部分の厚さは７５０ｎｍである。そのため、段差部５の底面部５ａが露出するまでエッチバックを行った場合には、マスク層Ｍ２のうち基板の主面に対して厚さが７５０ｎｍの部分は除去されるが、側壁部５ｂに沿って形成された部分（以下、マスク部Ｍ２ａとする）は残留する。したがって、このマスク部Ｍ２ａは、段差部５の底面部５ａの一部領域５ａａと側壁部５ｂとを覆うこととなる。なお、エッチングイオンは基板の側面側からは殆ど入射しないため、底面５ａに沿った方向におけるマスク部Ｍ２ａの幅（領域５ａａの幅）は、マスク層Ｍ２の厚さである７５０ｎｍに略等しい６００ｎｍ程度となる。
【００２３】
つぎに、図６に示すように、全面にたとえばＳｉＯ２からなるスクリーン酸化膜Ｍ３を２０ｎｍの厚さで成膜する。その後、全面にｎ型ドーパントであるＳｉイオンをイオン注入する。なお、注入エネルギーは、スクリーン酸化膜Ｍ３と底面５ａとの界面が最高の濃度となるように設定し、ドーズ量はたとえば１×１０１５ｃｍ−２とする。このとき、マスク部Ｍ２ａがイオン注入のマスクとなるので、Ｓｉイオンは、底面５ａのうち、マスク部Ｍ２ａで覆われた領域５ａａ以外の領域において、チャネル層３に注入される。なお、電子供給層４へのイオン注入は、マスク層Ｍ１によって防止される。
【００２４】
その後、ＳｉＯ２膜を５００ｎｍの厚さで成膜し、これをアニールの保護膜として、注入したＳｉイオンの活性化アニールとして１０００℃、４分の熱処理を行う。これによって、底面部５ａにチャネル層３の内部にわたってｎ＋−ＧａＮからなるコンタクト領域６が形成される。このコンタクト領域６は実質的にソース電極の一部となるため、コンタクト領域６と側壁部５ｂとの間の領域が、チャネル領域１１となる。このチャネル領域１１の幅すなわちゲート長は、マスク部Ｍ２ａの幅、すなわち形成するマスク層Ｍ２の厚さに略相当する長さとなるため、他の工程等で使用される露光装置の最小線幅に依存せず短くすることができる。
【００２５】
つぎに、フッ酸等によってスクリーン酸化膜Ｍ３、マスク層Ｍ１、マスク部Ｍ２ａを除去し、ＲＣＡ洗浄を行なう。その後、図７に示すように、全面にＳｉＯ２からなるゲート絶縁膜７をたとえば厚さ６０ｎｍで成膜する。
【００２６】
つぎに、フォトリソグラフィと緩衝フッ酸を用いたエッチングによって、ソース電極９、ドレイン電極１０を形成すべき領域のゲート絶縁膜７を除去する。そして、図８に示すように、除去した部分にスパッタ法とリフトオフ法とを用いて、ソース電極９、ドレイン電極１０を形成する。なお、ソース電極９、ドレイン電極１０は、たとえばＴｉ／Ａｌ＝２５ｎｍ／２００ｎｍの構造を有するオーミック電極であり、形成後にたとえば６００℃、１０分の熱処理を行い焼成する。
【００２７】
その後、スパッタ法とリフトオフ法とを用いて、ゲート絶縁膜７上にゲート電極８を形成して、ゲート部Ｇを形成する。これによって、ＭＯＳＦＥＴ１００が完成する。なお、ゲート電極８は、たとえばＮｉ／Ａｕ＝５０ｎｍ／１００ｎｍの構造を有するショットキー電極である。
【００２８】
以上説明したように、本実施の形態に係る製造方法によれば、ＭＯＳＦＥＴ１００のゲート長を、マスク部Ｍ２ａの幅すなわちマスク層Ｍ２の厚さに略相当するゲート長とすることができ、他の工程等で使用される露光装置の最小線幅とは無関係に短いゲート長とすることができる。その結果、高価な露光装置を準備せずに、従来よりもゲート長がいっそう短いＭＯＳＦＥＴ１００を低コストで製造することができる。また、このチャネル領域１１を形成するプロセスはセルフアラインプロセスであるため、露光装置の精度に左右されず位置精度が高いものとなるとともに、ソース−チャネル間の寄生領域の長さをほぼゼロにすることができる。したがって、ＭＯＳＦＥＴ１００は、ソース−チャネル間の寄生容量の影響が少なく、高速スイッチング動作が可能となる。
【００２９】
なお、上記実施の形態では、マスク層Ｍ２の厚さを７５０ｎｍとしたが、この厚さは、たとえば通常のＰＣＶＤ法を用いて、２５０〜３７５０ｎｍの範囲で形成することができる。したがって、形成できるゲート長についても、おおよそ２００〜３０００ｎｍとすることができる。なお、ゲート長が２００ｎｍ以上であれば、ゲート部分の電界が強くなりすぎないため、パンチスルー現象が防止され、ゲートがＯＦＦ状態の場合の漏れ電流も少なくなるので好ましい。また、ゲート長が３μｍ以下のものは、コンタクトアライナーを用いた従来の方法では製造が困難であるから、本発明に係る製造方法が特に好適である。
【００３０】
また、本発明に係る製造方法によって製造できる電界効果トランジスタは、図１に示すものに限られない。たとえば、図１に示す構造において、チャネル層の材料をｐ−ＧａＮに置き換えたり、電子供給層をｎ＋−ＧａＮからなるコンタクト層に置き換えた構造を有し、ゲート長が短い電界効果トランジスタを製造することもできる。
さらに、本発明のＭＯＳＦＥＴの半導体層は、チャネル層と電子供給層の間に、ｐ−ＧａＮまたはアンドープのＧａＮからなるドリフト層を更に備えていても良い。
【００３１】
また、上記各実施の形態では、窒化物系化合物半導体としてＧａＮ、ＡｌＧａＮ、ＡｌＮ等を用いているが、本発明はこれに限らず、化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ＜１、０≦ｖ＜１、ｕ＋ｖ＜１）で表される窒化物系化合物半導体を適宜使用することができる。
【符号の説明】
【００３２】
１ 基板
２ バッファ層
３ チャネル層
４ 電子供給層
５ 段差部
５ａ 底面部
５ａａ 領域
５ｂ 側壁部
６ コンタクト領域
７ ゲート絶縁膜
８ ゲート電極
９ ソース電極
１０ ドレイン電極
１１ チャネル領域
Ｍ１、Ｍ２ マスク層
Ｍ２ａ マスク部
Ｍ３ スクリーン酸化膜
Ｒ レジスト
【特許請求の範囲】
【請求項１】
ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、
基板上に、窒化物系化合物半導体からなるチャネル層および該チャネル層上に積層した上部層を含む半導体層を形成する半導体層形成工程と、
前記半導体層の一部領域を少なくとも前記上部層から前記チャネル層に到る深さまでエッチングして、該チャネル層の表面の一部を底面部とし、エッチングによって露出した前記半導体層の側面を側壁部とする段差部を形成する段差部形成工程と、
前記段差部を含む前記半導体層の表面を覆うようにマスク層を形成し、該マスク層をエッチバックして該段差部のマスク層を残留させたマスク部を形成するマスク部形成工程と、
イオン注入法によって、前記底面部の前記マスク部を除く領域にコンタクト領域を形成するコンタクト領域形成工程と、
前記マスク部を除去した後に、少なくとも前記段差部の前記底面部と前記側壁部とを覆うようにゲート絶縁膜およびゲート電極を順次形成するゲート部形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項２】
前記マスク部形成工程において、ＰＣＶＤ法によってＳｉＯ２からなる前記マスク層を形成し、異方性ドライエッチングによって該マスク層をエッチングすることを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
【請求項３】
前記マスク層の厚さが２５０〜３７５０ｎｍであることを特徴とする請求項１または２に記載の電界効果トランジスタの製造方法。
【請求項１】
ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、
基板上に、窒化物系化合物半導体からなるチャネル層および該チャネル層上に積層した上部層を含む半導体層を形成する半導体層形成工程と、
前記半導体層の一部領域を少なくとも前記上部層から前記チャネル層に到る深さまでエッチングして、該チャネル層の表面の一部を底面部とし、エッチングによって露出した前記半導体層の側面を側壁部とする段差部を形成する段差部形成工程と、
前記段差部を含む前記半導体層の表面を覆うようにマスク層を形成し、該マスク層をエッチバックして該段差部のマスク層を残留させたマスク部を形成するマスク部形成工程と、
イオン注入法によって、前記底面部の前記マスク部を除く領域にコンタクト領域を形成するコンタクト領域形成工程と、
前記マスク部を除去した後に、少なくとも前記段差部の前記底面部と前記側壁部とを覆うようにゲート絶縁膜およびゲート電極を順次形成するゲート部形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項２】
前記マスク部形成工程において、ＰＣＶＤ法によってＳｉＯ２からなる前記マスク層を形成し、異方性ドライエッチングによって該マスク層をエッチングすることを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
【請求項３】
前記マスク層の厚さが２５０〜３７５０ｎｍであることを特徴とする請求項１または２に記載の電界効果トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−６１０９４（Ｐ２０１１−６１０９４Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２００９−２１１０１２（Ｐ２００９−２１１０１２）
【出願日】平成２１年９月１１日（２００９．９．１１）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２１年９月１１日（２００９．９．１１）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
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