【課題】 良好な画像品質を有すると共に、高歩留まりで製造できる液晶表示装置を提供する。
【解決手段】 基板１０上に形成されたスイッチトランジスタ（Ｔｒ）９ａ、Ｔｒ９ａに接続された保持容量１３ａ、Ｔｒ９ａ及び保持容量１３ａ上に形成された絶縁層３５、絶縁層３５上に形成され、Ｔｒの一方の出力端子に接続された画素電極１９を有する構成が平面的にマトリクス状に形成された素子基板２０ａと、素子基板２０ａ上に所定の間隙を有して設けられた共通電極基板２２と、素子基板２０ａと共通電極基板２２ａとの間に充填された液晶層４と、共通電極基板２２ａ側から読出光を照射したときに、Ｔｒ９ａに読出光が到達しないように絶縁層中に設けられた遮光層２５ａと、を備えた液晶表示装置において、保持容量１３の一方の電極１７ａはＴｒ９ａの一方の出力端子１６ａと共通接続され、保持容量１３の他方の電極１８ａは遮光層２５ａと電気的に接続されている。 （もっと読む）

【課題】駆動側基板上の信号線と対向側基板上の透明電極との間に形成される寄生容量が大きいと、信号線によって伝送される映像信号に波形のなまりや遅延が生じたり、あるいは基板外部から映像信号を供給する駆動ＩＣの負荷が増大したりする。
【解決手段】ガラス基板４１（駆動側基板）上の第２のガラス基板（対向側基板）４２と対向する領域内に信号線３３（３３Ｒ，３３Ｇ，３３Ｂ，３３Ｐ）を配線する配線構造を採る場合において、ガラス基板４１上の酸化膜４３に凹部４５を形成し、この凹部４５内に信号線３３を配線することにより、透明電極４４と信号線３３との間の距離を拡大して透明電極４４と信号線３３との間に形成される寄生容量を低減する。 （もっと読む）

シリコンゲルマニウム層の形成を必要としないで、高速性のシリコンオンインシュレータ（ＳＯＩ）とストレインドシリコン技術を備えた半導体デバイスが提供される。圧縮材料（２２）層はＳＯＩ半導体基板（２０）に形成され、上部のシリコン層（２１）の歪みをもたらす。圧縮材料層には、酸窒化シリコン、リン、窒化シリコン、及びホウ素／リンドープの石英ガラスが含まれる。
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【課題】 リーク電流を増加させることなく半導体増幅装置の効率を向上させる。
【解決手段】 ＳＯＩ基板２０のドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０ＢのそれぞれにＬＤＭＯＳＦＥＴが形成されている。ＬＤＭＯＳＦＥＴのソースは、ｐ^-型半導体層２３および絶縁層２２を貫通するｎ型打抜き層２５を介して基板２１および裏面電極７２に電気的に接続されている。ｎ型打抜き層２５とｐ^-型半導体層２３およびｐ型ウエル２８とは、ＰＮ接合が形成されることによって電気的に分離されている。ｐ型ウエル２８に形成されたｐ⁺型半導体領域４１は、プラグ５３ｃを介してベース電極５４ｃが電気的に接続されている。ＬＤＭＯＳＦＥＴのベース電位とソース電位とは独立に制御され、ＬＤＭＯＳＦＥＴのオン時にはベース電位をソース電位よりも高くし、オフ時にはベース電位をソース電位と等しくする。 （もっと読む）

【課題】 半導体集積回路において、今後のさらなるゲート電極の微細化を進める技術を提供することを課題とする。
【解決手段】 本発明は、レジストマスクをエッチングにより後退させて導電膜のエッチングを行い、ゲート配線の断面形状は上層配線とコンタクト可能な幅を有する台形とし、且つ、ゲート配線から分岐するゲート電極の断面形状を意図的に３つの内角をもつ形状、代表的には三角形状として１μｍ以下のゲート幅を実現する。本発明により、オン電流の増大が実現し、高速動作する回路（代表的にはＣＭＯＳ回路やＮＭＯＳ回路）を得ることができる。 （もっと読む）

【課題】剥離用物質を注入して半導体層を薄膜化すると共に、半導体デバイス部に対する剥離用物質による悪影響を排除する。
【解決手段】半導体装置Ｓの製造方法は、半導体層２０の表面に絶縁層であるゲート酸化膜４を形成する絶縁層形成工程と、半導体層２０に対し、半導体層における上記剥離用物質の移動を抑止するためのホウ素イオンを注入し、該半導体層２０に拡散抑止層３５を形成する拡散抑止層形成工程と、拡散抑止層３５のホウ素を加熱して活性化させる活性化工程と、半導体層２０に水素イオンを注入し、半導体層２０の領域のうち拡散抑止層３５を介してゲート酸化膜４と反対側の領域に剥離層３６を形成する剥離層形成工程と、半導体層２０のゲート酸化膜４側にガラス基板１８を貼り合わせる貼り合わせ工程と、半導体層２０を熱処理することにより、半導体層２０を剥離層３６に沿って分割する分割工程とを備えている。 （もっと読む）

ゲート電極と櫛形ドレイン及びソース電極を有し、櫛形ドレイン電極の複数の指が櫛形ソース電極の複数の指と互い違いに配置されており、ソース及びドレイン電極が多層（１１０，１２０，１３０，１４９）を有するＲＦ電界効果型トランジスタ。互い違いの量が各層で異なることにより、多層によりもたらされる低電流密度の効果のすべては失うことなく、最適化、特に、低寄生容量が可能となる。指を短くすることにより、ゲート電極から離間した層において互い違いが低減される。互い違いの低減は、最小容量のために急激な互い違いの低減、最小横方向電流密度のためにより緩やかな互い違いの低減により、最適化される。これが、より高温度又はより高入力バイアス電流においても動作を可能にし、一方、依然として、エレクトロマイグレーションの条件を満たす。
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共平面型薄膜トランジスタ、ＴＦＴ（22）及びその製造方法において、追加の絶縁層がソースコンタクト（30）及びドレインコンタクト（32）上に設けられ、当該追加の絶縁層の第１領域（34）がソースコンタクト（30）と実質的に同一領域を占有し、当該追加の絶縁層の第２領域（36）がドレインコンタクト（32）と実質的に同一領域を占有するように形が定められる。これにより、ゲート（62）−ソース容量、及びゲート（62）−ドレイン容量が低減される。一部の構成では、このことが追加のマスク又は形を定める工程なくして実現され得る。
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ダイアモンド状のカーボンチャネルを有する電界効果トランジスタの製造方法、及び該製造方法により製造されるトランジスタ。
前記電界効果トランジスタは、ゲート絶縁膜（３）によりチャネル（７）から分離されたゲート電極（５）により制御されるチャネル（７）により接続されるソース（１０）及びドレイン（１１）を含む。前記チャネル（７）はダイアモンド状のカーボン層により形成される。前記トランジスタの製造方法は、続いて、ダイアモンド状のカーボン層を基板上（２）に堆積させ、ゲート絶縁層（３）を堆積させ、そして、少なくとも１つの導電層（４）を堆積させることを含む。前記導電層（４）は前記ゲート電極（５）からエッチングされる。次に、側面の絶縁膜（６）を形成するために、前記ゲート電極（５）の側面に絶縁材料が堆積される。次に、前記ゲート絶縁層（３）がエッチングされ、そして、前記ダイアモンド状のカーボン層がチャネル（７）の輪郭を描くようにエッチングされる。次に、前記ソース（１０）を形成するための半導体材料、及び前記ドレイン（１１）を形成するための半導体材料がチャネル（７）の両側に堆積される。
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基体平面から上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の側面の間に介在するゲート絶縁膜と、前記半導体層上面に設けられ前記ゲート電極下に位置するキャップ絶縁層と、前記半導体層の前記ゲート電極に覆われない領域に形成されたソース／ドレイン領域とを有し、前記キャップ絶縁層は、前記基体平面に平行方向であって一対のソース／ドレイン領域を結ぶチャネル長方向に垂直な方向へ、前記ゲート絶縁膜の表面から張り出した張り出し部を有することを特徴とする電界効果型トランジスタ。 （もっと読む）

【課題】減少されたゲート高さを有する集積回路トランジスタを形成する方法およびシステムを開示すること。
【解決手段】本方法は、基板、基板の上のゲート導体（１３）、およびゲート導体（１３）の上の少なくとも１つの犠牲層（１４〜１６）を有する積層構造を形成する。このプロセスは、積層構造を基板から延びる少なくとも１つのゲート・スタックにパターン形成し、ゲート・スタックに隣接してスペーサ（６０）を形成し、ゲート・スタックに隣接してソースおよびドレイン領域（７１）を形成するようにスペーサで保護されていない基板の領域にドーピングし、そして、スペーサ（６０）および犠牲層（１４〜１６）を除去する。 （もっと読む）

本発明は、半導体構成用の構造に関する。半導体を含む溶液の堆積を補助するレジスト構造は、直接、あるいは介在層を介して基板に結合される。このレジスト構造は、半導体を含む溶液（３０９）を堆積するくぼみ（３０１）と、くぼみ（３０９）の縁部の少なくとも一部に整列し、突出部（３０７）によってくぼみ（３０９）から分離した溝（３０５）とを備える。好ましくは、溝（３０５）は、くぼみ（３０９）を取り囲む。この溝により、半導体を含む溶液を固定する作用が得られ、それによって濡れ性が改善し、それにしたがって、より大きな体積の半導体を所与の区域に付着させることができる。
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