【課題】寄生容量が小さく、高速・低消費電力で動作する、或いは、寄生効果が無く、高静電気破壊耐量を有する優れた素子特性が得られる完全誘電体分離型のＩＣを低コストで製造することのできる半導体装置を提供する。
【解決手段】トレンチ型誘電体分離層により素子領域側面が誘電体で分離されたｎ型又はｐ型のエピタキシャル層に、横型のＭＯＳＦＥＴあるいは縦型バイポーラトランジスタ、縦型のダイオード等の半導体素子を形成する。その後素子形成側を接着剤等で保持基板と接着する等して、しかる後にシリコン単結晶基板の裏面を研削・研磨の後、エッチングを行ってエピタキシャル層を成長させる前に形成したエッチングストップ層でエッチングを停止してトレンチ先端を露出させる。その面にＣＶＤ酸化膜等の絶縁層を形成して、トレンチと絶縁層で素子を誘電体で完全に分離する。更に半田等の接着剤を用いて支持基板に貼り付け、素子側の保護基板を除去する。 （もっと読む）

【課題】寄生容量の増加による表示特性の低下、および半導体層下のゲート電極と同一の金属層のレイアウトに依存する半導体層のレーザアニール時の結晶性の勾配発生を抑制し、輝度ムラを解決すること。
【解決手段】本発明は、ガラス基板４０上に形成される第１電極４１と、第１電極４１上に第１絶縁膜５１を介して形成される伝熱金属層６１と、伝熱金属層６１上に形成される第２絶縁膜５２を介して形成される半導体層５０と、半導体層５０上に形成される第２電極４２および第３電極４３とを有する半導体装置である。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置の性能を向上させる。
【解決手段】シリコン基板１の主面上に半導体層を積み上げて形成された一対のソース・ドレイン領域ｓｄｎ，ｓｄｐと、その側壁を覆う側壁絶縁膜ＩＳと、側壁絶縁膜ＩＳに平面的に挟まれた位置のシリコン基板１の主面上に、ゲート絶縁膜ＩＧを隔てて配置されたゲート電極ＧＥと、ゲート電極ＧＥの側方下部からソース・ドレイン領域ｓｄｎ，ｓｄｐの側方下部に渡って形成されたエクステンション領域ｅｘｎ，ｅｘｐとを有する半導体装置であって、ソース・ドレイン領域ｓｄｎ，ｓｄｐの側壁は順テーパ状の傾斜を有しており、側壁絶縁膜ＩＳの側壁のうち、ゲート絶縁膜ＩＧおよびゲート電極ＧＥと隣り合う方の側壁は、順テーパ状の傾斜を有している。 （もっと読む）

【課題】薄膜トランジスタの構成部材の位置ずれを抑制し、さらに寄生容量の低減を図った薄膜トランジスタおよびそれを用いた装置の提供。
【解決手段】絶縁基板上に、ソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極に電気的に接続される半導体層と、少なくとも前記半導体層上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に前記半導体層と重畳して配置されるゲート電極を備えるものであって、
前記ソース電極上に重ねられて第１バンク絶縁膜、前記ドレイン電極上に重ねられて第２バンク絶縁膜が形成され、
前記半導体層、ゲート絶縁膜、およびゲート電極は、前記第１バンク絶縁膜と前記第２バンク絶縁膜の間の領域に形成されている。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する手段を提供する。
【解決手段】低電位基準回路部ＬＶと対応するように第１リードフレーム３ａを配置すると共に、高電位基準回路部ＨＶと対応するように第２リードフレーム３ｂを配置することにより、絶縁基板２のうち低電位基準回路部ＬＶの下方に位置する部分に関しては、低電位基準回路部ＬＶと第１リードフレーム３ａとにより同電位に挟まれた状態となるようにし、絶縁基板２のうち高電位基準回路部ＨＶの下方に位置する部分は、高電位基準回路部ＨＶと第２リードフレーム３ｂとにより同電位に挟まれた状態となるようにする。 （もっと読む）

【課題】支持基板を介した電位干渉を抑制し、埋込酸化膜による寄生容量に起因する変位電流が流れることを抑制することにより、回路の誤作動を防止する。
【解決手段】支持基板２の不純物濃度を１×１０¹⁴ｃｍ^-3以下とし、かつ、支持基板２の電位をＧＮＤにする。これにより、高電位基準回路部ＨＶ側では、支持基板２の不純物濃度を低くして空乏層が広がるようにすることで空乏層容量を大きくし、埋込酸化膜３との合成容量を小さくすることで変位電流を抑制できる。また、低電位基準回路部ＬＶ側では、支持基板２の電位をＧＮＤに固定することで、埋込酸化膜３にかかる電圧を抑制することができる。したがって、低電位基準回路部ＬＶと高電位基準回路部ＨＶの双方において変位電流を抑制することが可能となる。これにより、回路の誤作動を防止することが可能となる。 （もっと読む）

薄膜トランジスタが、絶縁基板上の半導体アイランド内に形成される。このトランジスタは、第１の伝導型のソース（１５０２）およびドレイン（１５０４）と、逆の第２の伝導型のチャネル（１５０８）とを備えている。チャネルは、１つまたは複数の絶縁ゲート（１５１０）と重なっており、分離ダイオードを備えている。各分離ダイオードは、低濃度にドープされた第１の領域（１５０６）と、高濃度にドープされ、第２の伝導型である第２の領域（１５１２）とを備えている。ダイオードは、絶縁ゲート（１５１０）とは重なっていない。第１の領域（１５０６）および第２の領域（１５１２）は、隣接するソースまたはドレインの長さよりも短い距離だけ、チャネル（１５０８）から延びている。低濃度にドープされた領域（１５０６）は、ソースまたはドレインから延びており、高濃度にドープされた領域（１５１２）は、低濃度にドープされた領域から延びているため、第１の領域（１５０６）および第２の領域（１５１２）は、トランジスタの主要伝導経路に直角の方向においては、隣接するソースまたはドレインとｐｎ接合を形成するが、主要伝導経路に平行な方向においては形成しない。
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【課題】貼り合わせSOI基板を使用せずに容易な製造プロセスにより、微細で、高速且つ高性能なMIS電界効果トランジスタを提供する。
【解決手段】半導体基板1上に酸化膜2を介して、横方向エピタキシャル半導体層3が設けられ、素子分離領域形成用の埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。絶縁分離された横方向エピタキシャル半導体層3上に選択的に縦方向エピタキシャル半導体層7が設けられ、上部には高濃度ドレイン領域10及び低濃度ドレイン領域9が設けられ、下部には高濃度ソース領域8が設けられ、側面にはゲート酸化膜11を介してゲート電極12が設けられている。高濃度ドレイン領域10、高濃度ソース領域8及びゲート電極12には、それぞれバリアメタル18を有する導電プラグ19を介してバリアメタル21を有するCu配線22が接続されている。 （もっと読む）

【課題】バックゲート電極を有するＭＯＳトランジスタのＳ／Ｄ層について、その抵抗を小さくすることができ、且つ、その寄生容量を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｓｉ基板１上に形成されたＳｉ層６８と、Ｓｉ層６８上に絶縁膜２を介して形成されたＳｉ層３と、Ｓｉ層３を平面視で囲むようにＳｉ基板１上に形成された絶縁膜４とを有し、絶縁膜４が絶縁膜２よりも厚く形成されたＳＯＩ基板１０に、ＭＯＳトランジスタ５０を形成する方法であって、Ｓｉ層３上にゲート絶縁膜５を介してゲート電極６を形成する工程と、ゲート電極６の両側にＳ／Ｄ層２０を形成する工程と、を含み、Ｓ／Ｄ層２０を形成する工程は、ゲート電極６が形成される領域の両側に位置する端部領域のＳｉ層３に不純物層７を形成する工程と、不純物層７と接触する導電膜８を、不純物層７上から絶縁膜４上にかけて形成する工程と、を有する。 （もっと読む）

【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】ソース／ドレイン領域の一方になる第１の導電層６の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】薄膜トランジスタのオン電流及びオフ電流に係る問題点を解決する。また、高速動作が可能な薄膜トランジスタを提供する。
【解決手段】ゲート絶縁層を介してゲート電極と重畳するアクセプターとなる不純物元素を添加した半導体層と、アクセプターとなる不純物元素を添加した半導体層上に重ねて設けられたバッファ層と、バッファ層の上面と、バッファ層及びアクセプターとなる不純物元素を添加した半導体層の側面を被覆する非晶質半導体層と、一端部がバッファ層と重なり、非晶質半導体層上に設けられ、ソース領域及びドレイン領域を形成する一導電型を付与する不純物元素を添加した一対の不純物半導体層とを有し、バッファ層の膜厚が、非晶質半導体層の膜厚よりも厚い薄膜トランジスタである。 （もっと読む）

【課題】薄膜トランジスタのオン電流及びオフ電流に係る問題点を解決する。また、高速動作が可能な薄膜トランジスタを提供する。
【解決手段】ゲート絶縁層を介してゲート電極と重畳するドナーとなる不純物元素を添加した半導体層と、ドナーとなる不純物元素を添加した半導体層上に重ねて設けられたバッファ層と、バッファ層の上面と、バッファ層及びドナーとなる不純物元素を添加した半導体層の側面を被覆する非晶質半導体層と、一端部がバッファ層と重なり、非晶質半導体層上に設けられ、ソース領域及びドレイン領域を形成する一導電型を付与する不純物元素を添加した一対の不純物半導体層とを有し、バッファ層の膜厚が、非晶質半導体層の膜厚よりも厚い薄膜トランジスタである。 （もっと読む）

【課題】薄膜トランジスタのオン電流及びオフ電流に係る上記問題点を解決することを課題の一とする。他の課題は、高速動作が可能な薄膜トランジスタを提供することにある。
【解決手段】ソース領域及びドレイン領域を形成する一導電型の半導体層を、一端部が前記バッファ層と重なるように設けることで薄膜トランジスタのオン電流を維持しつつ、オフ電流を低下させるように作用する。バッファ層の膜厚は、微結晶半導体層及び非晶質半導体層のそれぞれの膜厚よりも厚く設けられている。非晶質半導体層の膜厚が５０ｎｍ乃至５００ｎｍ未満であるのに対し、バッファ層は、５００ｎｍ乃至３０００ｎｍの膜厚を有する。バッファ層の膜厚をこのように設定することで、ソース若しくはドレインとゲート間の寄生容量を小さくするように作用する。 （もっと読む）

【課題】好適なバックプレーンを提供すること。
【解決手段】薄膜トランジスタは、第一のゲート電極の端部と、第一のゲート電極の端部に対向する第二のゲート電極の端部とを有するゲート電極を含む。ＴＦＴはまた、第一のゲート電極の端部と重複する第一のドレイン電極の端部と、第二のゲート電極の端部と重複する第二のドレイン電極の端部とを有するドレイン電極を含む。表示装置に用いられるダイオードアレイの製造方法は、基板に隣接した導電層の成膜と、基板に隣接したドープド半導体層の成膜と、基板に隣接したアンドープド半導体層の成膜とを含む。表示画素単位により、画素電極とソース線との間の容量結合を低減する。この単位は、トランジスタと、画素電極と、ソース線とを含む。ソース線は、トランジスタに電源を供給する延長線を含む。パターン形成した導電部を、ソース線に隣接して配置する。 （もっと読む）

【課題】信号配線の寄生容量の増加を抑制しつつ、薄膜トランジスタからのリーク電流の発生を抑制することができる電磁波検出素子を提供する。
【解決手段】電磁波に対して遮光性を有する導電性部材により形成され、半導体層６で発生した電荷を収集する下部電極１４を延伸させて、信号配線３のＴＦＴスイッチ４との接続部を含む一部分の電磁波の照射面側に遮光部を形成する。 （もっと読む）

【課題】トランジスタの素子形成に自己整合技術を用いて、高速応答性が良く高密度化が容易であり、高性能な薄膜トランジスタとその製造方法を提供する。
【解決手段】透光性のある透明基板３２と、透明基板３２上に形成された不透明なゲート電極３４を有する。不透明なゲート電極３４と相補的に対向するように自己整合して形成されたソース電極４２及びドレイン電極４４を備える。ゲート電極３４と、ソース電極４２及びドレイン電極４４間に、透光性のゲート絶縁膜３６及び透明半導体層４０を備える。 （もっと読む）

【課題】データ線から発生する電気力線が画素電極に進入することを防止し、開口率を大きくすることができる液晶表示装置を提供する。
【解決手段】第１基板１００Ａは、データ線１２を覆う無機絶縁膜１５と、データ線１２の上方において無機絶縁膜１５上に設けられた突起状の有機絶縁膜２１と、有機絶縁膜２１を覆い、かつ、上方から見たときにデータ線１２を覆うシールド共通電極２６と、を有する。 （もっと読む）

【課題】縦型ＭＯＳトランジスタの小型化、それに伴い増加する寄生抵抗、寄生容量の低減。
【解決手段】基板と、基板上の絶縁膜と、基板上の絶縁膜上に形成された平面状半導体層と、平面状半導体層に形成される第１のドレイン／ソース領域、平面状半導体層上に形成される柱状半導体層、柱状半導体層上部に形成される第２のソース／ドレイン領域、及び柱状半導体層の側壁を包囲するように絶縁膜を介して形成されるゲート電極を含む第１及び第２のＭＯＳトランジスタとを備える半導体装置において、第１又は第２のＭＯＳトランジスタの第２のソース／ドレイン領域の上面の面積は、第１又は第２のＭＯＳトランジスタの柱状半導体層のそれぞれの上面の面積よりも大きく、第１のＭＯＳトランジスタの第１のドレイン／ソース領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１のドレイン／ソース領域の表面の少なくとも一部とを接続するシリサイド層が形成される。 （もっと読む）

【課題】縦型ＭＯＳトランジスタの小型化、それに伴い増加する寄生抵抗、寄生容量の低減。
【解決手段】基板と、基板上の絶縁膜と、基板上の絶縁膜上に形成された平面状半導体層と、平面状半導体層に形成される第１のドレイン／ソース領域、平面状半導体層上に形成される柱状半導体層、柱状半導体層上部に形成される第２のソース／ドレイン領域、及び柱状半導体層の側壁を包囲するように絶縁膜を介して形成されるゲート電極を含む第１及び第２のＭＯＳトランジスタとを備える半導体装置において、第１又は第２のＭＯＳトランジスタの第２のソース／ドレイン領域の上面の面積は、第１又は第２のＭＯＳトランジスタの柱状半導体層のそれぞれの上面の面積よりも大きく、第１のＭＯＳトランジスタの第１のドレイン／ソース領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１のドレイン／ソース領域の表面の少なくとも一部とを接続するシリサイド層が形成される。 （もっと読む）

【課題】縦型ＭＯＳトランジスタの小型化、及びそれに伴って増加する寄生抵抗、寄生容量を低減すること。
【解決手段】基板と、基板上の絶縁膜と、基板上の絶縁膜上に形成された平面状半導体層と、平面状半導体層に形成されるドレイン又はソース領域、平面状半導体層上に形成される柱状半導体層、柱状半導体層上部に形成されるソース又はドレイン領域、及び柱状半導体層の側壁を包囲するように絶縁膜を介して形成されるゲート電極を含む第１及び第２のＭＯＳトランジスタとを備える半導体装置において、第１のＭＯＳトランジスタの平面状半導体層に形成されるドレイン又はソース領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成されるドレイン又はソース領域の表面の少なくとも一部とを接続するシリサイド層が形成されている。 （もっと読む）