【課題】ボトムゲート型自己整合型のＴＦＴにおいて、ゲート電極の幅を最小加工寸法程度の幅とし、寄生容量が小さいＴＦＴを提供する。
【解決手段】Ｉｎ、Ｇａ及びＺｎを含むアモルファス酸化物からなる半導体層に、ゲート電極をマスクにして紫外線を裏面照射することにより、自己整合型のＴＦＴを形成する。紫外線照射された半導体層は紫外線の回折の影響によりゲート電極より少し内側までソース電極、ドレイン電極として機能する程度に高導電化し、チャネル長はゲート電極の幅よりも少し短い長さとなる。これにより、ゲート電極の幅を最小加工寸法程度に短縮することが可能となり、その結果、ＴＦＴ寄生容量も低減させることができる。 （もっと読む）

【課題】遮断周波数の高い電界効果型トランジスタを提供する。
【解決手段】酸化物を含む半導体層、及び半導体層の保護層を有し、前記半導体層の、下記Ａ又はＢに対するエッチングレートが、酸化ケイ素のエッチングレートの２分の１以下である、電界効果型トランジスタ。
Ａ：１０質量％の弗化水素酸を含むウェットエッチング液
Ｂ：１５質量％の弗化アンモニウムを含むウェットエッチング液 （もっと読む）

【課題】
新規なフィン形電界効果トランジスタの製造方法を提供する。
【解決手段】
支持基板上方に頂部水平面と垂直側面を有し、第１の方向に延在するフィン型シリコン領域を形成し、フィン型シリコン領域上に、第１の方向とは異なる第２の方向に延在するダミーゲート電極を形成し、ダミーゲート電極、フィン型シリコン領域を埋め込む第１の絶縁膜を形成し、ダミーゲート電極が露出するまで第１の絶縁膜を研磨し、ダミーゲート電極の頂部と垂直部の少なくとも一部とを除去してフィン型シリコン領域表面を露出するトレンチを形成し、トレンチ内でフィン型シリコン領域表面上にゲート電極構造を形成する。 （もっと読む）

【課題】
ＴＦＴと画素電極との間に設けられる遮光性の電極や配線、コンタクトホールに起因する開口率の低下及び歩留まり低下の問題を解決する。また、画面が色味を帯びないような液晶表示装置を提供する。
【解決手段】
基板にＩｎ、Ｇａ及びＺｎを含むアモルファス酸化物からなる半導体層を形成する第１工程と、該半導体層の上にゲート絶縁膜を介してゲート電極を形成する第２工程と、該ゲート電極をマスクとして紫外線を該半導体層に向けて照射することにより、該半導体層よりも導電率の高いアモルファスのドレイン領域及び画素電極と一体のソース領域を形成する第３工程とを含む。画素電極はソース領域とともに透明であり、また、紫外線照射によって導電率が向上しており、また、一体で成形されたものであるから画素電極とソース領域とを接続するために電極も配線も形成する必要がない。 （もっと読む）

【課題】半導体層をゲート電極層、ソース電極層及びドレイン電極層上に設ける場合であっても、素子特性を向上させると共に、素子の信頼性を向上させることを目的の一とする。
【解決手段】ゲート電極層と、ゲート電極層上に設けられたゲート絶縁層と、ゲート絶縁層を介してゲート電極層の一部と重なるように設けられたソース電極層及びドレイン電極層と、ゲート絶縁層、ソース電極層及びドレイン電極層上に設けられた半導体層を有する構造において、ソース電極層とドレイン電極層の間の領域に位置するゲート絶縁層の膜厚を、ゲート電極層とソース電極層の間に設けられたゲート絶縁層及びゲート電極層とドレイン電極層の間に設けられたゲート絶縁層の膜厚より小さくなるように設ける。 （もっと読む）

【課題】ショットキー障壁の高さおよび幅を容易に制御でき、短チャネル効果を効果的に抑制できる半導体装置を提供する。
【解決手段】シリコン基板１と接してショットキー接合を形成するソース領域１０,ドレイン領域１１と、上記シリコン基板１とソース領域１０との境界が露出する部分およびシリコン基板１とドレイン領域１１との境界が露出する部分を被覆するように設けられた絶縁層を備える。上記絶縁層は、シリコン基板１とソース領域１０との境界およびシリコン基板１とドレイン領域１１との境界を跨ぐように、シリコン基板１とソース領域１０に接すると共にシリコン基板１とドレイン領域１１に接する固定電荷を含む領域８を有する。上記固定電荷は、熱平衡状態において荷電している。 （もっと読む）

【課題】表示装置の高精細化に伴い、画素数が増加し、ゲート線数、及び信号線数が増加する。ゲート線数、及び信号線数が増加すると、それらを駆動するための駆動回路を有するＩＣチップをボンディング等により実装することが困難となり、製造コストが増大するという問題がある。
【解決手段】同一基板上に画素部と、画素部を駆動する駆動回路とを有し、駆動回路の少なくとも一部の回路を、上下をゲート電極で挟んだ酸化物半導体を用いた薄膜トランジスタで構成する。同一基板上に画素部及び駆動回路を設けることによって製造コストを低減する。 （もっと読む）

【課題】電極相互の相対位置関係を確保しながら、その形状を高精度、且つ安定して形成することができる薄膜トランジスタの製造方法、及び薄膜トランジスタを提供する。
【解決手段】透明基板の上に第１金属電極層、透明絶縁膜、第２金属電極層とが積層された薄膜トランジスタの製造方法であって、透明絶縁膜の上に感光性樹脂層を成膜した後、透明基板の背面よりパターン化された第１金属電極層を介して感光性樹脂層に光を照射し、現像することで、感光性樹脂層を少なくとも第１金属電極層のパターン形状を含む形状にパターン化する工程と、パターン化された感光性樹脂層を含む透明絶縁膜の上に触媒担持層を形成した後、パターン化された感光性樹脂層を除去することで、触媒担持層をパターン化する工程と、パターン化された触媒担持層の上に触媒型無電解めっきすることでパターン化された第２金属電極層を形成する。 （もっと読む）

【課題】本発明の目的は、半導体膜と電極との電気的なコンタクトが良好で、性能のバラツキがない半導体薄膜の製造方法、またこれを用いて、既成容量が少なく、高性能で動作が安定した薄膜トランジスタを製造することにある。
【解決手段】半導体前駆体を含有する液体材料を液滴にして基板上に塗設し、乾燥させて島状のパターンをもつ半導体前駆体薄膜を形成し、該半導体前駆体に変換処理を施して半導体を形成する半導体薄膜の形成方法において、島状のパターンを有する変換処理後の半導体薄膜が、
半導体薄膜の膜厚をチャネル方向に非接触３次元表面形状測定装置にて測定した膜厚プロファイルにおいて、半導体薄膜の中央から端部までの距離の５０％のところから端部までの平均膜厚と、半導体薄膜の中央から端部までの距離の５０％のところから中央までの平均膜厚とが、異なっていることを特徴とする半導体薄膜の形成方法。 （もっと読む）

【課題】光源側にゲート電極膜を有するＴＦＴを複数個直列に設ける場合、光リーク電流の発生を抑えつつ、容量増加をも抑制することができる表示装置を提供することにある。
【解決手段】複数個あるＴＦＴの少なくとも一部について、半導体膜とゲート電極膜が対向する面積のチャネル領域に対する相対的な面積が異なることにより、光リーク電流の発生を抑えつつ、容量増加を抑制する構造の平面ディスプレイを提供する。 （もっと読む）

【課題】光源側にゲート電極膜を有するＴＦＴを複数個直列に設ける場合、光リーク電流の発生を抑えつつ、容量増加をも抑制することができる表示装置を提供することにある。
【解決手段】直列に設けれた複数個のチャネル領域のチャネル端のうち、映像信号線側及び画素電極側の最も近くに位置するチャネル端の外側に、対向するゲート端が位置し、当該チャネル端以外のチャネル端のうち少なくとも一つにおいて、チャネル端がゲート端のより近くに位置している。 （もっと読む）

【解決手段】
洗練されたトランジスタ要素を形成するための製造プロセスの間、それぞれの金属シリサイド領域を形成するのに先立つ共通のエッチングシーケンスにおいて、ゲート高さが減少させられてよく、そして凹型のドレイン及びソース構造もまた得られてよい。対応する側壁スペーサ構造はエッチングシーケンスの間に維持され得るので、ゲート電極におけるシリサイド化プロセスの可制御性及び均一性を高めることができ、それにより、低減された程度のスレッショルドばらつきを得ることができる。更に、凹型のドレイン及びソース構造が、全体的な直列抵抗の低減及び応力転移効率の増大をもたらすことができる。 （もっと読む）

【課題】表示パネルに設けられるパッド部として適した構造を提供することを目的の一とする。酸化物半導体の他、絶縁膜及び導電膜を積層して作製される各種用途の表示装置において、薄膜の剥がれに起因する不良を防止することを目的の一とする。
【解決手段】走査線と信号線が交差し、マトリクス状に配列する画素電極層と、該画素電極層に対応して設けられた画素部を有し、該画素部に酸素の含有量が異なる少なくとも二種類の酸化物半導体層とを組み合わせて構成され、ゲート電極層と重なるチャネル形成領域となる半導体層上にチャネル保護層が設けられた逆スタガ型薄膜トランジスタが設けられた表示装置である。この表示装置において画素部の外側領域には、走査線、信号線を構成する同じ材質の導電層によって、画素電極層と対向する共通電極層と電気的に接続するパッド部が設けられている。 （もっと読む）

【課題】高温特性を改善した高集積、高速且つ高性能なＭＩＳＦＥＴを得ること。
【解決手段】半導体基板に絶縁膜を埋め込んだトレンチ素子分離領域を選択的に設け、この絶縁分離された半導体基板上に、半導体基板と同じ第１の半導体を、筒状構造を有して縦方向にエピタキシャル成長させ、この第１の半導体層に自己整合して、格子定数がやや大きい第２の半導体を内側面の横方向にエピタキシャル成長させることにより、第１の半導体層に歪みを加える。この第２の半導体層の上部内側面を除く内側面に接して絶縁膜を設け、この絶縁膜の側面間を空孔となし、この空孔に栓をするように、第２の半導体層の上部内側面間に導電膜を設ける。歪み半導体層の外側面にはゲート絶縁膜を介してゲート電極を設ける。歪み半導体層及び第２の半導体層の上部にはドレイン領域を設け、歪み半導体層及び第２の半導体層の下部且つ半導体基板の表面にはソース領域を設けておき、配線体をそれぞれの領域に接続した縦型のＭＩＳＦＥＴを構成すること。 （もっと読む）

【課題】表示パネルに設けられるパッド部として適した構造を提供することを目的の一とする。酸化物半導体の他、絶縁膜及び導電膜を積層して作製される各種用途の表示装置において、薄膜の剥がれに起因する不良を防止することを目的の一とする。
【解決手段】走査線と信号線が交差し、マトリクス状に配列する画素電極層と、該画素電極層に対応して設けられた画素部を有し、該画素部に酸素の含有量が異なる少なくとも二種類の酸化物半導体層とを組み合わせて構成される逆スタガ型薄膜トランジスタが設けられた表示装置である。この表示装置において画素部の外側領域には、走査線、信号線を構成する同じ材質の導電層によって、画素電極層と対向する共通電極層と電気的に接続するパッド部が設けられている。 （もっと読む）

【課題】高集積、高速且つ高性能な歪みＳＯＩ構造の縦型ＭＩＳＦＥＴを得ること。
【解決手段】Si基板1上に酸化膜2を介して、横方向エピタキシャルSiGe層3が設けられ、SiGe層3は素子分離領域形成用の埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。SiGe層3上には選択的に縦方向エピタキシャルSiGe層7が設けられ、SiGe層7の側面には格子定数がやや小さい横方向エピタキシャル歪みSi層8が周設され、歪みSOI基板を形成しており、SiGe層7及び歪みSi層8の上部にはドレイン領域(10、11)が設けられ、SiGe層3全体、SiGe層7及び歪みSi層8の下部にはソース領域9が設けられ、歪みSi層8の側面にはゲート酸化膜12を介してゲート電極13が周設され、ドレイン領域11、ソース領域9及びゲート電極13には、それぞれ導電プラグ20を介してCu配線23が接続されている歪みＳＯＩ構造の縦型のＭＩＳＦＥＴを構成すること。 （もっと読む）

【課題】インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物半導体膜を用いる薄膜トランジスタにおいて、ソース電極層またはドレイン電極層のコンタクト抵抗を低減した薄膜トランジスタ及びその作製方法を提供することを課題の一つとする。
【解決手段】ソース電極層及びドレイン電極層上にＩＧＺＯ半導体層を設け、ソース電極層及びドレイン電極層とゲート絶縁層との間に、ＩＧＺＯ半導体層よりも酸素濃度の低いソース領域及びドレイン領域を意図的に設けることによってオーミック性のコンタクトを形成する。 （もっと読む）

【課題】薄膜トランジスタでは、ソースまたはドレイン電極とゲート電極間のオーバラップのために、ソース電極とゲート電極間の寄生容量と、フィードスルー電圧が増加する。
【解決手段】半導体基板上に光学フィルタアイランド２２２を形成する。この光学フィルタアイランド２２２を利用して、レーザドーピング法を用いて、半導体構造２００にソース領域２１４とドレイン領域２１８を自己整合的に形成する。そして、ソース領域２１４上とドレイン領域２１８上にソース電極２２４とドレイン電極２３０を形成する。ソース電極２２４及びドレイン電極２３０とゲート領域２０２とのオーバラップがなくなり、寄生容量とフィードスルー電圧を低減することができる。 （もっと読む）

【課題】電気特性及び信頼性の高い薄膜トランジスタを有する半導体装置、及び該半導体装置を量産高く作製する方法を提案することを課題とする。
【解決手段】ゲート絶縁層上に、ドレイン電極層またはソース電極層を形成した後、低抵抗な酸化物半導体層をソース領域またはドレイン領域として形成し、その上に半導体層として酸化物半導体膜を形成することを要旨とする。好ましくは、半導体層として酸素過剰酸化物半導体層を用い、ソース領域及びドレイン領域として酸素欠乏酸化物半導体層を用いる。 （もっと読む）

【課題】金属材料からなるソース電極及びドレイン電極と、酸化物半導体膜とが直接接する薄膜トランジスタ構造とすると、コンタクト抵抗が高くなる恐れがある。コンタクト抵抗が高くなる原因は、ソース電極及びドレイン電極と、酸化物半導体膜との接触面でショットキー接合が形成されることが要因の一つである。
【解決手段】酸化物半導体膜とソース電極及びドレイン電極の間に１ｎｍ以上１０ｎｍ以下のサイズの結晶粒を有し、チャネル形成領域となる酸化物半導体膜よりキャリア濃度が高い酸素欠乏酸化物半導体層を設ける。 （もっと読む）