【課題】基板上に製造される回路を提供し、ゲート／チャネルリードの過剰オーバーラップの問題を軽減する技法を提供する。
【解決手段】アレイはセルを含み、各セル１６が底部ゲートアモルファスシリコン薄膜トランジスタ（ａ−ＳｉＴＦＴ）２０を有する。各ａ−ＳｉＴＦＴ２０は、そのゲート領域６０上に、そのエッジ８４、８６を越えて延出する未ドープアモルファスシリコン層６４を有する。各ａ−ＳｉＴＦＴ２０は、そのゲート領域６０のエッジ８４、８６とほぼ整合されるエッジ８０、８２を有する絶縁領域６６を有する。微晶質シリコン又は多結晶質シリコンのような、ドープ半導体材料からなる２つのチャネルリード７０、７２は未ドープアモルファスシリコン層６４上にあり、その各々は、絶縁領域のエッジに、最大オーバーラップ距離（１．０μｍ）以下の距離だけオーバーラップする。 （もっと読む）

【課題】オン抵抗、出力容量を低減した半導体装置を提供する。
【解決手段】絶縁層２の上に互いに接して設けられた、第２導電型の第１の半導体層３４、前記第１の半導体層よりも不純物濃度の低い第２導電型の第２の半導体層３３、第１導電型の第３の半導体層３１、前記第３の半導体層よりも不純物濃度の高い第１導電型の第４の半導体層３２、前記第４の半導体層の表面に設けられた第２導電型の第５の半導体層３５と、前記第２の半導体層と前記第３の半導体層との境界の上に設けられたトレンチ溝５１と、前記トレンチ溝内及び前記トレンチ溝外の前記第２，第３，第４の半導体層の上に絶縁膜４２を介して設けられた制御電極２３と、前記第１の半導体層の上に設けられた第１の主電極２１と、前記第４，第５の半導体層の上に前記制御電極と離隔して設けられた第２の主電極２２と、を備える半導体装置。 （もっと読む）

【課題】基板上にＴＦＴ回路を製造する方法であって、高精度ゲート／リード整合の問題を解決する改善技法を提供する。
【解決手段】ドープ半導体層４０をプラズマエンハンスト化学蒸着法（ＰＥＣＶＤ）を用いて付着し、自己整合絶縁領域のエッジで自己整合接合を生成することにより高精度なゲート／リード整合を行う。次に、ドープ半導体層４０を自己整合リソグラフィー法（ｓｅｌｆ−ａｌｉｇｎｅｄ ｌｉｔｈｏｇｒａｐｈｙ）を用いてパターン形成し、導電性リード６２を生成する。該導電性リード６２は、最大オーバーラップ距離以下の距離だけ絶縁領域２８にオーバーラップする自己整合エッジを有する。例えば、最大オーバーラップ距離は１．０μｍ未満か０．５μｍとすることができ、非常に小さなａ−ＳｉＴＦＴを可能にする。 （もっと読む）

【課題】ゲート・オール・アラウンドトランジスタのゲート電極に発生する寄生容量が低減する。
【解決手段】本発明の例に係わる半導体装置は、シリコン基板と、シリコン基板上に一定の間隔をおいて形成される２つの第１の半導体層と、第１の半導体層それぞれの上部に形成され、第１の半導体層と構成材料が異なる第２の半導体層と、第２の半導体層との間にワイア状に形成されるチャネル領域と、チャネル領域を包み込むように形成された第１の絶縁膜１１０ａと、２つの第１の半導体層が相対する側の側壁を覆う第２の絶縁膜１１０ｂと、２つの第２の半導体層が相対する側の側壁を覆う第３の絶縁膜１１０ｃと、第１、第２及び第３の絶縁膜上に形成されたとゲート電極とを具備し、第２の絶縁膜１１０ｂは、第１の絶縁膜１１０ａよりも厚く形成される。 （もっと読む）

【課題】 マルチゲート型ＦＥＴの置換ゲート構造体及びマルチゲート型ＦＥＴの置換ゲート構造体の製造方法を提供する。
【解決手段】 ＭＵＧＦＥＴ及びＭＵＧＦＥＴを製造する方法が示される。ＭＵＧＦＥＴを製造する方法は、複数の活性領域の周りに一時的スペーサ・ゲート（図３の１６）を形成することと、複数の活性領域の間を含む、一時的スペーサ・ゲートの上に誘電体材料（１８ａ及び空間２０内）を堆積させることとを含む。この方法は、誘電体材料（空間２０内）の部分をエッチングして一時的スペーサ・ゲート（１６）を露出させることと、一時的スペーサ・ゲートを除去して、活性領域と誘電体材料の残りの部分（１８ａ）との間に空間を残すこととをさらに含む。この方法はさらに、活性領域と誘電体材料の残りの部分（１８ａ）との間の空間（２２）及び誘電体材料の残りの部分の上方をゲート材料で充填することを含む。 （もっと読む）

【課題】オーバーラップ容量を小さくすることが可能なトランジスタを提供し、電源電圧マージン低下を防止したシフトレジスタ回路を得る。
【解決手段】第２電源端子Ｓ２，ノードＮ１間に介挿されるＮＭＯＳトランジスタＱ３を４つのＮＭＯＳトランジスタＱ３ａ〜Ｑ３ｄによる並列接続で構成し、トランジスタ端部のドレイン電極（ＮＭＯＳトランジスタＱ３ａ，Ｑ３ｄのドレイン電極３）以外のソース・ドレイン電極（ＮＭＯＳトランジスタＱ３ａ〜Ｑ３ｄのソース電極４、及びＮＭＯＳトランジスタＱ３ｂ，Ｑ３ｃのドレイン電極３）を、ゲート電極１上に形成されたａ−Ｓｉ半導体領域２上に確実に形成可能にする。そして、ノードＮ１に接続されたソース電極４の形成幅Ｌをトランジスタ端部の領域Ｂでのゲート・ソース電極重なり幅ａ１及びａ２の和よりも小さくしている。 （もっと読む）

【課題】
ボディ・コンタクトを半導体オン・インシュレータ・デバイスに設け、それにより、デバイスに寄生容量の低減をもたらすこと。
【解決手段】
１つの実施形態において、本発明は、絶縁層の上を覆うように配置された半導体層を含む基板であって、半導体層は、半導体ボディと、半導体ボディの外周の周りに存在する分離領域とを含む基板と、基板の半導体層の上を覆うゲート構造体であって、半導体ボディの上面の第１の部分上に存在するゲート構造体と、非シリサイド半導体領域によって半導体ボディの第１の部分から分離される半導体ボディの第２の部分と直接物理的に接触しているシリサイド・ボディ・コンタクトとを含む、半導体デバイスの製造方法を提供する。 （もっと読む）

【課題】薄膜ＢＯＸ−ＳＯＩ基板に形成される電界効果型トランジスタの信頼性および動作特性の劣化を防ぐことのできる技術を提供する。
【解決手段】薄膜ＢＯＸ−ＳＯＩ基板の主面上に所定の間隔で配置されたｎウェルｎｗおよびｐウェルｐｗが形成されており、ｐウェルｐｗに形成されたｎＭＩＳ１ｎは、ＳＯＩ層１ｉの主面上に所定の距離を隔てて積み上げられた半導体層に形成された一対のｎ型ソース・ドレイン領域２ｎと、一対のｎ型ソース・ドレイン領域２ｎに挟まれたゲート絶縁膜３、ゲート電極４、およびサイドウォール５とを有しており、ｎウェルｎｗとｐウェルｐｗとの間に素子分離１０を形成し、素子分離１０の側端部が、ｎ型ソース・ドレイン領域２ｎの側端部（ＢＯＸ層１ｂの側壁部）よりもゲート電極４側に広がっている。 （もっと読む）

【課題】ボトムゲート・トップコンタクト構造において、ソース・ドレイン−ゲート電極間の寄生容量を効果的に抑えることが可能な薄膜トランジスタの製造方法を提供する。
【解決手段】基板１上にパターン形成されたゲート電極３をゲート絶縁膜５で覆う。ゲート絶縁膜５上に有機半導体層７と電極膜１３とをこの積層順に形成する。有機半導体層７および電極膜１３が形成された基板１上にネガ型感光性のレジスト膜１５を成膜し、ゲート電極３を遮光マスクとした基板１側からの裏面露光とその後の現像処理によりレジストパターンを形成する。このレジストパターンは、電極膜１３をエッチングしてソース・ドレインを形成するためのマスクとして用いる。 （もっと読む）

【課題】低閾値電圧で、オン抵抗が小さくできる低電力消費で高耐圧のＭＯＳトランジスタに関する技術の提供。
【解決手段】半導体基板１０上に設けられた埋め込み酸化膜１１，不純物濃度が第１濃度のシリコン層１２，不純物濃度が第１濃度より低い第２濃度のエピタキシャル層１３と、エピタキシャル層の表面から埋め込み酸化膜１１に達する低濃度の第１導電型のドレイン領域１５、埋め込み酸化膜に達する第２導電型のチャネル領域１４、高濃度の第１導電型のソース領域１６と、チャネル領域１４とドレイン領域１５の一部を覆うゲート電極２１と、ゲート電極とエピタキシャル層の間のゲート酸化膜２０と、ドレイン領域内のゲート電極から離れた高濃度の第１導電型で形成されたドレインオーミック領域１５ｃと、高濃度の第２導電型のチャネルオーミック領域１４ｄを備え、ゲート電極直下に第２濃度よりさらに低濃度のチャネルドープ領域１４ｃを形成する。 （もっと読む）

【課題】 簡易な構成で画素の開口率の向上と補助容量の確保とが実現できる表示装置を提供する。
【解決手段】 ｎ行ｍ列（ｎ及びｍは、それぞれ２以上の整数を表す。）のマトリクス状に配列された画素電極と、略格子状に設けられたｎ本のソースライン及びｍ本のゲートラインとを有する薄膜トランジスタアレイ基板を備えた表示装置であって、上記ゲートラインは、奇数行の画素電極と偶数行の画素電極との間に、奇数行用のゲートライン及び偶数行用のゲートラインがともに配置され、基板面に対して法線方向から見たときに、上記奇数行用のゲートラインと上記偶数行用のゲートラインと重なる領域にシールド電極を更に有し、上記シールド電極と上記画素電極とは電気的に分離されている表示装置である。 （もっと読む）

【課題】 ゲート電極に対して、ソース・ドレイン電極を正確に位置合わせし、寄生容量の発生を抑制する。
【解決手段】 透明ガラス基板３１０上に金属からなるゲート電極３２０を形成し、その上に、透明なゲート絶縁層３３０を形成し、更に、ソース・ドレイン電極３５０・３６０の元になるＩＴＯからなる導電層を形成し、その上面をネガ型レジスト層で覆う。ソース・ドレイン形成領域を含む所定領域が透光性を有するマスクを、基板の下面側に配置する。下方から光を照射し、マスクの遮光領域によって生じる影とゲート電極３２０によって生じる影とが、レジスト層の非露光領域となるような背面露光を行い、パターニングしてソース電極３５０およびドレイン電極３６０を形成する。その上に、ＩｎＧａＺｎＯ_４からなる酸化物半導体のチャネル層３４０を直接形成して、高濃度不純物拡散層を省略しつつ、良好なオーミック接触を得る。 （もっと読む）

【課題】 ソース・ドレイン電極に対して、ゲート電極を正確に位置合わせし、寄生容量の発生を抑制する。
【解決手段】 透明ガラス基板１１０上に金属からなるソース電極１２０，ドレイン電極１３０を形成し、その上に、ＩｎＧａＺｎＯ_４からなる透明な酸化物半導体チャネル層１４０を形成し、その上面に透明な絶縁層１５０を形成する（図８(a) ）。その上に、ＩＴＯからなる導電層１８５を形成し、その上面をネガ型レジスト層１９１で覆う（図８(b) ）。基板下面にゲート形成用マスクＭ３を配置して下方から光を照射し、マスクＭ３の遮光領域によって生じる影とソース電極１２０およびドレイン電極１３０によって生じる影とが、レジスト層１９１の非露光領域となるような背面露光を行い、パターニングしてゲート電極層を形成する。 （もっと読む）

【課題】 ゲート電極に対して、ソース・ドレイン電極を正確に位置合わせし、寄生容量の発生を抑制する。
【解決手段】 透明ガラス基板１１０上に金属からなるゲート電極１２０を形成し、その上に、透明なゲート絶縁層１３０およびＩｎＧａＺｎＯ_４からなる透明な酸化物半導体チャネル層１４０を形成する。その上に、ＩＴＯからなる導電層１７０を形成し、その上面をネガ型レジスト層１８０で覆う。ソース電極およびドレイン電極を形成する領域を含む所定領域が透光性を有するマスクＭ３を、基板の下面側に配置する。下方から光を照射し、マスクＭ３の遮光領域によって生じる影とゲート電極１２０によって生じる影とが、レジスト層１８０の非露光領域となるような背面露光を行う。現像によりレジスト層１８０の露光領域のみを残し、残存レジストを利用して導電層１７０をパターニングしてソース電極層およびドレイン電極層を形成する。 （もっと読む）

【課題】配線や電極等による段差に起因する配向処理むらを抑制し、配向不良の発生を低減でき、充電時間を短くできるＴＦＴ基板の提供。
【解決手段】基材２と、基材上に形成されたゲート線と、ゲート絶縁層４と、オーバーコート層６と、ソース線と、画素電極８と、基材２上に形成されゲート線に接続されたゲート電極１３、ＴＦＴ用ゲート絶縁層１４、ＴＦＴ用ゲート絶縁層上に形成された半導体層１５、ＴＦＴ用ゲート絶縁層および半導体層の上に上記オーバーコート層と連続して形成されたＴＦＴ用オーバーコート層１６、ＴＦＴ用オーバーコート層上に形成され、ソース線に接続され、半導体層にソース電極用コンタクトホールｈ１を介して接続されたソース電極１７、および、ＴＦＴ用オーバーコート層上に形成され、画素電極に接続され、半導体層に透明電極用コンタクトホールｈ２を介して接続された透明電極１８を有するＴＦＴ１０とを有する。 （もっと読む）

【課題】工数の増加を伴うことなく、寄生容量を抑制できるとともに、高開口率および高透過率を示すアクティブ素子基板の製造方法を実現する。
【解決手段】画素ＴＦＴ７および信号配線上に、コンタクトホール９ａ・１０ａを有する透明な絶縁層９・１０を形成する工程を備え、該工程は、画素ＴＦＴ７および信号配線を覆うように、感光性を有さない第１の絶縁層９を形成する工程と、第１の絶縁層９を覆うように、感光性を有する第２の絶縁層１０を形成する工程と、第２の絶縁層１０を露光および現像により、パターニングする工程と、第２の絶縁層１０をマスクとして上記第１の絶縁層９をエッチングする工程とを含む。 （もっと読む）

【課題】基板容量及び基板抵抗を低減することにより、高速及び高周波で動作する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法が、第１導電型の半導体基板に第２導電型の第１の不純物層を形成することにより、半導体基板にＰＮ接合を形成する工程（ａ）と、第１の不純物層の上面の半導体基板表面に、半導体素子と、第１の不純物層と電気的に接続される導電層とを形成する工程（ｂ）と、導電層を、エッチング用電源の正電極と接続し、対向電極をエッチング用電源の負電極と接続し、半導体基板と対向電極とをエッチング液に浸し、半導体基板の内部に形成されたＰＮ接合に逆バイアスを印加することにより、第１の不純物層をエッチング停止層として、第１導電型の半導体基板を除去する工程（ｃ）と、第１の不純物層の下面に、恒久支持基板を取り付ける工程（ｄ）と、を含む。 （もっと読む）

【課題】Cdsubの低減化を通じて、出力容量Ｃossの低減化に寄与する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板と前記半導体基板上に絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて、前記ドレイン領域の側方の少なくとも一部に、前記絶縁層に到達するように形成され、前記第１導電型の半導体層と絶縁分離する絶縁分離領域を形成している。 （もっと読む）

【課題】Ｃdsubの低減化を通じて、出力容量Ｃossの低減化に寄与する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板と前記半導体基板上に埋め込み絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、前記第１導電型の半導体層からなる活性領域内に形成された素子領域と、前記素子領域の少なくとも１つに接続される外部取り出し用の電極とを有する半導体装置において、前記外部取り出し用の電極に接続された前記素子領域の周辺が、前記埋め込み絶縁層に到達するように形成された絶縁分離領域で囲まれたことを特徴とする。 （もっと読む）

【課題】アクティブマトリクス型表示装置等の半導体装置において、トランジスタの駆動能力を低下させることなく寄生容量の容量値を低減することを課題の一とする。または、寄生容量の容量値を低減した半導体装置を低コストに提供することを課題の一とする。
【解決手段】トランジスタのゲート電極と同一の材料層で形成される配線と、ソース電極またはドレイン電極と同一の材料層で形成される配線との間に、ゲート絶縁層以外の絶縁層を設ける。 （もっと読む）