トランジスタ素子の製造方法
【課題】 ソース・ドレイン電極に対して、ゲート電極を正確に位置合わせし、寄生容量の発生を抑制する。
【解決手段】 透明ガラス基板110上に金属からなるソース電極120,ドレイン電極130を形成し、その上に、InGaZnO4からなる透明な酸化物半導体チャネル層140を形成し、その上面に透明な絶縁層150を形成する(図8(a) )。その上に、ITOからなる導電層185を形成し、その上面をネガ型レジスト層191で覆う(図8(b) )。基板下面にゲート形成用マスクM3を配置して下方から光を照射し、マスクM3の遮光領域によって生じる影とソース電極120およびドレイン電極130によって生じる影とが、レジスト層191の非露光領域となるような背面露光を行い、パターニングしてゲート電極層を形成する。
【解決手段】 透明ガラス基板110上に金属からなるソース電極120,ドレイン電極130を形成し、その上に、InGaZnO4からなる透明な酸化物半導体チャネル層140を形成し、その上面に透明な絶縁層150を形成する(図8(a) )。その上に、ITOからなる導電層185を形成し、その上面をネガ型レジスト層191で覆う(図8(b) )。基板下面にゲート形成用マスクM3を配置して下方から光を照射し、マスクM3の遮光領域によって生じる影とソース電極120およびドレイン電極130によって生じる影とが、レジスト層191の非露光領域となるような背面露光を行い、パターニングしてゲート電極層を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トランジスタ素子の製造方法に関し、特に、「順スタガード(staggered)型」の薄膜トランジスタ素子の製造技術に関する。
【背景技術】
【0002】
薄膜トランジスタは、半導体チャネル層を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタの一種であり、液晶ディスプレイの駆動素子などに広く利用されている。また、今後は、電子ペーパーやRFIDタグなどへの利用も期待されている。
【0003】
薄膜トランジスタの構造には、様々なタイプのものが知られており、たとえば、下記の特許文献1には、基板上にソース電極およびドレイン電極を形成する、いわゆる「順スタガード(staggered)型」の薄膜トランジスタの製造方法が開示されており、特許文献2には、基板上にゲート電極を形成する、いわゆる「逆スタガード(inverted staggered)型」の薄膜トランジスタの製造方法が開示されている。また、薄膜トランジスタを構成する半導体チャネル層(半導体活性層)としては、古くから、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されてきていたが、最近では、有機半導体や酸化物半導体を利用した例も提案されている。たとえば、下記の特許文献3には、ZnOを含む酸化物半導体を半導体チャネル層として用いた電界効果型トランジスタが開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平10−189977号公報
【特許文献2】特開平9−90426号公報
【特許文献3】特開2004−103957号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上述したとおり、薄膜トランジスタでは、ソース・ドレイン電極間の電流が、ゲート電極の印加電圧によって制御される。ここで「順スタガード(staggered)型」の薄膜トランジスタの場合、ゲート電極は、ソース電極およびドレイン電極の上方に配置されることになるが、このとき、ソース電極・ゲート電極の一部もしくはドレイン電極・ゲート電極の一部が、上下方向に重なっていると、上下に配置された電極間に寄生容量が生じることになる。このような寄生容量は、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなるため好ましくない。
【0006】
このような寄生容量を解消するためには、ソース電極・ゲート電極間の上下方向の重なりや、ドレイン電極・ゲート電極間の上下方向の重なりをなくす構造を採る必要がある。しかしながら、従来の一般的な製造方法では、ソース・ドレイン電極に対するゲート電極の位置合わせを正確に行うことは困難である。従来の製造プロセスでは、ソース・ドレイン電極を形成するためのフォトマスクと、ゲート電極を形成するためのフォトマスクとが別個に用意され、それぞれ別工程でパターニングが行われる。もちろん、フォトマスクの位置合わせを正確に行うことができれば、ソース・ドレイン電極の形成位置とゲート電極の形成位置との間に十分な整合性を確保することが可能であるが、実際には、フォトマスクの位置合わせには誤差の発生が避けられない。このため、従来の製造方法には、上述した寄生容量の発生が避けられないという問題があった。
【0007】
そこで、本発明は、ソース・ドレイン電極に対して、ゲート電極を正確に位置合わせすることができ、寄生容量の発生を抑制することが可能なトランジスタ素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
(1) 本発明の第1の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
空隙部に隣接したソース電極層の一部分および空隙部に隣接したドレイン電極層の一部分に跨るように、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
この半導体チャネル層の上面に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
このゲート絶縁層の上面に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
この導電層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、上方から観察したときにソース電極層およびドレイン電極層に部分的に重複する透光領域を有するゲート電極形成用のフォトマスクを、基板の下方に配置し、基板下方側から上記感光波長域の光を照射し、フォトマスクの遮光領域によって生じる影とソース電極層およびドレイン電極層によって生じる影とが、ネガ型レジスト層上の非露光領域となるような背面露光を行い、導電層の非露光領域に対応する部分を除去するパターニングを行い、導電層の残存部分によってゲート絶縁層の上面に位置するゲート電極層を形成する第6の段階と、
を行うようにしたものである。
【0009】
(2) 本発明の第2の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
空隙部に隣接したソース電極層の一部分および空隙部に隣接したドレイン電極層の一部分に跨るように、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
この半導体チャネル層の上面に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
このゲート絶縁層の上面に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
この導電層に対して、ゲート電極形成用のフォトマスクを用いたパターニングを行い、上方から観察したときにソース電極層およびドレイン電極層に部分的に重複しゲート絶縁層の上面に位置するゲート電極準備層を形成する第6の段階と、
このゲート電極準備層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から上記感光波長域の光を照射し、ソース電極層およびドレイン電極層によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、ゲート電極準備層の非露光領域に対応する部分を除去するパターニングを行い、ゲート電極準備層の残存部分によりゲート電極層を形成する第7の段階と、
を行うようにしたものである。
【0010】
(3) 本発明の第3の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
空隙部に隣接したソース電極層の一部分および空隙部に隣接したドレイン電極層の一部分に跨るように、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
この半導体チャネル層の上面に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
このゲート絶縁層の上面に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
この導電層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から上記感光波長域の光を照射し、ソース電極層およびドレイン電極層によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、非露光領域に対応する部分を除去するパターニングを行い、導電層の残存部分によりゲート電極準備層を形成する第6の段階と、
ソース電極層およびドレイン電極層に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスクを用いて、ゲート電極準備層に対して、この閉領域に対応する部分を残すパターニングを行い、ゲート電極準備層の残存部分によりゲート電極層を形成する第7の段階と、
を行うようにしたものである。
【0011】
(4) 本発明の第4の態様は、上述した第1〜第3の態様に係るトランジスタ素子の製造方法において、
第1の段階で、ガラスもしくは合成樹脂からなる基板を用意し、
第2の段階で、ソース電極層およびドレイン電極層を形成する材料として金属を用いるようにしたものである。
【0012】
(5) 本発明の第5の態様は、上述した第1〜第4の態様に係るトランジスタ素子の製造方法において、
第3の段階で、半導体チャネル層を形成する材料として、インジウム・ガリウム・亜鉛の複合酸化物を用いるようにしたものである。
【0013】
(6) 本発明の第6の態様は、上述した第1〜第5の態様に係るトランジスタ素子の製造方法において、
第4の段階で、ゲート絶縁層を形成する材料として、酸化シリコンもしくは窒化シリコンを用いるようにしたものである。
【0014】
(7) 本発明の第7の態様は、上述した第1〜第6の態様に係るトランジスタ素子の製造方法において、
第5の段階で、導電層を形成する材料として、ITOもしくはIZOを用いるようにしたものである。
【発明の効果】
【0015】
本発明に係るトランジスタ素子の製造方法では、ソース電極層およびドレイン電極層として不透明な導電材料を用い、その他の各層として透明な材料を用いるようにし、ゲート電極層を形成するパターニング処理を行う際に、ソース電極層およびドレイン電極層をフォトマスクの一部とした背面露光を行うようにしたため、ソース電極層およびドレイン電極層に対して自己整合性をもったゲート電極層を形成することが可能になる。その結果、ソース・ドレイン電極に対して、ゲート電極を正確に位置合わせすることができ、寄生容量の発生を抑制することが可能になる。
【図面の簡単な説明】
【0016】
【図1】理想的な順スタガード型の薄膜トランジスタ素子の基本構造を示す側断面図である。
【図2】図1に示す薄膜トランジスタ素子の上面図である。
【図3】一般的な順スタガード型の薄膜トランジスタ素子の基本構造を示す側断面図である。
【図4】図3に示す薄膜トランジスタ素子の上面図である。
【図5】本発明に係る製造方法に用いられる第1のフォトマスクM1の平面図である。
【図6】本発明に係る製造方法に用いられる第2のフォトマスクM2の平面図である。
【図7】本発明に係る製造方法の前段部分のプロセスを示す側断面図である。
【図8】本発明に係る製造方法の後段部分のプロセスを示す側断面図である。
【図9】本発明に係る製造方法に用いられる第3のフォトマスクM3の平面図である。
【図10】本発明に係る製造方法において、第4のフォトマスクM4として機能するソース電極層120およびドレイン電極層130の平面図である。
【図11】図9に示すフォトマスクM3と図10に示すフォトマスクM4とを合成することにより得られるフォトマスクの平面図である。
【図12】本発明に係る方法で製造された薄膜トランジスタ素子の基本構造を示す上面図である。
【図13】本発明に係る製造方法の別な実施形態に用いられる第3のフォトマスクM3*の平面図である。
【図14】本発明に係る製造方法の別な実施形態において、ゲート電極層を形成する第1のプロセスを示す側断面図である。
【図15】本発明に係る製造方法の別な実施形態において、ゲート電極層を形成する第2のプロセスを示す側断面図である。
【発明を実施するための形態】
【0017】
以下、本発明を図示する実施形態に基づいて説明する。
【0018】
<<< §1.一般的な薄膜トランジスタの構造 >>>
既に述べたとおり、薄膜トランジスタは、半導体チャネル層(半導体活性層)を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタである。
【0019】
図1は、理想的な「順スタガード(staggered)型」の薄膜トランジスタ素子の基本構造を示す側断面図である。図示の例の場合、ガラスや合成樹脂などの絶縁性材料からなる基板110上に、ソース電極層120およびドレイン電極層130が相互間に空隙部を介して配置されており、この空隙部を埋めるように、かつ、ソース電極層120の一部分(内側端近傍)およびドレイン電極層130の一部分(内側端近傍)に跨るように、半導体チャネル層(半導体活性層)140が形成されており、その上面にゲート絶縁層150、更にその上面にゲート電極層160が形成されている。
【0020】
図2は、この図1に示す理想的な薄膜トランジスタ素子の上面図である。図の切断線1−1の位置で切断した断面が、図1の側断面図に相当する。なお、図2において、ゲート電極層160が基板110の上下端まで伸びているのは、上下に隣接する別なトランジスタ素子(図示されていない)のゲート電極層に連なる構造を採るためである。ここでは、説明の便宜上、単一の薄膜トランジスタ素子の構造のみを示すが、実用上は、1枚の基板上に縦横マトリックス状に多数の薄膜トランジスタ素子が配置されることになり、必要に応じて、個々のトランジスタ素子の特定の電極層が相互に接続されることになる。もちろん、実際には、図示の構成要素の他に、個々の電極層に対する配線や、個々の電極層を覆う保護膜などが形成されることになるが、ここでは説明を省略する。
【0021】
図示の構造において、半導体チャネル層140内のソース・ドレイン間電流は、ゲート電極層160に加える電圧によって制御することができる。このような電界効果型制御を十分に行うためには、半導体チャネル層140内のソース・ドレイン間電流が生じる領域をカバーする位置に、ゲート電極層160を配置する必要がある。このような電界効果型制御にのみ着目すると、ゲート電極層160の幅は、図示の例よりも広くてもかまわない。
【0022】
しかしながら、既に述べたとおり、ゲート電極層160の幅が図示の例よりも広がると、ソース電極層120とゲート電極層160の一部もしくはドレイン電極層130とゲート電極層160の一部が、上下方向に重なることになり、上下に配置された電極間に寄生容量が生じることになる。このような寄生容量は、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなるため好ましくない。
【0023】
図1に示す例は、このような寄生容量を生じさせない理想的な構造である。すなわち、図に一点鎖線で示すとおり、ソース・ドレイン電極の輪郭基準線(それぞれの内側端の輪郭位置を示す基準線)をL1,L2とすると、ゲート電極層160の幅は、この輪郭基準線L1,L2内にぴったり収まるようになっている。別言すれば、ゲート電極層160の左右の輪郭線は、ソース・ドレイン電極の輪郭基準線L1,L2に一致している。図2の上面図を見れば、ソース電極層120の内側端およびゲート電極層160の左側端が輪郭基準線L1に揃っており、ドレイン電極層130の内側端およびゲート電極層160の右側端が輪郭基準線L2に揃っていることがわかる。したがって、ソース電極層120、ドレイン電極層130、ゲート電極層160を基板110の上面に投影した場合、各電極間が投影面上で重なり合うことはなく、上述した寄生容量の発生を抑制することができる。
【0024】
ただ、従来の方法では、この図1および図2に示すような理想的な薄膜トランジスタ素子を製造することは非常に困難である。従来の製造プロセスでは、ソース電極層120およびドレイン電極層130を形成するためのフォトマスクと、ゲート電極層160を形成するためのフォトマスクとが別個に用意され、それぞれ別工程でパターニングが行われるため、図1および図2に示すような理想的な構造をもった素子を製造するためには、この2通りのフォトマスクの位置合わせを正確に行う必要がある。しかしながら、そのような正確な位置合わせを量産品のプロセスで行うことは、技術的に困難である。このため、従来の方法では、予め位置合わせ誤差を見込んだ設計をせざるを得ず、寄生容量の発生を十分に抑えることができない。
【0025】
図3は、一般的な順スタガード型の薄膜トランジスタ素子の基本構造を示す側断面図であり、図4はその上面図である。図1および図2に示す理想的な構造と比較すると、ゲート電極層の幅に相違があることがわかる。図1および図2に示すゲート電極層160の幅が、ソース・ドレイン電極の輪郭基準線L1,L2に一致しているのに対して、図3および図4に示すゲート電極層170の幅は、ソース・ドレイン電極の輪郭基準線L1,L2をはみ出す形になっている。したがって、フォトマスクの位置合わせが不完全なために、ソース電極層120およびドレイン電極層130の基板110に対する位置にずれが生じたり、ゲート電極層170の基板110に対する位置にずれが生じたりしても、半導体チャネル層140内のソース・ドレイン間電流が生じる領域を十分にカバーする位置に、ゲート電極層170を形成することができる。
【0026】
しかしながら、両電極間の寄生容量の発生は避けられない。すなわち、ソース電極層120とゲート電極層170とは、図4にハッチングを施して示す重複領域D1において上下に重なり合っており、ドレイン電極層130とゲート電極層170とは、図4にハッチングを施して示す重複領域D2において上下に重なり合っている。このため、この重複領域D1,D2において、寄生容量が発生することになり、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなる。
【0027】
<<< §2.本発明に係る製造方法の基本概念 >>>
本発明の着眼点は、ゲート電極を、基板下面側からの背面露光を利用したパターニングによって形成することにより、図1および図2に示すように、寄生容量を抑制できる理想的な構造を実現する点にある。
【0028】
いま、図1において、基板110,半導体チャネル層140,ゲート絶縁層150,ゲート電極層160を透明な材料によって構成し、ソース電極層120,ドレイン電極層130を不透明な材料によって構成した場合を考えよう。なお、本願において、「透明」もしくは「不透明」とは、後述するように、ゲート電極形成に利用するネガ型レジストの感光波長域の光に対しての透明性もしくは不透明性を意味するものであるが、以下、単に、「透明」もしくは「不透明」ということにする。
【0029】
ここで、ゲート電極層160を形成するためにネガ型レジスト層を用いることにし、基板110の下面側からの背面露光を行えば、ネガ型レジスト層には、不透明なソース電極層120およびドレイン電極層130の影が落ちることになり、ソース電極層120およびドレイン電極層130自身をフォトマスクの遮光領域として利用したパターニングが可能になる。したがって、ソース電極層120,ドレイン電極層130と、形成されるゲート電極層160との間に、位置合わせ誤差が生じることはなくなり、図1および図2に示す例のように、寄生容量の発生を抑制した理想的な構造を得ることが可能になる。
【0030】
ここで、透明な基板110としては、ガラスや合成樹脂などの材料からなる一般的な基板を用いればよい。また、透明なゲート絶縁層150としては、シリコン酸化膜やシリコン窒化膜などの一般的な絶縁材料を用いればよい。あるいは、酸化アルミニウムなども透明な絶縁材料として利用可能である。更に、ゲート電極層160を構成するための透明な導電性材料としては、ITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)などの酸化物導電材料が知られている。一方、不透明なソース電極層120およびドレイン電極層130に用いる導電性材料としては、アルミニウム,モリブデン,タングステン,チタンなどの一般的な金属が利用できる。
【0031】
ここで述べる実施形態の重要な特徴のひとつは、半導体チャネル層140に用いる材質である。一般的な薄膜トランジスタの場合、半導体チャネル層としては、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されているが、これらの一般的な半導体はいずれも不透明であり、上述した背面露光を用いるパターニングを行うには不適当である。
【0032】
そこで、本願発明者は、InGaZnO4(Indium Gallium Zinc Oxide)という酸化物に着目した。このInGaZnO4は酸化物半導体の一種であり、その半導体としての特性は、たとえば、「Kenji Nomura et a1. Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors. Nature 432, 488-491 (2004).」などの文献に報告されている。しかも、InGaZnO4は、一般的なネガ型レジスト(たとえば、東京応化工業株式会社製のネガ型レジスト:型番OMR−85)の感光波長域の光に対して透明であるという特性を有している。
【0033】
なお、「透明な半導体材料」という特性は、「InGaZnO4」という組成だけでなく、そのバリエーションとなる組成にも見られる。一般に、インジウム・ガリウム・亜鉛の複合酸化物(Indium Gallium Zinc Oxide)は、インジウムの酸化物「In2O3」と、ガリウムの酸化物「Ga2O3」と、亜鉛の酸化物「ZnO」と、を混在させたものであり、In,Ga,Znの各分子数の比を、x:y:z(x,y,zは、任意の正の数)とすれば、その基本組成は、「(In2O3)x/2(Ga2O3)y/2(ZnO)z」なる式で示される。これを、各分子ごとの数を示す組成式で表せば、「(In)x(Ga)y(Zn)z(O)w」となり、酸素の分子数wは、「w=(3/2)x+(3/2)y+z」となる。また、これから酸素欠損が生じた物、すなわち、「(In)x(Ga)y(Zn)z(O)w」(但し、w=(3/2)x+(3/2)y+z−δ)なる組成(δは欠損酸素数)でも、「透明な半導体材料」という特性が発現する。
【0034】
本発明における「インジウム・ガリウム・亜鉛の複合酸化物」とは、このように、インジウムの酸化物「In2O3」と、ガリウムの酸化物「Ga2O3」と、亜鉛の酸化物「ZnO」との混合物、およびこれから酸素欠損が生じた物を含めた材質を意味し、以下、これを「IGZO」と略記することにする。この「IGZO」であれば、透明な特性(一般的なネガ型レジストの感光波長域の光に対して透明という特性)が得られることになる。したがって、本発明に係る製造方法を実施する際には、IGZOを半導体チャネル層140の材料として利用すればよい。
【0035】
また、本願発明者が行った実験によると、このIGZOを半導体チャネル層として用いた場合、ソース電極層およびドレイン電極層を半導体チャネル層に直接接触させた構造を採った場合でも、両者間に実用上十分なオーミック接触を確保することが可能であることが確認できた。従来の一般的な半導体材料(主として、アモルファスシリコンやポリシリコンなどのシリコン系半導体材料)を半導体チャネル層として用いた場合、ソース・ドレイン電極層との間に良好なオーミック接触を確保する上では、実用上、n+拡散層などからなる高濃度不純物拡散層を介挿することが不可欠であったが、IGZOを半導体チャネル層に用いた薄膜トランジスタの場合、このような高濃度不純物拡散層の介挿を省いたとしても、ソース・ドレイン電極層と半導体チャネル層との間に良好なオーミック接触が得られることが確認できたのである。したがって、IGZOを半導体チャネル層に用いれば、容易に良好なオーミック接触を確保することができるという付随的な効果も得られることになる。
【0036】
<<< §3.本発明に係る製造方法の基本的実施形態 >>>
ここでは、本発明に係る薄膜トランジスタの製造方法の基本的実施形態を説明する。図5は、ここで述べる実施形態で用いられる第1のフォトマスクM1の平面図であり、図6は、第2のフォトマスクM2の平面図である。いずれもハッチングを施した部分が遮光領域となる。第1のフォトマスクM1は、ソース電極層120およびドレイン電極層130を形成するために用いられるマスクであり、図示する透光領域A1,A2が、ソース電極層120およびドレイン電極層130に対応する領域になる。一方、第2のフォトマスクM2は、半導体チャネル層140を形成するために用いられるマスクであり、図示する透光領域A3が、半導体チャネル層140に対応する領域になる。
【0037】
続いて、図7の側断面図を参照しながら、本発明に係る製造方法の前段部分のプロセスを説明する。まず、図7(a) に示すように、少なくとも上面が絶縁性を有し、透明な材料からなる基板110を用意し(一般的には、ガラスや合成樹脂などの絶縁性基板を用意すればよい)、その上に、不透明な第1の導電層105を形成する。この第1の導電層105は、ソース電極層120およびドレイン電極層130を形成するためのものであり、たとえば、アルミニウム,モリブデン,タングステン,チタンなどの金属材料によって構成すればよい。
【0038】
続いて、図5に示すようなパターンが形成された第1のフォトマスクM1を用意し、第1の導電層105に対して、この第1のフォトマスクM1を用いたパターニングを行い、相互間に空隙部を介して配置されたソース電極層120およびドレイン電極層130を形成する。図5に示す第1のフォトマスクM1は、ハッチングを施して示す遮蔽領域内に、ソース形成用の透光領域A1およびドレイン形成用の透光領域A2という2つの開口部が形成された物理的なマスクである。このようなフォトマスクM1を用いたパターニングを行う場合、第1の導電層105上にネガ型の感光レジスト層を形成して露光を行えばよい。
【0039】
より具体的に説明すれば、図7(a) に示す第1の導電層105の上面に、ネガ型の感光レジスト層(図示されていない)を形成し、その上方に図5に示す第1のフォトマスクM1を配置し、更にその上方に配置した光源から光を照射して、レジスト層における透光領域A1,A2に対応する領域のみを露光して感光させる。続いて、レジスト層を現像して非感光部を除去すれば、透光領域A1,A2に対応する領域のみレジスト層を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である(その場合には、図5に示す第1のフォトマスクM1のパターンとは逆転した反転マスクを用いることになる)。
【0040】
次に、残存レジスト層を保護膜として利用して、第1の導電層105に対するエッチング処理を行えば、ソース電極層120およびドレイン電極層130を形成することができる。この後、残存レジスト層を除去して洗浄する工程を行えば、図7(b) に示す構造を得ることができる。
【0041】
続いて、図7(c) に示すように、ソース電極層120およびドレイン電極層130を含めた基板110上に、IGZOからなる半導体層145(透明な半導体材料からなる半導体層)を形成する。具体的には、真空チャンバ内に図7(b) に示す構造体を収容し、更に、IGZOの組成に必要な材料をターゲットとして収容し、スパッタリングを行うことにより、IGZOからなる半導体層145の形成を行うことができる。
【0042】
次に、図6に示すようなパターンが形成された第2のフォトマスクM2を用意し、図7(c) に示す半導体層145に対して、第2のフォトマスクM2を用いたパターニングを行い、図8(a) に示されているように、ソース電極層120の一部分およびドレイン電極層130の一部分に跨る半導体チャネル層140を形成する。図6に示す第2のフォトマスクM2は、ハッチングを施して示す遮蔽領域内に、透光領域A3という開口部が形成された物理的なマスクである。このようなフォトマスクM2を用いたパターニングを行う場合、半導体層145上にネガ型の感光レジスト層を形成して露光を行えばよい。
【0043】
より具体的に説明すれば、図7(c) に示す半導体層145の上面に、ネガ型の感光レジスト層(図示されていない)を形成し、その上方に図6に示す第2のフォトマスクM2を配置し、更にその上方に配置した光源から光を照射して、レジスト層における透光領域A3に対応する領域のみを露光して感光させる。続いて、レジスト層を現像して非感光部を除去すれば、透光領域A3に対応する領域のみレジスト層を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である(その場合には、図6に示す第2のフォトマスクM2のパターンとは逆転した反転マスクを用いることになる)。
【0044】
次に、残存レジスト層を保護膜として利用して、半導体層145に対するエッチング処理を行えば、半導体チャネル層140を形成することができる。この後、残存レジスト層を除去して洗浄する工程を行えば、図8(a) に示す構造を得ることができる。
【0045】
続いて、ソース電極層120、ドレイン電極層130、半導体チャネル層140を含めた基板110上に、たとえば、酸化シリコンからなるゲート絶縁層150(透明な絶縁性材料からなる絶縁層)を形成し、その上面に、透明な導電性材料からなる第2の導電層185を形成する。たとえば、ITOやIZOからなる層を、第2の導電層185として形成すればよい。更に、図8(b) に示すように、この第2の導電層185の上面に、ネガ型レジスト層191を形成する。
【0046】
そして、図9に示すようなパターンが形成された第3のフォトマスクM3を用意する。この第3のフォトマスクM3は、ハッチングを施して示す遮蔽領域内に、ゲート電極形成用の透光領域A4という開口部が形成された物理的なマスクである。透光領域A4は、上方から観察したときにソース電極層120およびドレイン電極層130に部分的に重複する透光領域である(図9の透光領域A4は、図4のゲート電極層170と同じ図形であり、重複領域D1,D2において、ソース電極層120およびドレイン電極層130に重複する。)。
【0047】
次に、図8(b) に示すように、この第3のフォトマスクM3を基板110の下方に配置し、基板下方側からネガ型レジスト層191の感光波長域の光を照射し、第3のフォトマスクM3の遮光領域によって生じる影と、ソース電極層120およびドレイン電極層130によって生じる影とが、ネガ型レジスト層191上の非露光領域となるような背面露光を行う。このような背面露光では、不透明なソース電極層120およびドレイン電極層130が、図10に示すような第4のフォトマスクM4として機能することになるので、結局、図11に示すように、フォトマスクM3とフォトマスクM4とを合成することにより得られるフォトマスク「M3+M4」を用いた場合と同じ露光結果が得られる。
【0048】
このような背面露光に基づくパターニングを行えば、ネガ型レジスト層191のうち、図11に示す透光領域A5に対応する部分が露光領域となるので、ネガ型レジスト層191を現像して非感光部を除去すれば、透光領域A5に対応する領域のみレジスト層を残すことができる。そこで、この残存レジスト層を保護膜として利用して、第2の導電層185に対するエッチング処理を行えば、図12に示すようなゲート電極層180を得ることができる。
【0049】
この図12に示す構造体を、切断線1−1で切った断面部分は、図1に示す理想的な構造と同じになる。すなわち、ソース電極層120、ドレイン電極層130、ゲート電極層160を基板110の上面に投影した場合、各電極間が投影面上で重なり合うことはなく、寄生容量の発生を抑制することができる。
【0050】
以上、本発明の基本的な実施形態に係る製造方法の一例を述べたが、本発明の重要な概念は、ソース電極層120およびドレイン電極層130をマスクとして利用した背面露光を行い、ゲート電極層160に対するパターニングを行う点にある。したがって、各層の形成方法は、必ずしも上述した例に限定されるものではない。たとえば、ソース電極層120やドレイン電極層130は、印刷のプロセスによって形成してもかまわない。また、各層の平面パターンも、上述の例に限定されるものではない。たとえば、ゲート絶縁層150は、上述の例の場合、基板110の全面に広がる平面パターンを有しているが、少なくとも半導体チャネル層140とゲート電極層160との絶縁に必要な領域に形成されていれば足りる。
【0051】
結局、この§3で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板110を用意する第1の段階と、この基板110上に不透明な導電性材料からなり相互間に空隙部を介して配置されたソース電極層120およびドレイン電極層130を形成する第2の段階と、空隙部に隣接したソース電極層120の一部分および空隙部に隣接したドレイン電極層130の一部分に跨るように、透明な半導体材料からなる半導体チャネル層140を形成する第3の段階と、この半導体チャネル層140の上面に透明な絶縁性材料からなるゲート絶縁層150を形成する第4の段階と、このゲート絶縁層の上面に透明な導電性材料からなる導電層185を形成する第5の段階と、この導電層185の上面にネガ型レジスト層191を形成し、上方から観察したときにソース電極層120およびドレイン電極層130に部分的に重複する透光領域A4を有するゲート電極形成用のフォトマスクM3を、基板110の下方に配置し、基板下方側から光を照射し、フォトマスクM3の遮光領域によって生じる影とソース電極層120およびドレイン電極層130によって生じる影とが、ネガ型レジスト層191上の非露光領域となるような背面露光を行い、導電層185の非露光領域に対応する部分を除去するパターニングを行い、導電層185の残存部分によって、ゲート絶縁層150の上面に位置するゲート電極層180を形成する第6の段階と、を行えばよい。
【0052】
<<< §4.本発明に係る製造方法の別な実施形態 >>>
ここでは、§3で述べた基本的実施形態の変形例を述べる。§3の基本的実施形態の場合、図8(b) に示すように、背面露光の工程において、基板110の下面側に第3のマスクM3を配置する必要がある。しかしながら、基板110の下方に十分なスペースを確保することができないような場合や、基板110に光拡散性がある場合など、基板110の下面側にマスクを配置して露光を行うことが好ましくないケースもあり得る。そのような場合、ここで述べる別な実施形態が有効である。
【0053】
この別な実施形態では、ゲート電極形成用の第3のフォトマスクとして、図9に示すマスクM3の代わりに、図13に示すマスクM3*を用意する。このマスクM3*は、マスクM3を反転したものになっている。そして、§3の基本的実施形態で述べたプロセスと同様のプロセスにより、図8(a) に示す構造体を得た後、酸化シリコンからなるゲート絶縁層150(透明な絶縁性材料からなる絶縁層)を形成し、その上面にITOやIZOなどの透明な導電性材料からなる第2の導電層185を形成し、更に、その上面にポジ型レジスト層192を形成すれば、図14に示す構造体を得る。ここで、図14に示すように、用意したフォトマスクM3*を上方に配置し、上方から光を照射して上面露光を行う。
【0054】
このような上面露光に基づくパターニングを行えば、ポジ型レジスト層192のうち、図13に示す遮光領域A4*に対応する部分が非露光領域となるので、ポジ型レジスト層192を現像して感光部を除去すれば、遮光領域A4*に対応する領域のみレジスト層を残すことができる。そこで、この残存レジスト層を保護膜として利用して、第2の導電層185に対するエッチング処理を行えば、図3および図4に示すようなゲート電極層170を得ることができる。この段階で得られたゲート電極層170は、最終的なゲート電極層ではないので、この§4では、これをゲート電極準備層170と呼ぶことにする。
【0055】
このゲート電極準備層170は、図4に示す重複領域D1,D2において、ソース電極層120およびドレイン電極層130と重なりを生じている。すなわち、上方から観察したときにソース電極層120およびドレイン電極層130に部分的に重複しており、このままでは寄生容量が生じることになる。
【0056】
そこで、今度は、図15に示すように、ソース電極層120、ドレイン電極層130、半導体チャネル層140、ゲート絶縁層150、ゲート電極準備層170を含めた基板110上に、ネガ型レジスト層193を形成し、基板下方側から感光波長域の光を照射する背面露光を行う。図示のとおり、この背面露光では、フォトマスクを用いる必要はない。したがって、基板110の下方に十分なスペースを確保することができないような場合などにも、容易に露光工程を行うことができる。
【0057】
このような背面露光では、ソース電極層120およびドレイン電極層130によって生じる影が、ネガ型レジスト層193上の非露光領域となるので、ゲート電極準備層170の非露光領域に対応する部分を除去するパターニングを行い、ゲート電極準備層170の残存部分によりゲート電極層を形成するようにすれば、図12に示すような平面形状のゲート電極層180が得られる。
【0058】
より具体的に説明すれば、図15に示すような背面露光を行い、レジスト層を現像して非感光部を除去すれば、図5に示すフォトマスクM1におけるハッチング部分の領域のみレジスト層を残すことができ、領域A1,A2に対応する部分のレジスト層が除去されることになり、ゲート電極準備層170のうち、図4に示す重複領域D1,D2に対応する部分が露出することになる。そこで、残存レジスト層を保護膜として利用して、ゲート電極準備層170に対するエッチング処理を行えば、重複領域D1,D2に対応する部分を除去することができ、図12に示すような平面形状のゲート電極層180が得られる。この後、残存レジスト層を除去して洗浄する工程を行えば、§3で述べた基本的実施形態と同様に、図12に示す構造を得ることができる。
【0059】
なお、上述した実施例の場合、ゲート電極準備層170を得るために、図13に示すようなフォトマスクM3*を用いて、ポジ型レジスト層192に対する上面露光を行っているが、ポジ型レジスト層192の代わりにネガ型レジスト層を形成し、図9に示すようなフォトマスクM3を用いた上面露光を行っても、ゲート電極準備層170を得ることが可能である。
【0060】
結局、この§4で述べる実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板110を用意する第1の段階と、この基板110上に不透明な導電性材料からなり相互間に空隙部を介して配置されたソース電極層120およびドレイン電極層130を形成する第2の段階と、空隙部に隣接したソース電極層120の一部分および空隙部に隣接したドレイン電極層130の一部分に跨るように、透明な半導体材料からなる半導体チャネル層140を形成する第3の段階と、この半導体チャネル層140の上面に透明な絶縁性材料からなるゲート絶縁層150を形成する第4の段階と、このゲート絶縁層の上面に透明な導電性材料からなる導電層185を形成する第5の段階と、この導電層185に対して、ゲート電極形成用のフォトマスクM3*を用いたパターニングを行い、上方から観察したときにソース電極層120およびドレイン電極層130に部分的に重複しゲート絶縁層150の上面に位置するゲート電極準備層170を形成する第6の段階と、このゲート電極準備層170の上面にネガ型レジスト層193を形成し、基板下方側から光を照射し、ソース電極層120およびドレイン電極層130によって生じる影が、ネガ型レジスト層193上の非露光領域となるような背面露光を行い、ゲート電極準備層170の非露光領域に対応する部分を除去するパターニングを行い、ゲート電極準備層170の残存部分によりゲート電極層180を形成する第7の段階と、を行えばよい。
【0061】
<<< §5.本発明に係る製造方法の更に別な実施形態 >>>
この§5で述べる実施形態は、§4で述べた実施形態の第6の段階(ゲート電極形成用のフォトマスクM3*を用いたパターニング)と第7の段階(ソース電極層120およびドレイン電極層130をマスクとした背面露光によるパターニング)との順序を入れ替えたものである。
【0062】
すなわち、まず図14に示すポジ型レジスト層192の代わりにネガ型レジスト層を形成した状態とし、フォトマスクを用いることなしに基板下方側から感光波長域の光を照射し、ソース電極層120およびドレイン電極層130によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、この非露光領域に対応する部分を除去するパターニングを行う。この場合、導電層185の残存部分は、図10に示すマスクM4の透光部分(白い領域)のような平面パターンになる。ここでも、この導電層185の残存部分をゲート電極準備層と呼ぶことにする。
【0063】
続いて、ソース電極層120およびドレイン電極層130に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスク(たとえば、図9に示すような閉領域A4を有するマスクM3でもよいし、図13に示すような閉領域A4*を有するマスクM3*でもよい)を用意し、上記ゲート電極準備層に対して、上記閉領域に対応する部分を残すパターニングを行えば、このゲート電極準備層の残存部分により、図12に示す平面パターンをもったゲート電極層180が得られる。
【0064】
結局、この§5で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板110を用意する第1の段階と、この基板110上に不透明な導電性材料からなり相互間に空隙部を介して配置されたソース電極層120およびドレイン電極層130を形成する第2の段階と、空隙部に隣接したソース電極層120の一部分および空隙部に隣接したドレイン電極層130の一部分に跨るように、透明な半導体材料からなる半導体チャネル層140を形成する第3の段階と、この半導体チャネル層140の上面に透明な絶縁性材料からなるゲート絶縁層150を形成する第4の段階と、このゲート絶縁層の上面に透明な導電性材料からなる導電層185を形成する第5の段階と、この導電層185の上面にネガ型レジスト層を形成し、基板下方側から光を照射し、ソース電極層120およびドレイン電極層130によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、この非露光領域に対応する部分を除去するパターニングを行い、導電層185の残存部分によりゲート電極準備層を形成する第6の段階と、ソース電極層120およびドレイン電極層130に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスクを用いて、ゲート電極準備層に対して前記閉領域に対応する部分を残すパターニングを行い、ゲート電極準備層の残存部分によりゲート電極層180を形成する第7の段階と、を行えばよい。
【符号の説明】
【0065】
1,3:切断線
100:順スタガード型の薄膜トランジスタ素子
105:第1の導電層(金属)
110:ガラス基板
120:ソース電極層
130:ドレイン電極層
140:半導体チャネル層
145:半導体層(IGZOからなる酸化物半導体)
150:ゲート絶縁層
160:ゲート電極層
170:ゲート電極層/ゲート電極準備層
180:ゲート電極層
185:第2の導電層(ITO)
191:ネガ型レジスト層
192:ポジ型レジスト層
193:ネガ型レジスト層
A1〜A5:フォトマスクの透光領域
A1*,A2*,A4*:フォトマスクの遮光領域
D1,D2:重複領域
L1,L2:ソース・ドレイン電極の輪郭基準線
M1〜M4,M3*:フォトマスク
【技術分野】
【0001】
本発明は、トランジスタ素子の製造方法に関し、特に、「順スタガード(staggered)型」の薄膜トランジスタ素子の製造技術に関する。
【背景技術】
【0002】
薄膜トランジスタは、半導体チャネル層を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタの一種であり、液晶ディスプレイの駆動素子などに広く利用されている。また、今後は、電子ペーパーやRFIDタグなどへの利用も期待されている。
【0003】
薄膜トランジスタの構造には、様々なタイプのものが知られており、たとえば、下記の特許文献1には、基板上にソース電極およびドレイン電極を形成する、いわゆる「順スタガード(staggered)型」の薄膜トランジスタの製造方法が開示されており、特許文献2には、基板上にゲート電極を形成する、いわゆる「逆スタガード(inverted staggered)型」の薄膜トランジスタの製造方法が開示されている。また、薄膜トランジスタを構成する半導体チャネル層(半導体活性層)としては、古くから、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されてきていたが、最近では、有機半導体や酸化物半導体を利用した例も提案されている。たとえば、下記の特許文献3には、ZnOを含む酸化物半導体を半導体チャネル層として用いた電界効果型トランジスタが開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平10−189977号公報
【特許文献2】特開平9−90426号公報
【特許文献3】特開2004−103957号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上述したとおり、薄膜トランジスタでは、ソース・ドレイン電極間の電流が、ゲート電極の印加電圧によって制御される。ここで「順スタガード(staggered)型」の薄膜トランジスタの場合、ゲート電極は、ソース電極およびドレイン電極の上方に配置されることになるが、このとき、ソース電極・ゲート電極の一部もしくはドレイン電極・ゲート電極の一部が、上下方向に重なっていると、上下に配置された電極間に寄生容量が生じることになる。このような寄生容量は、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなるため好ましくない。
【0006】
このような寄生容量を解消するためには、ソース電極・ゲート電極間の上下方向の重なりや、ドレイン電極・ゲート電極間の上下方向の重なりをなくす構造を採る必要がある。しかしながら、従来の一般的な製造方法では、ソース・ドレイン電極に対するゲート電極の位置合わせを正確に行うことは困難である。従来の製造プロセスでは、ソース・ドレイン電極を形成するためのフォトマスクと、ゲート電極を形成するためのフォトマスクとが別個に用意され、それぞれ別工程でパターニングが行われる。もちろん、フォトマスクの位置合わせを正確に行うことができれば、ソース・ドレイン電極の形成位置とゲート電極の形成位置との間に十分な整合性を確保することが可能であるが、実際には、フォトマスクの位置合わせには誤差の発生が避けられない。このため、従来の製造方法には、上述した寄生容量の発生が避けられないという問題があった。
【0007】
そこで、本発明は、ソース・ドレイン電極に対して、ゲート電極を正確に位置合わせすることができ、寄生容量の発生を抑制することが可能なトランジスタ素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
(1) 本発明の第1の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
空隙部に隣接したソース電極層の一部分および空隙部に隣接したドレイン電極層の一部分に跨るように、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
この半導体チャネル層の上面に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
このゲート絶縁層の上面に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
この導電層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、上方から観察したときにソース電極層およびドレイン電極層に部分的に重複する透光領域を有するゲート電極形成用のフォトマスクを、基板の下方に配置し、基板下方側から上記感光波長域の光を照射し、フォトマスクの遮光領域によって生じる影とソース電極層およびドレイン電極層によって生じる影とが、ネガ型レジスト層上の非露光領域となるような背面露光を行い、導電層の非露光領域に対応する部分を除去するパターニングを行い、導電層の残存部分によってゲート絶縁層の上面に位置するゲート電極層を形成する第6の段階と、
を行うようにしたものである。
【0009】
(2) 本発明の第2の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
空隙部に隣接したソース電極層の一部分および空隙部に隣接したドレイン電極層の一部分に跨るように、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
この半導体チャネル層の上面に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
このゲート絶縁層の上面に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
この導電層に対して、ゲート電極形成用のフォトマスクを用いたパターニングを行い、上方から観察したときにソース電極層およびドレイン電極層に部分的に重複しゲート絶縁層の上面に位置するゲート電極準備層を形成する第6の段階と、
このゲート電極準備層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から上記感光波長域の光を照射し、ソース電極層およびドレイン電極層によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、ゲート電極準備層の非露光領域に対応する部分を除去するパターニングを行い、ゲート電極準備層の残存部分によりゲート電極層を形成する第7の段階と、
を行うようにしたものである。
【0010】
(3) 本発明の第3の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
空隙部に隣接したソース電極層の一部分および空隙部に隣接したドレイン電極層の一部分に跨るように、上記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
この半導体チャネル層の上面に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
このゲート絶縁層の上面に、上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
この導電層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から上記感光波長域の光を照射し、ソース電極層およびドレイン電極層によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、非露光領域に対応する部分を除去するパターニングを行い、導電層の残存部分によりゲート電極準備層を形成する第6の段階と、
ソース電極層およびドレイン電極層に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスクを用いて、ゲート電極準備層に対して、この閉領域に対応する部分を残すパターニングを行い、ゲート電極準備層の残存部分によりゲート電極層を形成する第7の段階と、
を行うようにしたものである。
【0011】
(4) 本発明の第4の態様は、上述した第1〜第3の態様に係るトランジスタ素子の製造方法において、
第1の段階で、ガラスもしくは合成樹脂からなる基板を用意し、
第2の段階で、ソース電極層およびドレイン電極層を形成する材料として金属を用いるようにしたものである。
【0012】
(5) 本発明の第5の態様は、上述した第1〜第4の態様に係るトランジスタ素子の製造方法において、
第3の段階で、半導体チャネル層を形成する材料として、インジウム・ガリウム・亜鉛の複合酸化物を用いるようにしたものである。
【0013】
(6) 本発明の第6の態様は、上述した第1〜第5の態様に係るトランジスタ素子の製造方法において、
第4の段階で、ゲート絶縁層を形成する材料として、酸化シリコンもしくは窒化シリコンを用いるようにしたものである。
【0014】
(7) 本発明の第7の態様は、上述した第1〜第6の態様に係るトランジスタ素子の製造方法において、
第5の段階で、導電層を形成する材料として、ITOもしくはIZOを用いるようにしたものである。
【発明の効果】
【0015】
本発明に係るトランジスタ素子の製造方法では、ソース電極層およびドレイン電極層として不透明な導電材料を用い、その他の各層として透明な材料を用いるようにし、ゲート電極層を形成するパターニング処理を行う際に、ソース電極層およびドレイン電極層をフォトマスクの一部とした背面露光を行うようにしたため、ソース電極層およびドレイン電極層に対して自己整合性をもったゲート電極層を形成することが可能になる。その結果、ソース・ドレイン電極に対して、ゲート電極を正確に位置合わせすることができ、寄生容量の発生を抑制することが可能になる。
【図面の簡単な説明】
【0016】
【図1】理想的な順スタガード型の薄膜トランジスタ素子の基本構造を示す側断面図である。
【図2】図1に示す薄膜トランジスタ素子の上面図である。
【図3】一般的な順スタガード型の薄膜トランジスタ素子の基本構造を示す側断面図である。
【図4】図3に示す薄膜トランジスタ素子の上面図である。
【図5】本発明に係る製造方法に用いられる第1のフォトマスクM1の平面図である。
【図6】本発明に係る製造方法に用いられる第2のフォトマスクM2の平面図である。
【図7】本発明に係る製造方法の前段部分のプロセスを示す側断面図である。
【図8】本発明に係る製造方法の後段部分のプロセスを示す側断面図である。
【図9】本発明に係る製造方法に用いられる第3のフォトマスクM3の平面図である。
【図10】本発明に係る製造方法において、第4のフォトマスクM4として機能するソース電極層120およびドレイン電極層130の平面図である。
【図11】図9に示すフォトマスクM3と図10に示すフォトマスクM4とを合成することにより得られるフォトマスクの平面図である。
【図12】本発明に係る方法で製造された薄膜トランジスタ素子の基本構造を示す上面図である。
【図13】本発明に係る製造方法の別な実施形態に用いられる第3のフォトマスクM3*の平面図である。
【図14】本発明に係る製造方法の別な実施形態において、ゲート電極層を形成する第1のプロセスを示す側断面図である。
【図15】本発明に係る製造方法の別な実施形態において、ゲート電極層を形成する第2のプロセスを示す側断面図である。
【発明を実施するための形態】
【0017】
以下、本発明を図示する実施形態に基づいて説明する。
【0018】
<<< §1.一般的な薄膜トランジスタの構造 >>>
既に述べたとおり、薄膜トランジスタは、半導体チャネル層(半導体活性層)を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタである。
【0019】
図1は、理想的な「順スタガード(staggered)型」の薄膜トランジスタ素子の基本構造を示す側断面図である。図示の例の場合、ガラスや合成樹脂などの絶縁性材料からなる基板110上に、ソース電極層120およびドレイン電極層130が相互間に空隙部を介して配置されており、この空隙部を埋めるように、かつ、ソース電極層120の一部分(内側端近傍)およびドレイン電極層130の一部分(内側端近傍)に跨るように、半導体チャネル層(半導体活性層)140が形成されており、その上面にゲート絶縁層150、更にその上面にゲート電極層160が形成されている。
【0020】
図2は、この図1に示す理想的な薄膜トランジスタ素子の上面図である。図の切断線1−1の位置で切断した断面が、図1の側断面図に相当する。なお、図2において、ゲート電極層160が基板110の上下端まで伸びているのは、上下に隣接する別なトランジスタ素子(図示されていない)のゲート電極層に連なる構造を採るためである。ここでは、説明の便宜上、単一の薄膜トランジスタ素子の構造のみを示すが、実用上は、1枚の基板上に縦横マトリックス状に多数の薄膜トランジスタ素子が配置されることになり、必要に応じて、個々のトランジスタ素子の特定の電極層が相互に接続されることになる。もちろん、実際には、図示の構成要素の他に、個々の電極層に対する配線や、個々の電極層を覆う保護膜などが形成されることになるが、ここでは説明を省略する。
【0021】
図示の構造において、半導体チャネル層140内のソース・ドレイン間電流は、ゲート電極層160に加える電圧によって制御することができる。このような電界効果型制御を十分に行うためには、半導体チャネル層140内のソース・ドレイン間電流が生じる領域をカバーする位置に、ゲート電極層160を配置する必要がある。このような電界効果型制御にのみ着目すると、ゲート電極層160の幅は、図示の例よりも広くてもかまわない。
【0022】
しかしながら、既に述べたとおり、ゲート電極層160の幅が図示の例よりも広がると、ソース電極層120とゲート電極層160の一部もしくはドレイン電極層130とゲート電極層160の一部が、上下方向に重なることになり、上下に配置された電極間に寄生容量が生じることになる。このような寄生容量は、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなるため好ましくない。
【0023】
図1に示す例は、このような寄生容量を生じさせない理想的な構造である。すなわち、図に一点鎖線で示すとおり、ソース・ドレイン電極の輪郭基準線(それぞれの内側端の輪郭位置を示す基準線)をL1,L2とすると、ゲート電極層160の幅は、この輪郭基準線L1,L2内にぴったり収まるようになっている。別言すれば、ゲート電極層160の左右の輪郭線は、ソース・ドレイン電極の輪郭基準線L1,L2に一致している。図2の上面図を見れば、ソース電極層120の内側端およびゲート電極層160の左側端が輪郭基準線L1に揃っており、ドレイン電極層130の内側端およびゲート電極層160の右側端が輪郭基準線L2に揃っていることがわかる。したがって、ソース電極層120、ドレイン電極層130、ゲート電極層160を基板110の上面に投影した場合、各電極間が投影面上で重なり合うことはなく、上述した寄生容量の発生を抑制することができる。
【0024】
ただ、従来の方法では、この図1および図2に示すような理想的な薄膜トランジスタ素子を製造することは非常に困難である。従来の製造プロセスでは、ソース電極層120およびドレイン電極層130を形成するためのフォトマスクと、ゲート電極層160を形成するためのフォトマスクとが別個に用意され、それぞれ別工程でパターニングが行われるため、図1および図2に示すような理想的な構造をもった素子を製造するためには、この2通りのフォトマスクの位置合わせを正確に行う必要がある。しかしながら、そのような正確な位置合わせを量産品のプロセスで行うことは、技術的に困難である。このため、従来の方法では、予め位置合わせ誤差を見込んだ設計をせざるを得ず、寄生容量の発生を十分に抑えることができない。
【0025】
図3は、一般的な順スタガード型の薄膜トランジスタ素子の基本構造を示す側断面図であり、図4はその上面図である。図1および図2に示す理想的な構造と比較すると、ゲート電極層の幅に相違があることがわかる。図1および図2に示すゲート電極層160の幅が、ソース・ドレイン電極の輪郭基準線L1,L2に一致しているのに対して、図3および図4に示すゲート電極層170の幅は、ソース・ドレイン電極の輪郭基準線L1,L2をはみ出す形になっている。したがって、フォトマスクの位置合わせが不完全なために、ソース電極層120およびドレイン電極層130の基板110に対する位置にずれが生じたり、ゲート電極層170の基板110に対する位置にずれが生じたりしても、半導体チャネル層140内のソース・ドレイン間電流が生じる領域を十分にカバーする位置に、ゲート電極層170を形成することができる。
【0026】
しかしながら、両電極間の寄生容量の発生は避けられない。すなわち、ソース電極層120とゲート電極層170とは、図4にハッチングを施して示す重複領域D1において上下に重なり合っており、ドレイン電極層130とゲート電極層170とは、図4にハッチングを施して示す重複領域D2において上下に重なり合っている。このため、この重複領域D1,D2において、寄生容量が発生することになり、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなる。
【0027】
<<< §2.本発明に係る製造方法の基本概念 >>>
本発明の着眼点は、ゲート電極を、基板下面側からの背面露光を利用したパターニングによって形成することにより、図1および図2に示すように、寄生容量を抑制できる理想的な構造を実現する点にある。
【0028】
いま、図1において、基板110,半導体チャネル層140,ゲート絶縁層150,ゲート電極層160を透明な材料によって構成し、ソース電極層120,ドレイン電極層130を不透明な材料によって構成した場合を考えよう。なお、本願において、「透明」もしくは「不透明」とは、後述するように、ゲート電極形成に利用するネガ型レジストの感光波長域の光に対しての透明性もしくは不透明性を意味するものであるが、以下、単に、「透明」もしくは「不透明」ということにする。
【0029】
ここで、ゲート電極層160を形成するためにネガ型レジスト層を用いることにし、基板110の下面側からの背面露光を行えば、ネガ型レジスト層には、不透明なソース電極層120およびドレイン電極層130の影が落ちることになり、ソース電極層120およびドレイン電極層130自身をフォトマスクの遮光領域として利用したパターニングが可能になる。したがって、ソース電極層120,ドレイン電極層130と、形成されるゲート電極層160との間に、位置合わせ誤差が生じることはなくなり、図1および図2に示す例のように、寄生容量の発生を抑制した理想的な構造を得ることが可能になる。
【0030】
ここで、透明な基板110としては、ガラスや合成樹脂などの材料からなる一般的な基板を用いればよい。また、透明なゲート絶縁層150としては、シリコン酸化膜やシリコン窒化膜などの一般的な絶縁材料を用いればよい。あるいは、酸化アルミニウムなども透明な絶縁材料として利用可能である。更に、ゲート電極層160を構成するための透明な導電性材料としては、ITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)などの酸化物導電材料が知られている。一方、不透明なソース電極層120およびドレイン電極層130に用いる導電性材料としては、アルミニウム,モリブデン,タングステン,チタンなどの一般的な金属が利用できる。
【0031】
ここで述べる実施形態の重要な特徴のひとつは、半導体チャネル層140に用いる材質である。一般的な薄膜トランジスタの場合、半導体チャネル層としては、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されているが、これらの一般的な半導体はいずれも不透明であり、上述した背面露光を用いるパターニングを行うには不適当である。
【0032】
そこで、本願発明者は、InGaZnO4(Indium Gallium Zinc Oxide)という酸化物に着目した。このInGaZnO4は酸化物半導体の一種であり、その半導体としての特性は、たとえば、「Kenji Nomura et a1. Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors. Nature 432, 488-491 (2004).」などの文献に報告されている。しかも、InGaZnO4は、一般的なネガ型レジスト(たとえば、東京応化工業株式会社製のネガ型レジスト:型番OMR−85)の感光波長域の光に対して透明であるという特性を有している。
【0033】
なお、「透明な半導体材料」という特性は、「InGaZnO4」という組成だけでなく、そのバリエーションとなる組成にも見られる。一般に、インジウム・ガリウム・亜鉛の複合酸化物(Indium Gallium Zinc Oxide)は、インジウムの酸化物「In2O3」と、ガリウムの酸化物「Ga2O3」と、亜鉛の酸化物「ZnO」と、を混在させたものであり、In,Ga,Znの各分子数の比を、x:y:z(x,y,zは、任意の正の数)とすれば、その基本組成は、「(In2O3)x/2(Ga2O3)y/2(ZnO)z」なる式で示される。これを、各分子ごとの数を示す組成式で表せば、「(In)x(Ga)y(Zn)z(O)w」となり、酸素の分子数wは、「w=(3/2)x+(3/2)y+z」となる。また、これから酸素欠損が生じた物、すなわち、「(In)x(Ga)y(Zn)z(O)w」(但し、w=(3/2)x+(3/2)y+z−δ)なる組成(δは欠損酸素数)でも、「透明な半導体材料」という特性が発現する。
【0034】
本発明における「インジウム・ガリウム・亜鉛の複合酸化物」とは、このように、インジウムの酸化物「In2O3」と、ガリウムの酸化物「Ga2O3」と、亜鉛の酸化物「ZnO」との混合物、およびこれから酸素欠損が生じた物を含めた材質を意味し、以下、これを「IGZO」と略記することにする。この「IGZO」であれば、透明な特性(一般的なネガ型レジストの感光波長域の光に対して透明という特性)が得られることになる。したがって、本発明に係る製造方法を実施する際には、IGZOを半導体チャネル層140の材料として利用すればよい。
【0035】
また、本願発明者が行った実験によると、このIGZOを半導体チャネル層として用いた場合、ソース電極層およびドレイン電極層を半導体チャネル層に直接接触させた構造を採った場合でも、両者間に実用上十分なオーミック接触を確保することが可能であることが確認できた。従来の一般的な半導体材料(主として、アモルファスシリコンやポリシリコンなどのシリコン系半導体材料)を半導体チャネル層として用いた場合、ソース・ドレイン電極層との間に良好なオーミック接触を確保する上では、実用上、n+拡散層などからなる高濃度不純物拡散層を介挿することが不可欠であったが、IGZOを半導体チャネル層に用いた薄膜トランジスタの場合、このような高濃度不純物拡散層の介挿を省いたとしても、ソース・ドレイン電極層と半導体チャネル層との間に良好なオーミック接触が得られることが確認できたのである。したがって、IGZOを半導体チャネル層に用いれば、容易に良好なオーミック接触を確保することができるという付随的な効果も得られることになる。
【0036】
<<< §3.本発明に係る製造方法の基本的実施形態 >>>
ここでは、本発明に係る薄膜トランジスタの製造方法の基本的実施形態を説明する。図5は、ここで述べる実施形態で用いられる第1のフォトマスクM1の平面図であり、図6は、第2のフォトマスクM2の平面図である。いずれもハッチングを施した部分が遮光領域となる。第1のフォトマスクM1は、ソース電極層120およびドレイン電極層130を形成するために用いられるマスクであり、図示する透光領域A1,A2が、ソース電極層120およびドレイン電極層130に対応する領域になる。一方、第2のフォトマスクM2は、半導体チャネル層140を形成するために用いられるマスクであり、図示する透光領域A3が、半導体チャネル層140に対応する領域になる。
【0037】
続いて、図7の側断面図を参照しながら、本発明に係る製造方法の前段部分のプロセスを説明する。まず、図7(a) に示すように、少なくとも上面が絶縁性を有し、透明な材料からなる基板110を用意し(一般的には、ガラスや合成樹脂などの絶縁性基板を用意すればよい)、その上に、不透明な第1の導電層105を形成する。この第1の導電層105は、ソース電極層120およびドレイン電極層130を形成するためのものであり、たとえば、アルミニウム,モリブデン,タングステン,チタンなどの金属材料によって構成すればよい。
【0038】
続いて、図5に示すようなパターンが形成された第1のフォトマスクM1を用意し、第1の導電層105に対して、この第1のフォトマスクM1を用いたパターニングを行い、相互間に空隙部を介して配置されたソース電極層120およびドレイン電極層130を形成する。図5に示す第1のフォトマスクM1は、ハッチングを施して示す遮蔽領域内に、ソース形成用の透光領域A1およびドレイン形成用の透光領域A2という2つの開口部が形成された物理的なマスクである。このようなフォトマスクM1を用いたパターニングを行う場合、第1の導電層105上にネガ型の感光レジスト層を形成して露光を行えばよい。
【0039】
より具体的に説明すれば、図7(a) に示す第1の導電層105の上面に、ネガ型の感光レジスト層(図示されていない)を形成し、その上方に図5に示す第1のフォトマスクM1を配置し、更にその上方に配置した光源から光を照射して、レジスト層における透光領域A1,A2に対応する領域のみを露光して感光させる。続いて、レジスト層を現像して非感光部を除去すれば、透光領域A1,A2に対応する領域のみレジスト層を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である(その場合には、図5に示す第1のフォトマスクM1のパターンとは逆転した反転マスクを用いることになる)。
【0040】
次に、残存レジスト層を保護膜として利用して、第1の導電層105に対するエッチング処理を行えば、ソース電極層120およびドレイン電極層130を形成することができる。この後、残存レジスト層を除去して洗浄する工程を行えば、図7(b) に示す構造を得ることができる。
【0041】
続いて、図7(c) に示すように、ソース電極層120およびドレイン電極層130を含めた基板110上に、IGZOからなる半導体層145(透明な半導体材料からなる半導体層)を形成する。具体的には、真空チャンバ内に図7(b) に示す構造体を収容し、更に、IGZOの組成に必要な材料をターゲットとして収容し、スパッタリングを行うことにより、IGZOからなる半導体層145の形成を行うことができる。
【0042】
次に、図6に示すようなパターンが形成された第2のフォトマスクM2を用意し、図7(c) に示す半導体層145に対して、第2のフォトマスクM2を用いたパターニングを行い、図8(a) に示されているように、ソース電極層120の一部分およびドレイン電極層130の一部分に跨る半導体チャネル層140を形成する。図6に示す第2のフォトマスクM2は、ハッチングを施して示す遮蔽領域内に、透光領域A3という開口部が形成された物理的なマスクである。このようなフォトマスクM2を用いたパターニングを行う場合、半導体層145上にネガ型の感光レジスト層を形成して露光を行えばよい。
【0043】
より具体的に説明すれば、図7(c) に示す半導体層145の上面に、ネガ型の感光レジスト層(図示されていない)を形成し、その上方に図6に示す第2のフォトマスクM2を配置し、更にその上方に配置した光源から光を照射して、レジスト層における透光領域A3に対応する領域のみを露光して感光させる。続いて、レジスト層を現像して非感光部を除去すれば、透光領域A3に対応する領域のみレジスト層を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である(その場合には、図6に示す第2のフォトマスクM2のパターンとは逆転した反転マスクを用いることになる)。
【0044】
次に、残存レジスト層を保護膜として利用して、半導体層145に対するエッチング処理を行えば、半導体チャネル層140を形成することができる。この後、残存レジスト層を除去して洗浄する工程を行えば、図8(a) に示す構造を得ることができる。
【0045】
続いて、ソース電極層120、ドレイン電極層130、半導体チャネル層140を含めた基板110上に、たとえば、酸化シリコンからなるゲート絶縁層150(透明な絶縁性材料からなる絶縁層)を形成し、その上面に、透明な導電性材料からなる第2の導電層185を形成する。たとえば、ITOやIZOからなる層を、第2の導電層185として形成すればよい。更に、図8(b) に示すように、この第2の導電層185の上面に、ネガ型レジスト層191を形成する。
【0046】
そして、図9に示すようなパターンが形成された第3のフォトマスクM3を用意する。この第3のフォトマスクM3は、ハッチングを施して示す遮蔽領域内に、ゲート電極形成用の透光領域A4という開口部が形成された物理的なマスクである。透光領域A4は、上方から観察したときにソース電極層120およびドレイン電極層130に部分的に重複する透光領域である(図9の透光領域A4は、図4のゲート電極層170と同じ図形であり、重複領域D1,D2において、ソース電極層120およびドレイン電極層130に重複する。)。
【0047】
次に、図8(b) に示すように、この第3のフォトマスクM3を基板110の下方に配置し、基板下方側からネガ型レジスト層191の感光波長域の光を照射し、第3のフォトマスクM3の遮光領域によって生じる影と、ソース電極層120およびドレイン電極層130によって生じる影とが、ネガ型レジスト層191上の非露光領域となるような背面露光を行う。このような背面露光では、不透明なソース電極層120およびドレイン電極層130が、図10に示すような第4のフォトマスクM4として機能することになるので、結局、図11に示すように、フォトマスクM3とフォトマスクM4とを合成することにより得られるフォトマスク「M3+M4」を用いた場合と同じ露光結果が得られる。
【0048】
このような背面露光に基づくパターニングを行えば、ネガ型レジスト層191のうち、図11に示す透光領域A5に対応する部分が露光領域となるので、ネガ型レジスト層191を現像して非感光部を除去すれば、透光領域A5に対応する領域のみレジスト層を残すことができる。そこで、この残存レジスト層を保護膜として利用して、第2の導電層185に対するエッチング処理を行えば、図12に示すようなゲート電極層180を得ることができる。
【0049】
この図12に示す構造体を、切断線1−1で切った断面部分は、図1に示す理想的な構造と同じになる。すなわち、ソース電極層120、ドレイン電極層130、ゲート電極層160を基板110の上面に投影した場合、各電極間が投影面上で重なり合うことはなく、寄生容量の発生を抑制することができる。
【0050】
以上、本発明の基本的な実施形態に係る製造方法の一例を述べたが、本発明の重要な概念は、ソース電極層120およびドレイン電極層130をマスクとして利用した背面露光を行い、ゲート電極層160に対するパターニングを行う点にある。したがって、各層の形成方法は、必ずしも上述した例に限定されるものではない。たとえば、ソース電極層120やドレイン電極層130は、印刷のプロセスによって形成してもかまわない。また、各層の平面パターンも、上述の例に限定されるものではない。たとえば、ゲート絶縁層150は、上述の例の場合、基板110の全面に広がる平面パターンを有しているが、少なくとも半導体チャネル層140とゲート電極層160との絶縁に必要な領域に形成されていれば足りる。
【0051】
結局、この§3で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板110を用意する第1の段階と、この基板110上に不透明な導電性材料からなり相互間に空隙部を介して配置されたソース電極層120およびドレイン電極層130を形成する第2の段階と、空隙部に隣接したソース電極層120の一部分および空隙部に隣接したドレイン電極層130の一部分に跨るように、透明な半導体材料からなる半導体チャネル層140を形成する第3の段階と、この半導体チャネル層140の上面に透明な絶縁性材料からなるゲート絶縁層150を形成する第4の段階と、このゲート絶縁層の上面に透明な導電性材料からなる導電層185を形成する第5の段階と、この導電層185の上面にネガ型レジスト層191を形成し、上方から観察したときにソース電極層120およびドレイン電極層130に部分的に重複する透光領域A4を有するゲート電極形成用のフォトマスクM3を、基板110の下方に配置し、基板下方側から光を照射し、フォトマスクM3の遮光領域によって生じる影とソース電極層120およびドレイン電極層130によって生じる影とが、ネガ型レジスト層191上の非露光領域となるような背面露光を行い、導電層185の非露光領域に対応する部分を除去するパターニングを行い、導電層185の残存部分によって、ゲート絶縁層150の上面に位置するゲート電極層180を形成する第6の段階と、を行えばよい。
【0052】
<<< §4.本発明に係る製造方法の別な実施形態 >>>
ここでは、§3で述べた基本的実施形態の変形例を述べる。§3の基本的実施形態の場合、図8(b) に示すように、背面露光の工程において、基板110の下面側に第3のマスクM3を配置する必要がある。しかしながら、基板110の下方に十分なスペースを確保することができないような場合や、基板110に光拡散性がある場合など、基板110の下面側にマスクを配置して露光を行うことが好ましくないケースもあり得る。そのような場合、ここで述べる別な実施形態が有効である。
【0053】
この別な実施形態では、ゲート電極形成用の第3のフォトマスクとして、図9に示すマスクM3の代わりに、図13に示すマスクM3*を用意する。このマスクM3*は、マスクM3を反転したものになっている。そして、§3の基本的実施形態で述べたプロセスと同様のプロセスにより、図8(a) に示す構造体を得た後、酸化シリコンからなるゲート絶縁層150(透明な絶縁性材料からなる絶縁層)を形成し、その上面にITOやIZOなどの透明な導電性材料からなる第2の導電層185を形成し、更に、その上面にポジ型レジスト層192を形成すれば、図14に示す構造体を得る。ここで、図14に示すように、用意したフォトマスクM3*を上方に配置し、上方から光を照射して上面露光を行う。
【0054】
このような上面露光に基づくパターニングを行えば、ポジ型レジスト層192のうち、図13に示す遮光領域A4*に対応する部分が非露光領域となるので、ポジ型レジスト層192を現像して感光部を除去すれば、遮光領域A4*に対応する領域のみレジスト層を残すことができる。そこで、この残存レジスト層を保護膜として利用して、第2の導電層185に対するエッチング処理を行えば、図3および図4に示すようなゲート電極層170を得ることができる。この段階で得られたゲート電極層170は、最終的なゲート電極層ではないので、この§4では、これをゲート電極準備層170と呼ぶことにする。
【0055】
このゲート電極準備層170は、図4に示す重複領域D1,D2において、ソース電極層120およびドレイン電極層130と重なりを生じている。すなわち、上方から観察したときにソース電極層120およびドレイン電極層130に部分的に重複しており、このままでは寄生容量が生じることになる。
【0056】
そこで、今度は、図15に示すように、ソース電極層120、ドレイン電極層130、半導体チャネル層140、ゲート絶縁層150、ゲート電極準備層170を含めた基板110上に、ネガ型レジスト層193を形成し、基板下方側から感光波長域の光を照射する背面露光を行う。図示のとおり、この背面露光では、フォトマスクを用いる必要はない。したがって、基板110の下方に十分なスペースを確保することができないような場合などにも、容易に露光工程を行うことができる。
【0057】
このような背面露光では、ソース電極層120およびドレイン電極層130によって生じる影が、ネガ型レジスト層193上の非露光領域となるので、ゲート電極準備層170の非露光領域に対応する部分を除去するパターニングを行い、ゲート電極準備層170の残存部分によりゲート電極層を形成するようにすれば、図12に示すような平面形状のゲート電極層180が得られる。
【0058】
より具体的に説明すれば、図15に示すような背面露光を行い、レジスト層を現像して非感光部を除去すれば、図5に示すフォトマスクM1におけるハッチング部分の領域のみレジスト層を残すことができ、領域A1,A2に対応する部分のレジスト層が除去されることになり、ゲート電極準備層170のうち、図4に示す重複領域D1,D2に対応する部分が露出することになる。そこで、残存レジスト層を保護膜として利用して、ゲート電極準備層170に対するエッチング処理を行えば、重複領域D1,D2に対応する部分を除去することができ、図12に示すような平面形状のゲート電極層180が得られる。この後、残存レジスト層を除去して洗浄する工程を行えば、§3で述べた基本的実施形態と同様に、図12に示す構造を得ることができる。
【0059】
なお、上述した実施例の場合、ゲート電極準備層170を得るために、図13に示すようなフォトマスクM3*を用いて、ポジ型レジスト層192に対する上面露光を行っているが、ポジ型レジスト層192の代わりにネガ型レジスト層を形成し、図9に示すようなフォトマスクM3を用いた上面露光を行っても、ゲート電極準備層170を得ることが可能である。
【0060】
結局、この§4で述べる実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板110を用意する第1の段階と、この基板110上に不透明な導電性材料からなり相互間に空隙部を介して配置されたソース電極層120およびドレイン電極層130を形成する第2の段階と、空隙部に隣接したソース電極層120の一部分および空隙部に隣接したドレイン電極層130の一部分に跨るように、透明な半導体材料からなる半導体チャネル層140を形成する第3の段階と、この半導体チャネル層140の上面に透明な絶縁性材料からなるゲート絶縁層150を形成する第4の段階と、このゲート絶縁層の上面に透明な導電性材料からなる導電層185を形成する第5の段階と、この導電層185に対して、ゲート電極形成用のフォトマスクM3*を用いたパターニングを行い、上方から観察したときにソース電極層120およびドレイン電極層130に部分的に重複しゲート絶縁層150の上面に位置するゲート電極準備層170を形成する第6の段階と、このゲート電極準備層170の上面にネガ型レジスト層193を形成し、基板下方側から光を照射し、ソース電極層120およびドレイン電極層130によって生じる影が、ネガ型レジスト層193上の非露光領域となるような背面露光を行い、ゲート電極準備層170の非露光領域に対応する部分を除去するパターニングを行い、ゲート電極準備層170の残存部分によりゲート電極層180を形成する第7の段階と、を行えばよい。
【0061】
<<< §5.本発明に係る製造方法の更に別な実施形態 >>>
この§5で述べる実施形態は、§4で述べた実施形態の第6の段階(ゲート電極形成用のフォトマスクM3*を用いたパターニング)と第7の段階(ソース電極層120およびドレイン電極層130をマスクとした背面露光によるパターニング)との順序を入れ替えたものである。
【0062】
すなわち、まず図14に示すポジ型レジスト層192の代わりにネガ型レジスト層を形成した状態とし、フォトマスクを用いることなしに基板下方側から感光波長域の光を照射し、ソース電極層120およびドレイン電極層130によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、この非露光領域に対応する部分を除去するパターニングを行う。この場合、導電層185の残存部分は、図10に示すマスクM4の透光部分(白い領域)のような平面パターンになる。ここでも、この導電層185の残存部分をゲート電極準備層と呼ぶことにする。
【0063】
続いて、ソース電極層120およびドレイン電極層130に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスク(たとえば、図9に示すような閉領域A4を有するマスクM3でもよいし、図13に示すような閉領域A4*を有するマスクM3*でもよい)を用意し、上記ゲート電極準備層に対して、上記閉領域に対応する部分を残すパターニングを行えば、このゲート電極準備層の残存部分により、図12に示す平面パターンをもったゲート電極層180が得られる。
【0064】
結局、この§5で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板110を用意する第1の段階と、この基板110上に不透明な導電性材料からなり相互間に空隙部を介して配置されたソース電極層120およびドレイン電極層130を形成する第2の段階と、空隙部に隣接したソース電極層120の一部分および空隙部に隣接したドレイン電極層130の一部分に跨るように、透明な半導体材料からなる半導体チャネル層140を形成する第3の段階と、この半導体チャネル層140の上面に透明な絶縁性材料からなるゲート絶縁層150を形成する第4の段階と、このゲート絶縁層の上面に透明な導電性材料からなる導電層185を形成する第5の段階と、この導電層185の上面にネガ型レジスト層を形成し、基板下方側から光を照射し、ソース電極層120およびドレイン電極層130によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、この非露光領域に対応する部分を除去するパターニングを行い、導電層185の残存部分によりゲート電極準備層を形成する第6の段階と、ソース電極層120およびドレイン電極層130に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスクを用いて、ゲート電極準備層に対して前記閉領域に対応する部分を残すパターニングを行い、ゲート電極準備層の残存部分によりゲート電極層180を形成する第7の段階と、を行えばよい。
【符号の説明】
【0065】
1,3:切断線
100:順スタガード型の薄膜トランジスタ素子
105:第1の導電層(金属)
110:ガラス基板
120:ソース電極層
130:ドレイン電極層
140:半導体チャネル層
145:半導体層(IGZOからなる酸化物半導体)
150:ゲート絶縁層
160:ゲート電極層
170:ゲート電極層/ゲート電極準備層
180:ゲート電極層
185:第2の導電層(ITO)
191:ネガ型レジスト層
192:ポジ型レジスト層
193:ネガ型レジスト層
A1〜A5:フォトマスクの透光領域
A1*,A2*,A4*:フォトマスクの遮光領域
D1,D2:重複領域
L1,L2:ソース・ドレイン電極の輪郭基準線
M1〜M4,M3*:フォトマスク
【特許請求の範囲】
【請求項1】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
前記空隙部に隣接した前記ソース電極層の一部分および前記空隙部に隣接した前記ドレイン電極層の一部分に跨るように、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
前記半導体チャネル層の上面に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
前記ゲート絶縁層の上面に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
前記導電層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、上方から観察したときに前記ソース電極層および前記ドレイン電極層に部分的に重複する透光領域を有するゲート電極形成用のフォトマスクを、前記基板の下方に配置し、基板下方側から前記感光波長域の光を照射し、前記フォトマスクの遮光領域によって生じる影と前記ソース電極層および前記ドレイン電極層によって生じる影とが、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記導電層の前記非露光領域に対応する部分を除去するパターニングを行い、前記導電層の残存部分によって前記ゲート絶縁層の上面に位置するゲート電極層を形成する第6の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項2】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
前記空隙部に隣接した前記ソース電極層の一部分および前記空隙部に隣接した前記ドレイン電極層の一部分に跨るように、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
前記半導体チャネル層の上面に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
前記ゲート絶縁層の上面に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
前記導電層に対して、ゲート電極形成用のフォトマスクを用いたパターニングを行い、上方から観察したときに前記ソース電極層および前記ドレイン電極層に部分的に重複し前記ゲート絶縁層の上面に位置するゲート電極準備層を形成する第6の段階と、
前記ゲート電極準備層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から前記感光波長域の光を照射し、前記ソース電極層および前記ドレイン電極層によって生じる影が、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記ゲート電極準備層の前記非露光領域に対応する部分を除去するパターニングを行い、前記ゲート電極準備層の残存部分によりゲート電極層を形成する第7の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項3】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
前記空隙部に隣接した前記ソース電極層の一部分および前記空隙部に隣接した前記ドレイン電極層の一部分に跨るように、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
前記半導体チャネル層の上面に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
前記ゲート絶縁層の上面に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
前記導電層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から前記感光波長域の光を照射し、前記ソース電極層および前記ドレイン電極層によって生じる影が、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記非露光領域に対応する部分を除去するパターニングを行い、前記導電層の残存部分によりゲート電極準備層を形成する第6の段階と、
前記ソース電極層および前記ドレイン電極層に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスクを用いて、前記ゲート電極準備層に対して、前記閉領域に対応する部分を残すパターニングを行い、前記ゲート電極準備層の残存部分によりゲート電極層を形成する第7の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項4】
請求項1〜3のいずれかに記載のトランジスタ素子の製造方法において、
第1の段階で、ガラスもしくは合成樹脂からなる基板を用意し、
第2の段階で、ソース電極層およびドレイン電極層を形成する材料として金属を用いることを特徴とするトランジスタ素子の製造方法。
【請求項5】
請求項1〜4のいずれかに記載のトランジスタ素子の製造方法において、
第3の段階で、半導体チャネル層を形成する材料として、インジウム・ガリウム・亜鉛の複合酸化物を用いることを特徴とするトランジスタ素子の製造方法。
【請求項6】
請求項1〜5のいずれかに記載のトランジスタ素子の製造方法において、
第4の段階で、ゲート絶縁層を形成する材料として、酸化シリコンもしくは窒化シリコンを用いることを特徴とするトランジスタ素子の製造方法。
【請求項7】
請求項1〜6のいずれかに記載のトランジスタ素子の製造方法において、
第5の段階で、導電層を形成する材料として、ITOもしくはIZOを用いることを特徴とするトランジスタ素子の製造方法。
【請求項1】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
前記空隙部に隣接した前記ソース電極層の一部分および前記空隙部に隣接した前記ドレイン電極層の一部分に跨るように、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
前記半導体チャネル層の上面に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
前記ゲート絶縁層の上面に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
前記導電層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、上方から観察したときに前記ソース電極層および前記ドレイン電極層に部分的に重複する透光領域を有するゲート電極形成用のフォトマスクを、前記基板の下方に配置し、基板下方側から前記感光波長域の光を照射し、前記フォトマスクの遮光領域によって生じる影と前記ソース電極層および前記ドレイン電極層によって生じる影とが、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記導電層の前記非露光領域に対応する部分を除去するパターニングを行い、前記導電層の残存部分によって前記ゲート絶縁層の上面に位置するゲート電極層を形成する第6の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項2】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
前記空隙部に隣接した前記ソース電極層の一部分および前記空隙部に隣接した前記ドレイン電極層の一部分に跨るように、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
前記半導体チャネル層の上面に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
前記ゲート絶縁層の上面に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
前記導電層に対して、ゲート電極形成用のフォトマスクを用いたパターニングを行い、上方から観察したときに前記ソース電極層および前記ドレイン電極層に部分的に重複し前記ゲート絶縁層の上面に位置するゲート電極準備層を形成する第6の段階と、
前記ゲート電極準備層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から前記感光波長域の光を照射し、前記ソース電極層および前記ドレイン電極層によって生じる影が、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記ゲート電極準備層の前記非露光領域に対応する部分を除去するパターニングを行い、前記ゲート電極準備層の残存部分によりゲート電極層を形成する第7の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項3】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したゲート電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第1の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなり、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第2の段階と、
前記空隙部に隣接した前記ソース電極層の一部分および前記空隙部に隣接した前記ドレイン電極層の一部分に跨るように、前記感光波長域の光に関して透明な半導体材料からなる半導体チャネル層を形成する第3の段階と、
前記半導体チャネル層の上面に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成する第4の段階と、
前記ゲート絶縁層の上面に、前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第5の段階と、
前記導電層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から前記感光波長域の光を照射し、前記ソース電極層および前記ドレイン電極層によって生じる影が、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記非露光領域に対応する部分を除去するパターニングを行い、前記導電層の残存部分によりゲート電極準備層を形成する第6の段階と、
前記ソース電極層および前記ドレイン電極層に部分的に重複する閉領域のパターンを有するゲート電極形成用のフォトマスクを用いて、前記ゲート電極準備層に対して、前記閉領域に対応する部分を残すパターニングを行い、前記ゲート電極準備層の残存部分によりゲート電極層を形成する第7の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項4】
請求項1〜3のいずれかに記載のトランジスタ素子の製造方法において、
第1の段階で、ガラスもしくは合成樹脂からなる基板を用意し、
第2の段階で、ソース電極層およびドレイン電極層を形成する材料として金属を用いることを特徴とするトランジスタ素子の製造方法。
【請求項5】
請求項1〜4のいずれかに記載のトランジスタ素子の製造方法において、
第3の段階で、半導体チャネル層を形成する材料として、インジウム・ガリウム・亜鉛の複合酸化物を用いることを特徴とするトランジスタ素子の製造方法。
【請求項6】
請求項1〜5のいずれかに記載のトランジスタ素子の製造方法において、
第4の段階で、ゲート絶縁層を形成する材料として、酸化シリコンもしくは窒化シリコンを用いることを特徴とするトランジスタ素子の製造方法。
【請求項7】
請求項1〜6のいずれかに記載のトランジスタ素子の製造方法において、
第5の段階で、導電層を形成する材料として、ITOもしくはIZOを用いることを特徴とするトランジスタ素子の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2010−199457(P2010−199457A)
【公開日】平成22年9月9日(2010.9.9)
【国際特許分類】
【出願番号】特願2009−45017(P2009−45017)
【出願日】平成21年2月27日(2009.2.27)
【出願人】(000002897)大日本印刷株式会社 (14,506)
【Fターム(参考)】
【公開日】平成22年9月9日(2010.9.9)
【国際特許分類】
【出願日】平成21年2月27日(2009.2.27)
【出願人】(000002897)大日本印刷株式会社 (14,506)
【Fターム(参考)】
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