トランジスタ素子の製造方法
【課題】 ゲート電極に対して、ソース・ドレイン電極を正確に位置合わせし、寄生容量の発生を抑制する。
【解決手段】 透明ガラス基板３１０上に金属からなるゲート電極３２０を形成し、その上に、透明なゲート絶縁層３３０を形成し、更に、ソース・ドレイン電極３５０・３６０の元になるＩＴＯからなる導電層を形成し、その上面をネガ型レジスト層で覆う。ソース・ドレイン形成領域を含む所定領域が透光性を有するマスクを、基板の下面側に配置する。下方から光を照射し、マスクの遮光領域によって生じる影とゲート電極３２０によって生じる影とが、レジスト層の非露光領域となるような背面露光を行い、パターニングしてソース電極３５０およびドレイン電極３６０を形成する。その上に、ＩｎＧａＺｎＯ４からなる酸化物半導体のチャネル層３４０を直接形成して、高濃度不純物拡散層を省略しつつ、良好なオーミック接触を得る。
【解決手段】 透明ガラス基板３１０上に金属からなるゲート電極３２０を形成し、その上に、透明なゲート絶縁層３３０を形成し、更に、ソース・ドレイン電極３５０・３６０の元になるＩＴＯからなる導電層を形成し、その上面をネガ型レジスト層で覆う。ソース・ドレイン形成領域を含む所定領域が透光性を有するマスクを、基板の下面側に配置する。下方から光を照射し、マスクの遮光領域によって生じる影とゲート電極３２０によって生じる影とが、レジスト層の非露光領域となるような背面露光を行い、パターニングしてソース電極３５０およびドレイン電極３６０を形成する。その上に、ＩｎＧａＺｎＯ４からなる酸化物半導体のチャネル層３４０を直接形成して、高濃度不純物拡散層を省略しつつ、良好なオーミック接触を得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ素子の製造方法に関し、特に、「逆スタガード（inverted staggered）型」の薄膜トランジスタ素子の製造技術に関する。
【背景技術】
【０００２】
薄膜トランジスタは、半導体チャネル層を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタの一種であり、液晶ディスプレイの駆動素子などに広く利用されている。また、今後は、電子ペーパーやＲＦＩＤタグなどへの利用も期待されている。
【０００３】
薄膜トランジスタの構造には、様々なタイプのものが知られており、たとえば、下記の特許文献１には、基板上にソース電極およびドレイン電極を形成する、いわゆる「順スタガード（staggered）型」の薄膜トランジスタの製造方法が開示されており、特許文献２には、基板上にゲート電極を形成する、いわゆる「逆スタガード（inverted staggered）型」の薄膜トランジスタの製造方法が開示されている。また、薄膜トランジスタを構成する半導体チャネル層（半導体活性層）としては、古くから、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されてきていたが、最近では、有機半導体や酸化物半導体を利用した例も提案されている。たとえば、下記の特許文献３には、ＺｎＯを含む酸化物半導体を半導体チャネル層として用いた電界効果型トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１８９９７７号公報
【特許文献２】特開平９−９０４２６号公報
【特許文献３】特開２００４−１０３９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したとおり、薄膜トランジスタでは、ソース・ドレイン電極間の電流が、ゲート電極の印加電圧によって制御される。ここで「逆スタガード（inverted staggered）型」の薄膜トランジスタの場合、ソース電極およびドレイン電極は、ゲート電極の上方に配置されることになるが、このとき、ソース電極・ゲート電極の一部もしくはドレイン電極・ゲート電極の一部が、上下方向に重なっていると、上下に配置された電極間に寄生容量が生じることになる。このような寄生容量は、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなるため好ましくない。
【０００６】
このような寄生容量を解消するためには、ソース電極・ゲート電極間の上下方向の重なりや、ドレイン電極・ゲート電極間の上下方向の重なりをなくす構造を採る必要がある。しかしながら、従来の一般的な製造方法では、ゲート電極に対するソース・ドレイン電極の位置合わせを正確に行うことは困難である。従来の製造プロセスでは、ゲート電極を形成するためのフォトマスクと、ソース・ドレイン電極を形成するためのフォトマスクとが別個に用意され、それぞれ別工程でパターニングが行われる。もちろん、フォトマスクの位置合わせを正確に行うことができれば、ソース・ドレイン電極の形成位置とゲート電極の形成位置との間に十分な整合性を確保することが可能であるが、実際には、フォトマスクの位置合わせには誤差の発生が避けられない。このため、従来の製造方法には、上述した寄生容量の発生が避けられないという問題があった。
【０００７】
そこで、本発明は、ゲート電極に対して、ソース・ドレイン電極を正確に位置合わせすることができ、寄生容量の発生を抑制することが可能なトランジスタ素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
(1) 本発明の第１の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
このゲート電極層を含めた基板上に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成し、その上面に上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第３の段階と、
この導電層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、上方から観察したときにゲート電極層に部分的に重複する透光領域を有するソース・ドレイン電極形成用のフォトマスクを、基板の下方に配置し、基板下方側から上記感光波長域の光を照射し、フォトマスクの遮光領域によって生じる影とゲート電極層によって生じる影とが、ネガ型レジスト層上の非露光領域となるような背面露光を行い、導電層の非露光領域に対応する部分を除去するパターニングを行い、導電層の残存部分によって、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第４の段階と、
インジウム・ガリウム・亜鉛の複合酸化物からなり、ソース電極層の一部分およびドレイン電極層の一部分に跨るように空隙部に配置された半導体チャネル層を形成する第５の段階と、
を行うようにしたものである。
【０００９】
(2) 本発明の第２の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
このゲート電極層を含めた基板上に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成し、その上面に上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第３の段階と、
この導電層に対して、ソース・ドレイン電極形成用のフォトマスクを用いたパターニングを行い、上方から観察したときにゲート電極層を跨ぐように配置され、ゲート電極層に対して部分的に重複した領域をなすソース・ドレイン電極準備層を形成する第４の段階と、
このソース・ドレイン電極準備層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から上記感光波長域の光を照射し、ゲート電極層によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、ソース・ドレイン電極準備層の非露光領域に対応する部分を除去するパターニングを行い、ソース・ドレイン電極準備層の残存部分により、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第５の段階と、
インジウム・ガリウム・亜鉛の複合酸化物からなり、ソース電極層の一部分およびドレイン電極層の一部分に跨るように空隙部に配置された半導体チャネル層を形成する第６の段階と、
を行うようにしたものである。
【００１０】
(3) 本発明の第３の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
このゲート電極層を含めた基板上に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成し、その上面に上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第３の段階と、
この導電層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から上記感光波長域の光を照射し、ゲート電極層によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、導電層の非露光領域に対応する部分を除去するパターニングを行い、導電層の残存部分により、ソース・ドレイン電極準備層を形成する第４の段階と、
上方から観察したときにゲート電極層を跨ぐような閉領域のパターンを有するソース・ドレイン電極形成用のフォトマスクを用いて、ソース・ドレイン電極準備層に対して、上記閉領域に対応する部分を残すパターニングを行い、ソース・ドレイン電極準備層の残存部分により、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第５の段階と、
インジウム・ガリウム・亜鉛の複合酸化物からなり、ソース電極層の一部分およびドレイン電極層の一部分に跨るように空隙部に配置された半導体チャネル層を形成する第６の段階と、
を行うようにしたものである。
【００１１】
(4) 本発明の第４の態様は、上述した第１〜第３の態様に係るトランジスタ素子の製造方法において、
第１の段階で、ガラスもしくは合成樹脂からなる基板を用意し、
第２の段階で、ゲート電極層を形成する材料として金属を用いるようにしたものである。
【００１２】
(5) 本発明の第５の態様は、上述した第１〜第４の態様に係るトランジスタ素子の製造方法において、
第３の段階で、ゲート絶縁層を形成する材料として、酸化シリコンもしくは窒化シリコンを用いるようにしたものである。
【００１３】
(6) 本発明の第６の態様は、上述した第１〜第５の態様に係るトランジスタ素子の製造方法において、
第３の段階で、導電層を形成する材料として、ＩＴＯもしくはＩＺＯを用いるようにしたものである。
【発明の効果】
【００１４】
本発明に係るトランジスタ素子の製造方法では、半導体チャネル層を、インジウム・ガリウム・亜鉛の複合酸化物からなる半導体によって構成したため、ソース電極およびドレイン電極と半導体チャネル層との間に、高濃度の不純物拡散層を設ける必要がなくなる。また、ゲート電極層として不透明な導電材料を用い、その他の各層として透明な材料を用いるようにし、ソース電極層およびドレイン電極層を形成するパターニング処理を行う際に、ゲート電極層をフォトマスクの一部とした背面露光を行うようにしたため、ゲート電極層に対して自己整合性をもったソース電極層およびドレイン電極層を形成することが可能になる。その結果、ゲート電極に対して、ソース・ドレイン電極を正確に位置合わせすることができ、寄生容量の発生を抑制することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】「逆スタガード（inverted staggered）・トップコンタクト型」の薄膜トランジスタ素子の基本構造を示す側断面図である。
【図２】「逆スタガード（inverted staggered）・ボトムコンタクト型」の薄膜トランジスタ素子の基本構造を示す側断面図である。
【図３】図２に示す薄膜トランジスタ素子において、寄生容量が生じる原因を示す側断面図である。
【図４】図３に示す薄膜トランジスタ素子の上面図である。
【図５】本発明に係る製造方法で作成される「逆スタガード・ボトムコンタクト型」の薄膜トランジスタ素子の基本構造を示す側断面図である。
【図６】図５に示す薄膜トランジスタ素子の上面図である。
【図７】本発明に係る製造方法の第１の段階〜第３の段階のプロセスを示す側断面図である。
【図８】本発明に係る製造方法に用いられる第１のフォトマスクＭ１の平面図である。
【図９】本発明に係る製造方法の第４の段階の前段プロセスを示す側断面図である。
【図１０】本発明に係る製造方法に用いられる第２のフォトマスクＭ２の平面図である。
【図１１】本発明に係る製造方法の第４の段階の中段プロセスを示す側断面図である。
【図１２】本発明に係る製造方法において、フォトマスクＭ１＊として機能するゲート電極層の平面図である。
【図１３】図１２に示すフォトマスクＭ１＊と図１０に示すフォトマスクＭ２とを合成することにより得られるフォトマスクの平面図である。
【図１４】本発明に係る製造方法の第４の段階の後段プロセスを示す側断面図である。
【図１５】本発明に係る製造方法の第５の段階のプロセスを示す側断面図である。
【図１６】本発明に係る製造方法に用いられる第３のフォトマスクＭ３の平面図である。
【図１７】本発明に係る製造方法の別な実施形態に用いられる第２のフォトマスクＭ２＊の平面図である。
【図１８】本発明に係る製造方法の別な実施形態において、ソース電極層およびドレイン電極層を形成する第１のプロセスを示す側断面図である。
【図１９】本発明に係る製造方法の別な実施形態において、ソース電極層およびドレイン電極層を形成する第２のプロセスを示す側断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明を図示する実施形態に基づいて説明する。
【００１７】
＜＜＜ §１．一般的な薄膜トランジスタの構造 ＞＞＞
既に述べたとおり、薄膜トランジスタは、半導体チャネル層（半導体活性層）を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタである。
【００１８】
図１は、「逆スタガード（inverted staggered）型」と呼ばれる薄膜トランジスタ素子１００の基本構造を示す側断面図である。一般に、「順スタガード（staggered）型」の薄膜トランジスタ素子の場合は、基板上にソース電極層およびドレイン電極層を形成し、その上方に、半導体チャネル層、ゲート絶縁層、ゲート電極層を順次積層する構造を採るのに対して、「逆スタガード（inverted staggered）型」の薄膜トランジスタ素子の場合は、基板上にゲート電極層を形成し、その上方に、ゲート絶縁層、ソース電極層およびドレイン電極層、半導体チャネル層を順次積層する構造を採る。
【００１９】
図１に示す例は、現在、最も普及している「逆スタガード型」の薄膜トランジスタ素子の一例である。図示のとおり、ガラスや合成樹脂などの絶縁性材料からなる基板１１０上に、ゲート電極層１２０が形成され、その上にゲート絶縁層１３０が形成されている。このゲート絶縁層１３０の上には、活性層として機能する半導体チャネル層１４０が形成され、更に、ソース電極層１５０およびドレイン電極層１６０が形成される。なお、半導体チャネル層１４０とソース電極層１５０およびドレイン電極層１６０との界面には、高濃度不純物拡散層１４１，１４２が設けられているが、これは、ソース・ドレイン電極と半導体活性層との間に良好なオーミック接触を確保するためである。
【００２０】
このような構造を有する薄膜トランジスタ素子１００では、ソース電極層１５０とドレイン電極層１６０との間に電圧を加えると、半導体チャネル層１４０を通して電流を流すことができ、その電流量をゲート電極層１２０に印加する電圧で制御することができる。
【００２１】
一方、図２は、別な構造を採用する「逆スタガード型」の薄膜トランジスタ素子２００の例である。この薄膜トランジスタ素子２００の場合も、ガラスや合成樹脂などの絶縁性材料からなる基板２１０上に、ゲート電極層２２０が形成され、その上にゲート絶縁層２３０が形成されている点は、図１に示す薄膜トランジスタ素子１００と全く同様である。ただ、ゲート絶縁層２３０の上には、まず、ソース電極層２５０およびドレイン電極層２６０が形成され、その上方に、活性層として機能する半導体チャネル層２４０が形成されている。やはり、この半導体チャネル層２４０とソース電極層２５０およびドレイン電極層２６０との界面に、高濃度不純物拡散層２４１，２４２を設け、ソース・ドレイン電極と半導体活性層との間に良好なオーミック接触を確保する構造を採っている。
【００２２】
図１に示す薄膜トランジスタ素子１００は、ソース・ドレイン電極層１５０，１６０と半導体チャネル層１４０とのオーミック接触部（高濃度不純物拡散層１４１，１４２の形成部）が、半導体チャネル層１４０の上面に形成されているため、一般に「トップコンタクト型」と呼ばれている。これに対して、図２に示す薄膜トランジスタ素子２００は、ソース・ドレイン電極層２５０，２６０と半導体チャネル層２４０とのオーミック接触部（高濃度不純物拡散層２４１，２４２の形成部）が、半導体チャネル層２４０の下面に形成されているため、一般に「ボトムコンタクト型」と呼ばれている。
【００２３】
図２に示す「ボトムコンタクト型」では、高濃度不純物拡散層２４１，２４２を、半導体チャネル層２４０の下面に形成する工程が必要になる。このため、製造プロセスは、図１に示す「トップコンタクト型」より複雑にならざるを得ない。したがって、現在のところ、商用量産品としては、図１に示す「トップコンタクト型」が主流である。
【００２４】
ゲート電極層１２０，２２０、ソース電極層１５０，２５０、ドレイン電極層１６０，２６０は、良好な導電率を有する導体材料であれば、どのような材料で構成してもかまわない。通常は、アルミニウム，モリブデン，タングステン，チタンなどの金属を各電極層として利用することが多いが、ＩＴＯなどの酸化物導電材料を電極層として用いる場合もある。一方、ゲート絶縁層１３０，２３０は、絶縁材料であれば、どのような材料で構成してもかまわないが、酸化シリコンや窒化シリコンなどのシリコン化合物が用いられることが多い。
【００２５】
また、半導体チャネル層１４０，２４０としては、通常、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されており、高濃度不純物拡散層１４１，１４２，２４１，２４２としては、これらシリコン系半導体にｎ型不純物を注入したｎ＋拡散層などが利用されている。金属やＩＴＯなどからなるソース電極層１５０，２５０やドレイン電極層１６０，２６０と、シリコン系半導体からなる半導体チャネル層１４０，２４０との間に良好なオーミック接触を確保する上では、実用上、ｎ＋拡散層などからなる高濃度不純物拡散層１４１，１４２，２４１，２４２が不可欠である。
【００２６】
＜＜＜ §２．寄生容量の発生要因 ＞＞＞
前述したとおり、薄膜トランジスタでは、ソース電極・ゲート電極の一部もしくはドレイン電極・ゲート電極の一部が、上下方向に重なっていると、上下に配置された電極間に寄生容量が生じることになる。このような寄生容量は、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなるため好ましくない。
【００２７】
図３は、図２に示す「逆スタガード・ボトムコンタクト型」の薄膜トランジスタ素子２００において、寄生容量が生じる原因を示す側断面図であり、図４は、その上面図である。図３の側断面図は、図４に示す薄膜トランジスタ素子２００を切断線３−３の位置で切った断面を示すものである。
【００２８】
図３に示すとおり、ゲート電極層２２０の上方には、ゲート絶縁層２３０が形成され、その上面にソース電極層２５０およびドレイン電極層２６０が形成されている。更にその上方には、高濃度不純物拡散層２４１，２４２を介して、シリコン系の半導体チャネル層２４０が配置されている。前述したとおり、高濃度不純物拡散層２４１，２４２は、半導体チャネル層２４０に対して良好なオーミック接触を確保する役割を果たす。
【００２９】
なお、ここに示す例の場合、図４の上面図に示すとおり、ゲート電極層２２０は基板２１０の図の上下端まで伸びているが、これは図の上下に隣接する別なトランジスタ素子（図示されていない）のゲート電極層に連なる構造を採るためである。また、ソース電極層２５０は基板２１０の左端まで伸びており、ドレイン電極層２６０は基板２１０の右端まで伸びているが、これは図示されていない配線層に連なる構造を採るためである。ここでは、説明の便宜上、単一の薄膜トランジスタ素子の構造のみを示すが、実用上は、１枚の基板上に縦横マトリックス状に多数の薄膜トランジスタ素子が配置されることになり、必要に応じて、個々のトランジスタ素子の特定の電極層が相互に接続されることになる。もちろん、実際には、図示の構成要素の他に、個々の電極層に対する配線や、個々の電極層を覆う保護膜などが形成されることになるが、ここでは説明を省略する。
【００３０】
さて、図３および図４において、輪郭基準線Ｌ１はソース電極層２５０の内側輪郭位置（図の右端）を示し、輪郭基準線Ｌ２はドレイン電極層２６０の内側輪郭位置（図の左端）を示している。これに対して、輪郭基準線Ｌ３はゲート電極層２２０の左側輪郭位置を示し、輪郭基準線Ｌ４はゲート電極層２２０の右側輪郭位置を示している。図示のとおり、輪郭基準線Ｌ１は輪郭基準線Ｌ３よりも右側に位置し、輪郭基準線Ｌ２は輪郭基準線Ｌ４よりも左側に位置するため、図４の上面図にハッチングを施して示したとおり、電極が上下に重なり合う重複領域Ｄ１，Ｄ２が発生する。別言すれば、ゲート電極層２２０の幅は、ソース・ドレイン電極の輪郭基準線Ｌ１，Ｌ２をはみ出す形になっている。
【００３１】
このように、予め重複領域Ｄ１，Ｄ２が発生することを前提とした設計を行っておけば、フォトマスクの位置合わせが不完全なために、ソース電極層２５０およびドレイン電極層２６０の基板２１０に対する位置にずれが生じたり、ゲート電極層２２０の基板２１０に対する位置にずれが生じたりしても、半導体チャネル層２４０内のソース・ドレイン間電流が生じる領域を十分にカバーする位置に、ゲート電極層２２０を配置することができる。
【００３２】
しかしながら、このように重複領域Ｄ１，Ｄ２が発生することを前提とした設計を行うと、両電極間の寄生容量の発生は避けられない。すなわち、ソース電極層２５０とゲート電極層２２０とは、図４にハッチングを施して示す重複領域Ｄ１において上下に重なり合っており、ドレイン電極層２６０とゲート電極層２２０とは、図４にハッチングを施して示す重複領域Ｄ２において上下に重なり合っている。このため、この重複領域Ｄ１，Ｄ２において、寄生容量が発生することになり、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなる。
【００３３】
したがって、寄生容量を生じさせない理想的な構造を採るのであれば、輪郭基準線Ｌ１の位置を輪郭基準線Ｌ３の位置に一致させ、輪郭基準線Ｌ２の位置を輪郭基準線Ｌ４の位置に一致させるような設計を行い、重複領域Ｄ１，Ｄ２が生じないようにするのが好ましい。しかしながら、従来の方法では、そのような設計に基づく薄膜トランジスタ素子を製造するのは非常に困難である。従来の製造プロセスでは、ゲート電極層２２０を形成するためのフォトマスクと、ソース電極層２５０およびドレイン電極層２６０を形成するためのフォトマスクと、が別個に用意され、それぞれ別工程でパターニングが行われる。このため、上述した理想的な構造をもった素子を製造するためには、この２通りのフォトマスクの位置合わせを正確に行う必要がある。しかしながら、そのような正確な位置合わせを量産品のプロセスで行うことは、技術的に困難である。このため、従来の方法では、図３に例示するように、予め位置合わせ誤差を見込んだ設計をせざるを得ず、寄生容量の発生を十分に抑えることができない。
【００３４】
＜＜＜ §３．本発明に係る製造方法の基本概念 ＞＞＞
本発明の第１の着眼点は、ソース電極およびドレイン電極を、基板下面側からの背面露光を利用したパターニングによって形成することにより、寄生容量を抑制できる理想的な構造を実現する点にある。また、本発明の第２の着眼点は、半導体チャネル層をインジウム・ガリウム・亜鉛の複合酸化物によって構成することにより、ソース電極およびドレイン電極と半導体チャネル層との間に、高濃度の不純物拡散層を設けることなしに、良好なオーミック接触を確保する点にある。
【００３５】
図５は、本発明に係る製造方法で作成される「逆スタガード・ボトムコンタクト型」の薄膜トランジスタ素子３００の基本構造を示す側断面図であり、図６は、その上面図である。図５の側断面図は、図６に示す薄膜トランジスタ素子３００を切断線５−５の位置で切った断面を示すものである。
【００３６】
図５に示すとおり、本発明に係る薄膜トランジスタ素子３００は、ガラスや合成樹脂などの絶縁性材料からなる基板３１０上に、ゲート電極層３２０が形成され、その上にゲート絶縁層３３０が形成されている。更に、ゲート絶縁層３３０の上には、まず、ソース電極層３５０およびドレイン電極層３６０が形成され、その上方に、活性層として機能する半導体チャネル層３４０が形成されている。ただ、この半導体チャネル層３４０とソース電極層３５０およびドレイン電極層３６０とは、相互に直接接触する構造を採っており、図３に示す従来の薄膜トランジスタ素子２００で設けられていた高濃度不純物拡散層２４１，２４２は省略されている。その理由については、後述する。
【００３７】
図３に示す薄膜トランジスタ素子２００の構造とのもうひとつの違いは、ゲート電極層の輪郭とソース・ドレイン電極層の輪郭との位置関係である。すなわち、図５に示す薄膜トランジスタ素子３００では、ソース電極層３５０およびドレイン電極層３６０の輪郭基準線Ｌ５，Ｌ６が、ゲート電極層３２０の輪郭基準線Ｌ５，Ｌ６に一致していることがわかる。このため、ソース電極層３５０・ゲート電極層３２０間の上下方向の重なりや、ドレイン電極層３６０・ゲート電極層３２０間の上下方向の重なりは生じることがなく、寄生容量の発生を抑制することが可能になる。
【００３８】
図４の上面図と図６の上面図とを比較すれば、従来の薄膜トランジスタ素子２００において生じていた重複領域Ｄ１，Ｄ２が、本発明の薄膜トランジスタ素子３００では生じていないことがわかる。このように、各電極層の輪郭位置を正確に合わせるために、本発明では、ゲート電極層３２０自身をマスクとして利用したパターニングにより、ソース電極層３５０およびドレイン電極層３６０を形成することになる。
【００３９】
いま、図５において、基板３１０，ゲート絶縁層３３０，ソース電極層３５０、ドレイン電極層３６０を透明な材料によって構成し、ゲート電極層３２０を不透明な材料によって構成した場合を考えよう。なお、本願において、「透明」もしくは「不透明」とは、後述するように、ソース電極およびドレイン電極の形成に利用するネガ型レジストの感光波長域の光に対しての透明性もしくは不透明性を意味するものであるが、以下、単に、「透明」もしくは「不透明」ということにする。
【００４０】
ここで、ソース電極層３５０およびドレイン電極層３６０を形成するためにネガ型レジスト層を用いることにし、基板３１０の下面側からの背面露光を行えば、ネガ型レジスト層には、不透明なゲート電極層３２０の影が落ちることになり、ゲート電極層３２０自身をフォトマスクの遮光領域として利用したパターニングが可能になる。したがって、ゲート電極層３２０と、形成されるソース電極層３５０およびドレイン電極層３６０との間に、位置合わせ誤差が生じることはなくなり、図５に示す例のように、寄生容量の発生を抑制した理想的な構造を得ることが可能になる。
【００４１】
ここで、透明な基板３１０としては、ガラスや合成樹脂などの材料からなる一般的な基板を用いればよい。また、透明なゲート絶縁層３３０としては、シリコン酸化膜やシリコン窒化膜などの一般的な絶縁材料を用いればよい。あるいは、酸化アルミニウムなども透明な絶縁材料として利用可能である。更に、ソース電極層３５０およびドレイン電極層３６０を構成するための透明な導電性材料としては、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの酸化物導電材料が知られている。一方、不透明なゲート電極層３２０に用いる導電性材料としては、アルミニウム，モリブデン，タングステン，チタンなどの一般的な金属が利用できる。
【００４２】
上述したとおり、本発明の重要な特徴のひとつは、半導体チャネル層３４０に用いる材質である。一般的な薄膜トランジスタの場合、半導体チャネル層としては、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されているが、このようなシリコン系の半導体を用いて半導体チャネル層を形成した場合、ソース・ドレイン電極に対して良好なオーミック接触を確保するために、高濃度の不純物拡散層を介挿することが不可欠である。
【００４３】
そこで、本願発明者は、ＩｎＧａＺｎＯ４（Indium Gallium Zinc Oxide）という酸化物に着目した。このＩｎＧａＺｎＯ４は酸化物半導体の一種であり、その半導体としての特性は、たとえば、「Kenji Nomura et a1. Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors. Nature 432, 488-491 (2004).」などの文献に報告されている。
【００４４】
本願発明者が行った実験によると、このＩｎＧａＺｎＯ４を半導体チャネル層として用いた場合、ソース電極層およびドレイン電極層を半導体チャネル層に直接接触させた構造を採った場合でも、両者間に実用上十分なオーミック接触を確保することが可能であることが確認できた。従来の一般的な半導体材料（主として、アモルファスシリコンやポリシリコンなどのシリコン系半導体材料）を半導体チャネル層として用いた場合、ソース・ドレイン電極層との間に良好なオーミック接触を確保する上では、実用上、ｎ＋拡散層などからなる高濃度不純物拡散層を介挿することが不可欠であったが、ＩｎＧａＺｎＯ４を半導体チャネル層に用いた薄膜トランジスタの場合、このような高濃度不純物拡散層の介挿を省いたとしても、ソース・ドレイン電極層と半導体チャネル層との間に良好なオーミック接触が得られることが確認できたのである。
【００４５】
なお、このような良好なオーミック接触特性は、「ＩｎＧａＺｎＯ４」という組成だけでなく、そのバリエーションとなる組成にも見られる。一般に、インジウム・ガリウム・亜鉛の複合酸化物（Indium Gallium Zinc Oxide）は、インジウムの酸化物「Ｉｎ２Ｏ３」と、ガリウムの酸化物「Ｇａ２Ｏ３」と、亜鉛の酸化物「ＺｎＯ」と、を混在させたものであり、Ｉｎ，Ｇａ，Ｚｎの各分子数の比を、ｘ：ｙ：ｚ（ｘ，ｙ，ｚは、任意の正の数）とすれば、その基本組成は、「（Ｉｎ２Ｏ３）ｘ／２（Ｇａ２Ｏ３）ｙ／２（ＺｎＯ）ｚ」なる式で示される。これを、各分子ごとの数を示す組成式で表せば、「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」となり、酸素の分子数ｗは、「ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ」となる。また、これから酸素欠損が生じた物、すなわち、「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」（但し、ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ−δ）なる組成（δは欠損酸素数）でも、上記オーミック特性が発現する。
【００４６】
本発明における「インジウム・ガリウム・亜鉛の複合酸化物」とは、このように、インジウムの酸化物「Ｉｎ２Ｏ３」と、ガリウムの酸化物「Ｇａ２Ｏ３」と、亜鉛の酸化物「ＺｎＯ」との混合物、およびこれから酸素欠損が生じた物を含めた材質を意味し、以下、これを「ＩＧＺＯ」と略記することにする。
【００４７】
本願発明者は、ソース・ドレイン電極層として、アルミニウム，モリブデン，タングステン，チタンなどの金属材料や、ＩＴＯ、ＩＺＯなどの酸化物導電材料を用いた場合について実験を行ったが、いずれの場合も、ＩＧＺＯを半導体チャネル層に用いれば、良好なオーミック接触が得られた。その原因についての理論的な考察は、現段階では十分になされていないが、本願発明者は、ＩＧＺＯを半導体チャネル層に用いた場合、半導体中のキャリアは電子が支配的になり、正孔はキャリアとしてほとんど関与しないことが影響しているものと考えている。
【００４８】
このように、ＩＧＺＯからなる半導体チャネル層３４０を形成すれば、アルミニウム，モリブデン，タングステン，チタンなどの金属材料や、ＩＴＯ、ＩＺＯなどの酸化物導電材料といった一般的な導電性材料からなるソース・ドレイン電極層に対して、直接接触させる構造をとっても、良好なオーミック接触を確保することが可能になるのである。
【００４９】
したがって、ＩＧＺＯを半導体チャネル層３４０の材料として利用すれば、図５に示すような単純な構造をもつ薄膜トランジスタ３００を実現することができる。図５に示す本発明に係る薄膜トランジスタ３００では、図３に示すような従来の薄膜トランジスタ２００で必要とされた高濃度不純物拡散層の形成プロセスを省略することができるため、製造工程も単純化することが可能になる。
【００５０】
＜＜＜ §４．本発明に係る製造方法の基本的実施形態 ＞＞＞
ここでは、本発明に係る薄膜トランジスタの製造方法の基本的実施形態を説明する。まず、図７(a) に示すように、少なくとも上面が絶縁性を有し、透明な材料からなる基板３１０を用意し（一般的には、ガラスや合成樹脂などの絶縁性基板を用意すればよい）、その上に、不透明な第１の導電層３２５を形成する。この第１の導電層３２５は、ゲート電極層３２０を形成するためのものであり、たとえば、アルミニウム，モリブデン，タングステン，チタンなどの金属材料によって構成すればよい。
【００５１】
続いて、図８に示すようなパターンが形成された第１のフォトマスクＭ１を用意する。この第１のフォトマスクＭ１は、ゲート電極層３２０を形成するために用いられるマスクであり、ハッチングを施した部分が遮光領域となり、図示する透光領域Ａ１が、ゲート電極層３２０に対応する領域になる。後述するように、この第１のフォトマスクＭ１を用いたパターニングで形成されたゲート電極層３２０自身が、今度は、ソース電極層およびドレイン電極層をパターニングする際のマスクとして利用されることになる。すなわち、図８に示す第１のフォトマスクＭ１の透光領域Ａ１の左右の輪郭基準線Ｌ５，Ｌ６は、図５に示す輪郭基準線Ｌ５，Ｌ６に対応したものになる。
【００５２】
図７(a) に示す第１の導電層３２５に対して、この第１のフォトマスクＭ１を用いたパターニングを行えば、図７(b) に示すように、ゲート電極層３２０を形成することができる。より具体的に説明すれば、図７(a) に示す第１の導電層３２５の上面に、ネガ型の感光レジスト層（図示されていない）を形成し、その上方に図８に示す第１のフォトマスクＭ１を配置し、更にその上方に配置した光源から光を照射して、レジスト層における透光領域Ａ１に対応する領域のみを露光して感光させる。
【００５３】
この後、レジスト層を現像して非感光部を除去すれば、透光領域Ａ１に対応する領域のみレジスト層を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である（その場合には、図８に示す第１のフォトマスクＭ１のパターンとは逆転した反転マスクを用いることになる）。次に、残存レジスト層を保護膜として利用して、第１の導電層３２５に対するエッチング処理を行えば、ゲート電極層３２０を形成することができる。この後、残存レジスト層を除去して洗浄する工程を行えば、図７(b) に示す構造を得ることができる。
【００５４】
続いて、図７(c) に示すように、ゲート電極層３２０を含めた基板３１０上に、透明な絶縁性材料からなるゲート絶縁層３３０を形成し、更に、その上面に、透明な導電性材料からなる第２の導電層３７０を形成する。具体的には、ゲート絶縁層３３０の材料としては、たとえば、酸化シリコンや窒化シリコンを用いることができ、第２の導電層３７０の材料としては、たとえば、ＩＴＯやＩＺＯを用いることができる。
【００５５】
次に、図９に示すように、第２の導電層３７０の上面にネガ型レジスト層３８０を形成する。そして、このネガ型レジスト層３８０に対する露光を行うために、図１０に示すようなパターンが形成された第２のフォトマスクＭ２を用意する。この第２のフォトマスクＭ２は、ハッチングを施して示す遮光領域間に、ソース・ドレイン電極形成用の透光領域Ａ２が形成された物理的なマスクである。透光領域Ａ２は、上方から観察したときにゲート電極層３２０に部分的に重複する透光領域である。前述したとおり、ゲート電極層３２０の平面パターンは、図８に示す第１のマスクＭ１の透光領域Ａ１と同じ形をしている。図１０に示す第２のマスクＭ２の透光領域Ａ２は、このゲート電極層３２０の平面パターンを中央部分において横切るような細長い形状をしていることになる。後述するように、透光領域Ａ２の左側部分は、ソース電極層３５０の平面パターンを形成し、右側部分は、ドレイン電極層３６０の平面パターンを形成する役割を果たすことになる。
【００５６】
次に、図１１に示すように、この第２のフォトマスクＭ２を基板３１０の下方に配置し、基板下方側からネガ型レジスト層３８０の感光波長域の光を照射し、第２のフォトマスクＭ２の遮光領域によって生じる影と、ゲート電極層３２０によって生じる影とが、ネガ型レジスト層３８０上の非露光領域となるような背面露光を行う。このような背面露光では、不透明なゲート電極層３２０が、図１２に示すようなフォトマスクＭ１＊として機能することになる。このフォトマスクＭ１＊は、図８に示すフォトマスクＭ１を反転させたものであり、左右両側に透光領域Ａ３，Ａ４が設けられており、これらに挟まれた中央部分が遮光領域Ａ１＊として機能する。この遮光領域Ａ１＊の左右の輪郭線は、図５に示す輪郭基準線Ｌ５，Ｌ６に対応する。結局、この背面露光では、図１３に示すように、フォトマスクＭ１＊とフォトマスクＭ２とを合成することにより得られるフォトマスク「Ｍ１＊＋Ｍ２」を用いた場合と同じ露光結果が得られる。
【００５７】
このような背面露光に基づくパターニングを行えば、ネガ型レジスト層３８０のうち、図１３に示す透光領域Ａ５，Ａ６に対応する部分が露光領域となるので、ネガ型レジスト層３８０を現像して非感光部を除去すれば、透光領域Ａ５，Ａ６に対応する領域のみに、残存レジスト層を形成することができる。そこで、この残存レジスト層を保護膜として利用して、第２の導電層３７０に対するエッチング処理を行えば、最終的に、図１４に示すように、相互間に空隙部を介して配置されたソース電極層３５０およびドレイン電極層３６０を形成することができる。
【００５８】
ここで、ソース電極層３５０の右端は、ゲート電極層３２０の左端をエッジとするマスクによって形成されているため、ソース電極層３５０の右端位置およびゲート電極層３２０の左端位置は、いずれも輪郭基準線Ｌ５の位置に一致する。同様に、ドレイン電極層３６０の左端は、ゲート電極層３２０の右端をエッジとするマスクによって形成されているため、ドレイン電極層３６０の左端位置およびゲート電極層３２０の右端位置は、いずれも輪郭基準線Ｌ６の位置に一致する。したがって、この図１４に示す構造は、ソース電極層３５０、ドレイン電極層３６０、ゲート電極層３２０を基板３１０の上面に投影した場合、各電極間が投影面上で重なり合うことはない理想的な構造であり、寄生容量の発生を抑制することができる。
【００５９】
続いて、図１５に示すように、ゲート絶縁層３３０、ソース電極層３５０、ドレイン電極層３６０を含めた基板３１０上に、半導体層３９０を形成し、更に、その上面にネガ型レジスト層３９５を形成する。ここで、半導体層３９０は、半導体チャネル層を形成するための層であり、ＩＧＺＯ（インジウム・ガリウム・亜鉛の複合酸化物）からなる酸化物半導体によって構成する。§３で述べたとおり、ＩＧＺＯからなる半導体層を用いれば、高濃度不純物拡散層の介挿を省いたとしても、ソース・ドレイン電極層との間に良好なオーミック接触を確保することができる。したがって、図１５において、ソース電極層３５０とＩＧＺＯからなる半導体層３９０との間や、ドレイン電極層３６０とＩＧＺＯからなる半導体層３９０との間には、良好なオーミック接触が得られる。
【００６０】
なお、ＩＧＺＯからなる半導体層３９０を形成するには、真空チャンバ内に図１４に示す構造体を収容し、更に、ＩＧＺＯの組成に必要な材料をターゲットとして収容し、一般的なスパッタリングによる成膜を行えばよい。
【００６１】
次に、図１６に示すようなパターンが形成された第３のフォトマスクＭ３を用意する。この第３のフォトマスクＭ３は、半導体チャネル層３４０を形成するために用いられるマスクであり、図示する透光領域Ａ７が、半導体チャネル層３４０に対応する領域になる。そこで、図１５示す半導体層３９０に対して、第３のフォトマスクＭ３を用いたパターニングを行い、図５に示されているように、ソース電極層３５０の一部分およびドレイン電極層３６０の一部分に跨る半導体チャネル層３４０を形成する。
【００６２】
より具体的に説明すれば、図１５に示す構造体の上方に図１６に示す第３のフォトマスクＭ３を配置し、更にその上方に配置した光源から光を照射して、レジスト層における透光領域Ａ７に対応する領域のみを露光して感光させる。続いて、レジスト層を現像して非感光部を除去すれば、透光領域Ａ７に対応する領域のみレジスト層を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である（その場合には、図１６に示す第３のフォトマスクＭ３のパターンとは逆転した反転マスクを用いることになる）。
【００６３】
次に、残存レジスト層を保護膜として利用して、半導体層３９０に対するエッチング処理を行えば、半導体チャネル層３４０を形成することができる。この後、残存レジスト層を除去して洗浄する工程を行えば、図５に示す構造を得ることができる。
【００６４】
以上、本発明の基本的な実施形態に係る製造方法の一例を述べたが、各層の形成方法は、必ずしも上述した例に限定されるものではない。たとえば、ゲート電極層３２０は、印刷のプロセスによって形成してもかまわない。また、各層の平面パターンも、上述の例に限定されるものではない。たとえば、ゲート絶縁層３３０は、上述の例の場合、基板３１０の全面に広がる平面パターンを有しているが、少なくとも半導体チャネル層３４０とゲート電極層３２０との絶縁に必要な領域に形成されていれば足りる。
【００６５】
結局、この§４で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板３１０を用意する第１の段階と、この基板３１０上に不透明な導電性材料からなるゲート電極層３２０を形成する第２の段階と、このゲート電極層３２０を含めた基板３１０上に透明な絶縁性材料からなるゲート絶縁層３３０を形成し、その上面に透明な導電性材料からなる導電層３７０を形成する第３の段階と、この導電層３７０の上面にネガ型レジスト層３８０を形成し、上方から観察したときにゲート電極層３２０に部分的に重複する透光領域Ａ２を有するソース・ドレイン電極形成用のフォトマスクＭ２を、基板３１０の下方に配置し、基板下方側から光を照射し、フォトマスクＭ２の遮光領域によって生じる影とゲート電極層３２０によって生じる影とが、ネガ型レジスト層３８０上の非露光領域となるような背面露光を行い、導電層３７０の非露光領域に対応する部分を除去するパターニングを行い、導電層３７０の残存部分によって、相互間に空隙部を介して配置されたソース電極層３５０およびドレイン電極層３６０を形成する第４の段階と、インジウム・ガリウム・亜鉛の複合酸化物からなり、ソース電極層３５０の一部分およびドレイン電極層３６０の一部分に跨るように上記空隙部に配置された半導体チャネル層３４０を形成する第５の段階と、を行えばよい。
【００６６】
＜＜＜ §５．本発明に係る製造方法の別な実施形態 ＞＞＞
ここでは、§４で述べた基本的実施形態の変形例を述べる。§４の基本的実施形態の場合、図１１に示すように、背面露光の工程において、基板３１０の下面側に第２のマスクＭ２を配置する必要がある。しかしながら、基板３１０の下方に十分なスペースを確保することができないような場合や、基板３１０に光拡散性がある場合など、基板３１０の下面側にマスクを配置して露光を行うことが好ましくないケースもあり得る。そのような場合、ここで述べる別な実施形態が有効である。
【００６７】
この別な実施形態では、ソース・ドレイン電極形成用の第２のフォトマスクとして、図１０に示すマスクＭ２の代わりに、図１７に示すマスクＭ２＊を用意する。このマスクＭ２＊は、マスクＭ２を反転したものになっている。そして、§４の基本的実施形態で述べたプロセスと同様のプロセスにより、図７(c) に示す構造体を得た後、その上面にポジ型レジスト層３８１を形成し、図１８に示す構造体を得る。ここで、図１８に示すように、用意したフォトマスクＭ２＊を上方に配置し、上方から光を照射して上面露光を行う。
【００６８】
このような上面露光に基づくパターニングを行えば、ポジ型レジスト層３８１のうち、図１７に示す遮光領域Ａ２＊に対応する部分が非露光領域、透光領域Ａ８，Ａ９に対応する部分が露光領域となるので、ポジ型レジスト層３８１を現像して感光部を除去すれば、遮光領域Ａ２＊に対応する領域のみレジスト層を残すことができる。そこで、この残存レジスト層を保護膜として利用して、第２の導電層３７０に対するエッチング処理を行えば、図１９に示すようなソース・ドレイン用の導電層３７５を得ることができる（この時点では、レジスト層３８２は、まだ形成されていない）。この段階で得られたソース・ドレイン用の導電層３７５は、最終的なソース電極層やドレイン電極層ではないので、ここでは、これをソース・ドレイン電極準備層３７５と呼ぶことにする。
【００６９】
なお、側断面図では、図１８に示す第２の導電層３７０と、図１９に示すソース・ドレイン電極準備層３７５とは区別できないが、平面パターンとして見れば、前者は基板全面の領域にわたって形成された層であるのに対して、後者は、図１７に示す遮光領域Ａ２＊に対応する領域にのみ形成された層である。したがって、上方から観察すると、ソース・ドレイン電極準備層３７５は、ゲート電極層３２０を跨ぐように配置され、ゲート電極層３２０に対して部分的に重複した領域をなす層になる。
【００７０】
続いて、ソース・ドレイン電極準備層３７５上に残存しているポジ型レジスト層（図１８のレジスト層３８１の残存部）を洗浄して除去し、今度は、ゲート絶縁層３３０およびソース・ドレイン電極準備層３７５を含めた基板３１０上に、ネガ型レジスト層３８２を形成する。図１９は、このときの状態を示している。そして、基板下方側から感光波長域の光を照射する背面露光を行う。図１９に示すとおり、この背面露光では、フォトマスクを用いる必要はない。したがって、基板３１０の下方に十分なスペースを確保することができないような場合などにも、容易に露光工程を行うことができる。
【００７１】
このような背面露光では、ゲート電極層３２０によって生じる影が、ネガ型レジスト層３８２上の非露光領域となるので、ソース・ドレイン電極準備層３７５の非露光領域に対応する部分（すなわち、ゲート電極３２０の平面パターンに重複する部分）を除去するパターニングを行い、ソース・ドレイン電極準備層３７５の残存部分によりソース電極層３５０およびドレイン電極層３６０を形成し、残存レジスト層を除去して洗浄する工程を行えば、§４で述べた基本的実施形態と同様に、図５に示す構造を得ることができる。
【００７２】
なお、上述した実施例の場合、ソース・ドレイン電極準備層３７５を得るために、図１７に示すようなフォトマスクＭ２＊を用いて、ポジ型レジスト層３８１に対する上面露光を行っているが、ポジ型レジスト層３８１の代わりにネガ型レジスト層を形成し、図１０に示すようなフォトマスクＭ２を用いた上面露光を行っても、ソース・ドレイン電極準備層３７５を得ることが可能である。
【００７３】
結局、この§５で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板３１０を用意する第１の段階と、この基板３１０上に不透明な導電性材料からなるゲート電極層３２０を形成する第２の段階と、このゲート電極層３２０を含めた基板３１０上に透明な絶縁性材料からなるゲート絶縁層３３０を形成し、その上面に透明な導電性材料からなる導電層３７０を形成する第３の段階と、この導電層３７０に対して、ソース・ドレイン電極形成用のフォトマスクＭ２＊を用いたパターニングを行い、上方から観察したときにゲート電極層３２０を跨ぐように配置され、ゲート電極層３２０に対して部分的に重複した領域をなすソース・ドレイン電極準備層３７５を形成する第４の段階と、このソース・ドレイン電極準備層３７５の上面にネガ型レジスト層３８２を形成し、基板下方側から光を照射し、ゲート電極層３２０によって生じる影が、ネガ型レジスト層３８２上の非露光領域となるような背面露光を行い、ソース・ドレイン電極準備層３７５の非露光領域に対応する部分を除去するパターニングを行い、ソース・ドレイン電極準備層３７５の残存部分により、相互間に空隙部を介して配置されたソース電極層３５０およびドレイン電極層３６０を形成する第５の段階と、インジウム・ガリウム・亜鉛の複合酸化物からなり、ソース電極層３５０の一部分およびドレイン電極層３６０の一部分に跨るように上記空隙部に配置された半導体チャネル層３４０を形成する第６の段階と、を行えばよい。
【００７４】
＜＜＜ §６．本発明に係る製造方法の更に別な実施形態 ＞＞＞
この§６で述べる実施形態は、§５で述べた実施形態の第４の段階（ソース・ドレイン電極形成用のフォトマスクＭ２＊を用いたパターニング）と第５の段階（ゲート電極層３２０をマスクとした背面露光によるパターニング）との順序を入れ替えたものである。
【００７５】
すなわち、まず図１８に示すポジ型レジスト層３８１の代わりにネガ型レジスト層を形成した状態とし、フォトマスクを用いることなしに基板下方側から感光波長域の光を照射し、ゲート電極層３２０によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、この非露光領域に対応する部分を除去するパターニングを行う。この場合、導電層３７０の残存部分は、図１２に示すマスクＭ１＊の透光部分（白い領域Ａ３，Ａ４）のような平面パターンになる。ここでも、この導電層３７０の残存部分をソース・ドレイン電極準備層と呼ぶことにする。
【００７６】
続いて、ゲート電極層３２０に部分的に重複する閉領域のパターンを有するソース・ドレイン電極形成用のフォトマスク（たとえば、図１０に示すような閉領域Ａ２を有するマスクＭ２でもよいし、図１７に示すような閉領域Ａ２＊を有するマスクＭ２＊でもよい）を用意し、上記ソース・ドレイン電極準備層に対して、上記閉領域に対応する部分を残すパターニングを行えば、このソース・ドレイン電極準備層の残存部分により、図６に示すような平面パターンをもったソース電極層３５０およびドレイン電極層３６０が得られる。
【００７７】
結局、この§６で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板３１０を用意する第１の段階と、この基板３１０上に不透明な導電性材料からなるゲート電極層３２０を形成する第２の段階と、このゲート電極層３２０を含めた基板３１０上に透明な絶縁性材料からなるゲート絶縁層３３０を形成し、その上面に透明な導電性材料からなる導電層３７０を形成する第３の段階と、この導電層３７０の上面にネガ型レジスト層を形成し、基板下方側から光を照射し、ゲート電極層３２０によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、導電層３７０の非露光領域に対応する部分を除去するパターニングを行い、導電層３７０の残存部分により、ソース・ドレイン電極準備層を形成する第４の段階と、上方から観察したときにゲート電極層３２０を跨ぐような閉領域のパターンを有するソース・ドレイン電極形成用のフォトマスクを用いて、ソース・ドレイン電極準備層に対して、上記閉領域に対応する部分を残すパターニングを行い、ソース・ドレイン電極準備層の残存部分により、相互間に空隙部を介して配置されたソース電極層３５０およびドレイン電極層３６０を形成する第５の段階と、インジウム・ガリウム・亜鉛の複合酸化物からなり、ソース電極層３５０の一部分およびドレイン電極層３６０の一部分に跨るように上記空隙部に配置された半導体チャネル層３４０を形成する第６の段階と、を行えばよい。
【符号の説明】
【００７８】
３，５：切断線
１００：逆スタガード・トップコンタクト型の薄膜トランジスタ素子
１１０：ガラス基板
１２０：ゲート電極層
１３０：ゲート絶縁層
１４０：半導体チャネル層（シリコン系）
１４１，１４２：高濃度不純物拡散層
１５０：ソース電極層
１６０：ドレイン電極層
２００：逆スタガード・ボトムコンタクト型の薄膜トランジスタ素子
２１０：ガラス基板
２２０：ゲート電極層
２３０：ゲート絶縁層
２４０：半導体チャネル層（シリコン系）
２４１，２４２：高濃度不純物拡散層
２５０：ソース電極層
２６０：ドレイン電極層
３００：逆スタガード・ボトムコンタクト型の薄膜トランジスタ素子
３１０：ガラス基板
３２０：ゲート電極層（金属）
３２５：第１の導電層（金属）
３３０：ゲート絶縁層
３４０：半導体チャネル層（ＩＧＺＯからなる酸化物半導体）
３５０：ソース電極層
３６０：ドレイン電極層
３７０：第２の導電層（ＩＴＯ）
３７５：ソース・ドレイン電極準備層
３８０：ネガ型レジスト層
３８１：ポジ型レジスト層
３８２：ネガ型レジスト層
３９０：半導体層（ＩＧＺＯからなる酸化物半導体）
３９５：ネガ型レジスト層
Ａ１〜Ａ９：フォトマスクの透光領域
Ａ１＊，Ａ２＊：フォトマスクの遮光領域
Ｄ１，Ｄ２：重複領域
Ｌ１〜Ｌ６：各電極の輪郭基準線
Ｍ１〜Ｍ３，Ｍ１＊，Ｍ２＊：フォトマスク
【技術分野】
【０００１】
本発明は、トランジスタ素子の製造方法に関し、特に、「逆スタガード（inverted staggered）型」の薄膜トランジスタ素子の製造技術に関する。
【背景技術】
【０００２】
薄膜トランジスタは、半導体チャネル層を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタの一種であり、液晶ディスプレイの駆動素子などに広く利用されている。また、今後は、電子ペーパーやＲＦＩＤタグなどへの利用も期待されている。
【０００３】
薄膜トランジスタの構造には、様々なタイプのものが知られており、たとえば、下記の特許文献１には、基板上にソース電極およびドレイン電極を形成する、いわゆる「順スタガード（staggered）型」の薄膜トランジスタの製造方法が開示されており、特許文献２には、基板上にゲート電極を形成する、いわゆる「逆スタガード（inverted staggered）型」の薄膜トランジスタの製造方法が開示されている。また、薄膜トランジスタを構成する半導体チャネル層（半導体活性層）としては、古くから、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されてきていたが、最近では、有機半導体や酸化物半導体を利用した例も提案されている。たとえば、下記の特許文献３には、ＺｎＯを含む酸化物半導体を半導体チャネル層として用いた電界効果型トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１８９９７７号公報
【特許文献２】特開平９−９０４２６号公報
【特許文献３】特開２００４−１０３９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したとおり、薄膜トランジスタでは、ソース・ドレイン電極間の電流が、ゲート電極の印加電圧によって制御される。ここで「逆スタガード（inverted staggered）型」の薄膜トランジスタの場合、ソース電極およびドレイン電極は、ゲート電極の上方に配置されることになるが、このとき、ソース電極・ゲート電極の一部もしくはドレイン電極・ゲート電極の一部が、上下方向に重なっていると、上下に配置された電極間に寄生容量が生じることになる。このような寄生容量は、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなるため好ましくない。
【０００６】
このような寄生容量を解消するためには、ソース電極・ゲート電極間の上下方向の重なりや、ドレイン電極・ゲート電極間の上下方向の重なりをなくす構造を採る必要がある。しかしながら、従来の一般的な製造方法では、ゲート電極に対するソース・ドレイン電極の位置合わせを正確に行うことは困難である。従来の製造プロセスでは、ゲート電極を形成するためのフォトマスクと、ソース・ドレイン電極を形成するためのフォトマスクとが別個に用意され、それぞれ別工程でパターニングが行われる。もちろん、フォトマスクの位置合わせを正確に行うことができれば、ソース・ドレイン電極の形成位置とゲート電極の形成位置との間に十分な整合性を確保することが可能であるが、実際には、フォトマスクの位置合わせには誤差の発生が避けられない。このため、従来の製造方法には、上述した寄生容量の発生が避けられないという問題があった。
【０００７】
そこで、本発明は、ゲート電極に対して、ソース・ドレイン電極を正確に位置合わせすることができ、寄生容量の発生を抑制することが可能なトランジスタ素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
(1) 本発明の第１の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
このゲート電極層を含めた基板上に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成し、その上面に上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第３の段階と、
この導電層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、上方から観察したときにゲート電極層に部分的に重複する透光領域を有するソース・ドレイン電極形成用のフォトマスクを、基板の下方に配置し、基板下方側から上記感光波長域の光を照射し、フォトマスクの遮光領域によって生じる影とゲート電極層によって生じる影とが、ネガ型レジスト層上の非露光領域となるような背面露光を行い、導電層の非露光領域に対応する部分を除去するパターニングを行い、導電層の残存部分によって、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第４の段階と、
インジウム・ガリウム・亜鉛の複合酸化物からなり、ソース電極層の一部分およびドレイン電極層の一部分に跨るように空隙部に配置された半導体チャネル層を形成する第５の段階と、
を行うようにしたものである。
【０００９】
(2) 本発明の第２の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
このゲート電極層を含めた基板上に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成し、その上面に上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第３の段階と、
この導電層に対して、ソース・ドレイン電極形成用のフォトマスクを用いたパターニングを行い、上方から観察したときにゲート電極層を跨ぐように配置され、ゲート電極層に対して部分的に重複した領域をなすソース・ドレイン電極準備層を形成する第４の段階と、
このソース・ドレイン電極準備層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から上記感光波長域の光を照射し、ゲート電極層によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、ソース・ドレイン電極準備層の非露光領域に対応する部分を除去するパターニングを行い、ソース・ドレイン電極準備層の残存部分により、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第５の段階と、
インジウム・ガリウム・亜鉛の複合酸化物からなり、ソース電極層の一部分およびドレイン電極層の一部分に跨るように空隙部に配置された半導体チャネル層を形成する第６の段階と、
を行うようにしたものである。
【００１０】
(3) 本発明の第３の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法において、
少なくとも上面が絶縁性を有し、上記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
この基板上に、上記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
このゲート電極層を含めた基板上に、上記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成し、その上面に上記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第３の段階と、
この導電層の上面に、上記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から上記感光波長域の光を照射し、ゲート電極層によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、導電層の非露光領域に対応する部分を除去するパターニングを行い、導電層の残存部分により、ソース・ドレイン電極準備層を形成する第４の段階と、
上方から観察したときにゲート電極層を跨ぐような閉領域のパターンを有するソース・ドレイン電極形成用のフォトマスクを用いて、ソース・ドレイン電極準備層に対して、上記閉領域に対応する部分を残すパターニングを行い、ソース・ドレイン電極準備層の残存部分により、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第５の段階と、
インジウム・ガリウム・亜鉛の複合酸化物からなり、ソース電極層の一部分およびドレイン電極層の一部分に跨るように空隙部に配置された半導体チャネル層を形成する第６の段階と、
を行うようにしたものである。
【００１１】
(4) 本発明の第４の態様は、上述した第１〜第３の態様に係るトランジスタ素子の製造方法において、
第１の段階で、ガラスもしくは合成樹脂からなる基板を用意し、
第２の段階で、ゲート電極層を形成する材料として金属を用いるようにしたものである。
【００１２】
(5) 本発明の第５の態様は、上述した第１〜第４の態様に係るトランジスタ素子の製造方法において、
第３の段階で、ゲート絶縁層を形成する材料として、酸化シリコンもしくは窒化シリコンを用いるようにしたものである。
【００１３】
(6) 本発明の第６の態様は、上述した第１〜第５の態様に係るトランジスタ素子の製造方法において、
第３の段階で、導電層を形成する材料として、ＩＴＯもしくはＩＺＯを用いるようにしたものである。
【発明の効果】
【００１４】
本発明に係るトランジスタ素子の製造方法では、半導体チャネル層を、インジウム・ガリウム・亜鉛の複合酸化物からなる半導体によって構成したため、ソース電極およびドレイン電極と半導体チャネル層との間に、高濃度の不純物拡散層を設ける必要がなくなる。また、ゲート電極層として不透明な導電材料を用い、その他の各層として透明な材料を用いるようにし、ソース電極層およびドレイン電極層を形成するパターニング処理を行う際に、ゲート電極層をフォトマスクの一部とした背面露光を行うようにしたため、ゲート電極層に対して自己整合性をもったソース電極層およびドレイン電極層を形成することが可能になる。その結果、ゲート電極に対して、ソース・ドレイン電極を正確に位置合わせすることができ、寄生容量の発生を抑制することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】「逆スタガード（inverted staggered）・トップコンタクト型」の薄膜トランジスタ素子の基本構造を示す側断面図である。
【図２】「逆スタガード（inverted staggered）・ボトムコンタクト型」の薄膜トランジスタ素子の基本構造を示す側断面図である。
【図３】図２に示す薄膜トランジスタ素子において、寄生容量が生じる原因を示す側断面図である。
【図４】図３に示す薄膜トランジスタ素子の上面図である。
【図５】本発明に係る製造方法で作成される「逆スタガード・ボトムコンタクト型」の薄膜トランジスタ素子の基本構造を示す側断面図である。
【図６】図５に示す薄膜トランジスタ素子の上面図である。
【図７】本発明に係る製造方法の第１の段階〜第３の段階のプロセスを示す側断面図である。
【図８】本発明に係る製造方法に用いられる第１のフォトマスクＭ１の平面図である。
【図９】本発明に係る製造方法の第４の段階の前段プロセスを示す側断面図である。
【図１０】本発明に係る製造方法に用いられる第２のフォトマスクＭ２の平面図である。
【図１１】本発明に係る製造方法の第４の段階の中段プロセスを示す側断面図である。
【図１２】本発明に係る製造方法において、フォトマスクＭ１＊として機能するゲート電極層の平面図である。
【図１３】図１２に示すフォトマスクＭ１＊と図１０に示すフォトマスクＭ２とを合成することにより得られるフォトマスクの平面図である。
【図１４】本発明に係る製造方法の第４の段階の後段プロセスを示す側断面図である。
【図１５】本発明に係る製造方法の第５の段階のプロセスを示す側断面図である。
【図１６】本発明に係る製造方法に用いられる第３のフォトマスクＭ３の平面図である。
【図１７】本発明に係る製造方法の別な実施形態に用いられる第２のフォトマスクＭ２＊の平面図である。
【図１８】本発明に係る製造方法の別な実施形態において、ソース電極層およびドレイン電極層を形成する第１のプロセスを示す側断面図である。
【図１９】本発明に係る製造方法の別な実施形態において、ソース電極層およびドレイン電極層を形成する第２のプロセスを示す側断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明を図示する実施形態に基づいて説明する。
【００１７】
＜＜＜ §１．一般的な薄膜トランジスタの構造 ＞＞＞
既に述べたとおり、薄膜トランジスタは、半導体チャネル層（半導体活性層）を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタである。
【００１８】
図１は、「逆スタガード（inverted staggered）型」と呼ばれる薄膜トランジスタ素子１００の基本構造を示す側断面図である。一般に、「順スタガード（staggered）型」の薄膜トランジスタ素子の場合は、基板上にソース電極層およびドレイン電極層を形成し、その上方に、半導体チャネル層、ゲート絶縁層、ゲート電極層を順次積層する構造を採るのに対して、「逆スタガード（inverted staggered）型」の薄膜トランジスタ素子の場合は、基板上にゲート電極層を形成し、その上方に、ゲート絶縁層、ソース電極層およびドレイン電極層、半導体チャネル層を順次積層する構造を採る。
【００１９】
図１に示す例は、現在、最も普及している「逆スタガード型」の薄膜トランジスタ素子の一例である。図示のとおり、ガラスや合成樹脂などの絶縁性材料からなる基板１１０上に、ゲート電極層１２０が形成され、その上にゲート絶縁層１３０が形成されている。このゲート絶縁層１３０の上には、活性層として機能する半導体チャネル層１４０が形成され、更に、ソース電極層１５０およびドレイン電極層１６０が形成される。なお、半導体チャネル層１４０とソース電極層１５０およびドレイン電極層１６０との界面には、高濃度不純物拡散層１４１，１４２が設けられているが、これは、ソース・ドレイン電極と半導体活性層との間に良好なオーミック接触を確保するためである。
【００２０】
このような構造を有する薄膜トランジスタ素子１００では、ソース電極層１５０とドレイン電極層１６０との間に電圧を加えると、半導体チャネル層１４０を通して電流を流すことができ、その電流量をゲート電極層１２０に印加する電圧で制御することができる。
【００２１】
一方、図２は、別な構造を採用する「逆スタガード型」の薄膜トランジスタ素子２００の例である。この薄膜トランジスタ素子２００の場合も、ガラスや合成樹脂などの絶縁性材料からなる基板２１０上に、ゲート電極層２２０が形成され、その上にゲート絶縁層２３０が形成されている点は、図１に示す薄膜トランジスタ素子１００と全く同様である。ただ、ゲート絶縁層２３０の上には、まず、ソース電極層２５０およびドレイン電極層２６０が形成され、その上方に、活性層として機能する半導体チャネル層２４０が形成されている。やはり、この半導体チャネル層２４０とソース電極層２５０およびドレイン電極層２６０との界面に、高濃度不純物拡散層２４１，２４２を設け、ソース・ドレイン電極と半導体活性層との間に良好なオーミック接触を確保する構造を採っている。
【００２２】
図１に示す薄膜トランジスタ素子１００は、ソース・ドレイン電極層１５０，１６０と半導体チャネル層１４０とのオーミック接触部（高濃度不純物拡散層１４１，１４２の形成部）が、半導体チャネル層１４０の上面に形成されているため、一般に「トップコンタクト型」と呼ばれている。これに対して、図２に示す薄膜トランジスタ素子２００は、ソース・ドレイン電極層２５０，２６０と半導体チャネル層２４０とのオーミック接触部（高濃度不純物拡散層２４１，２４２の形成部）が、半導体チャネル層２４０の下面に形成されているため、一般に「ボトムコンタクト型」と呼ばれている。
【００２３】
図２に示す「ボトムコンタクト型」では、高濃度不純物拡散層２４１，２４２を、半導体チャネル層２４０の下面に形成する工程が必要になる。このため、製造プロセスは、図１に示す「トップコンタクト型」より複雑にならざるを得ない。したがって、現在のところ、商用量産品としては、図１に示す「トップコンタクト型」が主流である。
【００２４】
ゲート電極層１２０，２２０、ソース電極層１５０，２５０、ドレイン電極層１６０，２６０は、良好な導電率を有する導体材料であれば、どのような材料で構成してもかまわない。通常は、アルミニウム，モリブデン，タングステン，チタンなどの金属を各電極層として利用することが多いが、ＩＴＯなどの酸化物導電材料を電極層として用いる場合もある。一方、ゲート絶縁層１３０，２３０は、絶縁材料であれば、どのような材料で構成してもかまわないが、酸化シリコンや窒化シリコンなどのシリコン化合物が用いられることが多い。
【００２５】
また、半導体チャネル層１４０，２４０としては、通常、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されており、高濃度不純物拡散層１４１，１４２，２４１，２４２としては、これらシリコン系半導体にｎ型不純物を注入したｎ＋拡散層などが利用されている。金属やＩＴＯなどからなるソース電極層１５０，２５０やドレイン電極層１６０，２６０と、シリコン系半導体からなる半導体チャネル層１４０，２４０との間に良好なオーミック接触を確保する上では、実用上、ｎ＋拡散層などからなる高濃度不純物拡散層１４１，１４２，２４１，２４２が不可欠である。
【００２６】
＜＜＜ §２．寄生容量の発生要因 ＞＞＞
前述したとおり、薄膜トランジスタでは、ソース電極・ゲート電極の一部もしくはドレイン電極・ゲート電極の一部が、上下方向に重なっていると、上下に配置された電極間に寄生容量が生じることになる。このような寄生容量は、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなるため好ましくない。
【００２７】
図３は、図２に示す「逆スタガード・ボトムコンタクト型」の薄膜トランジスタ素子２００において、寄生容量が生じる原因を示す側断面図であり、図４は、その上面図である。図３の側断面図は、図４に示す薄膜トランジスタ素子２００を切断線３−３の位置で切った断面を示すものである。
【００２８】
図３に示すとおり、ゲート電極層２２０の上方には、ゲート絶縁層２３０が形成され、その上面にソース電極層２５０およびドレイン電極層２６０が形成されている。更にその上方には、高濃度不純物拡散層２４１，２４２を介して、シリコン系の半導体チャネル層２４０が配置されている。前述したとおり、高濃度不純物拡散層２４１，２４２は、半導体チャネル層２４０に対して良好なオーミック接触を確保する役割を果たす。
【００２９】
なお、ここに示す例の場合、図４の上面図に示すとおり、ゲート電極層２２０は基板２１０の図の上下端まで伸びているが、これは図の上下に隣接する別なトランジスタ素子（図示されていない）のゲート電極層に連なる構造を採るためである。また、ソース電極層２５０は基板２１０の左端まで伸びており、ドレイン電極層２６０は基板２１０の右端まで伸びているが、これは図示されていない配線層に連なる構造を採るためである。ここでは、説明の便宜上、単一の薄膜トランジスタ素子の構造のみを示すが、実用上は、１枚の基板上に縦横マトリックス状に多数の薄膜トランジスタ素子が配置されることになり、必要に応じて、個々のトランジスタ素子の特定の電極層が相互に接続されることになる。もちろん、実際には、図示の構成要素の他に、個々の電極層に対する配線や、個々の電極層を覆う保護膜などが形成されることになるが、ここでは説明を省略する。
【００３０】
さて、図３および図４において、輪郭基準線Ｌ１はソース電極層２５０の内側輪郭位置（図の右端）を示し、輪郭基準線Ｌ２はドレイン電極層２６０の内側輪郭位置（図の左端）を示している。これに対して、輪郭基準線Ｌ３はゲート電極層２２０の左側輪郭位置を示し、輪郭基準線Ｌ４はゲート電極層２２０の右側輪郭位置を示している。図示のとおり、輪郭基準線Ｌ１は輪郭基準線Ｌ３よりも右側に位置し、輪郭基準線Ｌ２は輪郭基準線Ｌ４よりも左側に位置するため、図４の上面図にハッチングを施して示したとおり、電極が上下に重なり合う重複領域Ｄ１，Ｄ２が発生する。別言すれば、ゲート電極層２２０の幅は、ソース・ドレイン電極の輪郭基準線Ｌ１，Ｌ２をはみ出す形になっている。
【００３１】
このように、予め重複領域Ｄ１，Ｄ２が発生することを前提とした設計を行っておけば、フォトマスクの位置合わせが不完全なために、ソース電極層２５０およびドレイン電極層２６０の基板２１０に対する位置にずれが生じたり、ゲート電極層２２０の基板２１０に対する位置にずれが生じたりしても、半導体チャネル層２４０内のソース・ドレイン間電流が生じる領域を十分にカバーする位置に、ゲート電極層２２０を配置することができる。
【００３２】
しかしながら、このように重複領域Ｄ１，Ｄ２が発生することを前提とした設計を行うと、両電極間の寄生容量の発生は避けられない。すなわち、ソース電極層２５０とゲート電極層２２０とは、図４にハッチングを施して示す重複領域Ｄ１において上下に重なり合っており、ドレイン電極層２６０とゲート電極層２２０とは、図４にハッチングを施して示す重複領域Ｄ２において上下に重なり合っている。このため、この重複領域Ｄ１，Ｄ２において、寄生容量が発生することになり、トランジスタの動作を不安定にする要因になり、また、動作速度を遅延させる要因にもなる。
【００３３】
したがって、寄生容量を生じさせない理想的な構造を採るのであれば、輪郭基準線Ｌ１の位置を輪郭基準線Ｌ３の位置に一致させ、輪郭基準線Ｌ２の位置を輪郭基準線Ｌ４の位置に一致させるような設計を行い、重複領域Ｄ１，Ｄ２が生じないようにするのが好ましい。しかしながら、従来の方法では、そのような設計に基づく薄膜トランジスタ素子を製造するのは非常に困難である。従来の製造プロセスでは、ゲート電極層２２０を形成するためのフォトマスクと、ソース電極層２５０およびドレイン電極層２６０を形成するためのフォトマスクと、が別個に用意され、それぞれ別工程でパターニングが行われる。このため、上述した理想的な構造をもった素子を製造するためには、この２通りのフォトマスクの位置合わせを正確に行う必要がある。しかしながら、そのような正確な位置合わせを量産品のプロセスで行うことは、技術的に困難である。このため、従来の方法では、図３に例示するように、予め位置合わせ誤差を見込んだ設計をせざるを得ず、寄生容量の発生を十分に抑えることができない。
【００３４】
＜＜＜ §３．本発明に係る製造方法の基本概念 ＞＞＞
本発明の第１の着眼点は、ソース電極およびドレイン電極を、基板下面側からの背面露光を利用したパターニングによって形成することにより、寄生容量を抑制できる理想的な構造を実現する点にある。また、本発明の第２の着眼点は、半導体チャネル層をインジウム・ガリウム・亜鉛の複合酸化物によって構成することにより、ソース電極およびドレイン電極と半導体チャネル層との間に、高濃度の不純物拡散層を設けることなしに、良好なオーミック接触を確保する点にある。
【００３５】
図５は、本発明に係る製造方法で作成される「逆スタガード・ボトムコンタクト型」の薄膜トランジスタ素子３００の基本構造を示す側断面図であり、図６は、その上面図である。図５の側断面図は、図６に示す薄膜トランジスタ素子３００を切断線５−５の位置で切った断面を示すものである。
【００３６】
図５に示すとおり、本発明に係る薄膜トランジスタ素子３００は、ガラスや合成樹脂などの絶縁性材料からなる基板３１０上に、ゲート電極層３２０が形成され、その上にゲート絶縁層３３０が形成されている。更に、ゲート絶縁層３３０の上には、まず、ソース電極層３５０およびドレイン電極層３６０が形成され、その上方に、活性層として機能する半導体チャネル層３４０が形成されている。ただ、この半導体チャネル層３４０とソース電極層３５０およびドレイン電極層３６０とは、相互に直接接触する構造を採っており、図３に示す従来の薄膜トランジスタ素子２００で設けられていた高濃度不純物拡散層２４１，２４２は省略されている。その理由については、後述する。
【００３７】
図３に示す薄膜トランジスタ素子２００の構造とのもうひとつの違いは、ゲート電極層の輪郭とソース・ドレイン電極層の輪郭との位置関係である。すなわち、図５に示す薄膜トランジスタ素子３００では、ソース電極層３５０およびドレイン電極層３６０の輪郭基準線Ｌ５，Ｌ６が、ゲート電極層３２０の輪郭基準線Ｌ５，Ｌ６に一致していることがわかる。このため、ソース電極層３５０・ゲート電極層３２０間の上下方向の重なりや、ドレイン電極層３６０・ゲート電極層３２０間の上下方向の重なりは生じることがなく、寄生容量の発生を抑制することが可能になる。
【００３８】
図４の上面図と図６の上面図とを比較すれば、従来の薄膜トランジスタ素子２００において生じていた重複領域Ｄ１，Ｄ２が、本発明の薄膜トランジスタ素子３００では生じていないことがわかる。このように、各電極層の輪郭位置を正確に合わせるために、本発明では、ゲート電極層３２０自身をマスクとして利用したパターニングにより、ソース電極層３５０およびドレイン電極層３６０を形成することになる。
【００３９】
いま、図５において、基板３１０，ゲート絶縁層３３０，ソース電極層３５０、ドレイン電極層３６０を透明な材料によって構成し、ゲート電極層３２０を不透明な材料によって構成した場合を考えよう。なお、本願において、「透明」もしくは「不透明」とは、後述するように、ソース電極およびドレイン電極の形成に利用するネガ型レジストの感光波長域の光に対しての透明性もしくは不透明性を意味するものであるが、以下、単に、「透明」もしくは「不透明」ということにする。
【００４０】
ここで、ソース電極層３５０およびドレイン電極層３６０を形成するためにネガ型レジスト層を用いることにし、基板３１０の下面側からの背面露光を行えば、ネガ型レジスト層には、不透明なゲート電極層３２０の影が落ちることになり、ゲート電極層３２０自身をフォトマスクの遮光領域として利用したパターニングが可能になる。したがって、ゲート電極層３２０と、形成されるソース電極層３５０およびドレイン電極層３６０との間に、位置合わせ誤差が生じることはなくなり、図５に示す例のように、寄生容量の発生を抑制した理想的な構造を得ることが可能になる。
【００４１】
ここで、透明な基板３１０としては、ガラスや合成樹脂などの材料からなる一般的な基板を用いればよい。また、透明なゲート絶縁層３３０としては、シリコン酸化膜やシリコン窒化膜などの一般的な絶縁材料を用いればよい。あるいは、酸化アルミニウムなども透明な絶縁材料として利用可能である。更に、ソース電極層３５０およびドレイン電極層３６０を構成するための透明な導電性材料としては、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの酸化物導電材料が知られている。一方、不透明なゲート電極層３２０に用いる導電性材料としては、アルミニウム，モリブデン，タングステン，チタンなどの一般的な金属が利用できる。
【００４２】
上述したとおり、本発明の重要な特徴のひとつは、半導体チャネル層３４０に用いる材質である。一般的な薄膜トランジスタの場合、半導体チャネル層としては、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されているが、このようなシリコン系の半導体を用いて半導体チャネル層を形成した場合、ソース・ドレイン電極に対して良好なオーミック接触を確保するために、高濃度の不純物拡散層を介挿することが不可欠である。
【００４３】
そこで、本願発明者は、ＩｎＧａＺｎＯ４（Indium Gallium Zinc Oxide）という酸化物に着目した。このＩｎＧａＺｎＯ４は酸化物半導体の一種であり、その半導体としての特性は、たとえば、「Kenji Nomura et a1. Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors. Nature 432, 488-491 (2004).」などの文献に報告されている。
【００４４】
本願発明者が行った実験によると、このＩｎＧａＺｎＯ４を半導体チャネル層として用いた場合、ソース電極層およびドレイン電極層を半導体チャネル層に直接接触させた構造を採った場合でも、両者間に実用上十分なオーミック接触を確保することが可能であることが確認できた。従来の一般的な半導体材料（主として、アモルファスシリコンやポリシリコンなどのシリコン系半導体材料）を半導体チャネル層として用いた場合、ソース・ドレイン電極層との間に良好なオーミック接触を確保する上では、実用上、ｎ＋拡散層などからなる高濃度不純物拡散層を介挿することが不可欠であったが、ＩｎＧａＺｎＯ４を半導体チャネル層に用いた薄膜トランジスタの場合、このような高濃度不純物拡散層の介挿を省いたとしても、ソース・ドレイン電極層と半導体チャネル層との間に良好なオーミック接触が得られることが確認できたのである。
【００４５】
なお、このような良好なオーミック接触特性は、「ＩｎＧａＺｎＯ４」という組成だけでなく、そのバリエーションとなる組成にも見られる。一般に、インジウム・ガリウム・亜鉛の複合酸化物（Indium Gallium Zinc Oxide）は、インジウムの酸化物「Ｉｎ２Ｏ３」と、ガリウムの酸化物「Ｇａ２Ｏ３」と、亜鉛の酸化物「ＺｎＯ」と、を混在させたものであり、Ｉｎ，Ｇａ，Ｚｎの各分子数の比を、ｘ：ｙ：ｚ（ｘ，ｙ，ｚは、任意の正の数）とすれば、その基本組成は、「（Ｉｎ２Ｏ３）ｘ／２（Ｇａ２Ｏ３）ｙ／２（ＺｎＯ）ｚ」なる式で示される。これを、各分子ごとの数を示す組成式で表せば、「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」となり、酸素の分子数ｗは、「ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ」となる。また、これから酸素欠損が生じた物、すなわち、「（Ｉｎ）ｘ（Ｇａ）ｙ（Ｚｎ）ｚ（Ｏ）ｗ」（但し、ｗ＝（３／２）ｘ＋（３／２）ｙ＋ｚ−δ）なる組成（δは欠損酸素数）でも、上記オーミック特性が発現する。
【００４６】
本発明における「インジウム・ガリウム・亜鉛の複合酸化物」とは、このように、インジウムの酸化物「Ｉｎ２Ｏ３」と、ガリウムの酸化物「Ｇａ２Ｏ３」と、亜鉛の酸化物「ＺｎＯ」との混合物、およびこれから酸素欠損が生じた物を含めた材質を意味し、以下、これを「ＩＧＺＯ」と略記することにする。
【００４７】
本願発明者は、ソース・ドレイン電極層として、アルミニウム，モリブデン，タングステン，チタンなどの金属材料や、ＩＴＯ、ＩＺＯなどの酸化物導電材料を用いた場合について実験を行ったが、いずれの場合も、ＩＧＺＯを半導体チャネル層に用いれば、良好なオーミック接触が得られた。その原因についての理論的な考察は、現段階では十分になされていないが、本願発明者は、ＩＧＺＯを半導体チャネル層に用いた場合、半導体中のキャリアは電子が支配的になり、正孔はキャリアとしてほとんど関与しないことが影響しているものと考えている。
【００４８】
このように、ＩＧＺＯからなる半導体チャネル層３４０を形成すれば、アルミニウム，モリブデン，タングステン，チタンなどの金属材料や、ＩＴＯ、ＩＺＯなどの酸化物導電材料といった一般的な導電性材料からなるソース・ドレイン電極層に対して、直接接触させる構造をとっても、良好なオーミック接触を確保することが可能になるのである。
【００４９】
したがって、ＩＧＺＯを半導体チャネル層３４０の材料として利用すれば、図５に示すような単純な構造をもつ薄膜トランジスタ３００を実現することができる。図５に示す本発明に係る薄膜トランジスタ３００では、図３に示すような従来の薄膜トランジスタ２００で必要とされた高濃度不純物拡散層の形成プロセスを省略することができるため、製造工程も単純化することが可能になる。
【００５０】
＜＜＜ §４．本発明に係る製造方法の基本的実施形態 ＞＞＞
ここでは、本発明に係る薄膜トランジスタの製造方法の基本的実施形態を説明する。まず、図７(a) に示すように、少なくとも上面が絶縁性を有し、透明な材料からなる基板３１０を用意し（一般的には、ガラスや合成樹脂などの絶縁性基板を用意すればよい）、その上に、不透明な第１の導電層３２５を形成する。この第１の導電層３２５は、ゲート電極層３２０を形成するためのものであり、たとえば、アルミニウム，モリブデン，タングステン，チタンなどの金属材料によって構成すればよい。
【００５１】
続いて、図８に示すようなパターンが形成された第１のフォトマスクＭ１を用意する。この第１のフォトマスクＭ１は、ゲート電極層３２０を形成するために用いられるマスクであり、ハッチングを施した部分が遮光領域となり、図示する透光領域Ａ１が、ゲート電極層３２０に対応する領域になる。後述するように、この第１のフォトマスクＭ１を用いたパターニングで形成されたゲート電極層３２０自身が、今度は、ソース電極層およびドレイン電極層をパターニングする際のマスクとして利用されることになる。すなわち、図８に示す第１のフォトマスクＭ１の透光領域Ａ１の左右の輪郭基準線Ｌ５，Ｌ６は、図５に示す輪郭基準線Ｌ５，Ｌ６に対応したものになる。
【００５２】
図７(a) に示す第１の導電層３２５に対して、この第１のフォトマスクＭ１を用いたパターニングを行えば、図７(b) に示すように、ゲート電極層３２０を形成することができる。より具体的に説明すれば、図７(a) に示す第１の導電層３２５の上面に、ネガ型の感光レジスト層（図示されていない）を形成し、その上方に図８に示す第１のフォトマスクＭ１を配置し、更にその上方に配置した光源から光を照射して、レジスト層における透光領域Ａ１に対応する領域のみを露光して感光させる。
【００５３】
この後、レジスト層を現像して非感光部を除去すれば、透光領域Ａ１に対応する領域のみレジスト層を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である（その場合には、図８に示す第１のフォトマスクＭ１のパターンとは逆転した反転マスクを用いることになる）。次に、残存レジスト層を保護膜として利用して、第１の導電層３２５に対するエッチング処理を行えば、ゲート電極層３２０を形成することができる。この後、残存レジスト層を除去して洗浄する工程を行えば、図７(b) に示す構造を得ることができる。
【００５４】
続いて、図７(c) に示すように、ゲート電極層３２０を含めた基板３１０上に、透明な絶縁性材料からなるゲート絶縁層３３０を形成し、更に、その上面に、透明な導電性材料からなる第２の導電層３７０を形成する。具体的には、ゲート絶縁層３３０の材料としては、たとえば、酸化シリコンや窒化シリコンを用いることができ、第２の導電層３７０の材料としては、たとえば、ＩＴＯやＩＺＯを用いることができる。
【００５５】
次に、図９に示すように、第２の導電層３７０の上面にネガ型レジスト層３８０を形成する。そして、このネガ型レジスト層３８０に対する露光を行うために、図１０に示すようなパターンが形成された第２のフォトマスクＭ２を用意する。この第２のフォトマスクＭ２は、ハッチングを施して示す遮光領域間に、ソース・ドレイン電極形成用の透光領域Ａ２が形成された物理的なマスクである。透光領域Ａ２は、上方から観察したときにゲート電極層３２０に部分的に重複する透光領域である。前述したとおり、ゲート電極層３２０の平面パターンは、図８に示す第１のマスクＭ１の透光領域Ａ１と同じ形をしている。図１０に示す第２のマスクＭ２の透光領域Ａ２は、このゲート電極層３２０の平面パターンを中央部分において横切るような細長い形状をしていることになる。後述するように、透光領域Ａ２の左側部分は、ソース電極層３５０の平面パターンを形成し、右側部分は、ドレイン電極層３６０の平面パターンを形成する役割を果たすことになる。
【００５６】
次に、図１１に示すように、この第２のフォトマスクＭ２を基板３１０の下方に配置し、基板下方側からネガ型レジスト層３８０の感光波長域の光を照射し、第２のフォトマスクＭ２の遮光領域によって生じる影と、ゲート電極層３２０によって生じる影とが、ネガ型レジスト層３８０上の非露光領域となるような背面露光を行う。このような背面露光では、不透明なゲート電極層３２０が、図１２に示すようなフォトマスクＭ１＊として機能することになる。このフォトマスクＭ１＊は、図８に示すフォトマスクＭ１を反転させたものであり、左右両側に透光領域Ａ３，Ａ４が設けられており、これらに挟まれた中央部分が遮光領域Ａ１＊として機能する。この遮光領域Ａ１＊の左右の輪郭線は、図５に示す輪郭基準線Ｌ５，Ｌ６に対応する。結局、この背面露光では、図１３に示すように、フォトマスクＭ１＊とフォトマスクＭ２とを合成することにより得られるフォトマスク「Ｍ１＊＋Ｍ２」を用いた場合と同じ露光結果が得られる。
【００５７】
このような背面露光に基づくパターニングを行えば、ネガ型レジスト層３８０のうち、図１３に示す透光領域Ａ５，Ａ６に対応する部分が露光領域となるので、ネガ型レジスト層３８０を現像して非感光部を除去すれば、透光領域Ａ５，Ａ６に対応する領域のみに、残存レジスト層を形成することができる。そこで、この残存レジスト層を保護膜として利用して、第２の導電層３７０に対するエッチング処理を行えば、最終的に、図１４に示すように、相互間に空隙部を介して配置されたソース電極層３５０およびドレイン電極層３６０を形成することができる。
【００５８】
ここで、ソース電極層３５０の右端は、ゲート電極層３２０の左端をエッジとするマスクによって形成されているため、ソース電極層３５０の右端位置およびゲート電極層３２０の左端位置は、いずれも輪郭基準線Ｌ５の位置に一致する。同様に、ドレイン電極層３６０の左端は、ゲート電極層３２０の右端をエッジとするマスクによって形成されているため、ドレイン電極層３６０の左端位置およびゲート電極層３２０の右端位置は、いずれも輪郭基準線Ｌ６の位置に一致する。したがって、この図１４に示す構造は、ソース電極層３５０、ドレイン電極層３６０、ゲート電極層３２０を基板３１０の上面に投影した場合、各電極間が投影面上で重なり合うことはない理想的な構造であり、寄生容量の発生を抑制することができる。
【００５９】
続いて、図１５に示すように、ゲート絶縁層３３０、ソース電極層３５０、ドレイン電極層３６０を含めた基板３１０上に、半導体層３９０を形成し、更に、その上面にネガ型レジスト層３９５を形成する。ここで、半導体層３９０は、半導体チャネル層を形成するための層であり、ＩＧＺＯ（インジウム・ガリウム・亜鉛の複合酸化物）からなる酸化物半導体によって構成する。§３で述べたとおり、ＩＧＺＯからなる半導体層を用いれば、高濃度不純物拡散層の介挿を省いたとしても、ソース・ドレイン電極層との間に良好なオーミック接触を確保することができる。したがって、図１５において、ソース電極層３５０とＩＧＺＯからなる半導体層３９０との間や、ドレイン電極層３６０とＩＧＺＯからなる半導体層３９０との間には、良好なオーミック接触が得られる。
【００６０】
なお、ＩＧＺＯからなる半導体層３９０を形成するには、真空チャンバ内に図１４に示す構造体を収容し、更に、ＩＧＺＯの組成に必要な材料をターゲットとして収容し、一般的なスパッタリングによる成膜を行えばよい。
【００６１】
次に、図１６に示すようなパターンが形成された第３のフォトマスクＭ３を用意する。この第３のフォトマスクＭ３は、半導体チャネル層３４０を形成するために用いられるマスクであり、図示する透光領域Ａ７が、半導体チャネル層３４０に対応する領域になる。そこで、図１５示す半導体層３９０に対して、第３のフォトマスクＭ３を用いたパターニングを行い、図５に示されているように、ソース電極層３５０の一部分およびドレイン電極層３６０の一部分に跨る半導体チャネル層３４０を形成する。
【００６２】
より具体的に説明すれば、図１５に示す構造体の上方に図１６に示す第３のフォトマスクＭ３を配置し、更にその上方に配置した光源から光を照射して、レジスト層における透光領域Ａ７に対応する領域のみを露光して感光させる。続いて、レジスト層を現像して非感光部を除去すれば、透光領域Ａ７に対応する領域のみレジスト層を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である（その場合には、図１６に示す第３のフォトマスクＭ３のパターンとは逆転した反転マスクを用いることになる）。
【００６３】
次に、残存レジスト層を保護膜として利用して、半導体層３９０に対するエッチング処理を行えば、半導体チャネル層３４０を形成することができる。この後、残存レジスト層を除去して洗浄する工程を行えば、図５に示す構造を得ることができる。
【００６４】
以上、本発明の基本的な実施形態に係る製造方法の一例を述べたが、各層の形成方法は、必ずしも上述した例に限定されるものではない。たとえば、ゲート電極層３２０は、印刷のプロセスによって形成してもかまわない。また、各層の平面パターンも、上述の例に限定されるものではない。たとえば、ゲート絶縁層３３０は、上述の例の場合、基板３１０の全面に広がる平面パターンを有しているが、少なくとも半導体チャネル層３４０とゲート電極層３２０との絶縁に必要な領域に形成されていれば足りる。
【００６５】
結局、この§４で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板３１０を用意する第１の段階と、この基板３１０上に不透明な導電性材料からなるゲート電極層３２０を形成する第２の段階と、このゲート電極層３２０を含めた基板３１０上に透明な絶縁性材料からなるゲート絶縁層３３０を形成し、その上面に透明な導電性材料からなる導電層３７０を形成する第３の段階と、この導電層３７０の上面にネガ型レジスト層３８０を形成し、上方から観察したときにゲート電極層３２０に部分的に重複する透光領域Ａ２を有するソース・ドレイン電極形成用のフォトマスクＭ２を、基板３１０の下方に配置し、基板下方側から光を照射し、フォトマスクＭ２の遮光領域によって生じる影とゲート電極層３２０によって生じる影とが、ネガ型レジスト層３８０上の非露光領域となるような背面露光を行い、導電層３７０の非露光領域に対応する部分を除去するパターニングを行い、導電層３７０の残存部分によって、相互間に空隙部を介して配置されたソース電極層３５０およびドレイン電極層３６０を形成する第４の段階と、インジウム・ガリウム・亜鉛の複合酸化物からなり、ソース電極層３５０の一部分およびドレイン電極層３６０の一部分に跨るように上記空隙部に配置された半導体チャネル層３４０を形成する第５の段階と、を行えばよい。
【００６６】
＜＜＜ §５．本発明に係る製造方法の別な実施形態 ＞＞＞
ここでは、§４で述べた基本的実施形態の変形例を述べる。§４の基本的実施形態の場合、図１１に示すように、背面露光の工程において、基板３１０の下面側に第２のマスクＭ２を配置する必要がある。しかしながら、基板３１０の下方に十分なスペースを確保することができないような場合や、基板３１０に光拡散性がある場合など、基板３１０の下面側にマスクを配置して露光を行うことが好ましくないケースもあり得る。そのような場合、ここで述べる別な実施形態が有効である。
【００６７】
この別な実施形態では、ソース・ドレイン電極形成用の第２のフォトマスクとして、図１０に示すマスクＭ２の代わりに、図１７に示すマスクＭ２＊を用意する。このマスクＭ２＊は、マスクＭ２を反転したものになっている。そして、§４の基本的実施形態で述べたプロセスと同様のプロセスにより、図７(c) に示す構造体を得た後、その上面にポジ型レジスト層３８１を形成し、図１８に示す構造体を得る。ここで、図１８に示すように、用意したフォトマスクＭ２＊を上方に配置し、上方から光を照射して上面露光を行う。
【００６８】
このような上面露光に基づくパターニングを行えば、ポジ型レジスト層３８１のうち、図１７に示す遮光領域Ａ２＊に対応する部分が非露光領域、透光領域Ａ８，Ａ９に対応する部分が露光領域となるので、ポジ型レジスト層３８１を現像して感光部を除去すれば、遮光領域Ａ２＊に対応する領域のみレジスト層を残すことができる。そこで、この残存レジスト層を保護膜として利用して、第２の導電層３７０に対するエッチング処理を行えば、図１９に示すようなソース・ドレイン用の導電層３７５を得ることができる（この時点では、レジスト層３８２は、まだ形成されていない）。この段階で得られたソース・ドレイン用の導電層３７５は、最終的なソース電極層やドレイン電極層ではないので、ここでは、これをソース・ドレイン電極準備層３７５と呼ぶことにする。
【００６９】
なお、側断面図では、図１８に示す第２の導電層３７０と、図１９に示すソース・ドレイン電極準備層３７５とは区別できないが、平面パターンとして見れば、前者は基板全面の領域にわたって形成された層であるのに対して、後者は、図１７に示す遮光領域Ａ２＊に対応する領域にのみ形成された層である。したがって、上方から観察すると、ソース・ドレイン電極準備層３７５は、ゲート電極層３２０を跨ぐように配置され、ゲート電極層３２０に対して部分的に重複した領域をなす層になる。
【００７０】
続いて、ソース・ドレイン電極準備層３７５上に残存しているポジ型レジスト層（図１８のレジスト層３８１の残存部）を洗浄して除去し、今度は、ゲート絶縁層３３０およびソース・ドレイン電極準備層３７５を含めた基板３１０上に、ネガ型レジスト層３８２を形成する。図１９は、このときの状態を示している。そして、基板下方側から感光波長域の光を照射する背面露光を行う。図１９に示すとおり、この背面露光では、フォトマスクを用いる必要はない。したがって、基板３１０の下方に十分なスペースを確保することができないような場合などにも、容易に露光工程を行うことができる。
【００７１】
このような背面露光では、ゲート電極層３２０によって生じる影が、ネガ型レジスト層３８２上の非露光領域となるので、ソース・ドレイン電極準備層３７５の非露光領域に対応する部分（すなわち、ゲート電極３２０の平面パターンに重複する部分）を除去するパターニングを行い、ソース・ドレイン電極準備層３７５の残存部分によりソース電極層３５０およびドレイン電極層３６０を形成し、残存レジスト層を除去して洗浄する工程を行えば、§４で述べた基本的実施形態と同様に、図５に示す構造を得ることができる。
【００７２】
なお、上述した実施例の場合、ソース・ドレイン電極準備層３７５を得るために、図１７に示すようなフォトマスクＭ２＊を用いて、ポジ型レジスト層３８１に対する上面露光を行っているが、ポジ型レジスト層３８１の代わりにネガ型レジスト層を形成し、図１０に示すようなフォトマスクＭ２を用いた上面露光を行っても、ソース・ドレイン電極準備層３７５を得ることが可能である。
【００７３】
結局、この§５で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板３１０を用意する第１の段階と、この基板３１０上に不透明な導電性材料からなるゲート電極層３２０を形成する第２の段階と、このゲート電極層３２０を含めた基板３１０上に透明な絶縁性材料からなるゲート絶縁層３３０を形成し、その上面に透明な導電性材料からなる導電層３７０を形成する第３の段階と、この導電層３７０に対して、ソース・ドレイン電極形成用のフォトマスクＭ２＊を用いたパターニングを行い、上方から観察したときにゲート電極層３２０を跨ぐように配置され、ゲート電極層３２０に対して部分的に重複した領域をなすソース・ドレイン電極準備層３７５を形成する第４の段階と、このソース・ドレイン電極準備層３７５の上面にネガ型レジスト層３８２を形成し、基板下方側から光を照射し、ゲート電極層３２０によって生じる影が、ネガ型レジスト層３８２上の非露光領域となるような背面露光を行い、ソース・ドレイン電極準備層３７５の非露光領域に対応する部分を除去するパターニングを行い、ソース・ドレイン電極準備層３７５の残存部分により、相互間に空隙部を介して配置されたソース電極層３５０およびドレイン電極層３６０を形成する第５の段階と、インジウム・ガリウム・亜鉛の複合酸化物からなり、ソース電極層３５０の一部分およびドレイン電極層３６０の一部分に跨るように上記空隙部に配置された半導体チャネル層３４０を形成する第６の段階と、を行えばよい。
【００７４】
＜＜＜ §６．本発明に係る製造方法の更に別な実施形態 ＞＞＞
この§６で述べる実施形態は、§５で述べた実施形態の第４の段階（ソース・ドレイン電極形成用のフォトマスクＭ２＊を用いたパターニング）と第５の段階（ゲート電極層３２０をマスクとした背面露光によるパターニング）との順序を入れ替えたものである。
【００７５】
すなわち、まず図１８に示すポジ型レジスト層３８１の代わりにネガ型レジスト層を形成した状態とし、フォトマスクを用いることなしに基板下方側から感光波長域の光を照射し、ゲート電極層３２０によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、この非露光領域に対応する部分を除去するパターニングを行う。この場合、導電層３７０の残存部分は、図１２に示すマスクＭ１＊の透光部分（白い領域Ａ３，Ａ４）のような平面パターンになる。ここでも、この導電層３７０の残存部分をソース・ドレイン電極準備層と呼ぶことにする。
【００７６】
続いて、ゲート電極層３２０に部分的に重複する閉領域のパターンを有するソース・ドレイン電極形成用のフォトマスク（たとえば、図１０に示すような閉領域Ａ２を有するマスクＭ２でもよいし、図１７に示すような閉領域Ａ２＊を有するマスクＭ２＊でもよい）を用意し、上記ソース・ドレイン電極準備層に対して、上記閉領域に対応する部分を残すパターニングを行えば、このソース・ドレイン電極準備層の残存部分により、図６に示すような平面パターンをもったソース電極層３５０およびドレイン電極層３６０が得られる。
【００７７】
結局、この§６で述べる基本的実施形態では、少なくとも上面が絶縁性を有する透明な材料からなる基板３１０を用意する第１の段階と、この基板３１０上に不透明な導電性材料からなるゲート電極層３２０を形成する第２の段階と、このゲート電極層３２０を含めた基板３１０上に透明な絶縁性材料からなるゲート絶縁層３３０を形成し、その上面に透明な導電性材料からなる導電層３７０を形成する第３の段階と、この導電層３７０の上面にネガ型レジスト層を形成し、基板下方側から光を照射し、ゲート電極層３２０によって生じる影が、ネガ型レジスト層上の非露光領域となるような背面露光を行い、導電層３７０の非露光領域に対応する部分を除去するパターニングを行い、導電層３７０の残存部分により、ソース・ドレイン電極準備層を形成する第４の段階と、上方から観察したときにゲート電極層３２０を跨ぐような閉領域のパターンを有するソース・ドレイン電極形成用のフォトマスクを用いて、ソース・ドレイン電極準備層に対して、上記閉領域に対応する部分を残すパターニングを行い、ソース・ドレイン電極準備層の残存部分により、相互間に空隙部を介して配置されたソース電極層３５０およびドレイン電極層３６０を形成する第５の段階と、インジウム・ガリウム・亜鉛の複合酸化物からなり、ソース電極層３５０の一部分およびドレイン電極層３６０の一部分に跨るように上記空隙部に配置された半導体チャネル層３４０を形成する第６の段階と、を行えばよい。
【符号の説明】
【００７８】
３，５：切断線
１００：逆スタガード・トップコンタクト型の薄膜トランジスタ素子
１１０：ガラス基板
１２０：ゲート電極層
１３０：ゲート絶縁層
１４０：半導体チャネル層（シリコン系）
１４１，１４２：高濃度不純物拡散層
１５０：ソース電極層
１６０：ドレイン電極層
２００：逆スタガード・ボトムコンタクト型の薄膜トランジスタ素子
２１０：ガラス基板
２２０：ゲート電極層
２３０：ゲート絶縁層
２４０：半導体チャネル層（シリコン系）
２４１，２４２：高濃度不純物拡散層
２５０：ソース電極層
２６０：ドレイン電極層
３００：逆スタガード・ボトムコンタクト型の薄膜トランジスタ素子
３１０：ガラス基板
３２０：ゲート電極層（金属）
３２５：第１の導電層（金属）
３３０：ゲート絶縁層
３４０：半導体チャネル層（ＩＧＺＯからなる酸化物半導体）
３５０：ソース電極層
３６０：ドレイン電極層
３７０：第２の導電層（ＩＴＯ）
３７５：ソース・ドレイン電極準備層
３８０：ネガ型レジスト層
３８１：ポジ型レジスト層
３８２：ネガ型レジスト層
３９０：半導体層（ＩＧＺＯからなる酸化物半導体）
３９５：ネガ型レジスト層
Ａ１〜Ａ９：フォトマスクの透光領域
Ａ１＊，Ａ２＊：フォトマスクの遮光領域
Ｄ１，Ｄ２：重複領域
Ｌ１〜Ｌ６：各電極の輪郭基準線
Ｍ１〜Ｍ３，Ｍ１＊，Ｍ２＊：フォトマスク
【特許請求の範囲】
【請求項１】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
前記ゲート電極層を含めた前記基板上に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成し、その上面に前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第３の段階と、
前記導電層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、上方から観察したときに前記ゲート電極層に部分的に重複する透光領域を有するソース・ドレイン電極形成用のフォトマスクを、前記基板の下方に配置し、基板下方側から前記感光波長域の光を照射し、前記フォトマスクの遮光領域によって生じる影と前記ゲート電極層によって生じる影とが、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記導電層の前記非露光領域に対応する部分を除去するパターニングを行い、前記導電層の残存部分によって、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第４の段階と、
インジウム・ガリウム・亜鉛の複合酸化物からなり、前記ソース電極層の一部分および前記ドレイン電極層の一部分に跨るように前記空隙部に配置された半導体チャネル層を形成する第５の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項２】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
前記ゲート電極層を含めた前記基板上に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成し、その上面に前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第３の段階と、
前記導電層に対して、ソース・ドレイン電極形成用のフォトマスクを用いたパターニングを行い、上方から観察したときに前記ゲート電極層を跨ぐように配置され、前記ゲート電極層に対して部分的に重複した領域をなすソース・ドレイン電極準備層を形成する第４の段階と、
前記ソース・ドレイン電極準備層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から前記感光波長域の光を照射し、前記ゲート電極層によって生じる影が、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記ソース・ドレイン電極準備層の前記非露光領域に対応する部分を除去するパターニングを行い、前記ソース・ドレイン電極準備層の残存部分により、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第５の段階と、
インジウム・ガリウム・亜鉛の複合酸化物からなり、前記ソース電極層の一部分および前記ドレイン電極層の一部分に跨るように前記空隙部に配置された半導体チャネル層を形成する第６の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項３】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
前記ゲート電極層を含めた前記基板上に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成し、その上面に前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第３の段階と、
前記導電層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から前記感光波長域の光を照射し、前記ゲート電極層によって生じる影が、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記導電層の前記非露光領域に対応する部分を除去するパターニングを行い、前記導電層の残存部分により、ソース・ドレイン電極準備層を形成する第４の段階と、
上方から観察したときに前記ゲート電極層を跨ぐような閉領域のパターンを有するソース・ドレイン電極形成用のフォトマスクを用いて、前記ソース・ドレイン電極準備層に対して、前記閉領域に対応する部分を残すパターニングを行い、前記ソース・ドレイン電極準備層の残存部分により、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第５の段階と、
インジウム・ガリウム・亜鉛の複合酸化物からなり、前記ソース電極層の一部分および前記ドレイン電極層の一部分に跨るように前記空隙部に配置された半導体チャネル層を形成する第６の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項４】
請求項１〜３のいずれかに記載のトランジスタ素子の製造方法において、
第１の段階で、ガラスもしくは合成樹脂からなる基板を用意し、
第２の段階で、ゲート電極層を形成する材料として金属を用いることを特徴とするトランジスタ素子の製造方法。
【請求項５】
請求項１〜４のいずれかに記載のトランジスタ素子の製造方法において、
第３の段階で、ゲート絶縁層を形成する材料として、酸化シリコンもしくは窒化シリコンを用いることを特徴とするトランジスタ素子の製造方法。
【請求項６】
請求項１〜５のいずれかに記載のトランジスタ素子の製造方法において、
第３の段階で、導電層を形成する材料として、ＩＴＯもしくはＩＺＯを用いることを特徴とするトランジスタ素子の製造方法。
【請求項１】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
前記ゲート電極層を含めた前記基板上に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成し、その上面に前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第３の段階と、
前記導電層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、上方から観察したときに前記ゲート電極層に部分的に重複する透光領域を有するソース・ドレイン電極形成用のフォトマスクを、前記基板の下方に配置し、基板下方側から前記感光波長域の光を照射し、前記フォトマスクの遮光領域によって生じる影と前記ゲート電極層によって生じる影とが、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記導電層の前記非露光領域に対応する部分を除去するパターニングを行い、前記導電層の残存部分によって、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第４の段階と、
インジウム・ガリウム・亜鉛の複合酸化物からなり、前記ソース電極層の一部分および前記ドレイン電極層の一部分に跨るように前記空隙部に配置された半導体チャネル層を形成する第５の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項２】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
前記ゲート電極層を含めた前記基板上に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成し、その上面に前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第３の段階と、
前記導電層に対して、ソース・ドレイン電極形成用のフォトマスクを用いたパターニングを行い、上方から観察したときに前記ゲート電極層を跨ぐように配置され、前記ゲート電極層に対して部分的に重複した領域をなすソース・ドレイン電極準備層を形成する第４の段階と、
前記ソース・ドレイン電極準備層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から前記感光波長域の光を照射し、前記ゲート電極層によって生じる影が、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記ソース・ドレイン電極準備層の前記非露光領域に対応する部分を除去するパターニングを行い、前記ソース・ドレイン電極準備層の残存部分により、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第５の段階と、
インジウム・ガリウム・亜鉛の複合酸化物からなり、前記ソース電極層の一部分および前記ドレイン電極層の一部分に跨るように前記空隙部に配置された半導体チャネル層を形成する第６の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項３】
半導体チャネル層を介してソース・ドレイン間を流れる電流をゲート電極への印加電圧により制御するトランジスタ素子を、所定の感光波長域の光に対して感光性を有するレジストを利用したソース・ドレイン電極形成用パターニング処理を含む工程により製造する方法であって、
少なくとも上面が絶縁性を有し、前記感光波長域の光に関して透明な材料からなる基板を用意する第１の段階と、
前記基板上に、前記感光波長域の光に関して不透明な導電性材料からなるゲート電極層を形成する第２の段階と、
前記ゲート電極層を含めた前記基板上に、前記感光波長域の光に関して透明な絶縁性材料からなるゲート絶縁層を形成し、その上面に前記感光波長域の光に関して透明な導電性材料からなる導電層を形成する第３の段階と、
前記導電層の上面に、前記感光波長域の光に対して感光性を有するネガ型レジスト層を形成し、基板下方側から前記感光波長域の光を照射し、前記ゲート電極層によって生じる影が、前記ネガ型レジスト層上の非露光領域となるような背面露光を行い、前記導電層の前記非露光領域に対応する部分を除去するパターニングを行い、前記導電層の残存部分により、ソース・ドレイン電極準備層を形成する第４の段階と、
上方から観察したときに前記ゲート電極層を跨ぐような閉領域のパターンを有するソース・ドレイン電極形成用のフォトマスクを用いて、前記ソース・ドレイン電極準備層に対して、前記閉領域に対応する部分を残すパターニングを行い、前記ソース・ドレイン電極準備層の残存部分により、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する第５の段階と、
インジウム・ガリウム・亜鉛の複合酸化物からなり、前記ソース電極層の一部分および前記ドレイン電極層の一部分に跨るように前記空隙部に配置された半導体チャネル層を形成する第６の段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項４】
請求項１〜３のいずれかに記載のトランジスタ素子の製造方法において、
第１の段階で、ガラスもしくは合成樹脂からなる基板を用意し、
第２の段階で、ゲート電極層を形成する材料として金属を用いることを特徴とするトランジスタ素子の製造方法。
【請求項５】
請求項１〜４のいずれかに記載のトランジスタ素子の製造方法において、
第３の段階で、ゲート絶縁層を形成する材料として、酸化シリコンもしくは窒化シリコンを用いることを特徴とするトランジスタ素子の製造方法。
【請求項６】
請求項１〜５のいずれかに記載のトランジスタ素子の製造方法において、
第３の段階で、導電層を形成する材料として、ＩＴＯもしくはＩＺＯを用いることを特徴とするトランジスタ素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１０−１９９４５９（Ｐ２０１０−１９９４５９Ａ）
【公開日】平成２２年９月９日（２０１０．９．９）
【国際特許分類】
【出願番号】特願２００９−４５０１９（Ｐ２００９−４５０１９）
【出願日】平成２１年２月２７日（２００９．２．２７）
【出願人】（０００００２８９７）大日本印刷株式会社 (14,506)
【Ｆターム（参考）】
【公開日】平成２２年９月９日（２０１０．９．９）
【国際特許分類】
【出願日】平成２１年２月２７日（２００９．２．２７）
【出願人】（０００００２８９７）大日本印刷株式会社 (14,506)
【Ｆターム（参考）】
[ Back to top ]