【課題】トップコンタクト構造において、有機半導体層の膜質を確保しつつチャネル領域に対するコンタクト抵抗（注入抵抗）の低減を図る。
【解決手段】有機半導体層１７は、ゲート電極１３を幅方向に覆う状態で配置されており、ゲート電極１３の幅方向の中央部に配置された厚膜部１７−１と、この厚膜部１７−１よりも薄い膜厚を有してゲート電極１３の幅方向の両端に配置された薄膜部１７−２とを有する。またソース電極１９ｓおよびドレイン電極１９ｄは、有機半導体層１７の薄膜部１７−２上に端部が積層される。有機半導体層１７は、厚膜部１７−１が前記ゲート電極１３の幅の範囲内に設けられる一方、薄膜部１７−２は、厚膜部１７−１からゲート電極１３の幅方向の外側に延設される。 （もっと読む）

【課題】容易なプロセスにより単結晶半導体層を形成したＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】半導体基板１上に、第１の絶縁膜２を介して、一部に空孔４を有する第２の絶縁膜３が設けられ、空孔４上及び第２の絶縁膜３の一部上に島状に絶縁分離された半導体層６が設けられ、半導体層６上にゲート酸化膜１２を介して、空孔４直上に空孔４の幅以下のゲート電極１３が設けられ、半導体層６には、ゲート電極１３に自己整合して低濃度のソースドレイン領域（９，１０）が、ゲート電極１３の側壁に設けられたサイドウォール１４に自己整合して高濃度のソースドレイン領域（８，１１）がそれぞれ設けられ、ゲート電極１３（配線図示せず）及び高濃度のソースドレイン領域（８，１１）にはバリアメタル１７を有する導電プラグ１８を介してバリアメタル２０を有する配線２１が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】画素部の薄膜トランジスタにおけるゲート・ソース間容量のばらつきを抑制することが可能な技術を提供する。
【解決手段】画素の領域毎に形成される画素電極ＰＸと、画素電極を駆動する薄膜トランジスタとを備える表示装置において、薄膜トランジスタは、対角位置に形成される第１の角部Ｂ及び第２の角部Ｃと、前記第１の角部Ｂが形成される第１の辺と前記第２の角部Ｃが形成される第２の辺とを共有する第３の角部とを有し、ゲート絶縁膜を介して前記ゲート線ＧＬに接続されるゲート電極と重畳して形成される半導体層ＡＳと、前記ドレイン線ＤＬからその一部が延在して形成され、前記第３の角部と重畳されるドレイン電極ＤＴと、一端が前記第１の角部Ｂに重畳して形成され、他端が前記画素電極と接続される第１のソース電極ＳＴ１と、一端が前記第２の角部Ｃと重畳して形成され、他端が前記画素電極ＰＸと接続される第２のソース電極ＳＴ２と、を有する。 （もっと読む）

【課題】層間絶縁膜に起因する不良を抑え、セルフアライン構造の薄膜トランジスタの信頼性を向上させることが可能な薄膜トランジスタおよびこれを備えた表示装置を提供する。
【解決手段】酸化物半導体膜２０に接して、有機樹脂膜５１を含む層間絶縁膜５０を設ける。層間絶縁膜５０の厚みを厚くして、ゲート絶縁膜３０およびゲート電極４０の段差を確実に被覆し、ソース電極６０Ｓおよびドレイン電極６０Ｄの断線あるいは短絡など、層間絶縁膜５０に起因する不良を抑える。層間絶縁膜５０は、有機樹脂膜５１および第１無機絶縁膜５２の積層構造を有していることが好ましい。酸素や水分などに対するバリア性の高い第１無機絶縁膜５１により、酸化物半導体膜２０への水分の混入や拡散を抑え、薄膜トランジスタ１の信頼性を向上させる。 （もっと読む）

【課題】Ｃdsubの低減を通じて、出力容量Ｃossの低減に寄与する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板と半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて、活性領域のうち、ドレイン領域にコンタクトするように形成されるドレインパッド形成領域９ｐ下の少なくとも一部は、ＳＯＩ基板の絶縁膜に到達するように形成された絶縁性領域１１で構成される。 （もっと読む）

【課題】 バーズビークの増大を抑制し、小型で信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】 そこで本発明の半導体装置の製造方法は、半導体基板と前記半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴの製造方法であって、活性領域のうち、素子領域を除く領域を不活性化し、不活性化領域（絶縁性領域１４）を形成する工程を含み、不活性化領域を形成する工程が、活性領域に対し、所定間隔を隔てて所定幅の小トレンチを形成する工程と、小トレンチを囲む領域の活性領域３を酸化し、小トレンチＴｓが酸化膜で覆われるとともに、隣接する小トレンチまで酸化膜が到達するように酸化する工程を含む。 （もっと読む）

【課題】良好な特性を有しながら、半導体製造工程における半導体製造装置と半導体装置とへの金属汚染を抑制するような構造を有する半導体装置、および、その製造方法を提供する。
【解決手段】本発明の半導体装置は、ｎＭＯＳ ＳＧＴ２２０であり、第１の平面状シリコン層上２３４に垂直に配置された第１の柱状シリコン層２３２表面に並んで配置された、第１のｎ^＋型シリコン層１１３と、金属を含む第１のゲート電極２３６と、第２のｎ^＋型シリコン層１５７とから構成される。そして、第１の絶縁膜１２９が、第１のゲート電極２３６と第１の平面状シリコン層２３４との間に、第２の絶縁膜１６２が第１のゲート電極２３６の上面に配置されている。また、金属を含む第１のゲート電極２３６が、第１のｎ^＋型シリコン層１１３、第２のｎ^＋型シリコン層１５７、第１の絶縁膜１２９、および、第２の絶縁膜１６２に囲まれている。 （もっと読む）

【課題】良好な特性を有し且つ微細化を実現した半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、平面状シリコン層２１２上の柱状シリコン層２０８、柱状シリコン層２０８の底部領域に形成された第１のｎ^＋型シリコン層１１３、柱状シリコン層２０８の上部領域に形成された第２のｎ^＋型シリコン層１４４、第１及び第２のｎ^＋型シリコン層１１３，１４４の間のチャネル領域の周囲に形成されたゲート絶縁膜１４０、ゲート絶縁膜１４０の周囲に形成され第１の金属シリコン化合物層１５９ａを有するゲート電極２１０、ゲート電極２１０と平面状シリコン層２１２の間に形成された絶縁膜１２９ａ、柱状シリコン層２０８の上部側壁に形成された絶縁膜サイドウォール２２３、平面状シリコン層２１２に形成された第２の金属シリコン化合物層１６０、及び第２のｎ^＋型シリコン層１４４上に形成されたコンタクト２１６を備える。 （もっと読む）

【課題】電気光学ディスプレイを提供する。
【解決手段】電気光学ディスプレイは、基板１００と、該基板１００の実質的に１つの面に配置された非線形デバイス１０２と、該非線形デバイス１０２と接続されている画素電極１０６と、電気光学媒体１１０と、該画素電極１０６に対して該電気光学媒体１１０の反対面上の共通電極１１２とを備える。該ディスプレイの様々なパーツの係数は、該ディスプレイが湾曲しているとき、中立軸または中立面が該非線形デバイス１０２の該平面に実質的に横たわっているように調製されている。 （もっと読む）

【課題】ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を向上させる。また、半導体装置の製造工程を簡略化する。
【解決手段】ＳＯＩ基板ＳＢ上に形成された複数のｎチャネル型ＭＯＳＦＥＴＱｎを有する半導体装置において、ＢＯＸ膜の下部の支持基板の上面に拡散層であるｎ^＋型半導体領域を形成し、ｎ^＋型半導体領域と電気的に接続され、素子分離領域１を貫くコンタクトプラグＣＴ２を形成することで、支持基板の電位を制御する。ＳＯＩ基板ＳＢの平面において、各ｎチャネル型ＭＯＳＦＥＴＱｎは第１方向に延在しており、第１方向に複数形成されて隣り合うコンタクトプラグＣＴ２同士の間に配置された構造とする。 （もっと読む）

【課題】 埋め込み型ＤＲＡＭ構造のための半導体構造体及びその製造方法を提供する。
【解決手段】 ノード誘電体及び深いトレンチを充填する導電性トレンチ充填領域がセミコンダクター・オン・インシュレータ（ＳＯＩ）層の上面とほぼ同一面となる深さにまで窪まされる。浅いトレンチ分離部が深いトレンチの上部の一方の側に形成され、一方深いトレンチの上部の他方の側は、導電性充填領域の半導体材料の露出された表面となる。選択的エピタキシャル成長プロセスが、レイズド・ソース領域及びレイズド・ストラップ領域を付着するために行われる。レイズド・ソース領域は、ＳＯＩ層内のプレーナ・ソース領域上に直接形成され、そしてレイズド・ストラップ領域は、導電性充填領域上に直接形成される。レイズド・ストラップ領域は、プレーナ・ソース領域及び導電性充填領域の間の導電性通路を与えるためにレイズド・ソース領域に接触する。 （もっと読む）

【課題】垂直に形成されたナノワイヤを構成要素として備える半導体素子の寄生容量増加を抑制し、動作速度時定数が改善される半導体素子を提供する。
【解決手段】導電性基板１０１の主平面と電極１０９間の層間絶縁膜を膜厚調整層１０２と保護絶縁層１０３の２層化することにより、膜密着性の乏しい低誘電率膜１０２と電極１０９を保護絶縁層１０３で隔てることによってはがれを抑制しながら、主平面１０１と電極１０９間を電気的に接続するナノワイヤ１０７と、導電性基板１０１と電極１０９の間の寄生容量を低減する。 （もっと読む）

【課題】ソース電極（ドレイン電極）と、ゲート電極との重畳部に生じる寄生容量値を低減させても、オン電流値をほぼ維持できる新たな電極構造のトランジスタを提供することを課題の一とする。
【解決手段】トランジスタのソース電極及びドレイン電極の電極形状を櫛歯形状にすることによって寄生容量値を低減させる。また、櫛歯状電極の先端部の幅や、電極歯部間の間隔を制御することによって、電極歯部の側面から流れる曲線電流を発生させることができる。この曲線電流が、電極形状を櫛歯形状にすることにより減少する直線電流を補うため、寄生容量値を低減させても、低減させる前とほぼ変わらないオン電流値を維持させることができる。 （もっと読む）

【課題】ＳＯＩ構造の縦型のＭＩＳＦＥＴの提供
【解決手段】Ｓｉ基板１上に、一部に空孔４を有する絶縁膜２が設けられ、空孔４上及び絶縁膜２の一部上に横方向半導体層６が設けられ、半導体層６の側面の一部に導電膜３が接して設けられ、絶縁膜２により素子分離されている。半導体層６上の、空孔４直上部に縦方向半導体層７が設けられ、半導体層７の上部にドレイン領域（１０，９）が設けられ、離間し、相対して下部にソース領域８が設けられ、ソース領域８は延在して、半導体層６全体に設けられている。半導体層７の全側面には、ゲート酸化膜１１を介してゲート電極１２が設けられ、ドレイン領域１０、ゲート電極１１及び導電膜３を介したソース領域８には、バリアメタル１８を有する導電プラグ１９を介してバリアメタル２１を有する配線２２が接続されている縦型のＭＩＳＦＥＴ。 （もっと読む）

【課題】信号経路に挿入されたフローティングボディ型のトランジスタを用いて高速動作と低消費電力動作が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置において、フローティングボディ型のトランジスタＱ１０は、センスアンプの出力ノードＮＳ（第１の回路ノード）とローカル入出力線ＬＩＯ（第２の回路ノード）との間に挿入されている。トランジスタＱ１０のゲートにカラム選択信号ＹＳ（第１の信号）が供給され、カラム選択信号ＹＳがトランジスタＱ１０を非導通に保つ第１の論理レベルと導通方向に導く第２の論理レベルとの間で変化する。トランジスタＱ１０を利用しない回路状態時に、第２の論理レベルに近い第１及び第２の電圧レベルが出力ノードＮＳ及びローカル入出力線ＬＩＯに供給される。これにより、フローティングボディ型のトランジスタＱ１０のＣＶ特性を適切に制御し、ゲート容量を抑制することができる。 （もっと読む）

【課題】半導体装置の性能を向上させる。また、半導体装置の信頼性を確保する。また、半導体装置のチップサイズの縮小を図る。特に、ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を損なわずにゲート電極の下部のウエルの電位を制御し、寄生容量の発生を防ぐ。また、ＭＯＳＦＥＴにおける欠陥の発生を防ぐ。
【解決手段】ゲート電極配線３に形成された孔部２７内を通るウエルコンタクトプラグ８により、ゲート電極２の下部のウエルの電位を制御することで寄生容量の発生を防ぐ。また、ゲート電極２に沿って素子分離領域４を延在させることで、ゲッタリング効果によりゲート絶縁膜における欠陥の発生を防ぐ。 （もっと読む）

【課題】電子ペーパー等の表示装置に適用した場合に、その消費電力を小さくでき、歩留まりを向上させることができるアクティブマトリクス型駆動基板及びその製造方法等を提供する。
【解決手段】第１絶縁膜２を表面に有する導電基材１上に設けられた薄膜トランジスタ１０及び保持容量２０と、薄膜トランジスタ１０及び保持容量２０を第２絶縁膜１６，１７を介して覆う画素電極３０を有し、保持容量２０が第１電極２１と誘電体膜２２と薄膜トランジスタ１０のソース・ドレイン電極１４，１５に接続する第２電極２３との積層体であるアクティブマトリクス型駆動基板５０であって、導電基材１と第１電極２１とが第１絶縁膜２の開口部４で接続されているように構成する。第２絶縁膜（１６，１７）が少なくとも層間絶縁膜１７を有し、導電基材１が金属基材であり、第１絶縁膜２が金属基材１の表面粗さを低減する平坦化膜であることが好ましい。 （もっと読む）

【課題】回路ブロックを構成するＭＯＳ型トランジスタを同一構造にしたまま駆動電圧を下げ、消費電力を低くすることができる複数の回路ブロックから構成される半導体装置の提供。
【解決手段】本半導体装置の構造は、消費電力を低くしたい回路ブロック１１が設けられている半導体基板１４の厚さ１９を薄くすることにより、ＭＯＳ型トランジスタの閾値を小さくでき、駆動電圧を下げ、所望の回路ブロックの消費電力を下げることができる。 （もっと読む）

【課題】液晶表示装置が有する信号線の寄生容量を低減すること。
【解決手段】各画素に設けられるトランジスタとして、酸化物半導体層を具備するトランジスタを適用する。なお、当該酸化物半導体層は、電子供与体（ドナー）となる不純物（水素又は水など）を徹底的に除去することにより高純度化された酸化物半導体層である。これにより、トランジスタがオフ状態のときのリーク電流（オフ電流）を少なくすることができる。そのため、各画素において容量素子を設けずとも液晶素子に印加される電圧を保持することが可能になる。また、これに付随して、液晶表示装置の画素部に延在する容量配線を削除することが可能になる。そのため、信号線と容量配線が立体交差する領域における寄生容量を削除することが可能になる。 （もっと読む）

【課題】酸化物半導体を用いた高性能な半導体装置を提供する。
【解決手段】基板上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電層を形成し、第１の導電層上に第２の導電層を形成し、第２の導電層をエッチングすることで、第１のパターンを形成し、第１のパターンを酸化することにより膨張させ、膨張後の第１のパターンをマスクとして第１の導電層をエッチングすることで、ソース電極及びドレイン電極となる第２のパターンを形成し、膨張後の第１のパターン及び第２のパターン及び酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する。 （もっと読む）