半導体装置
【課題】回路ブロックを構成するＭＯＳ型トランジスタを同一構造にしたまま駆動電圧を下げ、消費電力を低くすることができる複数の回路ブロックから構成される半導体装置の提供。
【解決手段】本半導体装置の構造は、消費電力を低くしたい回路ブロック１１が設けられている半導体基板１４の厚さ１９を薄くすることにより、ＭＯＳ型トランジスタの閾値を小さくでき、駆動電圧を下げ、所望の回路ブロックの消費電力を下げることができる。
【解決手段】本半導体装置の構造は、消費電力を低くしたい回路ブロック１１が設けられている半導体基板１４の厚さ１９を薄くすることにより、ＭＯＳ型トランジスタの閾値を小さくでき、駆動電圧を下げ、所望の回路ブロックの消費電力を下げることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造に関する。特に、回路ブロックを構成する半導体素子の下部に空隙を有する半導体装置に関する。
【背景技術】
【０００２】
携帯電話、腕時計等をはじめとする携帯用電子機器は、近年、急速な多機能化により高い消費電力を有するようになり、電池寿命延命の要求が高まっている。その手法の１つに、携帯用電子機器に搭載される半導体装置の低消費電力化が挙げられる。
【０００３】
そこで、従来用いられていたシリコン基板にＭＯＳ型トランジスタを形成する構成に対し、低オフリーク電流及び低Ｓ値等の多くのメリットを持つ、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板にＭＯＳ型トランジスタを構成する半導体装置が注目されている。
【０００４】
まず、ＳＯＩ基板にＭＯＳ型トランジスタを構成する構成がより低消費電力化に優位である点を図１３を用いて説明する。
図１３は、ＭＯＳ型トランジスタのゲート電圧Ｖｇに対するドレイン電流Ｉｄの関係を模式的に示すグラフであって、Ｉｄ−Ｖｇ特性と呼ばれるものである。図１３において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流ＩｄをＬｏｇスケールで表している。
【０００５】
図１３は、ゲート電圧Ｖｇの印加に対して、流れるドレイン電流Ｉｄを示すものであるが、符号６０はシリコン基板に形成されたＭＯＳ型トランジスタの特性を示すものである。これをドレイン電流Ｉｄ１とする。符号６１はＳＯＩ基板に形成されたＭＯＳ型トランジスタの特性を示すものであり、同じくドレイン電流Ｉｄ２とする。
【０００６】
Ｖｔｈ１はシリコン基板に形成されたＭＯＳ型トランジスタの閾値を示している。同じくＶｔｈ２はＳＯＩ基板に形成されたＭＯＳ型トランジスタの閾値を示している。なお、ＭＯＳ型トランジスタにおける閾値とは、ＭＯＳ型トランジスタのソースとドレインとの間に電流が流れ始めるときのゲート電極印加電圧そのものを言う。したがって、閾値Ｖｔｈ１は、ドレイン電流Ｉｄ１が流れ始めたときにゲート電極に印加している電圧を指している。
６２はゲート電圧Ｖｇが閾値Ｖｔｈ１又はＶｔｈ２以下のとき、いわゆるサブスレッショルド特性領域を示している。
【０００７】
Ｓ値は、サブスレッショルド特性領域６２におけるドレイン電流Ｉｄ１（符号６０）又はＩｄ２（符号６１）の傾きを示すものであり、次に示す式１で表すことができる。
【０００８】
［式１］
Ｓ＝Ｌｎ１０（ｋＴ／ｑ）（（１＋（Ｃｄ／Ｃｏｘ））
【０００９】
ここで、ｋはボルツマン係数、Ｔは絶対温度、ｑは電荷素量、Ｃｄは半導体基板空乏層容量、Ｃｏｘはゲート容量である。
【００１０】
ゲート容量Ｃｏｘは、次に示す式２で表すことができる。
【００１１】
［式２］
Ｃｏｘ＝ε×（Ａ／ｄ）
【００１２】
ここで、εは絶縁膜の誘電率、ｄは絶縁膜厚、Ａは絶縁膜の面積である。
【００１３】
半導体基板空乏層容量Ｃｄは、次に示す式３で表すことができる。
【００１４】
［式３］
Ｃｄ＝Ｋｓ×（ε０／Ｗ）
【００１５】
ここで、Ｋｓはシリコンの誘電率、ε０は真空の誘電率、Ｗは空乏層の厚さである。
【００１６】
ＳＯＩ基板を用いたＭＯＳ型トランジスタの場合、空乏層の厚さＷは、半導体基板の基板厚さで決まり、半導体基板の基板厚さ以上には空乏層の厚さＷは伸びないため、ＣｄはＳＯＩ基板の方がシリコン基板より小さくなり、Ｓ値もＳＯＩ基板の方がシリコン基板よりも低くなる。
【００１７】
Ｓ値が低くなるということは、ＭＯＳ型トランジスタのサブスレショルド特性領域６２におけるドレイン電流Ｉｄ２（符号６１）の傾きがドレイン電流Ｉｄ１（符号６０）よりも急峻となる。このため、ＳＯＩ基板に形成したＭＯＳ型トランジスタの閾値Ｖｔｈ２が、シリコン基板に形成したＭＯＳ型トランジスタの閾値Ｖｔｈ１より低くなり、ＭＯＳ型トランジスタの動作電圧を下げることができ、消費電力を低減することができる。
【００１８】
ところで、半導体装置は多くのＭＯＳ型トランジスタを備えているが、構成するすべてのＭＯＳ型トランジスタの閾値が同じではない場合がある。例えば、高速動作する回路や低電圧で駆動する回路や、外部の装置を駆動するためにより大きな電流を流す回路や高電圧で駆動する回路が混載している場合である。
このようなとき、前者の回路ブロックに用いるＭＯＳ型トランジスタの閾値は小さく、後者の回路ブロックに用いるＭＯＳ型トランジスタの閾値は大きくするなどの工夫が施される。
【００１９】
このように、回路ブロックごとに適する閾値とすれば、半導体装置を低消費電力化することもでき、回路ブロックごとの閾値の変更には、例えば、同一の半導体基板に完全空乏型と部分空乏型とのＭＯＳ型トランジスタを混載する技術を用いることが知られている（例えば、特許文献１参照。）。
【００２０】
また、もう１つの低消費電力化技術として、ＳＯＩ基板を用いずシリコン基板を用い、ＭＯＳ型トランジスタのソース領域とドレイン領域とチャネル領域との下部の半導体基板に空隙を設ける技術が知られている（例えば、特許文献２参照。）。
【００２１】
式１に示すように、Ｓ値は半導体基板空乏層容量Ｃｄに依存し、半導体基板空乏層容量Ｃｄが大きくなるとＳ値も大きくなる。Ｓ値を小さくするためには、半導体基板空乏層容量Ｃｄを小さくすればよい。
【００２２】
式３に示すように、半導体基板空乏層容量Ｃｄはシリコンの誘電率Ｋｓに比例する。Ｋｓの値は１１．７である。それに対し、半導体基板に空隙を設ける技術では、シリコンの代わりに空隙には空気が存在し、その誘電率は１．０である。これにより、半導体基板空乏層容量Ｃｄを小さくでき、Ｓ値を低くすることができる。その結果、閾値を低くでき、ＭＯＳ型トランジスタの動作電圧を下げ、消費電力を低減することができる。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００５−１９８５９号公報（第６頁、図１）
【特許文献２】特開平３−１４５７３７号公報（第４頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００２４】
しかしながら、発明者が検討したところによると、特許文献１に示した従来技術は、ＭＯＳ型トランジスタを設ける半導体基板の膜厚のばらつきが発生し、それに伴ってＳ値のばらつきが発生しやすいという問題があることがわかった。
ここでいう半導体基板とは、特許文献１に示した従来技術がＳＯＩ基板を用いていることから、ＭＯＳ型トランジスタのソース領域やドレイン領域やチャネル領域を形成する半導体膜を指すものである。この半導体層は、支持基板上に絶縁膜を介して設けており、この半導体膜の膜厚が、完全空乏型と部分空乏型とで異ならせるために、ばらつきの影響を受けやすいのである。
また、ＳＯＩ基板は高価であり、ＭＯＳ型トランジスタを作成する工程も複雑になることから、コストが高くなるという問題もある。
【００２５】
特許文献２に示した従来技術を用いた場合、空隙が半導体層及び半導体基板に囲まれ密閉された状態になっており、半導体装置に熱を加えた場合、空隙内の空気が膨張し、半導体装置が破壊されてしまう問題がある。
半導体装置は、その製造途中に高温で熱処理等を行なう工程がある。また、半導体装置が電子機器に組み込まれた後、その電子機器が高温環境で使用される場合もある。したがって、上述の半導体装置が破壊されてしまう問題は、半導体装置の製造途中でも完成後でも発生する可能性があり、この技術を用いる限り避けられない。
【００２６】
また、特許文献２に示した従来技術は、１つのＭＯＳ型トランジスタに１つの空隙を設けるため、半導体装置にＭＯＳ型トランジスタが増えるほど空隙の数も多くなり、半導体装置の強度が低下するという問題がある。もちろん、ＭＯＳ型トランジスタと平面的に重なる位置に精度よく空隙を設ける製造技術も必要であって、製造工程が長く複雑になるという問題もある。
【００２７】
本発明は、このような問題を解決するためになされるものである。従来よりも消費電力を低くできる半導体装置を提供することができ、高温環境下でも破壊されず、また、強度も低下せず精密で複雑な製造工程がなくとも製造できる半導体装置を提供できる。
【課題を解決するための手段】
【００２８】
上記した目的を達するため、本発明の半導体装置の構造は、以下に記した構成を採用するものである。
【００２９】
少なくとも１つのＭＯＳ型トランジスタからなる回路ブロックを１つの半導体基板上に複数配置してなる半導体装置であって、回路ブロックを構成する複数のＭＯＳ型トランジスタは、ゲート絶縁膜の膜厚と、ソース領域及びドレイン領域の拡散深さと、チャネル部分の不純物濃度と、をそれぞれ同一とする構造であり、第１の回路ブロックが第２の回路ブロックよりも消費電流が多いとき、ＭＯＳ型トランジスタのソース領域とドレイン領域との下部の半導体基板の厚さは、第１の回路ブロックの方が第２の回路ブロックよりも薄いことを特徴とする。
【００３０】
このような構成にすることで、Ｓ値はばらつかず、高価なＳＯＩ基板を用いなくとも、従来よりも消費電力を低くできる。
さらに、ＭＯＳ型トランジスタごとではなく、回路ブロックごとに半導体基板の厚さを変えるから、精密な製造工程ではなくても製造することができる。
【００３１】
回路ブロック内では、半導体基板の基板厚さが等しいようにしてもよい。
【００３２】
このような構成にすれば、半導体装置を製造しやすく、製造工程短縮によりコストダウンを行うことができる。
【００３３】
第１の回路ブロックを構成するＭＯＳ型トランジスタの閾値の方が、第２の回路ブロックを構成するＭＯＳ型トランジスタの閾値よりも低いようにしてもよい。
【００３４】
第１の回路ブロックを動作させる第１の駆動電圧の方が、第２の回路ブロックを動作させる第２の駆動電圧よりも低いようにしてもよい。
【００３５】
このように、ＭＯＳ型トランジスタの閾値を小さくしたり、駆動電圧を低くすることで、より低消費電力化できる。
【００３６】
前記第１の回路ブロックは、前記ソース領域と前記ドレイン領域と前記チャネル領域との下部の前記半導体基板の底面から、前記第２の回路ブロックの前記半導体基板の底面まで空隙になっているようにしてもよい。
【００３７】
このような構成にすれば、空隙部分の誘電率は空気と同じになるから、Ｓ値を低くすることができ、ＭＯＳ型トランジスタの閾値を低くすることができる。そうすると、半導体装置をより低消費電力化することができる。
【００３８】
半導体基板は、補強基板と接着又は結合しているようにしてもよい。
【００３９】
このような構成にすれば、製造も容易であり、半導体装置のコストアップを抑えることができる。
【００４０】
補強基板は、空隙部分に嵌り込むようにしてもよい。
【００４１】
このような構成にすれば、半導体基板と補強基板との距離を選択することができたり、また、半導体基板と補強基板との接触面積を増やすこともできる。
【００４２】
補強基板は、第１の回路ブロックと平面的に重なる位置に貫通穴を設けてもよい。
【００４３】
このような構成にすれば、半導体装置に熱が印加されても、空隙部分に熱がこもらず、半導体装置が破壊されてしまうことはない。
【発明の効果】
【００４４】
本発明は、消費電流の多い回路ブロックを構成するＭＯＳ型トランジスタのチャネル領域、ソース領域、及びドレイン領域の下部の半導体基板の基板膜厚を薄くし、半導体基板空乏層容量Ｃｄを小さくする。
このような構造にすることによりＳ値を低くし、閾値を低くすることができ、ＭＯＳ型トランジスタの動作電圧を下げ、回路ブロックの消費電力を低減することができるのである。
【図面の簡単な説明】
【００４５】
【図１】本発明の半導体装置の第１の実施形態を説明する斜傾図であって、第１の回路ブロックの半導体基板を裏面からくり抜いている構造を説明する図である。
【図２】本発明の半導体装置の第１の実施形態を説明する端面図であって、第１の回路ブロックの半導体基板の厚さが、第２の回路ブロックの半導体基板の厚さより薄い構造を説明する図である。
【図３】本発明の半導体装置の第２の実施形態を説明する斜傾図であって、複数の第１の回路ブロックの半導体基板を裏面からくり抜いている構造を説明する図である。
【図４】本発明の半導体装置の第３の実施形態を説明する斜傾図であって、補強基板を半導体基板に接合する構造を説明する図である。
【図５】本発明の半導体装置の第３の実施形態を説明する端面図であって、補強基板と半導体基板を接合する方法を説明する図である。
【図６】本発明の半導体装置の第４の実施形態を説明する斜傾図であって、補強基板を空隙内に接合する構造を説明する図である。
【図７】本発明の半導体装置の第４の実施形態を説明する端面図であって、補強基板の空隙内の位置関係を説明する図である。
【図８】本発明の半導体装置の第５の実施形態を説明する斜傾図であって、補強基板と半導体基板を接合する構造を説明する図である。
【図９】本発明の半導体装置の第５の実施形態を説明する端面図であって、補強基板と半導体基板を接合する方法を説明する図である。
【図１０】本発明の半導体装置の第６の実施形態を説明する斜傾図であって、補強基板を空隙内に接合する構造を説明する図である。
【図１１】本発明の半導体装置の第６の実施形態を説明する端面図であって、補強基板の空隙内の位置関係を説明する図である。
【図１２】本発明の半導体装置の第７の実施形態を説明する端面図であって、第１の回路ブロック及び第２の回路ブロックの半導体基板厚さの位置関係を説明する図である。
【図１３】ＳＯＩ基板にＭＯＳ型トランジスタを構成する構成が低消費電力化に優位である点を説明するための模式図である。
【発明を実施するための形態】
【００４６】
本発明は、半導体基板に設けた複数の回路ブロックのうち、所定の回路ブロックの下部の半導体基板の基板厚さを薄くするものである。以下、本発明の半導体装置の実施形態を図面を参照しながら説明する。
【実施例１】
【００４７】
[第１の発明形態の構成の説明：図１、図２]
以下、第１の実施形態を図１、図２を参照して説明する。図１は第１の実施形態を説明する斜傾図、図２は図１に示す切断線Ｘ−Ｘ’に沿った端面図である。
第１の実施形態の特徴は、半導体基板に設ける所定の回路ブロックの下部の半導体基板のみ、その基板厚さを薄くするものである。このとき、半導体基板をくり抜き加工することで半導体基板に空隙を形成している。
【００４８】
まず、図１及び図２を用いて半導体装置の構成を説明する。
図１及び図２において、１０は半導体基板、１０ａは半導体基板１０の上面、１０ｂは半導体基板１０の下面である。この上面１０ａと下面１０ｂとの間が、半導体基板１０のそもそもの基板厚さとなっている。
１０ｃは半導体基板１０をくり抜き加工して形成した空隙２０に面した半導体基板１０の縦端面であり、くり抜き側面部と呼ぶ。
なお、特に限定するものではないが、実施形態の説明にあっては、半導体基板１０は、シリコン半導体基板を用いる例で説明する。
【００４９】
図１及び図２において、１１は第１の回路ブロック、１２は第２の回路ブロック、１３は第１の回路ブロック１１の半導体基板底面部、１４は第２の回路ブロック１２の半導体基板底面部、１５はゲート電極、１６はゲート絶縁膜、１７はチャネル領域、１７ｂはチ
ャネル領域底面部、１８はソース領域、１８ｂはソース領域底面部、１９はドレイン領域、１９ｂはドレイン領域底面部、１９ｃはドレイン領域側面部、２０は空隙である。
また、１００は第１のＭＯＳ型トランジスタ、１０１は第２のＭＯＳ型トランジスタ、１０２は第３のＭＯＳ型トランジスタ、１０３は第４のＭＯＳ型トランジスタ、Ｌ１は第１の回路ブロックの半導体基板厚さ、Ｌ２は第２の回路ブロックの半導体基板厚さである。
【００５０】
図１に示す例では、半導体基板１０上に、１つの第１の回路ブロック１１と４つの第２の回路ブロック１２とを配置する例を示している。また、図２に示す例では、第１の回路ブロック１１に第１のＭＯＳ型トランジスタ１００と第２のＭＯＳ型トランジスタ１０１との２つのＭＯＳ型トランジスタを備え、第２の回路ブロック１２に第３のＭＯＳ型トランジスタ１０２と第４のＭＯＳ型トランジスタ１０３との２つのＭＯＳ型トランジスタを備える例を示している。
【００５１】
図１及び図２に示す例では、ＭＯＳ型トランジスタを構成する金属配線や層間絶縁膜などの要素は、図を見やすくするために省略している。
第１の回路ブロック１１と第２の回路ブロック１２との内部に設ける各ＭＯＳ型トランジスタ間を金属配線などで接続することにより、所定の回路を構成する。もちろん、その回路には、抵抗素子や容量素子などを備えることもあるが、図面にあってはそれを省略している。
【００５２】
第１の回路ブロック１１と第２の回路ブロック１２との、双方の回路ブロック内に構成される回路は、それぞれ異なる動作を行なう回路であったり、異なる電位レベルの信号をやり取りする回路であったりする。
本発明の半導体装置を電子腕時計に搭載したとき、例えば、第１の回路ブロック１１は、所定の発振周波数の信号を発生させる発振回路の回路ブロックとすることができる。第２の回路ブロック１２は、レギュレータなどの定電圧発生回路の回路ブロックとすることができる。
【００５３】
第１の回路ブロック１１が第２の回路ブロック１２よりも消費電流が多いとき、第１の回路ブロック１１の半導体基板底面部１３は、第２の回路ブロック１２の半導体基板底面部１４とは同一面にはならず、すなわち、第１の回路ブロック１１の半導体基板厚さＬ１が、第２の回路ブロック１２の半導体基板厚さＬ２よりも小さくしている。このような構造にすることで、第１の回路ブロック１１の半導体基板底面部１３の下に、空隙２０を設けている。
【００５４】
このような半導体基板１０の構造にするためには、特に限定するものではないが、知られている反応性イオンガスやプラズマガスを用いるドライエッチング技術を用いることができる。例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いた異方性エッチング技術を用いることで、容易に形成できる。この場合、半導体基板１０の裏面、つまり、半導体基板１０の下面１０ｂ側から研削加工する。
【００５５】
第１の回路ブロック１１の半導体基板厚さＬ１は、ＭＯＳ型トランジスタを構成する要素の下部にあっては、同一としている。つまり、半導体基板底面部１３とチャネル領域底面部１７ｂとソース領域底面部１８ｂとドレイン領域底面部１９ｂとは、同一平面にある。
【００５６】
このような構造は、本発明の半導体装置の特徴的な部分である。半導体基板厚さＬ１を半導体基板厚さＬ２よりも小さくすることで、第１の回路ブロック１１におけるＭＯＳ型トランジスタの半導体基板空乏層Ｃｄが小さくなる。すでに式１から式３を用いて説明し
たように、空乏層の厚さは半導体基板の基板厚さで決まり、半導体基板の基板厚さ以上には空乏層の厚さは伸びないためである。このため、Ｓ値も低くなるのである。
【００５７】
Ｓ値が低くなるということは、すでに説明したように、ＭＯＳ型トランジスタのサブスレショルド特性領域におけるドレイン電流の傾きが急峻となり、ＭＯＳ型トランジスタの閾値を低くすることができる。閾値が低くなると、そのＭＯＳ型トランジスタの動作電圧を下げることができるから、結果として第１の回路ブロック１１の第消費電力を低減することができる。
【００５８】
また、このような構造は、半導体基板１０をドライエッチング技術などで研削加工する際に、その加工がし易くなるという効果もある。
従来技術のようにＭＯＳ型トランジスタの下部の半導体基板のみの半導体基板厚さを薄くすると、すなわち空隙を形成すると、その空隙と平面的なＭＯＳ型トランジスタとの重ね合わせ精度を有する加工が必要になり、製造工程もより複雑化してしまう。そして、ＭＯＳ型トランジスタの数だけ空隙が必要になるため、半導体基板の裏面には空隙だらけになってしまい、結果として、半導体基板の強度も不足してしまう。
しかし、本発明は、回路ブロック内の半導体基板１０を同じ基板厚さとしているので、加工精度を多少落としても何らの問題もなく、半導体装置の製造がし易くなる。また、回路ブロックごとに空隙を有しているから、半導体基板の裏面には空隙だらけになることはない。さらに、半導体装置を設計するときに回路ブロックの配置を考慮し、例えば、第１の回路ブロック１１を半導体基板１０に均等に配置するなどすれば、半導体基板の強度を落とすこともない。
【００５９】
ところで、図２における第１の回路ブロック１１や第２の回路ブロック１２の左右の幅に関しては、厳密に規定するものでもないため、回路ブロックの境界は、半導体基板１０のくり抜き側面部１０ｃと考えてよい。
その半導体基板１０のくり抜き側面部１０ｃは、図２に示す例では、ドレイン領域側面部１９ｃと平面的に一致していない例となっているが、もちろん、同一平面としてもよい。
【００６０】
［消費電流低減に関する説明］
次に、具体的な数値を例示してＭＯＳ型トランジスタの消費電力が低減できることを説明する。説明にあっては、上述のように、本発明の半導体装置を電子腕時計に搭載したときを鑑みて、第１の回路ブロック１１を発振回路の回路ブロックとし、第２の回路ブロック１２を定電圧発生回路の回路ブロックとして説明する。
ここで、消費電流は、発振回路で２０ｎＡ、定電圧発生回路で４ｎＡと仮定する。発振回路及び定電圧発生回路を構成するＭＯＳ型トランジスタの閾値は、まずは同じ０．７Ｖと仮定する。
【００６１】
定電圧発生回路を駆動させる電圧は、外部の電池などから供給され、例えば３．３Ｖ程度の電圧である。それに対して発振回路の駆動電圧は、定電圧発生回路から発生された、例えば１．０Ｖ程度の電圧である。つまり、第２の回路ブロック１２は、３．３Ｖの電圧で駆動して、１．０Ｖの定電圧を出力し、この電圧を第１の回路ブロック１１に供給している。
【００６２】
第１の回路ブロック１１の半導体基板厚さＬ１は、第２の回路ブロック１２の半導体基板厚さＬ２よりも小さいため、発振回路を構成するＭＯＳ型トランジスタ１００やＭＯＳ型トランジスタ１０１の半導体基板空乏層容量Ｃｄを小さくでき、Ｓ値を低くできるから、その閾値を、０．７Ｖではなく、例えば０．５Ｖ程度に下げることができる。
【００６３】
閾値を０．５Ｖ程度に下げることができると、発振回路の駆動電圧も下げることができ、１．０Ｖではなく、例えば０．８Ｖ程度に下げることができる。
【００６４】
ここで半導体回路の消費電力は、次に示す式４で表すことができる。
【００６５】
［式４］
Ｐ∝ｆ×Ｃｌｏａｄ×Ｖｄｄ２
【００６６】
ここで、Ｐは消費電力、ｆは周波数、Ｃｌｏａｄは寄生容量、Ｖｄｄは駆動電圧である。
【００６７】
式４に示すように、消費電力Ｐは、駆動電圧Ｖｄｄの２乗に比例するため、駆動電圧が１．０Ｖから０．８Ｖに下がる場合、消費電力Ｐは約３６％低くすることができる。
【００６８】
［ＭＯＳ型トランジスタの説明］
本発明の半導体装置の特徴的な部分は、以上説明したような回路ブロック間でその下部の半導体基板の基板厚さが異なっているという点である。そして、そのような構造であると共に、第１の回路ブロックと第２の回路ブロックとに設けるＭＯＳ型トランジスタの構造が同じであるという点である。
ＭＯＳ型トランジスタの構造が同じであるということは、ゲート絶縁膜の膜厚、ソース領域及びドレイン領域の拡散深さ、チャネル領域部分の不純物濃度、がそれぞれ同一である。
そして、そのような構造にしたうえで、ＭＯＳ型トランジスタ下部の半導体基板の基板厚さを薄くすることで、閾値を下げるというものである。
【００６９】
ただし、そのような回路ブロックに搭載するＭＯＳ型トランジスタの構造そのものは、半導体基板の基板厚さが薄いことを除けば、特殊な構造を有するものではない。次に、そのＭＯＳ型トランジスタの構造を説明する。
【００７０】
第１の回路ブロック１１を構成する第１のＭＯＳ型トランジスタ１００と第２のＭＯＳ型トランジスタ１０１とは、半導体基板１０にソース領域１８及びドレイン領域１９を設けており、それら挟まれる領域をチャネル領域１７とし、このチャネル領域１７の上部にゲート絶縁膜１６を介してゲート電極１５を設けている。
第２の回路ブロックを構成する第３のＭＯＳ型トランジスタ１０２と第４のＭＯＳ型トランジスタ１０２とも同様な構成である。
【００７１】
ゲート絶縁膜１６は、材質は特に限定しないが、絶縁物として例えばシリコン酸化膜を用いることができる。なお、その膜厚は、特に限定しないが、例えば１００Å程度である。ゲート絶縁膜１６は、同じ回路ブロック内であれば、同じ膜厚である方が好ましい。これは、加工のし易さを鑑みたものであるが、もちろん、ＭＯＳ型トランジスタの電気特性に応じてその膜厚を適宜変更してよいことは無論である。なお、ゲート絶縁膜１６の成膜は、知られている酸化方法で形成することができる。
【００７２】
ゲート絶縁膜１６は、もちろん単層の膜でなくてもかまわない。例えば、シリコン酸化膜と窒化膜との積層膜であってもよい。
第１の回路ブロック１１又は第２の回路ブロック１２に搭載するＭＯＳ型トランジスタが、メモリ素子であったとすると、ゲート絶縁膜１６は、メモリゲート絶縁膜と考えればよい。このときの構造は、絶縁膜と電荷蓄積膜とを積層した構造となるのである。
【００７３】
ソース領域１８及びドレイン領域１９とチャネル領域１７とは、逆の導電型である。不
純物を選択的に導入することで容易に形成できる。その製造方法は、知られているイオン注入技術を用いることができる。例えば、第１のＭＯＳ型トランジスタ１００がＮチャネル型の場合、ソース領域１８及びドレイン領域１９には、砒素を５×１０１５ａｔｏｍｓ／ｃｍ２で、チャネル領域１７には、ボロンを２×１０１３ａｔｏｍｓ／ｃｍ２でイオン注入して形成する。
【００７４】
また、第１のＭＯＳ型トランジスタ１００が、Ｎチャネル型と異なる極性を有する、Ｐチャネル型の場合、ソース領域１８及びドレイン領域１９には、２弗化ボロンを５×１０１５ａｔｏｍｓ／ｃｍ２で、チャネル領域１７には燐を２×１０１３ａｔｏｍｓ／ｃｍ２でイオン注入して形成する。
【００７５】
ゲート電極１５は、材質は特に限定しないが、導電物として例えばポリシリコンを用い、知られているＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。膜厚は、例えば３５００Å程度であるが、ＭＯＳ型トランジスタの性能により変更が可能であり、これに限定するものではない。
【００７６】
第１の回路ブロック１１を構成する、第１のＭＯＳ型トランジスタ１００と第２のＭＯＳ型トランジスタ１０１とは、別の極性を持つＭＯＳ型トランジスタで形成してもよい。
例えば、第１のＭＯＳ型トランジスタ１００をＮチャネル型で、第２のＭＯＳ型トランジスタ１０１をＰチャネル型で形成して、ＣＭＯＳを構成してもよい。もちろん、第２の回路ブロック１２を構成する、第３のＭＯＳ型トランジスタ１０２と第３のＭＯＳ型トランジスタ１０３とを、別の極性を持つＭＯＳ型トランジスタで形成してもよい。
【００７７】
以上の説明で明らかなように、第１の回路ブロック１１及び第２の回路ブロック１２を構成する複数のＭＯＳ型トランジスタは、ゲート絶縁膜１６の膜厚と、ソース領域１８及びドレイン領域１９の拡散深さと、チャネル領域１７部分の不純物濃度と、をそれぞれ同一とする構造である。
【実施例２】
【００７８】
[第２の発明形態の構成の説明：図３]
次に、第２の実施形態を図面を参照しつつ説明する。説明にあっては、すでに説明した図面も適宜参照して行なう。
図３は斜傾図であり、半導体基板１０に２つの第１の回路ブロック１１と、２つの第２の回路ブロック１２とを配置している例を示すものである。なお、すでに説明した構成と同じ構成には同じ番号を付与している。
【００７９】
図３を用いて本発明の半導体装置の構成を説明する。３０は半導体基板１０の一方の側面部、３１は半導体基板１０の他方の側面部である。
図１に示す第１の実施形態と異なるのは、第１の回路ブロック１１及び第２の回路ブロック１２が、それぞれ半導体基板上面部１０ａに対して並列に配置されており、空隙２０を半導体基板１０の一方の側面部３０と、他方の側面部３１とまで貫通するようにしている点である。
【００８０】
このようにすることで、例えば、半導体装置の製造中や、半導体装置を電子機器に搭載した後に高温に晒されることがあっても、第１の回路ブロック１１の下部の空隙２０内の空気は、半導体基板１０の一方の側面部３０又は他方の側面部３１から排出されるため、空気の滞留が少なくなる。その結果、半導体装置の破壊を防ぐことができる。
【実施例３】
【００８１】
[第３の発明形態の構成の説明：図４、図５（ａ）、図５（ｂ）]
次に、第３の実施形態を図面を参照しつつ説明する。説明にあっては、すでに説明した図面も適宜参照して行なう。
図４は斜傾図であり、半導体基板１０に１つの第１の回路ブロック１１と、４つの第２の回路ブロック１２とを配置している例を示すものである。図５は、図２と同じ方向からみた端面図であるが、第１の回路ブロック１１の部分を拡大した図である。なお、すでに説明した構成と同じ構成には同じ番号を付与している。
【００８２】
図４において、４０は補強基板、４０ａは補強基板４０の上面部、４１は補強基板４０の貫通孔、１１´は第１の回路ブロック１１を、仮想的に補強基板４０の上面部４０ａに投影したエリアである。図５（ａ）及び（ｂ）において、４５は接着剤、４６は表面活性化接合面である。
【００８３】
第３の実施形態の特徴は、半導体基板１０の強度をさらに向上させる構造を有しているという点である。半導体基板１０の底部に補強基板４０を接着又は接合して一体化することにより、強度を向上させるのである。
【００８４】
図４に示すように、補強基板４０の上面部４０ａには、第１の回路ブロック１１の領域を仮想的に投影したエリア１１´がある。半導体基板１０と補強基板４０とを重ねると、このエリア１１´と第１の回路ブロック１１とも同じく重なるようになっている。このエリア１１´には、補強基板４０を貫通する貫通孔４１が設けてある。
【００８５】
補強基板４０の大きさは特に限定しないが、補強基板の上面部４０ａと半導体基板１０の下面１０ｂとが重なり合うような大きさ、つまり半導体装置を平面でみたときに双方が重なり合うような大きさであれば、半導体装置の底部は補強基板４０にて平らになるため、半導体装置を取り扱うときに便利である。この場合、第２の回路ブロック１２の底部も補強基板４０が覆うことになり、図２に示す半導体基板底面部１４にも接着剤４５が接するか、表面活性化接合面４６を有するようになる。
【００８６】
図５（ａ）は、半導体基板１０と補強基板４０とを接着剤４５にて接着した構造を示すものである。半導体基板１０の下面１０ｂと補強基板４０の上面部４０ａとは、接着剤４５にて接着している構造である。
なお、図示はしないが、半導体基板底面部１４や半導体基板１０の下面１０ｂの表面、又は補強基板４０の上面部４０ａを粗く加工してもよい。こうすることで接着剤４５による接着強度が増すのである。
接着剤４５は、特に限定しないが、エポキシ樹脂などの熱硬化性樹脂を組成物とするものを用いることができる。
【００８７】
図５（ｂ）は、半導体基板１０の下面１０ｂと補強基板４０の上面部４０ａとを表面活性化接合面４６で接合した構造を示すものである。表面活性化接合とは、接合する表面をアルゴンビームなどでクリーニングし表面エネルギーを増加させ、接触後加圧して接合する技術である。
【００８８】
このようにすることで、半導体装置全体の強度を向上させることができる。また、貫通孔４１を設けていることにより空隙２０内の空気の滞留を防ぎ、半導体装置に熱が印加されたとしても補強基板４０で空隙２０を塞ぐことによる空気の膨張を抑制することができ、半導体装置の破壊を防ぐことができる。
【実施例４】
【００８９】
[第４の発明形態の構成の説明：図６、図７（ａ）、図７（ｂ）、図２]
次に、第４の実施形態を図面を参照しつつ説明する。説明にあっては、すでに説明した
図面も適宜参照して行なう。
図６は斜傾図であり、半導体基板１０に１つの第１の回路ブロック１１と、４つの第２の回路ブロック１２とを配置している例を示すものである。図７は、図２と同じ方向からみた端面図であるが、第１の回路ブロック１１の部分を拡大した図である。なお、すでに説明した構成と同じ構成には同じ番号を付与している。
【００９０】
図６において、５０は補強基板、５０ａは補強基板５０の上面部、５０ｂは補強基板５０の底面部、５０ｃは補強基板５０の側面部、６０は補強基板５０の貫通孔である。
図７（ａ）及び（ｂ）において、４７は表面活性化接合面である。Ｓ１及びＳ２は第１の回路ブロック１１の半導体基板底面部１３と補強基板５０の上面部５０ａとの距離、Ｓ３は第２の回路ブロック１２の半導体基板底面部１４と補強基板５０の底面部５０ｂとの距離である。
【００９１】
第４の実施形態の特徴は、半導体基板１０の空隙２０に補強基板５０をはめ込んだ構造を有しているという点である。目的は半導体基板１０の強度を向上ではあるが、このような構成にすれば、空隙２０の大きさを任意に変えることができる。
【００９２】
図６に示すように、補強基板５０には、これを貫通する貫通孔６０が設けてある。第１の回路ブロック１１には、図２に示すように、くり抜き側面部１０ｃがあり、これと補強基板５０の側面部５０ｃとが接する。この接する面が表面活性化接合面４７となる。これにより、半導体基板１０と補強基板５０とは強固に接合することができる。
【００９３】
図７（ａ）に示す例は、空隙２０に補強基板５０をはめ込んだときに、補強基板５０の底面部５０ｂと半導体基板１０の下面１０ｂと第２の回路ブロック１２の半導体基板底面部１４とが同一平面となるようにしたものである。このとき、半導体基板底面部１３と補強基板５０の上面部５０ａとは、距離Ｓ１となっている。
【００９４】
図７（ｂ）に示す例は、空隙２０に補強基板５０をはめ込んだときに、補強基板５０の底面部５０ｂと半導体基板１０の下面１０ｂと第２の回路ブロック１２の半導体基板底面部１４とが同一平面とはならず、距離Ｓ３だけ半導体基板底面部１３の方向に入り込んだ構造となっている。このとき、半導体基板底面部１３と補強基板５０の上面部５０ａとは、距離Ｓ１から距離Ｓ２に変わる。
【００９５】
このとき、距離Ｓ２がゼロにならないようにすることは言うまでもないことである。距離Ｓ２がゼロになるということは、補強基板５０の上面部５０ａと、チャネル領域底面部１７ｂ、ソース領域底面部１８ｂ、ドレイン領域底面部１９ｂ（それぞれ図２を参照）、半導体基板底面部１３とが接触するということである。この接触が、ＭＯＳ型トランジスタ下部の半導体基板１０の基板厚さが増えることと同じ意味とはならないものの、先に説明したように、半導体基板空乏層容量Ｃｄは、シリコンの誘電率Ｋｓの１１．７に対し、空隙２０による空気の誘電率が１．０となるため、半導体基板空乏層容量Ｃｄを小さくするという意味においては、その影響を受けにくくする必要を鑑みて、距離Ｓ２がゼロとはならないようにすることが望ましいのである。
【００９６】
図７（ａ）に示すような構成にするか図７（ｂ）に示すような構成にするかは、任意に決めることができる。例えば、半導体基板１０の基板厚さや求める強度によって決めてもよい。また、図示はしないが、補強基板５０を半導体基板１０の底面より突出するようにしてもよい。
いずれにしても、このようにすることで、半導体装置全体の強度を向上させることができる。また、貫通孔６０を設けていることにより空隙２０内の空気の滞留を防ぎ、半導体装置に熱が印加されたとしても補強基板５０で空隙２０を塞ぐことによる空気の膨張を抑
制することができ、半導体装置の破壊を防ぐことができる。
【実施例５】
【００９７】
[第５の発明形態の構成の説明：図８、図９]
次に、第５の実施形態を図面を参照しつつ説明する。説明にあっては、すでに説明した図面も適宜参照して行なう。
図８は斜傾図であり、半導体基板１０に１つの第１の回路ブロック１１と、４つの第２の回路ブロック１２とを配置している例を示すものである。図９は、図２と同じ方向からみた端面図であるが、第１の回路ブロック１１の部分を拡大した図である。なお、すでに説明した構成と同じ構成には同じ番号を付与している。
【００９８】
図８及び図９において、７０は補強基板、７０ａは補強基板７０の上面部、８０は補強基板７０の上面部７０ａに設ける突起部、８０ａは突起部８０の上面部、８１は補強基板７０を貫く貫通孔である。
【００９９】
第５の実施形態の特徴は、すでに説明した実施形態の補強基板のように平板形状の補強基板を用いるのではなく、その断面が凸形状の補強基板７０を用い、突起部８０を半導体基板１０の空隙２０にはめ込んだ構造を有しているという点である。目的は半導体基板１０の強度を向上ではあるが、このような構成にすれば、半導体基板１０と補強基板７０との接触面積が増し、半導体装置の強度をさらに向上させることができるのである。
【０１００】
第１の回路ブロック１１には、すでに説明したように、くり抜き側面部１０ｃがあり、これと補強基板７０の突起部８０とが接する。補強基板７０の上面部７０ａは、半導体基板１０の下面１０ｂや第２の回路ブロック１２の半導体基板底面部１４と接する。この接する面が表面活性化接合面４７となる。これにより、半導体基板１０と補強基板５０とは立体的に接合されるので、より強固に接合することができる。
【０１０１】
図８及び図９に示すように、補強基板７０には、これを貫通する貫通孔８１が設けてある。このようにすれば、空隙２０内の空気の滞留を防ぎ、半導体装置に熱が印加されたとしても補強基板７０で空隙２０を塞ぐことによる空気の膨張を抑制することができ、半導体装置の破壊を防ぐことができる。
【実施例６】
【０１０２】
[第６の発明形態の構成の説明：図１０、図１１（ａ）、図１１（ｂ）]
次に、第６の実施形態を図面を参照しつつ説明する。説明にあっては、すでに説明した図面も適宜参照して行なう。
図１０は斜傾図であり、半導体基板１０に２つの第１の回路ブロック１１と、２つの第２の回路ブロック１２とを配置している例を示すものである。なお、すでに説明した構成と同じ構成には同じ番号を付与している。
【０１０３】
図１０及び図１１において、９０は補強基板、９０ａは補強基板９０の上面部、９０ｂは補強基板９０の底面部、９０ｃは補強基板９０の側面部である。Ｓ４及びＳ５は第１の回路ブロック１１の半導体基板底面部１３と補強基板９０の上面部９０ａとの距離、Ｓ６は第２の回路ブロック１２の半導体基板底面部１４と補強基板９０の底面部９０ｂとの距離である。
【０１０４】
第６の実施形態の特徴は、すでに説明した第２の実施形態に第４の実施形態を応用したものである。すでに説明した実施形態の補強基板と同様な平板形状の補強基板を用い、補強基板９０を半導体基板１０の空隙２０にはめ込んだ構造を有しているという点である。
【０１０５】
第１の回路ブロック１１には、図２に示すように、くり抜き側面部１０ｃがあり、これと補強基板９０の側面部９０ｃとが接する。この接する面が表面活性化接合面４７となる。これにより、半導体基板１０と補強基板９０とは強固に接合することができる。なお、図１０及び図１１に示す半導体基板１０には、図３に示す例と同様に、一方の側面部３０と他方の側面部３１とを貫通するように空隙２０が設けてあるため、補強基板９０に貫通孔は不要である。
【０１０６】
図１１（ａ）に示す例は、空隙２０に補強基板９０をはめ込んだときに、補強基板９０の底面部９０ｂと半導体基板１０の下面１０ｂと第２の回路ブロック１２の半導体基板底面部１４とが同一平面となるようにしたものである。このとき、半導体基板底面部１３と補強基板９０の上面部９０ａとは、距離Ｓ４となっている。
【０１０７】
図１１（ｂ）に示す例は、空隙２０に補強基板９０をはめ込んだときに、補強基板９０の底面部９０ｂと半導体基板１０の下面１０ｂと第２の回路ブロック１２の半導体基板底面部１４とが同一平面とはならず、距離Ｓ６だけ半導体基板底面部１３の方向に入り込んだ構造となっている。このとき、半導体基板底面部１３と補強基板９０の上面部９０ａとは、距離Ｓ４から距離Ｓ５に変わる。なお、このとき、距離Ｓ５がゼロにならないようにすることは言うまでもないことである。
【実施例７】
【０１０８】
[第７の発明形態の構成の説明：図１２]
次に、第７の実施形態を図面を参照しつつ説明する。説明にあっては、すでに説明した図面も適宜参照して行なう。
図１２は端面図であり、図１に示す切断線Ｘ−Ｘ’に沿った端面図である図２に相当する。図１２において、Ｌ２´は第２の回路ブロック１２の半導体基板厚さである。なお、すでに説明した構成と同じ構成には同じ番号を付与している。
【０１０９】
第７の実施形態の特徴は、第２の回路ブロック１２の下部の半導体基板１０の基板厚さも変更したという点である。空隙２０を第１の回路ブロック１１の下部にのみ設けるのではない場合を説明するものである。
【０１１０】
図１２に示すように、第２の回路ブロック１２の半導体基板底面部１４は、半導体基板１０の半導体基板１０の下面１０ｂよりも薄くなるように、すなわち、第２の回路ブロック１２の半導体基板厚さＬ２´が、半導体基板１０のそもそもの厚さよりも小さくなるように、半導体基板１０を知られているエッチング技術で半導体基板１０の裏面から研削し、第２の回路ブロックの半導体基板底面部１４の下に、空隙２０を設ける。
【０１１１】
図１２に示すような形状に半導体基板１０を加工することは、すでに説明したようにＲＩＥ装置を用いた異方性エッチング技術を用いることで容易に形成できる。この場合、半導体基板１０の裏面、つまり、半導体基板１０の下面１０ｂ側から研削加工するのであるが、エッチングで除去する半導体基板の量は、エッチング時間でコントロールすることが容易にできる。
【０１１２】
特に限定しないが、次のような製造工程を行うことができる。
半導体基板１０の裏面からエッチングを行ない、第２の回路ブロック１２の半導体基板厚さＬ２´が所定の値になったところでエッチングを止める。このとき、第１の回路ブロック１１の半導体基板厚さＬ１は、Ｌ２´と同じ値となっている。
第１の回路ブロック１１の半導体基板厚さＬ１を所定の値まで研削するため、知られているホトリソ技術を用いて第１の回路ブロック１１の下部以外をホトレジストで覆い、第１の回路ブロック１１の半導体基板１０をエッチングし、半導体基板１０の厚さを半導体
基板厚さＬ１までにする。つまり、半導体基板１０を裏面からエッチングする工程を２回行うのである。
【０１１３】
図１２に示すようにすれば、第２の回路ブロック１２に設けるＭＯＳ型トランジスタの電気特性（特にその閾値）に応じて、半導体基板１０の厚さを変えることができるので、本発明の半導体装置を搭載する電子機器の仕様に応じて、第１の回路ブロック１１と第２の回路ブロック１２とに設けるＭＯＳ型トランジスタの閾値を自由に設定することができる。
【０１１４】
本発明の半導体装置は、以上説明した実施形態に限定するものではない。例えば、第７の実施形態に他の実施形態で説明した補強基板を設けてもよいのである。
【産業上の利用可能性】
【０１１５】
本発明の半導体装置は、低消費電力化を行うことができるため、小型電子機器や電子腕時計に搭載する、低消費電力化が求められる半導体装置に好適である。
【符号の説明】
【０１１６】
１０ 半導体基板
１０ａ 半導体基板の上面
１０ｂ 半導体基板の下面
１０ｃ 半導体基板のくり抜き側面部
１１ 第１の回路ブロック
１２ 第２の回路ブロック
１３ 第１の回路ブロックの半導体基板底面部
１４ 第２の回路ブロックの半導体基板底面部
１５ ゲート電極
１６ ゲート絶縁膜
１７ チャネル領域
１７ｂ チャネル領域底面部
１８ ソース領域
１８ｂ ソース領域底面部
１９ ドレイン領域
１９ｂ ドレイン領域底面部
１９ｃ ドレイン領域側面部
２０ 空隙
１００ 第１のＭＯＳ型トランジスタ
１０１ 第２のＭＯＳ型トランジスタ
１０２ 第３のＭＯＳ型トランジスタ
１０３ 第４のＭＯＳ型トランジスタ
Ｌ１ 第１の回路ブロックの半導体基板厚さ
Ｌ２ 第２の回路ブロックの半導体基板厚さ
【技術分野】
【０００１】
本発明は、半導体装置の構造に関する。特に、回路ブロックを構成する半導体素子の下部に空隙を有する半導体装置に関する。
【背景技術】
【０００２】
携帯電話、腕時計等をはじめとする携帯用電子機器は、近年、急速な多機能化により高い消費電力を有するようになり、電池寿命延命の要求が高まっている。その手法の１つに、携帯用電子機器に搭載される半導体装置の低消費電力化が挙げられる。
【０００３】
そこで、従来用いられていたシリコン基板にＭＯＳ型トランジスタを形成する構成に対し、低オフリーク電流及び低Ｓ値等の多くのメリットを持つ、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板にＭＯＳ型トランジスタを構成する半導体装置が注目されている。
【０００４】
まず、ＳＯＩ基板にＭＯＳ型トランジスタを構成する構成がより低消費電力化に優位である点を図１３を用いて説明する。
図１３は、ＭＯＳ型トランジスタのゲート電圧Ｖｇに対するドレイン電流Ｉｄの関係を模式的に示すグラフであって、Ｉｄ−Ｖｇ特性と呼ばれるものである。図１３において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流ＩｄをＬｏｇスケールで表している。
【０００５】
図１３は、ゲート電圧Ｖｇの印加に対して、流れるドレイン電流Ｉｄを示すものであるが、符号６０はシリコン基板に形成されたＭＯＳ型トランジスタの特性を示すものである。これをドレイン電流Ｉｄ１とする。符号６１はＳＯＩ基板に形成されたＭＯＳ型トランジスタの特性を示すものであり、同じくドレイン電流Ｉｄ２とする。
【０００６】
Ｖｔｈ１はシリコン基板に形成されたＭＯＳ型トランジスタの閾値を示している。同じくＶｔｈ２はＳＯＩ基板に形成されたＭＯＳ型トランジスタの閾値を示している。なお、ＭＯＳ型トランジスタにおける閾値とは、ＭＯＳ型トランジスタのソースとドレインとの間に電流が流れ始めるときのゲート電極印加電圧そのものを言う。したがって、閾値Ｖｔｈ１は、ドレイン電流Ｉｄ１が流れ始めたときにゲート電極に印加している電圧を指している。
６２はゲート電圧Ｖｇが閾値Ｖｔｈ１又はＶｔｈ２以下のとき、いわゆるサブスレッショルド特性領域を示している。
【０００７】
Ｓ値は、サブスレッショルド特性領域６２におけるドレイン電流Ｉｄ１（符号６０）又はＩｄ２（符号６１）の傾きを示すものであり、次に示す式１で表すことができる。
【０００８】
［式１］
Ｓ＝Ｌｎ１０（ｋＴ／ｑ）（（１＋（Ｃｄ／Ｃｏｘ））
【０００９】
ここで、ｋはボルツマン係数、Ｔは絶対温度、ｑは電荷素量、Ｃｄは半導体基板空乏層容量、Ｃｏｘはゲート容量である。
【００１０】
ゲート容量Ｃｏｘは、次に示す式２で表すことができる。
【００１１】
［式２］
Ｃｏｘ＝ε×（Ａ／ｄ）
【００１２】
ここで、εは絶縁膜の誘電率、ｄは絶縁膜厚、Ａは絶縁膜の面積である。
【００１３】
半導体基板空乏層容量Ｃｄは、次に示す式３で表すことができる。
【００１４】
［式３］
Ｃｄ＝Ｋｓ×（ε０／Ｗ）
【００１５】
ここで、Ｋｓはシリコンの誘電率、ε０は真空の誘電率、Ｗは空乏層の厚さである。
【００１６】
ＳＯＩ基板を用いたＭＯＳ型トランジスタの場合、空乏層の厚さＷは、半導体基板の基板厚さで決まり、半導体基板の基板厚さ以上には空乏層の厚さＷは伸びないため、ＣｄはＳＯＩ基板の方がシリコン基板より小さくなり、Ｓ値もＳＯＩ基板の方がシリコン基板よりも低くなる。
【００１７】
Ｓ値が低くなるということは、ＭＯＳ型トランジスタのサブスレショルド特性領域６２におけるドレイン電流Ｉｄ２（符号６１）の傾きがドレイン電流Ｉｄ１（符号６０）よりも急峻となる。このため、ＳＯＩ基板に形成したＭＯＳ型トランジスタの閾値Ｖｔｈ２が、シリコン基板に形成したＭＯＳ型トランジスタの閾値Ｖｔｈ１より低くなり、ＭＯＳ型トランジスタの動作電圧を下げることができ、消費電力を低減することができる。
【００１８】
ところで、半導体装置は多くのＭＯＳ型トランジスタを備えているが、構成するすべてのＭＯＳ型トランジスタの閾値が同じではない場合がある。例えば、高速動作する回路や低電圧で駆動する回路や、外部の装置を駆動するためにより大きな電流を流す回路や高電圧で駆動する回路が混載している場合である。
このようなとき、前者の回路ブロックに用いるＭＯＳ型トランジスタの閾値は小さく、後者の回路ブロックに用いるＭＯＳ型トランジスタの閾値は大きくするなどの工夫が施される。
【００１９】
このように、回路ブロックごとに適する閾値とすれば、半導体装置を低消費電力化することもでき、回路ブロックごとの閾値の変更には、例えば、同一の半導体基板に完全空乏型と部分空乏型とのＭＯＳ型トランジスタを混載する技術を用いることが知られている（例えば、特許文献１参照。）。
【００２０】
また、もう１つの低消費電力化技術として、ＳＯＩ基板を用いずシリコン基板を用い、ＭＯＳ型トランジスタのソース領域とドレイン領域とチャネル領域との下部の半導体基板に空隙を設ける技術が知られている（例えば、特許文献２参照。）。
【００２１】
式１に示すように、Ｓ値は半導体基板空乏層容量Ｃｄに依存し、半導体基板空乏層容量Ｃｄが大きくなるとＳ値も大きくなる。Ｓ値を小さくするためには、半導体基板空乏層容量Ｃｄを小さくすればよい。
【００２２】
式３に示すように、半導体基板空乏層容量Ｃｄはシリコンの誘電率Ｋｓに比例する。Ｋｓの値は１１．７である。それに対し、半導体基板に空隙を設ける技術では、シリコンの代わりに空隙には空気が存在し、その誘電率は１．０である。これにより、半導体基板空乏層容量Ｃｄを小さくでき、Ｓ値を低くすることができる。その結果、閾値を低くでき、ＭＯＳ型トランジスタの動作電圧を下げ、消費電力を低減することができる。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００５−１９８５９号公報（第６頁、図１）
【特許文献２】特開平３−１４５７３７号公報（第４頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００２４】
しかしながら、発明者が検討したところによると、特許文献１に示した従来技術は、ＭＯＳ型トランジスタを設ける半導体基板の膜厚のばらつきが発生し、それに伴ってＳ値のばらつきが発生しやすいという問題があることがわかった。
ここでいう半導体基板とは、特許文献１に示した従来技術がＳＯＩ基板を用いていることから、ＭＯＳ型トランジスタのソース領域やドレイン領域やチャネル領域を形成する半導体膜を指すものである。この半導体層は、支持基板上に絶縁膜を介して設けており、この半導体膜の膜厚が、完全空乏型と部分空乏型とで異ならせるために、ばらつきの影響を受けやすいのである。
また、ＳＯＩ基板は高価であり、ＭＯＳ型トランジスタを作成する工程も複雑になることから、コストが高くなるという問題もある。
【００２５】
特許文献２に示した従来技術を用いた場合、空隙が半導体層及び半導体基板に囲まれ密閉された状態になっており、半導体装置に熱を加えた場合、空隙内の空気が膨張し、半導体装置が破壊されてしまう問題がある。
半導体装置は、その製造途中に高温で熱処理等を行なう工程がある。また、半導体装置が電子機器に組み込まれた後、その電子機器が高温環境で使用される場合もある。したがって、上述の半導体装置が破壊されてしまう問題は、半導体装置の製造途中でも完成後でも発生する可能性があり、この技術を用いる限り避けられない。
【００２６】
また、特許文献２に示した従来技術は、１つのＭＯＳ型トランジスタに１つの空隙を設けるため、半導体装置にＭＯＳ型トランジスタが増えるほど空隙の数も多くなり、半導体装置の強度が低下するという問題がある。もちろん、ＭＯＳ型トランジスタと平面的に重なる位置に精度よく空隙を設ける製造技術も必要であって、製造工程が長く複雑になるという問題もある。
【００２７】
本発明は、このような問題を解決するためになされるものである。従来よりも消費電力を低くできる半導体装置を提供することができ、高温環境下でも破壊されず、また、強度も低下せず精密で複雑な製造工程がなくとも製造できる半導体装置を提供できる。
【課題を解決するための手段】
【００２８】
上記した目的を達するため、本発明の半導体装置の構造は、以下に記した構成を採用するものである。
【００２９】
少なくとも１つのＭＯＳ型トランジスタからなる回路ブロックを１つの半導体基板上に複数配置してなる半導体装置であって、回路ブロックを構成する複数のＭＯＳ型トランジスタは、ゲート絶縁膜の膜厚と、ソース領域及びドレイン領域の拡散深さと、チャネル部分の不純物濃度と、をそれぞれ同一とする構造であり、第１の回路ブロックが第２の回路ブロックよりも消費電流が多いとき、ＭＯＳ型トランジスタのソース領域とドレイン領域との下部の半導体基板の厚さは、第１の回路ブロックの方が第２の回路ブロックよりも薄いことを特徴とする。
【００３０】
このような構成にすることで、Ｓ値はばらつかず、高価なＳＯＩ基板を用いなくとも、従来よりも消費電力を低くできる。
さらに、ＭＯＳ型トランジスタごとではなく、回路ブロックごとに半導体基板の厚さを変えるから、精密な製造工程ではなくても製造することができる。
【００３１】
回路ブロック内では、半導体基板の基板厚さが等しいようにしてもよい。
【００３２】
このような構成にすれば、半導体装置を製造しやすく、製造工程短縮によりコストダウンを行うことができる。
【００３３】
第１の回路ブロックを構成するＭＯＳ型トランジスタの閾値の方が、第２の回路ブロックを構成するＭＯＳ型トランジスタの閾値よりも低いようにしてもよい。
【００３４】
第１の回路ブロックを動作させる第１の駆動電圧の方が、第２の回路ブロックを動作させる第２の駆動電圧よりも低いようにしてもよい。
【００３５】
このように、ＭＯＳ型トランジスタの閾値を小さくしたり、駆動電圧を低くすることで、より低消費電力化できる。
【００３６】
前記第１の回路ブロックは、前記ソース領域と前記ドレイン領域と前記チャネル領域との下部の前記半導体基板の底面から、前記第２の回路ブロックの前記半導体基板の底面まで空隙になっているようにしてもよい。
【００３７】
このような構成にすれば、空隙部分の誘電率は空気と同じになるから、Ｓ値を低くすることができ、ＭＯＳ型トランジスタの閾値を低くすることができる。そうすると、半導体装置をより低消費電力化することができる。
【００３８】
半導体基板は、補強基板と接着又は結合しているようにしてもよい。
【００３９】
このような構成にすれば、製造も容易であり、半導体装置のコストアップを抑えることができる。
【００４０】
補強基板は、空隙部分に嵌り込むようにしてもよい。
【００４１】
このような構成にすれば、半導体基板と補強基板との距離を選択することができたり、また、半導体基板と補強基板との接触面積を増やすこともできる。
【００４２】
補強基板は、第１の回路ブロックと平面的に重なる位置に貫通穴を設けてもよい。
【００４３】
このような構成にすれば、半導体装置に熱が印加されても、空隙部分に熱がこもらず、半導体装置が破壊されてしまうことはない。
【発明の効果】
【００４４】
本発明は、消費電流の多い回路ブロックを構成するＭＯＳ型トランジスタのチャネル領域、ソース領域、及びドレイン領域の下部の半導体基板の基板膜厚を薄くし、半導体基板空乏層容量Ｃｄを小さくする。
このような構造にすることによりＳ値を低くし、閾値を低くすることができ、ＭＯＳ型トランジスタの動作電圧を下げ、回路ブロックの消費電力を低減することができるのである。
【図面の簡単な説明】
【００４５】
【図１】本発明の半導体装置の第１の実施形態を説明する斜傾図であって、第１の回路ブロックの半導体基板を裏面からくり抜いている構造を説明する図である。
【図２】本発明の半導体装置の第１の実施形態を説明する端面図であって、第１の回路ブロックの半導体基板の厚さが、第２の回路ブロックの半導体基板の厚さより薄い構造を説明する図である。
【図３】本発明の半導体装置の第２の実施形態を説明する斜傾図であって、複数の第１の回路ブロックの半導体基板を裏面からくり抜いている構造を説明する図である。
【図４】本発明の半導体装置の第３の実施形態を説明する斜傾図であって、補強基板を半導体基板に接合する構造を説明する図である。
【図５】本発明の半導体装置の第３の実施形態を説明する端面図であって、補強基板と半導体基板を接合する方法を説明する図である。
【図６】本発明の半導体装置の第４の実施形態を説明する斜傾図であって、補強基板を空隙内に接合する構造を説明する図である。
【図７】本発明の半導体装置の第４の実施形態を説明する端面図であって、補強基板の空隙内の位置関係を説明する図である。
【図８】本発明の半導体装置の第５の実施形態を説明する斜傾図であって、補強基板と半導体基板を接合する構造を説明する図である。
【図９】本発明の半導体装置の第５の実施形態を説明する端面図であって、補強基板と半導体基板を接合する方法を説明する図である。
【図１０】本発明の半導体装置の第６の実施形態を説明する斜傾図であって、補強基板を空隙内に接合する構造を説明する図である。
【図１１】本発明の半導体装置の第６の実施形態を説明する端面図であって、補強基板の空隙内の位置関係を説明する図である。
【図１２】本発明の半導体装置の第７の実施形態を説明する端面図であって、第１の回路ブロック及び第２の回路ブロックの半導体基板厚さの位置関係を説明する図である。
【図１３】ＳＯＩ基板にＭＯＳ型トランジスタを構成する構成が低消費電力化に優位である点を説明するための模式図である。
【発明を実施するための形態】
【００４６】
本発明は、半導体基板に設けた複数の回路ブロックのうち、所定の回路ブロックの下部の半導体基板の基板厚さを薄くするものである。以下、本発明の半導体装置の実施形態を図面を参照しながら説明する。
【実施例１】
【００４７】
[第１の発明形態の構成の説明：図１、図２]
以下、第１の実施形態を図１、図２を参照して説明する。図１は第１の実施形態を説明する斜傾図、図２は図１に示す切断線Ｘ−Ｘ’に沿った端面図である。
第１の実施形態の特徴は、半導体基板に設ける所定の回路ブロックの下部の半導体基板のみ、その基板厚さを薄くするものである。このとき、半導体基板をくり抜き加工することで半導体基板に空隙を形成している。
【００４８】
まず、図１及び図２を用いて半導体装置の構成を説明する。
図１及び図２において、１０は半導体基板、１０ａは半導体基板１０の上面、１０ｂは半導体基板１０の下面である。この上面１０ａと下面１０ｂとの間が、半導体基板１０のそもそもの基板厚さとなっている。
１０ｃは半導体基板１０をくり抜き加工して形成した空隙２０に面した半導体基板１０の縦端面であり、くり抜き側面部と呼ぶ。
なお、特に限定するものではないが、実施形態の説明にあっては、半導体基板１０は、シリコン半導体基板を用いる例で説明する。
【００４９】
図１及び図２において、１１は第１の回路ブロック、１２は第２の回路ブロック、１３は第１の回路ブロック１１の半導体基板底面部、１４は第２の回路ブロック１２の半導体基板底面部、１５はゲート電極、１６はゲート絶縁膜、１７はチャネル領域、１７ｂはチ
ャネル領域底面部、１８はソース領域、１８ｂはソース領域底面部、１９はドレイン領域、１９ｂはドレイン領域底面部、１９ｃはドレイン領域側面部、２０は空隙である。
また、１００は第１のＭＯＳ型トランジスタ、１０１は第２のＭＯＳ型トランジスタ、１０２は第３のＭＯＳ型トランジスタ、１０３は第４のＭＯＳ型トランジスタ、Ｌ１は第１の回路ブロックの半導体基板厚さ、Ｌ２は第２の回路ブロックの半導体基板厚さである。
【００５０】
図１に示す例では、半導体基板１０上に、１つの第１の回路ブロック１１と４つの第２の回路ブロック１２とを配置する例を示している。また、図２に示す例では、第１の回路ブロック１１に第１のＭＯＳ型トランジスタ１００と第２のＭＯＳ型トランジスタ１０１との２つのＭＯＳ型トランジスタを備え、第２の回路ブロック１２に第３のＭＯＳ型トランジスタ１０２と第４のＭＯＳ型トランジスタ１０３との２つのＭＯＳ型トランジスタを備える例を示している。
【００５１】
図１及び図２に示す例では、ＭＯＳ型トランジスタを構成する金属配線や層間絶縁膜などの要素は、図を見やすくするために省略している。
第１の回路ブロック１１と第２の回路ブロック１２との内部に設ける各ＭＯＳ型トランジスタ間を金属配線などで接続することにより、所定の回路を構成する。もちろん、その回路には、抵抗素子や容量素子などを備えることもあるが、図面にあってはそれを省略している。
【００５２】
第１の回路ブロック１１と第２の回路ブロック１２との、双方の回路ブロック内に構成される回路は、それぞれ異なる動作を行なう回路であったり、異なる電位レベルの信号をやり取りする回路であったりする。
本発明の半導体装置を電子腕時計に搭載したとき、例えば、第１の回路ブロック１１は、所定の発振周波数の信号を発生させる発振回路の回路ブロックとすることができる。第２の回路ブロック１２は、レギュレータなどの定電圧発生回路の回路ブロックとすることができる。
【００５３】
第１の回路ブロック１１が第２の回路ブロック１２よりも消費電流が多いとき、第１の回路ブロック１１の半導体基板底面部１３は、第２の回路ブロック１２の半導体基板底面部１４とは同一面にはならず、すなわち、第１の回路ブロック１１の半導体基板厚さＬ１が、第２の回路ブロック１２の半導体基板厚さＬ２よりも小さくしている。このような構造にすることで、第１の回路ブロック１１の半導体基板底面部１３の下に、空隙２０を設けている。
【００５４】
このような半導体基板１０の構造にするためには、特に限定するものではないが、知られている反応性イオンガスやプラズマガスを用いるドライエッチング技術を用いることができる。例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いた異方性エッチング技術を用いることで、容易に形成できる。この場合、半導体基板１０の裏面、つまり、半導体基板１０の下面１０ｂ側から研削加工する。
【００５５】
第１の回路ブロック１１の半導体基板厚さＬ１は、ＭＯＳ型トランジスタを構成する要素の下部にあっては、同一としている。つまり、半導体基板底面部１３とチャネル領域底面部１７ｂとソース領域底面部１８ｂとドレイン領域底面部１９ｂとは、同一平面にある。
【００５６】
このような構造は、本発明の半導体装置の特徴的な部分である。半導体基板厚さＬ１を半導体基板厚さＬ２よりも小さくすることで、第１の回路ブロック１１におけるＭＯＳ型トランジスタの半導体基板空乏層Ｃｄが小さくなる。すでに式１から式３を用いて説明し
たように、空乏層の厚さは半導体基板の基板厚さで決まり、半導体基板の基板厚さ以上には空乏層の厚さは伸びないためである。このため、Ｓ値も低くなるのである。
【００５７】
Ｓ値が低くなるということは、すでに説明したように、ＭＯＳ型トランジスタのサブスレショルド特性領域におけるドレイン電流の傾きが急峻となり、ＭＯＳ型トランジスタの閾値を低くすることができる。閾値が低くなると、そのＭＯＳ型トランジスタの動作電圧を下げることができるから、結果として第１の回路ブロック１１の第消費電力を低減することができる。
【００５８】
また、このような構造は、半導体基板１０をドライエッチング技術などで研削加工する際に、その加工がし易くなるという効果もある。
従来技術のようにＭＯＳ型トランジスタの下部の半導体基板のみの半導体基板厚さを薄くすると、すなわち空隙を形成すると、その空隙と平面的なＭＯＳ型トランジスタとの重ね合わせ精度を有する加工が必要になり、製造工程もより複雑化してしまう。そして、ＭＯＳ型トランジスタの数だけ空隙が必要になるため、半導体基板の裏面には空隙だらけになってしまい、結果として、半導体基板の強度も不足してしまう。
しかし、本発明は、回路ブロック内の半導体基板１０を同じ基板厚さとしているので、加工精度を多少落としても何らの問題もなく、半導体装置の製造がし易くなる。また、回路ブロックごとに空隙を有しているから、半導体基板の裏面には空隙だらけになることはない。さらに、半導体装置を設計するときに回路ブロックの配置を考慮し、例えば、第１の回路ブロック１１を半導体基板１０に均等に配置するなどすれば、半導体基板の強度を落とすこともない。
【００５９】
ところで、図２における第１の回路ブロック１１や第２の回路ブロック１２の左右の幅に関しては、厳密に規定するものでもないため、回路ブロックの境界は、半導体基板１０のくり抜き側面部１０ｃと考えてよい。
その半導体基板１０のくり抜き側面部１０ｃは、図２に示す例では、ドレイン領域側面部１９ｃと平面的に一致していない例となっているが、もちろん、同一平面としてもよい。
【００６０】
［消費電流低減に関する説明］
次に、具体的な数値を例示してＭＯＳ型トランジスタの消費電力が低減できることを説明する。説明にあっては、上述のように、本発明の半導体装置を電子腕時計に搭載したときを鑑みて、第１の回路ブロック１１を発振回路の回路ブロックとし、第２の回路ブロック１２を定電圧発生回路の回路ブロックとして説明する。
ここで、消費電流は、発振回路で２０ｎＡ、定電圧発生回路で４ｎＡと仮定する。発振回路及び定電圧発生回路を構成するＭＯＳ型トランジスタの閾値は、まずは同じ０．７Ｖと仮定する。
【００６１】
定電圧発生回路を駆動させる電圧は、外部の電池などから供給され、例えば３．３Ｖ程度の電圧である。それに対して発振回路の駆動電圧は、定電圧発生回路から発生された、例えば１．０Ｖ程度の電圧である。つまり、第２の回路ブロック１２は、３．３Ｖの電圧で駆動して、１．０Ｖの定電圧を出力し、この電圧を第１の回路ブロック１１に供給している。
【００６２】
第１の回路ブロック１１の半導体基板厚さＬ１は、第２の回路ブロック１２の半導体基板厚さＬ２よりも小さいため、発振回路を構成するＭＯＳ型トランジスタ１００やＭＯＳ型トランジスタ１０１の半導体基板空乏層容量Ｃｄを小さくでき、Ｓ値を低くできるから、その閾値を、０．７Ｖではなく、例えば０．５Ｖ程度に下げることができる。
【００６３】
閾値を０．５Ｖ程度に下げることができると、発振回路の駆動電圧も下げることができ、１．０Ｖではなく、例えば０．８Ｖ程度に下げることができる。
【００６４】
ここで半導体回路の消費電力は、次に示す式４で表すことができる。
【００６５】
［式４］
Ｐ∝ｆ×Ｃｌｏａｄ×Ｖｄｄ２
【００６６】
ここで、Ｐは消費電力、ｆは周波数、Ｃｌｏａｄは寄生容量、Ｖｄｄは駆動電圧である。
【００６７】
式４に示すように、消費電力Ｐは、駆動電圧Ｖｄｄの２乗に比例するため、駆動電圧が１．０Ｖから０．８Ｖに下がる場合、消費電力Ｐは約３６％低くすることができる。
【００６８】
［ＭＯＳ型トランジスタの説明］
本発明の半導体装置の特徴的な部分は、以上説明したような回路ブロック間でその下部の半導体基板の基板厚さが異なっているという点である。そして、そのような構造であると共に、第１の回路ブロックと第２の回路ブロックとに設けるＭＯＳ型トランジスタの構造が同じであるという点である。
ＭＯＳ型トランジスタの構造が同じであるということは、ゲート絶縁膜の膜厚、ソース領域及びドレイン領域の拡散深さ、チャネル領域部分の不純物濃度、がそれぞれ同一である。
そして、そのような構造にしたうえで、ＭＯＳ型トランジスタ下部の半導体基板の基板厚さを薄くすることで、閾値を下げるというものである。
【００６９】
ただし、そのような回路ブロックに搭載するＭＯＳ型トランジスタの構造そのものは、半導体基板の基板厚さが薄いことを除けば、特殊な構造を有するものではない。次に、そのＭＯＳ型トランジスタの構造を説明する。
【００７０】
第１の回路ブロック１１を構成する第１のＭＯＳ型トランジスタ１００と第２のＭＯＳ型トランジスタ１０１とは、半導体基板１０にソース領域１８及びドレイン領域１９を設けており、それら挟まれる領域をチャネル領域１７とし、このチャネル領域１７の上部にゲート絶縁膜１６を介してゲート電極１５を設けている。
第２の回路ブロックを構成する第３のＭＯＳ型トランジスタ１０２と第４のＭＯＳ型トランジスタ１０２とも同様な構成である。
【００７１】
ゲート絶縁膜１６は、材質は特に限定しないが、絶縁物として例えばシリコン酸化膜を用いることができる。なお、その膜厚は、特に限定しないが、例えば１００Å程度である。ゲート絶縁膜１６は、同じ回路ブロック内であれば、同じ膜厚である方が好ましい。これは、加工のし易さを鑑みたものであるが、もちろん、ＭＯＳ型トランジスタの電気特性に応じてその膜厚を適宜変更してよいことは無論である。なお、ゲート絶縁膜１６の成膜は、知られている酸化方法で形成することができる。
【００７２】
ゲート絶縁膜１６は、もちろん単層の膜でなくてもかまわない。例えば、シリコン酸化膜と窒化膜との積層膜であってもよい。
第１の回路ブロック１１又は第２の回路ブロック１２に搭載するＭＯＳ型トランジスタが、メモリ素子であったとすると、ゲート絶縁膜１６は、メモリゲート絶縁膜と考えればよい。このときの構造は、絶縁膜と電荷蓄積膜とを積層した構造となるのである。
【００７３】
ソース領域１８及びドレイン領域１９とチャネル領域１７とは、逆の導電型である。不
純物を選択的に導入することで容易に形成できる。その製造方法は、知られているイオン注入技術を用いることができる。例えば、第１のＭＯＳ型トランジスタ１００がＮチャネル型の場合、ソース領域１８及びドレイン領域１９には、砒素を５×１０１５ａｔｏｍｓ／ｃｍ２で、チャネル領域１７には、ボロンを２×１０１３ａｔｏｍｓ／ｃｍ２でイオン注入して形成する。
【００７４】
また、第１のＭＯＳ型トランジスタ１００が、Ｎチャネル型と異なる極性を有する、Ｐチャネル型の場合、ソース領域１８及びドレイン領域１９には、２弗化ボロンを５×１０１５ａｔｏｍｓ／ｃｍ２で、チャネル領域１７には燐を２×１０１３ａｔｏｍｓ／ｃｍ２でイオン注入して形成する。
【００７５】
ゲート電極１５は、材質は特に限定しないが、導電物として例えばポリシリコンを用い、知られているＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。膜厚は、例えば３５００Å程度であるが、ＭＯＳ型トランジスタの性能により変更が可能であり、これに限定するものではない。
【００７６】
第１の回路ブロック１１を構成する、第１のＭＯＳ型トランジスタ１００と第２のＭＯＳ型トランジスタ１０１とは、別の極性を持つＭＯＳ型トランジスタで形成してもよい。
例えば、第１のＭＯＳ型トランジスタ１００をＮチャネル型で、第２のＭＯＳ型トランジスタ１０１をＰチャネル型で形成して、ＣＭＯＳを構成してもよい。もちろん、第２の回路ブロック１２を構成する、第３のＭＯＳ型トランジスタ１０２と第３のＭＯＳ型トランジスタ１０３とを、別の極性を持つＭＯＳ型トランジスタで形成してもよい。
【００７７】
以上の説明で明らかなように、第１の回路ブロック１１及び第２の回路ブロック１２を構成する複数のＭＯＳ型トランジスタは、ゲート絶縁膜１６の膜厚と、ソース領域１８及びドレイン領域１９の拡散深さと、チャネル領域１７部分の不純物濃度と、をそれぞれ同一とする構造である。
【実施例２】
【００７８】
[第２の発明形態の構成の説明：図３]
次に、第２の実施形態を図面を参照しつつ説明する。説明にあっては、すでに説明した図面も適宜参照して行なう。
図３は斜傾図であり、半導体基板１０に２つの第１の回路ブロック１１と、２つの第２の回路ブロック１２とを配置している例を示すものである。なお、すでに説明した構成と同じ構成には同じ番号を付与している。
【００７９】
図３を用いて本発明の半導体装置の構成を説明する。３０は半導体基板１０の一方の側面部、３１は半導体基板１０の他方の側面部である。
図１に示す第１の実施形態と異なるのは、第１の回路ブロック１１及び第２の回路ブロック１２が、それぞれ半導体基板上面部１０ａに対して並列に配置されており、空隙２０を半導体基板１０の一方の側面部３０と、他方の側面部３１とまで貫通するようにしている点である。
【００８０】
このようにすることで、例えば、半導体装置の製造中や、半導体装置を電子機器に搭載した後に高温に晒されることがあっても、第１の回路ブロック１１の下部の空隙２０内の空気は、半導体基板１０の一方の側面部３０又は他方の側面部３１から排出されるため、空気の滞留が少なくなる。その結果、半導体装置の破壊を防ぐことができる。
【実施例３】
【００８１】
[第３の発明形態の構成の説明：図４、図５（ａ）、図５（ｂ）]
次に、第３の実施形態を図面を参照しつつ説明する。説明にあっては、すでに説明した図面も適宜参照して行なう。
図４は斜傾図であり、半導体基板１０に１つの第１の回路ブロック１１と、４つの第２の回路ブロック１２とを配置している例を示すものである。図５は、図２と同じ方向からみた端面図であるが、第１の回路ブロック１１の部分を拡大した図である。なお、すでに説明した構成と同じ構成には同じ番号を付与している。
【００８２】
図４において、４０は補強基板、４０ａは補強基板４０の上面部、４１は補強基板４０の貫通孔、１１´は第１の回路ブロック１１を、仮想的に補強基板４０の上面部４０ａに投影したエリアである。図５（ａ）及び（ｂ）において、４５は接着剤、４６は表面活性化接合面である。
【００８３】
第３の実施形態の特徴は、半導体基板１０の強度をさらに向上させる構造を有しているという点である。半導体基板１０の底部に補強基板４０を接着又は接合して一体化することにより、強度を向上させるのである。
【００８４】
図４に示すように、補強基板４０の上面部４０ａには、第１の回路ブロック１１の領域を仮想的に投影したエリア１１´がある。半導体基板１０と補強基板４０とを重ねると、このエリア１１´と第１の回路ブロック１１とも同じく重なるようになっている。このエリア１１´には、補強基板４０を貫通する貫通孔４１が設けてある。
【００８５】
補強基板４０の大きさは特に限定しないが、補強基板の上面部４０ａと半導体基板１０の下面１０ｂとが重なり合うような大きさ、つまり半導体装置を平面でみたときに双方が重なり合うような大きさであれば、半導体装置の底部は補強基板４０にて平らになるため、半導体装置を取り扱うときに便利である。この場合、第２の回路ブロック１２の底部も補強基板４０が覆うことになり、図２に示す半導体基板底面部１４にも接着剤４５が接するか、表面活性化接合面４６を有するようになる。
【００８６】
図５（ａ）は、半導体基板１０と補強基板４０とを接着剤４５にて接着した構造を示すものである。半導体基板１０の下面１０ｂと補強基板４０の上面部４０ａとは、接着剤４５にて接着している構造である。
なお、図示はしないが、半導体基板底面部１４や半導体基板１０の下面１０ｂの表面、又は補強基板４０の上面部４０ａを粗く加工してもよい。こうすることで接着剤４５による接着強度が増すのである。
接着剤４５は、特に限定しないが、エポキシ樹脂などの熱硬化性樹脂を組成物とするものを用いることができる。
【００８７】
図５（ｂ）は、半導体基板１０の下面１０ｂと補強基板４０の上面部４０ａとを表面活性化接合面４６で接合した構造を示すものである。表面活性化接合とは、接合する表面をアルゴンビームなどでクリーニングし表面エネルギーを増加させ、接触後加圧して接合する技術である。
【００８８】
このようにすることで、半導体装置全体の強度を向上させることができる。また、貫通孔４１を設けていることにより空隙２０内の空気の滞留を防ぎ、半導体装置に熱が印加されたとしても補強基板４０で空隙２０を塞ぐことによる空気の膨張を抑制することができ、半導体装置の破壊を防ぐことができる。
【実施例４】
【００８９】
[第４の発明形態の構成の説明：図６、図７（ａ）、図７（ｂ）、図２]
次に、第４の実施形態を図面を参照しつつ説明する。説明にあっては、すでに説明した
図面も適宜参照して行なう。
図６は斜傾図であり、半導体基板１０に１つの第１の回路ブロック１１と、４つの第２の回路ブロック１２とを配置している例を示すものである。図７は、図２と同じ方向からみた端面図であるが、第１の回路ブロック１１の部分を拡大した図である。なお、すでに説明した構成と同じ構成には同じ番号を付与している。
【００９０】
図６において、５０は補強基板、５０ａは補強基板５０の上面部、５０ｂは補強基板５０の底面部、５０ｃは補強基板５０の側面部、６０は補強基板５０の貫通孔である。
図７（ａ）及び（ｂ）において、４７は表面活性化接合面である。Ｓ１及びＳ２は第１の回路ブロック１１の半導体基板底面部１３と補強基板５０の上面部５０ａとの距離、Ｓ３は第２の回路ブロック１２の半導体基板底面部１４と補強基板５０の底面部５０ｂとの距離である。
【００９１】
第４の実施形態の特徴は、半導体基板１０の空隙２０に補強基板５０をはめ込んだ構造を有しているという点である。目的は半導体基板１０の強度を向上ではあるが、このような構成にすれば、空隙２０の大きさを任意に変えることができる。
【００９２】
図６に示すように、補強基板５０には、これを貫通する貫通孔６０が設けてある。第１の回路ブロック１１には、図２に示すように、くり抜き側面部１０ｃがあり、これと補強基板５０の側面部５０ｃとが接する。この接する面が表面活性化接合面４７となる。これにより、半導体基板１０と補強基板５０とは強固に接合することができる。
【００９３】
図７（ａ）に示す例は、空隙２０に補強基板５０をはめ込んだときに、補強基板５０の底面部５０ｂと半導体基板１０の下面１０ｂと第２の回路ブロック１２の半導体基板底面部１４とが同一平面となるようにしたものである。このとき、半導体基板底面部１３と補強基板５０の上面部５０ａとは、距離Ｓ１となっている。
【００９４】
図７（ｂ）に示す例は、空隙２０に補強基板５０をはめ込んだときに、補強基板５０の底面部５０ｂと半導体基板１０の下面１０ｂと第２の回路ブロック１２の半導体基板底面部１４とが同一平面とはならず、距離Ｓ３だけ半導体基板底面部１３の方向に入り込んだ構造となっている。このとき、半導体基板底面部１３と補強基板５０の上面部５０ａとは、距離Ｓ１から距離Ｓ２に変わる。
【００９５】
このとき、距離Ｓ２がゼロにならないようにすることは言うまでもないことである。距離Ｓ２がゼロになるということは、補強基板５０の上面部５０ａと、チャネル領域底面部１７ｂ、ソース領域底面部１８ｂ、ドレイン領域底面部１９ｂ（それぞれ図２を参照）、半導体基板底面部１３とが接触するということである。この接触が、ＭＯＳ型トランジスタ下部の半導体基板１０の基板厚さが増えることと同じ意味とはならないものの、先に説明したように、半導体基板空乏層容量Ｃｄは、シリコンの誘電率Ｋｓの１１．７に対し、空隙２０による空気の誘電率が１．０となるため、半導体基板空乏層容量Ｃｄを小さくするという意味においては、その影響を受けにくくする必要を鑑みて、距離Ｓ２がゼロとはならないようにすることが望ましいのである。
【００９６】
図７（ａ）に示すような構成にするか図７（ｂ）に示すような構成にするかは、任意に決めることができる。例えば、半導体基板１０の基板厚さや求める強度によって決めてもよい。また、図示はしないが、補強基板５０を半導体基板１０の底面より突出するようにしてもよい。
いずれにしても、このようにすることで、半導体装置全体の強度を向上させることができる。また、貫通孔６０を設けていることにより空隙２０内の空気の滞留を防ぎ、半導体装置に熱が印加されたとしても補強基板５０で空隙２０を塞ぐことによる空気の膨張を抑
制することができ、半導体装置の破壊を防ぐことができる。
【実施例５】
【００９７】
[第５の発明形態の構成の説明：図８、図９]
次に、第５の実施形態を図面を参照しつつ説明する。説明にあっては、すでに説明した図面も適宜参照して行なう。
図８は斜傾図であり、半導体基板１０に１つの第１の回路ブロック１１と、４つの第２の回路ブロック１２とを配置している例を示すものである。図９は、図２と同じ方向からみた端面図であるが、第１の回路ブロック１１の部分を拡大した図である。なお、すでに説明した構成と同じ構成には同じ番号を付与している。
【００９８】
図８及び図９において、７０は補強基板、７０ａは補強基板７０の上面部、８０は補強基板７０の上面部７０ａに設ける突起部、８０ａは突起部８０の上面部、８１は補強基板７０を貫く貫通孔である。
【００９９】
第５の実施形態の特徴は、すでに説明した実施形態の補強基板のように平板形状の補強基板を用いるのではなく、その断面が凸形状の補強基板７０を用い、突起部８０を半導体基板１０の空隙２０にはめ込んだ構造を有しているという点である。目的は半導体基板１０の強度を向上ではあるが、このような構成にすれば、半導体基板１０と補強基板７０との接触面積が増し、半導体装置の強度をさらに向上させることができるのである。
【０１００】
第１の回路ブロック１１には、すでに説明したように、くり抜き側面部１０ｃがあり、これと補強基板７０の突起部８０とが接する。補強基板７０の上面部７０ａは、半導体基板１０の下面１０ｂや第２の回路ブロック１２の半導体基板底面部１４と接する。この接する面が表面活性化接合面４７となる。これにより、半導体基板１０と補強基板５０とは立体的に接合されるので、より強固に接合することができる。
【０１０１】
図８及び図９に示すように、補強基板７０には、これを貫通する貫通孔８１が設けてある。このようにすれば、空隙２０内の空気の滞留を防ぎ、半導体装置に熱が印加されたとしても補強基板７０で空隙２０を塞ぐことによる空気の膨張を抑制することができ、半導体装置の破壊を防ぐことができる。
【実施例６】
【０１０２】
[第６の発明形態の構成の説明：図１０、図１１（ａ）、図１１（ｂ）]
次に、第６の実施形態を図面を参照しつつ説明する。説明にあっては、すでに説明した図面も適宜参照して行なう。
図１０は斜傾図であり、半導体基板１０に２つの第１の回路ブロック１１と、２つの第２の回路ブロック１２とを配置している例を示すものである。なお、すでに説明した構成と同じ構成には同じ番号を付与している。
【０１０３】
図１０及び図１１において、９０は補強基板、９０ａは補強基板９０の上面部、９０ｂは補強基板９０の底面部、９０ｃは補強基板９０の側面部である。Ｓ４及びＳ５は第１の回路ブロック１１の半導体基板底面部１３と補強基板９０の上面部９０ａとの距離、Ｓ６は第２の回路ブロック１２の半導体基板底面部１４と補強基板９０の底面部９０ｂとの距離である。
【０１０４】
第６の実施形態の特徴は、すでに説明した第２の実施形態に第４の実施形態を応用したものである。すでに説明した実施形態の補強基板と同様な平板形状の補強基板を用い、補強基板９０を半導体基板１０の空隙２０にはめ込んだ構造を有しているという点である。
【０１０５】
第１の回路ブロック１１には、図２に示すように、くり抜き側面部１０ｃがあり、これと補強基板９０の側面部９０ｃとが接する。この接する面が表面活性化接合面４７となる。これにより、半導体基板１０と補強基板９０とは強固に接合することができる。なお、図１０及び図１１に示す半導体基板１０には、図３に示す例と同様に、一方の側面部３０と他方の側面部３１とを貫通するように空隙２０が設けてあるため、補強基板９０に貫通孔は不要である。
【０１０６】
図１１（ａ）に示す例は、空隙２０に補強基板９０をはめ込んだときに、補強基板９０の底面部９０ｂと半導体基板１０の下面１０ｂと第２の回路ブロック１２の半導体基板底面部１４とが同一平面となるようにしたものである。このとき、半導体基板底面部１３と補強基板９０の上面部９０ａとは、距離Ｓ４となっている。
【０１０７】
図１１（ｂ）に示す例は、空隙２０に補強基板９０をはめ込んだときに、補強基板９０の底面部９０ｂと半導体基板１０の下面１０ｂと第２の回路ブロック１２の半導体基板底面部１４とが同一平面とはならず、距離Ｓ６だけ半導体基板底面部１３の方向に入り込んだ構造となっている。このとき、半導体基板底面部１３と補強基板９０の上面部９０ａとは、距離Ｓ４から距離Ｓ５に変わる。なお、このとき、距離Ｓ５がゼロにならないようにすることは言うまでもないことである。
【実施例７】
【０１０８】
[第７の発明形態の構成の説明：図１２]
次に、第７の実施形態を図面を参照しつつ説明する。説明にあっては、すでに説明した図面も適宜参照して行なう。
図１２は端面図であり、図１に示す切断線Ｘ−Ｘ’に沿った端面図である図２に相当する。図１２において、Ｌ２´は第２の回路ブロック１２の半導体基板厚さである。なお、すでに説明した構成と同じ構成には同じ番号を付与している。
【０１０９】
第７の実施形態の特徴は、第２の回路ブロック１２の下部の半導体基板１０の基板厚さも変更したという点である。空隙２０を第１の回路ブロック１１の下部にのみ設けるのではない場合を説明するものである。
【０１１０】
図１２に示すように、第２の回路ブロック１２の半導体基板底面部１４は、半導体基板１０の半導体基板１０の下面１０ｂよりも薄くなるように、すなわち、第２の回路ブロック１２の半導体基板厚さＬ２´が、半導体基板１０のそもそもの厚さよりも小さくなるように、半導体基板１０を知られているエッチング技術で半導体基板１０の裏面から研削し、第２の回路ブロックの半導体基板底面部１４の下に、空隙２０を設ける。
【０１１１】
図１２に示すような形状に半導体基板１０を加工することは、すでに説明したようにＲＩＥ装置を用いた異方性エッチング技術を用いることで容易に形成できる。この場合、半導体基板１０の裏面、つまり、半導体基板１０の下面１０ｂ側から研削加工するのであるが、エッチングで除去する半導体基板の量は、エッチング時間でコントロールすることが容易にできる。
【０１１２】
特に限定しないが、次のような製造工程を行うことができる。
半導体基板１０の裏面からエッチングを行ない、第２の回路ブロック１２の半導体基板厚さＬ２´が所定の値になったところでエッチングを止める。このとき、第１の回路ブロック１１の半導体基板厚さＬ１は、Ｌ２´と同じ値となっている。
第１の回路ブロック１１の半導体基板厚さＬ１を所定の値まで研削するため、知られているホトリソ技術を用いて第１の回路ブロック１１の下部以外をホトレジストで覆い、第１の回路ブロック１１の半導体基板１０をエッチングし、半導体基板１０の厚さを半導体
基板厚さＬ１までにする。つまり、半導体基板１０を裏面からエッチングする工程を２回行うのである。
【０１１３】
図１２に示すようにすれば、第２の回路ブロック１２に設けるＭＯＳ型トランジスタの電気特性（特にその閾値）に応じて、半導体基板１０の厚さを変えることができるので、本発明の半導体装置を搭載する電子機器の仕様に応じて、第１の回路ブロック１１と第２の回路ブロック１２とに設けるＭＯＳ型トランジスタの閾値を自由に設定することができる。
【０１１４】
本発明の半導体装置は、以上説明した実施形態に限定するものではない。例えば、第７の実施形態に他の実施形態で説明した補強基板を設けてもよいのである。
【産業上の利用可能性】
【０１１５】
本発明の半導体装置は、低消費電力化を行うことができるため、小型電子機器や電子腕時計に搭載する、低消費電力化が求められる半導体装置に好適である。
【符号の説明】
【０１１６】
１０ 半導体基板
１０ａ 半導体基板の上面
１０ｂ 半導体基板の下面
１０ｃ 半導体基板のくり抜き側面部
１１ 第１の回路ブロック
１２ 第２の回路ブロック
１３ 第１の回路ブロックの半導体基板底面部
１４ 第２の回路ブロックの半導体基板底面部
１５ ゲート電極
１６ ゲート絶縁膜
１７ チャネル領域
１７ｂ チャネル領域底面部
１８ ソース領域
１８ｂ ソース領域底面部
１９ ドレイン領域
１９ｂ ドレイン領域底面部
１９ｃ ドレイン領域側面部
２０ 空隙
１００ 第１のＭＯＳ型トランジスタ
１０１ 第２のＭＯＳ型トランジスタ
１０２ 第３のＭＯＳ型トランジスタ
１０３ 第４のＭＯＳ型トランジスタ
Ｌ１ 第１の回路ブロックの半導体基板厚さ
Ｌ２ 第２の回路ブロックの半導体基板厚さ
【特許請求の範囲】
【請求項１】
少なくとも１つのＭＯＳ型トランジスタからなる回路ブロックを１つの半導体基板上に複数配置してなる半導体装置であって、
前記回路ブロックを構成する複数の前記ＭＯＳ型トランジスタは、ゲート絶縁膜の膜厚と、ソース領域及びドレイン領域の拡散深さと、チャネル部分の不純物濃度と、をそれぞれ同一とする構造であり、
第１の回路ブロックが第２の回路ブロックよりも消費電流が多いとき、
前記ＭＯＳ型トランジスタの前記ソース領域と前記ドレイン領域と前記チャネル領域との下部の前記半導体基板の基板厚さは、前記第１の回路ブロックの方が前記第２の回路ブロックよりも薄いことを特徴とする半導体装置。
【請求項２】
前記回路ブロック内では、前記半導体基板の基板厚さが等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の回路ブロックを構成する前記ＭＯＳ型トランジスタの閾値の方が、前記第２の回路ブロックを構成する前記ＭＯＳ型トランジスタの閾値よりも低いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の回路ブロックを動作させる第１の駆動電圧の方が、前記第２の回路ブロックを動作させる第２の駆動電圧のよりも低いことを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１の回路ブロックは、前記ソース領域と前記ドレイン領域と前記チャネル領域との下部の前記半導体基板の底面から、前記第２の回路ブロックの前記半導体基板の底面まで空隙部分となっていることを特徴とする請求項１から４のいずれか１つに記載の半導体装置。
【請求項６】
前記半導体基板は、補強基板と接着又は結合していることを特徴とする請求項１から５のいずれか１つに記載の半導体装置。
【請求項７】
前記補強基板は、前記空隙部分に嵌り込むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記補強基板は、前記第１の回路ブロックと平面的に重なる位置に貫通穴を設けていることを特徴とする請求項６又は７に記載の半導体装置。
【請求項１】
少なくとも１つのＭＯＳ型トランジスタからなる回路ブロックを１つの半導体基板上に複数配置してなる半導体装置であって、
前記回路ブロックを構成する複数の前記ＭＯＳ型トランジスタは、ゲート絶縁膜の膜厚と、ソース領域及びドレイン領域の拡散深さと、チャネル部分の不純物濃度と、をそれぞれ同一とする構造であり、
第１の回路ブロックが第２の回路ブロックよりも消費電流が多いとき、
前記ＭＯＳ型トランジスタの前記ソース領域と前記ドレイン領域と前記チャネル領域との下部の前記半導体基板の基板厚さは、前記第１の回路ブロックの方が前記第２の回路ブロックよりも薄いことを特徴とする半導体装置。
【請求項２】
前記回路ブロック内では、前記半導体基板の基板厚さが等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の回路ブロックを構成する前記ＭＯＳ型トランジスタの閾値の方が、前記第２の回路ブロックを構成する前記ＭＯＳ型トランジスタの閾値よりも低いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の回路ブロックを動作させる第１の駆動電圧の方が、前記第２の回路ブロックを動作させる第２の駆動電圧のよりも低いことを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１の回路ブロックは、前記ソース領域と前記ドレイン領域と前記チャネル領域との下部の前記半導体基板の底面から、前記第２の回路ブロックの前記半導体基板の底面まで空隙部分となっていることを特徴とする請求項１から４のいずれか１つに記載の半導体装置。
【請求項６】
前記半導体基板は、補強基板と接着又は結合していることを特徴とする請求項１から５のいずれか１つに記載の半導体装置。
【請求項７】
前記補強基板は、前記空隙部分に嵌り込むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記補強基板は、前記第１の回路ブロックと平面的に重なる位置に貫通穴を設けていることを特徴とする請求項６又は７に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−２０４８３７（Ｐ２０１１−２０４８３７Ａ）
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願番号】特願２０１０−６９６９９（Ｐ２０１０−６９６９９）
【出願日】平成２２年３月２５日（２０１０．３．２５）
【出願人】（０００００１９６０）シチズンホールディングス株式会社 (1,939)
【出願人】（３０７０２３３７３）シチズン時計株式会社 (227)
【Ｆターム（参考）】
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願日】平成２２年３月２５日（２０１０．３．２５）
【出願人】（０００００１９６０）シチズンホールディングス株式会社 (1,939)
【出願人】（３０７０２３３７３）シチズン時計株式会社 (227)
【Ｆターム（参考）】
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