半導体装置及びその製造方法
【課題】Ｃdsubの低減を通じて、出力容量Ｃossの低減に寄与する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板と半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて、活性領域のうち、ドレイン領域にコンタクトするように形成されるドレインパッド形成領域９ｐ下の少なくとも一部は、ＳＯＩ基板の絶縁膜に到達するように形成された絶縁性領域１１で構成される。
【解決手段】半導体基板と半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて、活性領域のうち、ドレイン領域にコンタクトするように形成されるドレインパッド形成領域９ｐ下の少なくとも一部は、ＳＯＩ基板の絶縁膜に到達するように形成された絶縁性領域１１で構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法にかかり、特にＳＯＩパワー半導体素子の高速化および消費電力の低減に関する。
【背景技術】
【０００２】
ところで、ＳＯＩ構造のＬＤＭＯＳＦＥＴの寄生容量は、図１０に示すようにゲート・ドレイン間容量Ｃdg、ゲート・ソース間容量Ｃgs、ドレイン・ソース間容量Ｃds、ドレイン・基板間容量Ｃdsub、ソース・基板間容量Ｃssubがある。これは、図１１に断面図を示すように、各端子間に容量が形成されるためである。ＳＯＩ構造型のＬＤＭＯＳＦＥＴの出力容量Ｃossは、図１２に示すように、Ｃoss＝Ｃds＋Ｃdg＋Ｃdsubである。ここで、Ｃdgはゲート・ドレイン間容量であり、通常の縦型ＭＯＳＦＥＴとＳＯＩ構造型のＬＤＭＯＳＦＥＴは同一レベルである。また、Ｃdsは接合容量であり、埋め込み絶縁膜２の存在により、ｐ型ウェル領域４の、ｎ+型ドレイン領域６側の側面の面積の大きさが限定されるＳＯＩ構造は、通常の縦型ＭＯＳＦＥＴと比較して桁違いにＣdsが低くなる。
従って、ＳＯＩ構造型のＬＤＭＯＳＦＥＴは、出力容量Ｃossが低減され、同素子が高速動作と低消費電力に優れているとして注目されるに至っている。出力容量Ｃossは、同素子の高速動作と低消費電力に影響し、小さいほど良い。このＣossにおいて、Ｃdsubが占める割合は少なくなく、素子特性に影響を与えている。
【０００３】
ところが、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにあっては、縦型ＭＯＳＦＥＴには存在しないＣdsub成分を有している。もっとも、縦型ＭＯＳＦＥＴと比較したとき、Ｃdsの低減分に比べてＣdsubの新規付加分は極めて小さいので、両者の出力容量Ｃossを比較するとき、Ｃdsubの新規付加分は問題にならないほど小さい値である。
【０００４】
しかしながら、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、Ｃossの絶対値が小さくなったことにより、ＣdsubはＣossのおよそ半分程度の割合を占める場合もあり、Ｃdsubの大きさは無視できない。
そこで特許文献１では、半導体基板中に形成された、酸化膜とポリシリコン膜により構成された素子間分離領域と、ウエル領域とが隣接するように構成し、容量の低減を図るようにした横型ＭＯＳＦＥＴを提案している。
しかしながら、Ｃdsubのなかでもドレインパッド領域の容量Ｃdsub１が特に無視できないということがわかってきた。
【０００５】
例えば、チャネル幅が４８０μｍのＭＯＳＦＥＴを設計したとする。この場合、ドレイン領域内に１辺が１００μｍのドレインパッドを配置したすると、１辺１２０μｍのドレイン領域内に１００μｍのドレインパッドを配置する設計になる。
（チャネル長１２０μｍ×４＝４８０μｍ）
ここで発生するドレイン−基板間容量Ｃdsubは、１２０μｍの面積で決まる。
このうちドレインパッド領域によって発生する寄生容量は１００μｍ×１００μｍ=１００００μｍ２ 分となる。
また、チャネル形成に必要なドレイン領域の寄生容量は、１２０μｍ□から１００μｍ、□を引いた分、すなわち
１４４００μｍ2 - １００００μｍ2= ４４００μｍ2分となる。
【０００６】
この例からも明らかなように、ドレインパッドによって発生する寄生容量は、ドレインパッドがチャネル形成に寄与していないにもかかわらず、全体の７０％程度とかなり多くを占めていることがわかる。
【０００７】
また素子分離方法としてトレンチ内に誘電体膜を形成し、高耐圧化、高集積化をはかるようにした横型ＭＯＳＦＥＴも提案されている（特許文献２）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９-１２９８８７号公報
【特許文献２】特開２００４-１５３１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このように、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、Ｃossの絶対値が小さくなったことにより、ＣdsubはＣossのおよそ半分程度の割合を占める場合もあり、Ｃdsubの大きさが無視できない。このため、Ｃdsubの低減が課題となっており、種々の改善がなされているが、さらなる高速化にむけて、特にドレインパッド領域下の容量Ｃdsub１の低減が求められている。
本発明は、前記実情に鑑みて成されたものであり、その目的とするところは、Ｃdsubの低減を通じて、出力容量Ｃossの低減に寄与する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
そこで本発明の半導体装置は、半導体基板と半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて、活性領域のうち、ドレイン領域にコンタクトするように形成されるドレインパッド領域下の少なくとも一部は、ＳＯＩ基板の絶縁膜に到達するように形成された絶縁性領域で構成される。
【００１１】
また、本発明は、上記半導体装置において、絶縁性領域を絶縁性の樹脂膜で構成したことを特徴とする。
【００１２】
また、本発明は、上記半導体装置において、絶縁性領域をポリイミド樹脂膜で構成したことを特徴とする。
【００１３】
また、本発明は、上記半導体装置において、絶縁性領域を酸化シリコン膜で構成したことを特徴とする。
【００１４】
また、本発明は、上記半導体装置において、この絶縁性領域を構成する酸化シリコン膜をＣＶＤ法で形成した酸化シリコン膜で構成したことを特徴とする。
【００１５】
また、本発明は、上記半導体装置において、酸化シリコン膜をポリシリコン膜の酸化によって形成した酸化シリコン膜で構成したことを特徴とする。
【００１６】
また、本発明は、半導体基板と半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板を用意する工程と、この第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成する工程とを含む半導体装置の製造方法において、この活性領域を構成する半導体層のうちドレインパッド形成領域の少なくとも一部を、半導体基板上の前記絶縁膜に到達する深さまでエッチング除去する工程と、エッチング除去された領域に絶縁性領域を形成する工程と、絶縁性領域上にのりあげるようにドレインパッドを形成する工程とを含むことを特徴とする。
【００１７】
また、本発明は、上記半導体装置の製造方法において、絶縁性領域を形成する工程が、絶縁性の樹脂膜を塗布する工程を含むことを特徴とする。
【００１８】
また、本発明は、上記半導体装置の製造方法において、絶縁性領域を形成する工程が、ＣＶＤ法により酸化シリコン膜を形成する工程を含むことを特徴とする。
【００１９】
また、本発明は、上記半導体装置の製造方法において、絶縁性領域を形成する工程は、ポリシリコン膜を形成する工程と、ポリシリコン膜を酸化する工程とを含むことを特徴とする。
【発明の効果】
【００２０】
以上説明してきたように、本発明によれば、半導体装置を形成する活性領域のドレインパッド領域下の少なくとも一部を、ＳＯＩ基板の絶縁膜に到達するように形成された絶縁性領域で構成している。このため、絶縁性領域が形成されることによってドレインパッド領域と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１に係る半導体装置の概略構成を示す要部断面図
【図２】本発明の実施の形態１に係る半導体装置の上面図
【図３】本発明の実施の形態１に係る半導体装置の概略構成を示す断面図
【図４】本発明の実施の形態１に係る半導体装置の製造工程図
【図５】本発明の実施の形態２に係る半導体装置の概略構成を示す断面図
【図６】本発明の実施の形態３に係る半導体装置の概略構成を示す断面図
【図７】本発明の実施の形態３に係る半導体装置の製造工程図
【図８】本発明の実施の形態４に係る半導体装置の概略構成を示す断面図
【図９】本発明の実施の形態４に係る半導体装置の製造工程図
【図１０】通例の半導体装置の概略構成を示す断面図
【図１１】通例の半導体装置の等価回路構成を示す図
【図１２】通例の半導体装置の等価回路構成を示す図
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態に係る半導体装置について、図面を参照しつつ詳細に説明する。
【００２３】
（実施の形態１）
図１および２は、本発明の実施の形態１に係るＳＯＩ基板上に形成されたＬＤＭＯＳＦＥＴを示す要部概略断面図および上面説明図である。図３は、本発明の実施の形態１に係る半導体装置の概略構成を示す図である。
なお、以下に示す実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型がｐ型、第２導電型がｎ型である場合にも適用可能である。
【００２４】
ここで図１は図２のＡ−Ａ断面図である。本実施の形態に係るＬＤＭＯＳＦＥＴは、従来例として図１０に示したＬＤＭＯＳＦＥＴにおいて、ｎ+型ドレイン領域６のドレインパッド形成領域の活性領域（ＳＯＩ基板の第１導電型の半導体層を構成するｎ型シリコン層３）に対し、異方性エッチングにより埋め込み絶縁膜２に到達するように１１１面が露呈するトレンチＴを形成し、このトレンチ内に絶縁性の樹脂膜であるポリイミド膜からなる絶縁性領域１１が形成されたことを特徴とする。すなわち、ワイヤボンディングのためのボンディングパッド形成領域下を絶縁性領域とすることでの容量を低減し、全体としての寄生容量を低減するものである。ここでポリイミド膜としては、フォトニースと指称する東レ製の樹脂層（比誘電率３）を用いている。
【００２５】
すなわち本発明では、半導体基板１としてのシリコン基板と、シリコン基板上に埋め込み絶縁膜２を介して形成された第１導電型の半導体層としてのｎ型シリコン層（活性領域）３とを有するＳＯＩ基板と、この活性領域３内に、第２導電型の半導体層としてｎ+型シリコン層からなるソース・ドレイン領域５，６を形成した横型ＭＯＳＦＥＴにおいて、ｎ+型のドレイン領域６に接続され、ドレインパッド形成領域９ｐ下となる領域に、内壁が（１１１）面となるトレンチＴを具備し、このトレンチＴ内にポリイミド膜を充填し酸化シリコン膜からなる絶縁性領域１１を形成したことを特徴とする。ここでは、ｎ型シリコン層からなる活性領域３内に第２導電型ウェル領域であるｐ型ウェル領域４と、高濃度第１導電型のドレイン領域であるｎ+型ドレイン領域６とが離間して形成され、高濃度第１導電型のソース領域であるｎ+型ソース領域５がｐ型ウェル領域４内に形成されている。このとき、ｐ型ウェル領域４は、埋め込み絶縁膜２に達する深さまで形成されており、ｐ型ウェル領域４内には、高濃度第２導電型のボディコンタクト領域であるｐ+型ボディコンタクト領域７が形成されている。８はソース電極、９はドレイン電極、１０はゲート電極である。８ｐはソースパッド形成領域、９ｐはドレインパッド形成領域、１０ｐはゲートパッド形成領域である。ここでゲート電極１０は蛇行するように形成したが、これはゲート幅を増大すべく形成したもので、直線でもよいことはいうまでもない。１２は絶縁膜である。
【００２６】
また、ｎ+型ドレイン領域６と電気的に接続されるようにドレイン電極９が形成され、ｐ型ウェル領域及びｎ+型ソース領域５と電気的に接続されるようにソース電極８が形成され、ｎ型シリコン層からなる活性領域３表面の、ｎ+型ドレイン領域６とｎ+型ソース領域５との間に介在するｐ型ウェル領域４上には、ゲート酸化膜を介して導電性を有するポリシリコンより成るゲート電極１０が形成されている。ここで、ｎ型シリコン層からなる活性領域３は、ドリフト領域を形成している。
【００２７】
この構成においては、半導体装置を形成する活性領域のドレインパッド形成領域９ｐ下の少なくとも一部を、ＳＯＩ基板の絶縁膜に到達するように形成された絶縁性領域で構成している。
ここで、ドレイン領域（６）と基板（Sｕｂ）１との間に発生する寄生容量（Ｃdsub）は次式で表される。Ｃdsub’= Ｃdsub1 + Ｃdsub2となる。
Ｃdsub’= Ｃdsub1＋Ｃdsub2 ＜ Ｃdsub
Ｃdsub : 従来のドレイン領域・基板間の寄生容量
Ｃdsub’ : 絶縁性領域を形成した後のドレイン領域・基板間の寄生容量
Ｃdsub1：ドレイン活性層領域−基板間の寄生容量
Ｃdsub2：ドレインパッド領域−基板間の寄生容量
この構成によれば、絶縁性領域が形成されることによってドレインパッド領域と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
すなわち、ｎ+型のドレイン領域６に接続されるドレインパッド形成領域９ｐは絶縁性領域となっており、この絶縁性領域１１上の絶縁性領域による突出領域にドレインパッドが形成されている。このため、ボンディングにあたり、表面が突出しているため、ボンディングが容易である。特に、導電性の箔を用いた帯状電極による電気的接続も容易である。また、ボンディングパッド下には活性領域がないため、他の活性領域（ｎ型シリコン層）３とは電気的には分離されている（ＤＣ電圧をかけても電流は流れない）。
このようにして絶縁性領域１１が形成されることによってドレイン電極と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
【００２８】
次に、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程について説明する。
図４は、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程の一部を示す概略断面図である。本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程は、通例のＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程と略同様であるが、トレンチの形成およびトレンチ内に絶縁性領域１１としてポリイミド膜を形成する点が特徴である。
【００２９】
本実施の形態では、まず図４（ａ）に示すように、ＳＯＩ基板を用意し、このｎ型シリコン層３に対し窒化シリコン膜などのマスクパターンＭを形成し、異方性エッチングを施すことで、（１１１）面をもつようにトレンチＴを形成する。
【００３０】
そして、トレンチＴの内壁にポリイミド樹脂を充填する。このとき、図４（ｂ）に示すように、マスクパターン（Ｍ）を残したまま、トレンチＴの側壁から活性領域上に乗り上げるように絶縁性領域１１を形成する。このとき、またマスクパターン（Ｍ）を残したまま表面酸化を行い、トレンチＴの内壁に選択的に酸化シリコン膜を形成するようにしてもよい。この点については後述する。
【００３１】
そしてこの後、図４（ｃ）に示すように、ポリシリコンを用いてゲート電極１０を形成し、このｎ型シリコン層３内に、図示しないマスクを形成して、高エネルギーイオン注入法によりボロン（Ｂ）等のｐ型不純物を導入し、ｐ型ウェル領域４を形成した後に、ｎ+型ドレイン領域６及びｎ+型ソース領域５形成のためのｎ型不純物の導入を行う。
【００３２】
そしてこの後、図４（ｄ）に示すように、ソースおよびドレイン電極８，９を形成する。このときドレイン電極９はドレインパッド形成領域９ｐで突出した表面をもつように、絶縁膜上に乗り上げるようにして形成される。
【００３３】
この方法によれば、通例の工程にトレンチエッチングおよび樹脂膜の充填工程のみを追加するだけでよいので、比較的容易に製造することができる。
【００３４】
また、ＳＯＩ構造型のＬＤＭＯＳＦＥＴをインバーター等に応用するためには、その耐圧を実用的な３０Ｖ以上に設定する必要がある。
【００３５】
なお、本実施の形態においては、埋め込み絶縁膜２として酸化シリコン膜を用いたが、窒化アルミニウム（ＡｌＮ）または、酸化シリコン膜よりも誘電率が低く、かつ、熱伝導率が高い材料を用いるようにすれば、ドレイン・基板間容量Ｃdsubを低減できるとともに、オン抵抗とドレイン電流によってドリフト領域内に発生する熱を効率良く半導体基板１（シリコン基板）側に逃がして発熱を抑制することができ、熱破壊を防止することができる。
【００３６】
また、ドリフト領域をＳｉに比べて移動度が高く、熱伝導度が高く、高電界強度を有するＳｉＣまたは、同様の特性を有し、Ｓｉよりも広いバンドギャップを有する材料により形成すれば、オン抵抗が低くなり、耐圧が高くなるとともに、ドリフト領域内で発生する熱を効率良く半導体基板（シリコン基板）１側に逃がして発熱を抑制することができ、熱破壊を防止することができる。
【００３７】
なお前記実施の形態１では、ｎ+型ドレイン領域６に接続されるドレインパッド下領域全体に、絶縁性領域１１を形成したが、絶縁性領域１１はｎ＋型ドレイン領域６の周りを含めて少なくとも一部に形成されていてもよい。
【００３８】
（実施の形態２）
次に本発明の実施の形態２について説明する。
図５は本発明の実施の形態２のＬＤＭＯＳＦＥＴを示す断面図である。上面図については実施の形態１で説明した図２と同様であるためここでは説明を省略する。
前記実施の形態では、トレンチＴを異方性エッチングによって形成し内壁がテーパ面をもつように形成したが、本実施の形態では、ｎ＋型ドレイン領域６の周りを囲むように、埋め込み絶縁膜２に到達する断面垂直のトレンチＴを形成し、このトレンチＴに酸化シリコン層を埋め込むことにより、ドレインパッド形成領域９ｐに絶縁性領域１１ｓを形成してなることを特徴とする。
【００３９】
他の構成については前記実施の形態１と同様である。
製造に際しては、トレンチエッチングのためのエッチング条件を調整する点と、トレンチ内に酸化シリコン膜を充填するように形成する点で実施の形態１の製造方法と異なる。
【００４０】
この構成によれば、断面垂直のトレンチを構成しているため、絶縁性領域１１ｓが小さい。このため、占有面積の増大を防止し、小型のＬＤＭＯＳＦＥＴを形成することが可能となる。
【００４１】
なおトレンチ内には酸化シリコン膜を充填するようにしたが、ポリイミド樹脂などの絶縁性樹脂でもよく、また、大面積のトレンチを形成する場合には、トレンチ内壁を酸化し、絶縁化した後、ノンドープの多結晶シリコン膜を充填してもよく、熱膨張率の差により反りや歪を生じない程度の膜であればよい。
【００４２】
（実施の形態３）
次に本発明の実施の形態３について説明する。
図６は本発明の実施の形態３のＬＤＭＯＳＦＥＴを示す断面図、図７（ａ）乃至（ｄ）はこの工程を示す要部断面図である。
本実施の形態では、常圧ＣＶＤ法により酸化シリコン膜からなる絶縁性領域１１ｑを形成したことを特徴とするものである。
製造に際しては、図７（ａ）に示すようにＳＯＩ基板の活性領域３を構成するｎ型シリコン層上にマスクＭとしての窒化シリコン膜を形成し、このマスクＭを用いて異方性エッチングを行うことにより、図７（ｂ）に示すようにトレンチＴを形成する。この後、図７（ｃ）に示すようにＣＶＤ法により酸化シリコン膜を成膜し、フォトリソグラフィにより一部を除去し、絶縁性領域１１ｑを形成する。
そしてこの上層にアルミニウム薄膜を形成し、これをパターニングしてドレインパッドを含むドレイン電極９を形成する。
最後に図７（ｄ）に示すように保護膜１３を形成し、ドレインパッドとなる領域に開口を形成する。
このようにして、ドレインパッド形成領域９ｐ下に酸化シリコン膜からなる絶縁性領域１１ｑを有する縦型ＭＯＳＦＥＴが形成される。
この構成により、大幅なチップ面積の低減を図ることができる。
【００４３】
他の構成については前記実施の形態１と同様である。
この構成によれば、断面垂直のトレンチを構成しているため、絶縁性領域１１ｑが小さい。このため、占有面積の増大を防止し、小型のＬＤＭＯＳＦＥＴを形成することが可能となる。
【００４４】
（実施の形態４）
次に本発明の実施の形態４について説明する。
図８は本発明の実施の形態４のＬＤＭＯＳＦＥＴを示す要部拡大断面図である。
前記実施の形態では、ｎ+型ドレイン領域６にコンタクトするドレインパッド形成領域に、埋め込み絶縁膜２に到達するように、絶縁性領域１１ｐを形成したが、本実施の形態では、ｎ+型ドレイン領域６に当接するようにトレンチを形成し、ＣＶＤ法により多結晶シリコン膜１４を形成したのち、埋め込み絶縁膜２に到達するように、全面酸化を行なうことで、絶縁性領域１１ｐを形成し、ドレインパッド形成領域下の容量を低減するとともに電流が流れないようにしてなることを特徴とする。
本実施の形態では、常圧ＣＶＤ法により多結晶シリコン膜を形成したことを特徴とするものである。
製造に際しては、図９（ａ）に示すようにトレンチＴ形成用のマスクＭとして窒化シリコン膜のパターンを形成し、このマスクＭを用いて異方性エッチングにより活性領域３に、トレンチＴを形成する。この後、図９（ｂ）に示すようにＣＶＤ法によりノンドープの多結晶シリコン膜１４を成膜する。
この後、図９（ｃ）に示すようにフォトリソグラフィにより一部を除去し、酸化し絶縁性領域１１ｐを形成する。
そしてこの上層にアルミニウム薄膜を形成し、これをパターニングしてドレインパッドを含むドレイン電極９を形成する。
最後に図９（ｄ）に示すように保護膜１３を形成し、ドレインパッドとなる領域に開口を形成する。
このようにして、ドレインパッド形成領域９ｐ下に酸化シリコン膜からなる絶縁性領域１１ｐを有する縦型ＭＯＳＦＥＴが形成される。
他の構成については前記実施の形態１および３と同様である。
【００４５】
製造に際しては、ＳＯＩ基板上にまず絶縁分離領域を形成する工程を付加するのみである。すなわち、ｎ+型ドレイン領域６となる領域を含む活性領域となる領域に窒化シリコン膜などのマスクを形成して、埋め込み絶縁膜２に到達するまで選択酸化を行い、絶縁分離領域１１ｓを形成した後、ｐ型ウェル領域４、ｎ+型ソース領域５、ｎ+型ドレイン領域６ｐ+型ボディコンタクト領域７を形成する。
【００４６】
この構成によっても、確実に基板容量を低減することが可能となる。
【符号の説明】
【００４７】
１ 半導体基板
２ 埋め込み絶縁膜
４ ｐ型ウェル領域
５ ｎ+型ソース領域
６ ｎ+型ドレイン領域
７ ｐ+型ボディコンタクト領域
８ ソース電極
８ｐ ソースパッド形成領域
９ ドレイン電極
９ｐ ドレインパッド形成領域
１０ ゲート電極
１０ｐ ゲートパッド形成領域
１１，１１ｓ，１１ｐ，１１ｑ 絶縁性領域
１２ 絶縁膜
１３ 保護膜
１４ 多結晶シリコン膜
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法にかかり、特にＳＯＩパワー半導体素子の高速化および消費電力の低減に関する。
【背景技術】
【０００２】
ところで、ＳＯＩ構造のＬＤＭＯＳＦＥＴの寄生容量は、図１０に示すようにゲート・ドレイン間容量Ｃdg、ゲート・ソース間容量Ｃgs、ドレイン・ソース間容量Ｃds、ドレイン・基板間容量Ｃdsub、ソース・基板間容量Ｃssubがある。これは、図１１に断面図を示すように、各端子間に容量が形成されるためである。ＳＯＩ構造型のＬＤＭＯＳＦＥＴの出力容量Ｃossは、図１２に示すように、Ｃoss＝Ｃds＋Ｃdg＋Ｃdsubである。ここで、Ｃdgはゲート・ドレイン間容量であり、通常の縦型ＭＯＳＦＥＴとＳＯＩ構造型のＬＤＭＯＳＦＥＴは同一レベルである。また、Ｃdsは接合容量であり、埋め込み絶縁膜２の存在により、ｐ型ウェル領域４の、ｎ+型ドレイン領域６側の側面の面積の大きさが限定されるＳＯＩ構造は、通常の縦型ＭＯＳＦＥＴと比較して桁違いにＣdsが低くなる。
従って、ＳＯＩ構造型のＬＤＭＯＳＦＥＴは、出力容量Ｃossが低減され、同素子が高速動作と低消費電力に優れているとして注目されるに至っている。出力容量Ｃossは、同素子の高速動作と低消費電力に影響し、小さいほど良い。このＣossにおいて、Ｃdsubが占める割合は少なくなく、素子特性に影響を与えている。
【０００３】
ところが、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにあっては、縦型ＭＯＳＦＥＴには存在しないＣdsub成分を有している。もっとも、縦型ＭＯＳＦＥＴと比較したとき、Ｃdsの低減分に比べてＣdsubの新規付加分は極めて小さいので、両者の出力容量Ｃossを比較するとき、Ｃdsubの新規付加分は問題にならないほど小さい値である。
【０００４】
しかしながら、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、Ｃossの絶対値が小さくなったことにより、ＣdsubはＣossのおよそ半分程度の割合を占める場合もあり、Ｃdsubの大きさは無視できない。
そこで特許文献１では、半導体基板中に形成された、酸化膜とポリシリコン膜により構成された素子間分離領域と、ウエル領域とが隣接するように構成し、容量の低減を図るようにした横型ＭＯＳＦＥＴを提案している。
しかしながら、Ｃdsubのなかでもドレインパッド領域の容量Ｃdsub１が特に無視できないということがわかってきた。
【０００５】
例えば、チャネル幅が４８０μｍのＭＯＳＦＥＴを設計したとする。この場合、ドレイン領域内に１辺が１００μｍのドレインパッドを配置したすると、１辺１２０μｍのドレイン領域内に１００μｍのドレインパッドを配置する設計になる。
（チャネル長１２０μｍ×４＝４８０μｍ）
ここで発生するドレイン−基板間容量Ｃdsubは、１２０μｍの面積で決まる。
このうちドレインパッド領域によって発生する寄生容量は１００μｍ×１００μｍ=１００００μｍ２ 分となる。
また、チャネル形成に必要なドレイン領域の寄生容量は、１２０μｍ□から１００μｍ、□を引いた分、すなわち
１４４００μｍ2 - １００００μｍ2= ４４００μｍ2分となる。
【０００６】
この例からも明らかなように、ドレインパッドによって発生する寄生容量は、ドレインパッドがチャネル形成に寄与していないにもかかわらず、全体の７０％程度とかなり多くを占めていることがわかる。
【０００７】
また素子分離方法としてトレンチ内に誘電体膜を形成し、高耐圧化、高集積化をはかるようにした横型ＭＯＳＦＥＴも提案されている（特許文献２）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９-１２９８８７号公報
【特許文献２】特開２００４-１５３１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このように、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、Ｃossの絶対値が小さくなったことにより、ＣdsubはＣossのおよそ半分程度の割合を占める場合もあり、Ｃdsubの大きさが無視できない。このため、Ｃdsubの低減が課題となっており、種々の改善がなされているが、さらなる高速化にむけて、特にドレインパッド領域下の容量Ｃdsub１の低減が求められている。
本発明は、前記実情に鑑みて成されたものであり、その目的とするところは、Ｃdsubの低減を通じて、出力容量Ｃossの低減に寄与する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
そこで本発明の半導体装置は、半導体基板と半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて、活性領域のうち、ドレイン領域にコンタクトするように形成されるドレインパッド領域下の少なくとも一部は、ＳＯＩ基板の絶縁膜に到達するように形成された絶縁性領域で構成される。
【００１１】
また、本発明は、上記半導体装置において、絶縁性領域を絶縁性の樹脂膜で構成したことを特徴とする。
【００１２】
また、本発明は、上記半導体装置において、絶縁性領域をポリイミド樹脂膜で構成したことを特徴とする。
【００１３】
また、本発明は、上記半導体装置において、絶縁性領域を酸化シリコン膜で構成したことを特徴とする。
【００１４】
また、本発明は、上記半導体装置において、この絶縁性領域を構成する酸化シリコン膜をＣＶＤ法で形成した酸化シリコン膜で構成したことを特徴とする。
【００１５】
また、本発明は、上記半導体装置において、酸化シリコン膜をポリシリコン膜の酸化によって形成した酸化シリコン膜で構成したことを特徴とする。
【００１６】
また、本発明は、半導体基板と半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板を用意する工程と、この第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成する工程とを含む半導体装置の製造方法において、この活性領域を構成する半導体層のうちドレインパッド形成領域の少なくとも一部を、半導体基板上の前記絶縁膜に到達する深さまでエッチング除去する工程と、エッチング除去された領域に絶縁性領域を形成する工程と、絶縁性領域上にのりあげるようにドレインパッドを形成する工程とを含むことを特徴とする。
【００１７】
また、本発明は、上記半導体装置の製造方法において、絶縁性領域を形成する工程が、絶縁性の樹脂膜を塗布する工程を含むことを特徴とする。
【００１８】
また、本発明は、上記半導体装置の製造方法において、絶縁性領域を形成する工程が、ＣＶＤ法により酸化シリコン膜を形成する工程を含むことを特徴とする。
【００１９】
また、本発明は、上記半導体装置の製造方法において、絶縁性領域を形成する工程は、ポリシリコン膜を形成する工程と、ポリシリコン膜を酸化する工程とを含むことを特徴とする。
【発明の効果】
【００２０】
以上説明してきたように、本発明によれば、半導体装置を形成する活性領域のドレインパッド領域下の少なくとも一部を、ＳＯＩ基板の絶縁膜に到達するように形成された絶縁性領域で構成している。このため、絶縁性領域が形成されることによってドレインパッド領域と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１に係る半導体装置の概略構成を示す要部断面図
【図２】本発明の実施の形態１に係る半導体装置の上面図
【図３】本発明の実施の形態１に係る半導体装置の概略構成を示す断面図
【図４】本発明の実施の形態１に係る半導体装置の製造工程図
【図５】本発明の実施の形態２に係る半導体装置の概略構成を示す断面図
【図６】本発明の実施の形態３に係る半導体装置の概略構成を示す断面図
【図７】本発明の実施の形態３に係る半導体装置の製造工程図
【図８】本発明の実施の形態４に係る半導体装置の概略構成を示す断面図
【図９】本発明の実施の形態４に係る半導体装置の製造工程図
【図１０】通例の半導体装置の概略構成を示す断面図
【図１１】通例の半導体装置の等価回路構成を示す図
【図１２】通例の半導体装置の等価回路構成を示す図
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態に係る半導体装置について、図面を参照しつつ詳細に説明する。
【００２３】
（実施の形態１）
図１および２は、本発明の実施の形態１に係るＳＯＩ基板上に形成されたＬＤＭＯＳＦＥＴを示す要部概略断面図および上面説明図である。図３は、本発明の実施の形態１に係る半導体装置の概略構成を示す図である。
なお、以下に示す実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型がｐ型、第２導電型がｎ型である場合にも適用可能である。
【００２４】
ここで図１は図２のＡ−Ａ断面図である。本実施の形態に係るＬＤＭＯＳＦＥＴは、従来例として図１０に示したＬＤＭＯＳＦＥＴにおいて、ｎ+型ドレイン領域６のドレインパッド形成領域の活性領域（ＳＯＩ基板の第１導電型の半導体層を構成するｎ型シリコン層３）に対し、異方性エッチングにより埋め込み絶縁膜２に到達するように１１１面が露呈するトレンチＴを形成し、このトレンチ内に絶縁性の樹脂膜であるポリイミド膜からなる絶縁性領域１１が形成されたことを特徴とする。すなわち、ワイヤボンディングのためのボンディングパッド形成領域下を絶縁性領域とすることでの容量を低減し、全体としての寄生容量を低減するものである。ここでポリイミド膜としては、フォトニースと指称する東レ製の樹脂層（比誘電率３）を用いている。
【００２５】
すなわち本発明では、半導体基板１としてのシリコン基板と、シリコン基板上に埋め込み絶縁膜２を介して形成された第１導電型の半導体層としてのｎ型シリコン層（活性領域）３とを有するＳＯＩ基板と、この活性領域３内に、第２導電型の半導体層としてｎ+型シリコン層からなるソース・ドレイン領域５，６を形成した横型ＭＯＳＦＥＴにおいて、ｎ+型のドレイン領域６に接続され、ドレインパッド形成領域９ｐ下となる領域に、内壁が（１１１）面となるトレンチＴを具備し、このトレンチＴ内にポリイミド膜を充填し酸化シリコン膜からなる絶縁性領域１１を形成したことを特徴とする。ここでは、ｎ型シリコン層からなる活性領域３内に第２導電型ウェル領域であるｐ型ウェル領域４と、高濃度第１導電型のドレイン領域であるｎ+型ドレイン領域６とが離間して形成され、高濃度第１導電型のソース領域であるｎ+型ソース領域５がｐ型ウェル領域４内に形成されている。このとき、ｐ型ウェル領域４は、埋め込み絶縁膜２に達する深さまで形成されており、ｐ型ウェル領域４内には、高濃度第２導電型のボディコンタクト領域であるｐ+型ボディコンタクト領域７が形成されている。８はソース電極、９はドレイン電極、１０はゲート電極である。８ｐはソースパッド形成領域、９ｐはドレインパッド形成領域、１０ｐはゲートパッド形成領域である。ここでゲート電極１０は蛇行するように形成したが、これはゲート幅を増大すべく形成したもので、直線でもよいことはいうまでもない。１２は絶縁膜である。
【００２６】
また、ｎ+型ドレイン領域６と電気的に接続されるようにドレイン電極９が形成され、ｐ型ウェル領域及びｎ+型ソース領域５と電気的に接続されるようにソース電極８が形成され、ｎ型シリコン層からなる活性領域３表面の、ｎ+型ドレイン領域６とｎ+型ソース領域５との間に介在するｐ型ウェル領域４上には、ゲート酸化膜を介して導電性を有するポリシリコンより成るゲート電極１０が形成されている。ここで、ｎ型シリコン層からなる活性領域３は、ドリフト領域を形成している。
【００２７】
この構成においては、半導体装置を形成する活性領域のドレインパッド形成領域９ｐ下の少なくとも一部を、ＳＯＩ基板の絶縁膜に到達するように形成された絶縁性領域で構成している。
ここで、ドレイン領域（６）と基板（Sｕｂ）１との間に発生する寄生容量（Ｃdsub）は次式で表される。Ｃdsub’= Ｃdsub1 + Ｃdsub2となる。
Ｃdsub’= Ｃdsub1＋Ｃdsub2 ＜ Ｃdsub
Ｃdsub : 従来のドレイン領域・基板間の寄生容量
Ｃdsub’ : 絶縁性領域を形成した後のドレイン領域・基板間の寄生容量
Ｃdsub1：ドレイン活性層領域−基板間の寄生容量
Ｃdsub2：ドレインパッド領域−基板間の寄生容量
この構成によれば、絶縁性領域が形成されることによってドレインパッド領域と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
すなわち、ｎ+型のドレイン領域６に接続されるドレインパッド形成領域９ｐは絶縁性領域となっており、この絶縁性領域１１上の絶縁性領域による突出領域にドレインパッドが形成されている。このため、ボンディングにあたり、表面が突出しているため、ボンディングが容易である。特に、導電性の箔を用いた帯状電極による電気的接続も容易である。また、ボンディングパッド下には活性領域がないため、他の活性領域（ｎ型シリコン層）３とは電気的には分離されている（ＤＣ電圧をかけても電流は流れない）。
このようにして絶縁性領域１１が形成されることによってドレイン電極と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
【００２８】
次に、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程について説明する。
図４は、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程の一部を示す概略断面図である。本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程は、通例のＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程と略同様であるが、トレンチの形成およびトレンチ内に絶縁性領域１１としてポリイミド膜を形成する点が特徴である。
【００２９】
本実施の形態では、まず図４（ａ）に示すように、ＳＯＩ基板を用意し、このｎ型シリコン層３に対し窒化シリコン膜などのマスクパターンＭを形成し、異方性エッチングを施すことで、（１１１）面をもつようにトレンチＴを形成する。
【００３０】
そして、トレンチＴの内壁にポリイミド樹脂を充填する。このとき、図４（ｂ）に示すように、マスクパターン（Ｍ）を残したまま、トレンチＴの側壁から活性領域上に乗り上げるように絶縁性領域１１を形成する。このとき、またマスクパターン（Ｍ）を残したまま表面酸化を行い、トレンチＴの内壁に選択的に酸化シリコン膜を形成するようにしてもよい。この点については後述する。
【００３１】
そしてこの後、図４（ｃ）に示すように、ポリシリコンを用いてゲート電極１０を形成し、このｎ型シリコン層３内に、図示しないマスクを形成して、高エネルギーイオン注入法によりボロン（Ｂ）等のｐ型不純物を導入し、ｐ型ウェル領域４を形成した後に、ｎ+型ドレイン領域６及びｎ+型ソース領域５形成のためのｎ型不純物の導入を行う。
【００３２】
そしてこの後、図４（ｄ）に示すように、ソースおよびドレイン電極８，９を形成する。このときドレイン電極９はドレインパッド形成領域９ｐで突出した表面をもつように、絶縁膜上に乗り上げるようにして形成される。
【００３３】
この方法によれば、通例の工程にトレンチエッチングおよび樹脂膜の充填工程のみを追加するだけでよいので、比較的容易に製造することができる。
【００３４】
また、ＳＯＩ構造型のＬＤＭＯＳＦＥＴをインバーター等に応用するためには、その耐圧を実用的な３０Ｖ以上に設定する必要がある。
【００３５】
なお、本実施の形態においては、埋め込み絶縁膜２として酸化シリコン膜を用いたが、窒化アルミニウム（ＡｌＮ）または、酸化シリコン膜よりも誘電率が低く、かつ、熱伝導率が高い材料を用いるようにすれば、ドレイン・基板間容量Ｃdsubを低減できるとともに、オン抵抗とドレイン電流によってドリフト領域内に発生する熱を効率良く半導体基板１（シリコン基板）側に逃がして発熱を抑制することができ、熱破壊を防止することができる。
【００３６】
また、ドリフト領域をＳｉに比べて移動度が高く、熱伝導度が高く、高電界強度を有するＳｉＣまたは、同様の特性を有し、Ｓｉよりも広いバンドギャップを有する材料により形成すれば、オン抵抗が低くなり、耐圧が高くなるとともに、ドリフト領域内で発生する熱を効率良く半導体基板（シリコン基板）１側に逃がして発熱を抑制することができ、熱破壊を防止することができる。
【００３７】
なお前記実施の形態１では、ｎ+型ドレイン領域６に接続されるドレインパッド下領域全体に、絶縁性領域１１を形成したが、絶縁性領域１１はｎ＋型ドレイン領域６の周りを含めて少なくとも一部に形成されていてもよい。
【００３８】
（実施の形態２）
次に本発明の実施の形態２について説明する。
図５は本発明の実施の形態２のＬＤＭＯＳＦＥＴを示す断面図である。上面図については実施の形態１で説明した図２と同様であるためここでは説明を省略する。
前記実施の形態では、トレンチＴを異方性エッチングによって形成し内壁がテーパ面をもつように形成したが、本実施の形態では、ｎ＋型ドレイン領域６の周りを囲むように、埋め込み絶縁膜２に到達する断面垂直のトレンチＴを形成し、このトレンチＴに酸化シリコン層を埋め込むことにより、ドレインパッド形成領域９ｐに絶縁性領域１１ｓを形成してなることを特徴とする。
【００３９】
他の構成については前記実施の形態１と同様である。
製造に際しては、トレンチエッチングのためのエッチング条件を調整する点と、トレンチ内に酸化シリコン膜を充填するように形成する点で実施の形態１の製造方法と異なる。
【００４０】
この構成によれば、断面垂直のトレンチを構成しているため、絶縁性領域１１ｓが小さい。このため、占有面積の増大を防止し、小型のＬＤＭＯＳＦＥＴを形成することが可能となる。
【００４１】
なおトレンチ内には酸化シリコン膜を充填するようにしたが、ポリイミド樹脂などの絶縁性樹脂でもよく、また、大面積のトレンチを形成する場合には、トレンチ内壁を酸化し、絶縁化した後、ノンドープの多結晶シリコン膜を充填してもよく、熱膨張率の差により反りや歪を生じない程度の膜であればよい。
【００４２】
（実施の形態３）
次に本発明の実施の形態３について説明する。
図６は本発明の実施の形態３のＬＤＭＯＳＦＥＴを示す断面図、図７（ａ）乃至（ｄ）はこの工程を示す要部断面図である。
本実施の形態では、常圧ＣＶＤ法により酸化シリコン膜からなる絶縁性領域１１ｑを形成したことを特徴とするものである。
製造に際しては、図７（ａ）に示すようにＳＯＩ基板の活性領域３を構成するｎ型シリコン層上にマスクＭとしての窒化シリコン膜を形成し、このマスクＭを用いて異方性エッチングを行うことにより、図７（ｂ）に示すようにトレンチＴを形成する。この後、図７（ｃ）に示すようにＣＶＤ法により酸化シリコン膜を成膜し、フォトリソグラフィにより一部を除去し、絶縁性領域１１ｑを形成する。
そしてこの上層にアルミニウム薄膜を形成し、これをパターニングしてドレインパッドを含むドレイン電極９を形成する。
最後に図７（ｄ）に示すように保護膜１３を形成し、ドレインパッドとなる領域に開口を形成する。
このようにして、ドレインパッド形成領域９ｐ下に酸化シリコン膜からなる絶縁性領域１１ｑを有する縦型ＭＯＳＦＥＴが形成される。
この構成により、大幅なチップ面積の低減を図ることができる。
【００４３】
他の構成については前記実施の形態１と同様である。
この構成によれば、断面垂直のトレンチを構成しているため、絶縁性領域１１ｑが小さい。このため、占有面積の増大を防止し、小型のＬＤＭＯＳＦＥＴを形成することが可能となる。
【００４４】
（実施の形態４）
次に本発明の実施の形態４について説明する。
図８は本発明の実施の形態４のＬＤＭＯＳＦＥＴを示す要部拡大断面図である。
前記実施の形態では、ｎ+型ドレイン領域６にコンタクトするドレインパッド形成領域に、埋め込み絶縁膜２に到達するように、絶縁性領域１１ｐを形成したが、本実施の形態では、ｎ+型ドレイン領域６に当接するようにトレンチを形成し、ＣＶＤ法により多結晶シリコン膜１４を形成したのち、埋め込み絶縁膜２に到達するように、全面酸化を行なうことで、絶縁性領域１１ｐを形成し、ドレインパッド形成領域下の容量を低減するとともに電流が流れないようにしてなることを特徴とする。
本実施の形態では、常圧ＣＶＤ法により多結晶シリコン膜を形成したことを特徴とするものである。
製造に際しては、図９（ａ）に示すようにトレンチＴ形成用のマスクＭとして窒化シリコン膜のパターンを形成し、このマスクＭを用いて異方性エッチングにより活性領域３に、トレンチＴを形成する。この後、図９（ｂ）に示すようにＣＶＤ法によりノンドープの多結晶シリコン膜１４を成膜する。
この後、図９（ｃ）に示すようにフォトリソグラフィにより一部を除去し、酸化し絶縁性領域１１ｐを形成する。
そしてこの上層にアルミニウム薄膜を形成し、これをパターニングしてドレインパッドを含むドレイン電極９を形成する。
最後に図９（ｄ）に示すように保護膜１３を形成し、ドレインパッドとなる領域に開口を形成する。
このようにして、ドレインパッド形成領域９ｐ下に酸化シリコン膜からなる絶縁性領域１１ｐを有する縦型ＭＯＳＦＥＴが形成される。
他の構成については前記実施の形態１および３と同様である。
【００４５】
製造に際しては、ＳＯＩ基板上にまず絶縁分離領域を形成する工程を付加するのみである。すなわち、ｎ+型ドレイン領域６となる領域を含む活性領域となる領域に窒化シリコン膜などのマスクを形成して、埋め込み絶縁膜２に到達するまで選択酸化を行い、絶縁分離領域１１ｓを形成した後、ｐ型ウェル領域４、ｎ+型ソース領域５、ｎ+型ドレイン領域６ｐ+型ボディコンタクト領域７を形成する。
【００４６】
この構成によっても、確実に基板容量を低減することが可能となる。
【符号の説明】
【００４７】
１ 半導体基板
２ 埋め込み絶縁膜
４ ｐ型ウェル領域
５ ｎ+型ソース領域
６ ｎ+型ドレイン領域
７ ｐ+型ボディコンタクト領域
８ ソース電極
８ｐ ソースパッド形成領域
９ ドレイン電極
９ｐ ドレインパッド形成領域
１０ ゲート電極
１０ｐ ゲートパッド形成領域
１１，１１ｓ，１１ｐ，１１ｑ 絶縁性領域
１２ 絶縁膜
１３ 保護膜
１４ 多結晶シリコン膜
【特許請求の範囲】
【請求項１】
半導体基板と前記半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、
前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、前記ウェル内および前記第１導電型の前記活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて
前記活性領域のうち、前記ドレイン領域にコンタクトするように形成されるドレインパッド領域下の少なくとも一部は、前記ＳＯＩ基板の前記絶縁膜に到達するように形成された絶縁性領域で構成される半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記絶縁性領域は絶縁性の樹脂膜で構成された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記絶縁性領域はポリイミド樹脂膜で構成された半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記絶縁性領域は酸化シリコン膜で構成された半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記酸化シリコン膜はＣＶＤ法で形成された酸化シリコン膜である半導体装置。
【請求項６】
請求項４に記載の半導体装置であって、
前記酸化シリコン膜はポリシリコン膜の酸化によって形成された酸化シリコン膜である半導体装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の横型ＭＯＳＦＥＴ半導体装置の製造方法において、
半導体基板と前記半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板を用意する工程と、
前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、前記ウェル内および前記第１導電型の前記活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成する工程とを含む半導体装置の製造方法において、
前記活性領域を構成する半導体層のうちドレインパッド形成領域の少なくとも一部を、前記半導体基板上の前記絶縁膜に到達する深さまでエッチング除去する工程と、
前記エッチング除去された領域に絶縁性領域を形成する工程と、
前記絶縁性領域上にのりあげるようにドレインパッドを形成する工程とを含む半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記絶縁性領域を形成する工程は、絶縁性の樹脂膜を塗布する工程を含む半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法であって、
前記絶縁性領域を形成する工程は、ＣＶＤ法により酸化シリコン膜を形成する工程を含む半導体装置の製造方法。
【請求項１０】
請求項７に記載の半導体装置の製造方法であって、
前記絶縁性領域を形成する工程は、ポリシリコン膜を形成する工程と、
前記ポリシリコン膜を酸化する工程とを含む半導体装置の製造方法。
【請求項１】
半導体基板と前記半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、
前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、前記ウェル内および前記第１導電型の前記活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて
前記活性領域のうち、前記ドレイン領域にコンタクトするように形成されるドレインパッド領域下の少なくとも一部は、前記ＳＯＩ基板の前記絶縁膜に到達するように形成された絶縁性領域で構成される半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記絶縁性領域は絶縁性の樹脂膜で構成された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記絶縁性領域はポリイミド樹脂膜で構成された半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記絶縁性領域は酸化シリコン膜で構成された半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記酸化シリコン膜はＣＶＤ法で形成された酸化シリコン膜である半導体装置。
【請求項６】
請求項４に記載の半導体装置であって、
前記酸化シリコン膜はポリシリコン膜の酸化によって形成された酸化シリコン膜である半導体装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の横型ＭＯＳＦＥＴ半導体装置の製造方法において、
半導体基板と前記半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板を用意する工程と、
前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、前記ウェル内および前記第１導電型の前記活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成する工程とを含む半導体装置の製造方法において、
前記活性領域を構成する半導体層のうちドレインパッド形成領域の少なくとも一部を、前記半導体基板上の前記絶縁膜に到達する深さまでエッチング除去する工程と、
前記エッチング除去された領域に絶縁性領域を形成する工程と、
前記絶縁性領域上にのりあげるようにドレインパッドを形成する工程とを含む半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記絶縁性領域を形成する工程は、絶縁性の樹脂膜を塗布する工程を含む半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法であって、
前記絶縁性領域を形成する工程は、ＣＶＤ法により酸化シリコン膜を形成する工程を含む半導体装置の製造方法。
【請求項１０】
請求項７に記載の半導体装置の製造方法であって、
前記絶縁性領域を形成する工程は、ポリシリコン膜を形成する工程と、
前記ポリシリコン膜を酸化する工程とを含む半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−９５５７（Ｐ２０１２−９５５７Ａ）
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１０−１４２９０９（Ｐ２０１０−１４２９０９）
【出願日】平成２２年６月２３日（２０１０．６．２３）
【出願人】（０００００５８３２）パナソニック電工株式会社 (17,916)
【Ｆターム（参考）】
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２２年６月２３日（２０１０．６．２３）
【出願人】（０００００５８３２）パナソニック電工株式会社 (17,916)
【Ｆターム（参考）】
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