【課題】ＴＦＴ特性が良好で表示品質や回路配線の層間絶縁性を確保できるＴＦＴアレー基板の製造方法等を提供する。
【解決手段】基材１上への酸化物半導体膜３のパターン形成工程、酸化物半導体膜へのソース電極接続領域３ｓ及びドレイン電極接続領域３ｄの形成工程、酸化物半導体膜を覆うゲート絶縁膜４の形成工程、ゲート絶縁膜にコンタクトホールを開けてソース電極６ｓ及びドレイン電極６ｄをソース電極接続領域及びドレイン電極接続領域に接続するとともに酸化物半導体膜上にゲート絶縁膜を介してゲート電極７を形成し、第１回路配線群１７を形成する工程、ソース電極、ドレイン電極、ゲート電極及び第１回路配線群上に層間絶縁膜１８を形成する工程、層間絶縁膜上に第２回路配線群１９を形成する工程を有し、ゲート絶縁膜４の厚さを１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜１８の厚さを１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さとする。 （もっと読む）

【課題】アクティブマトリクス型基板において、薄膜トランジスタと、その端子接続部を
同時に作り込み、少ないマスク数で歩留まりの良い表示装置を提供する。
【解決手段】画素部および外部入力端子を有する表示装置であって、画素部は、ゲート電
極と、半導体膜と、ゲート電極上に形成された絶縁膜、および絶縁膜上に半導体膜と電気
的に接続された電極を有するＴＦＴを有し、外部入力端子は、ゲート電極と同じ層に形成
された第１の配線と、電極と同じ層に形成され、絶縁膜に形成されたコンタクトホールを
介し第１の配線と接続された第２の配線と、第２の配線に接続され、第２の配線上に形成
された透明導電膜と、第２の配線と透明導電膜が接続している位置で透明導電膜と電気的
に接続するフレキシブルプリント配線板を有する表示装置。 （もっと読む）

【課題】小型化と出力容量の低下を同時に図る。
【解決手段】従来の半導体装置では、ドレイン領域やソース領域の深さが活性層の厚みよりも浅く(薄く)なっていた。これに対して本実施形態の半導体装置１では、活性層３の厚みを薄くしてドレイン領域４Ａ，４Ｂやソース領域５Ａ，５Ｂの深さを活性層３の厚みと同じにしている。その結果、Ｎ型のドレイン領域４Ａ，４Ｂ及びソース領域５Ａ，５ＢとＰ型のベース領域７Ａ，７ＢとのＰＮ接合の接合面積が従来よりも減少するので、当該ＰＮ接合に生じる出力容量Cossの低下を図ることができる。しかも、特許文献１記載の従来例に比べて、２つのダイオードや配線パターンが不要であるから小型化を図ることもできる。 （もっと読む）

【課題】側壁スペーサを形成することなく、且つ、工程数を増やすことなく、自己整合的にＬＤＤ領域を少なくとも一つ備えたＴＦＴを提供する。また、同一基板上に、工程数を増やすことなく、様々なＴＦＴ、例えば、チャネル形成領域の片側にＬＤＤ領域を有するＴＦＴと、チャネル形成領域の両側にＬＤＤ領域を有するＴＦＴとを形成する作製方法を提供する。
【解決手段】回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルをゲート電極形成用のフォトリソグラフィ工程に適用して膜厚の厚い領域と、該領域より膜厚の薄い領域を片側側部に有する非対称のレジストパターンを形成し、段差を有するゲート電極を形成し、ゲート電極の膜厚の薄い領域を通過させて前記半導体層に不純物元素を注入して、自己整合的にＬＤＤ領域を形成する。 （もっと読む）

【課題】安定した特性を有するセルフアライン構造の薄膜トランジスタを備えた表示装置、およびこの表示装置を備えた電子機器を提供する。
【解決手段】薄膜トランジスタ１の第１酸化物半導体膜２０のソース領域２０Ｓおよびドレイン領域２０Ｄの上面から深さ方向における少なくとも一部に、チャネル領域２０Ａよりも酸素濃度が低い第１低抵抗領域２１を設ける。基板１１の薄膜トランジスタ１が設けられた領域以外の領域に第２酸化物半導体膜８０を設け、上面から深さ方向における少なくとも一部に、チャネル領域２０Ａよりも酸素濃度が低い第２低抵抗領域８１を設ける。薄膜トランジスタ１，第２酸化物半導体膜８０および基板１１を高抵抗膜５０で覆い、この高抵抗膜５０のうち、第１低抵抗領域２１に接する領域に第１透光領域５１を設け、第２低抵抗領域８１に接する領域に第２透光領域５２を設ける。 （もっと読む）

【課題】本発明は、良質な酸化物半導体のチャネル領域と、チャネル領域の抵抗率よりも低い抵抗率でソース・ドレイン領域にも適用可能な低抵抗領域とが形成され、オン電流、キャリア移動度及び信頼性が高く、ヒステリシス性が小さい良好な電気特性を、工程数を増やすことなく実現できる半導体デバイス及びその製造方法を提供することを目的とする。
【解決手段】酸化物半導体をチャネル材料に用いた半導体デバイスの製造方法であって、
薄膜領域２１と、該薄膜領域よりも膜厚の厚い厚膜領域２２、２３とを有する酸化物半導体膜２０を形成する工程と、
前記酸化物半導体膜にエネルギービームを照射し、前記薄膜領域と前記厚膜領域の抵抗率を膜厚に応じて変化させる工程と、
前記薄膜領域をチャネル領域２１ａとし、前記厚膜領域を低抵抗領域２２ａ、２３ａとして前記半導体デバイスを形成する工程と、を有することを特徴とする。 （もっと読む）

【課題】トンネルトランジスタにおいて、その寄生容量を低減したゲート電極を提供する。
【解決手段】ゲート絶縁膜２０１を介して形成されたゲート電極２０２を挟むように形成された、第１導電型のソース領域１２１及び前記第１導電型とは逆導電型の第２導電型のドレイン領域１２２と、基板１０１内において前記ソース領域１２１と前記ドレイン領域１２２との間に形成された、第２導電型のチャネル領域１２３とを備える。そして、前記ゲート絶縁膜２０１は、前記ソース領域上に位置し、チャネル幅方向に平行な第１のエッジＥ１と、前記チャネル領域上又は前記ソース領域上に位置し、チャネル幅方向に平行な第２のエッジＥ２とを有し、第１の膜厚を有する第１の絶縁膜部分を有する。さらに、前記ゲート絶縁膜２０１は、前記第１の絶縁膜部分に対して前記ドレイン領域側に位置し、前記第１の膜厚よりも厚い第２の膜厚を有する第２の絶縁膜部分を有する。 （もっと読む）

【課題】酸化物半導体を用いる半導体装置において、電気特性の良好な半導体装置を提供する。
【解決手段】基板上に酸化物半導体膜および絶縁膜を有し、酸化物半導体膜の側面は絶縁膜と接しており、酸化物半導体膜は、チャネル形成領域と、チャネル形成領域を挟んで形成されたドーパントを含む領域とを含み、酸化物半導体膜上に接して形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、酸化物半導体膜、および絶縁膜に接して形成されたソース電極およびドレイン電極とを有する半導体装置である。 （もっと読む）

【課題】酸化物半導体を用いるトランジスタにおいて、電気特性の良好なトランジスタ及びその作製方法を提供する。
【解決手段】基板上に第１の酸化絶縁膜を形成し、該第１の酸化絶縁膜上に第１の酸化物半導体膜を形成した後、加熱処理を行い、第１の酸化物半導体膜に含まれる水素を脱離させつつ、第１の酸化絶縁膜に含まれる酸素の一部を第１の酸化物半導体膜に拡散させ、水素濃度及び酸素欠陥を低減させた第２の酸化物半導体膜を形成する。次に、第２の酸化物半導体膜を選択的にエッチングして、第３の酸化物半導体膜を形成した後、第２の酸化絶縁膜を形成して、当該第２の酸化絶縁膜を選択的にエッチングして、第３の酸化物半導体膜の端部を覆う保護膜を形成する。この後、第３の酸化物半導体膜及び保護膜上に一対の電極、ゲート絶縁膜、及びゲート電極を形成する。 （もっと読む）

【課題】照射された水素イオンの単結晶半導体基板からの脱離を抑制する。
【解決手段】半導体基板中に炭素イオンを照射し、当該炭素イオンが照射された半導体基板中に、水素イオンを照射することにより、当該半導体基板中に脆化領域を形成し、当該半導体基板の表面及びベース基板の表面を対向させ、接触させることにより、当該半導体基板及び当該ベース基板を貼り合わせ、貼り合わせた当該半導体基板及び当該ベース基板を加熱し、当該脆化領域において分離させることにより、当該ベース基板上に半導体層を形成するＳＯＩ基板の作製に関する。 （もっと読む）

【課題】表示パネルに設けられるパッド部として適した構造を提供することを目的の一と
する。酸化物半導体の他、絶縁膜及び導電膜を積層して作製される各種用途の表示装置に
おいて、薄膜の剥がれに起因する不良を防止することを目的の一とする。
【解決手段】走査線と信号線が交差し、マトリクス状に配列する画素電極層と、該画素電
極層に対応して設けられた画素部を有し、該画素部に酸素の含有量が異なる少なくとも二
種類の酸化物半導体層とを組み合わせて構成される逆スタガ型薄膜トランジスタが設けら
れた表示装置である。この表示装置において画素部の外側領域には、走査線、信号線を構
成する同じ材質の導電層によって、画素電極層と対向する共通電極層と電気的に接続する
パッド部が設けられている。 （もっと読む）

【課題】オフ電流の極めて小さい酸化物半導体膜を用いたトランジスタを提供する。また、該トランジスタを適用することで、消費電力の極めて小さい半導体装置を提供する。
【解決手段】基板上に加熱処理により酸素を放出する下地絶縁膜を形成し、下地絶縁膜上に第１の酸化物半導体膜を形成し、基板を加熱処理する。次に、第１の酸化物半導体膜上に導電膜を形成し、該導電膜を加工してソース電極およびドレイン電極を形成する。次に、第１の酸化物半導体膜を加工して第２の酸化物半導体膜を形成した直後にソース電極、ドレイン電極および第２の酸化物半導体膜を覆うゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成する。 （もっと読む）

【課題】動作速度を簡易に向上させることが可能な薄膜トランジスタ、ならびにそのような薄膜トランジスタを用いた表示装置および電子機器を提供する。
【解決手段】薄膜トランジスタ１は、ゲート電極１４１と、チャネルを構成するキャリア走行層１２１とこのキャリア走行層１２１へキャリアを供給するためのキャリア供給層１２２とを含む多層膜からなる酸化物半導体層１２と、ゲート電極１４１と酸化物半導体層１２との間に設けられたゲート絶縁膜１３１と、ソース・ドレイン電極１６Ａ，１６Ｂとを備えている。酸化物半導体層１２におけるソース・ドレイン領域１２ＳＤとゲート電極１４１の形成領域とは、互いに離隔している。従来のような複雑な構造を形成することなく、キャリアに対する走行散乱およびチャネルに対するアクセス抵抗を抑えてキャリアの移動度を向上させることができると共に、寄生容量の形成も回避することができる。 （もっと読む）

【課題】ＳＯＩ−ＭＩＳＦＥＴにおいて、多結晶シリコンの残存による電気的な短絡、ゲート電極の寄生容量の増大を防止する。逆狭チャネル効果の抑制。
【解決手段】シリコン膜１３を有するＳＯＩ基板上にゲート絶縁膜１４、第１の多結晶シリコン膜１５、ストッパー窒化膜（１６）を順次堆積する。シリコン膜１３、第１の多結晶シリコン膜１５の側面に逆テーパー面（テーパー角θが鈍角）が形成されるようにエッチングして素子分離溝を形成する。ＳＴＩ埋め込み絶縁膜１７を堆積し、ＣＭＰにより平坦化した後、等速性のＲＩＥによりストッパー窒化膜（１６）と絶縁膜１７をエッチングして平坦な表面を得、その上に第２の多結晶シリコン膜１８を堆積し（ｅ）、積層多結晶シリコン膜をエッチングして積層ゲート電極（１５、１８）を形成する（ｆ）。以下、ソース・ドレイン領域２１、シリサイド膜２２、層間絶縁膜２３及びメタル配線２４等を形成する（ｇ）。 （もっと読む）

【課題】液晶装置等の電気光学装置において、サンプリング用トランジスターの高速化とプッシュダウン現象の抑制を両立させ、高品位な表示を行う。
【解決手段】電気光学装置は、データ線（６）に画像信号線（６０）から供給される画像信号をサンプリングするサンプリング用トランジスター（７１）を備える。サンプリング用トランジスターのゲート絶縁膜（７３）は、ゲート電極（７１Ｇ）の第１ソースドレイン領域（７４Ｓ）側の縁部（７１Ｇｅｓ）に重なる部分及びゲート電極の第２ソースドレイン領域（７４Ｄ）側の縁部（７１Ｇｅｄ）に重なる部分の各々の膜厚が、ゲート電極の中央部（７１Ｇｃ）に重なる部分の膜厚よりも厚くなるように形成されている。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路。特に、短時間の電源停止により消費電力を抑えることができる信号処理回路。
【解決手段】制御装置と、演算装置と、緩衝記憶装置とを有し、緩衝記憶装置は、主記憶装置から、或いは演算装置から送られてきたデータを、制御装置からの命令に従って記憶し、緩衝記憶装置は複数のメモリセルを有し、メモリセルは、チャネル形成領域に酸化物半導体を含むトランジスタと、トランジスタを介してデータの値に従った量の電荷が供給される記憶素子とを有する信号処理回路。 （もっと読む）

【課題】配線抵抗の上昇を防ぎつつ、配線間の寄生容量を低減できる表示装置を提供する。また、表示品質を向上させた表示装置を提供する。また、消費電力を低減できる表示装置を提供する。
【解決手段】液晶表示装置の画素において、信号線と、該信号線と交差する走査線と、信号線から突出する第１の電極と、該第１の電極と対向する第２の電極と、該第２の電極と接続する画素電極とを有する。また、走査線の一部はループ形状であり、第１の電極の一部は、走査線の開口部と重畳する領域に位置する。即ち、第１の電極の一部は、走査線と重畳しない。 （もっと読む）

【課題】包囲型ゲート電極付きの歪みＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】
半導体基板１上に第１の絶縁膜２が設けられ、第１の絶縁膜２上に第２の絶縁膜３が選択的に設けられ、第２の絶縁膜３上に設けられた第１の半導体層５間に、第２の絶縁膜３が設けられていない部分上に設けられた第２の半導体層６が挟まれた構造からなる半導体層が島状に絶縁分離されて設けられ、第２の半導体層６の周囲にはゲート絶縁膜１２を介して包囲型ゲート電極１３が設けられ、第１の半導体層５には概略高濃度ソースドレイン領域（８、１１）及び低濃度ソースドレイン領域（９、１０）が設けられ、第２の半導体層６には概略チャネル領域が設けられ、高濃度のソースドレイン領域（８、１１）及び包囲型ゲート電極１３には配線体（１７、１８、２０、２１）が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】トランジスタの寄生容量の容量値の低減を図ることにより、画素回路や周辺回路が実行する回路動作を確実に行うことができるようにした表示装置、及び、当該表示装置を有する電子機器を提供する。
【解決手段】画素（画素回路）を構成する画素トランジスタ８０、即ち、駆動トランジスタ及び書込みトランジスタの少なくとも一方としてＬＤＤ構造のトランジスタを用いる。そして、画素トランジスタ８０のＬＤＤ領域８７の幅Ｗ₁をチャネル領域８３の幅Ｗ₂よりも狭く設定することで、画素トランジスタ８０に付く寄生容量、即ち、ＬＤＤ領域８７−ゲート電極８１間に形成される寄生容量の容量値を小さくする。 （もっと読む）

【課題】 本発明は、より寄生容量の少ない素子の実現が可能な素子分離構造を有する半導体装置およびその製造方法を提供することにある。
【解決手段】 ＳＯＩ基板上に形成される半導体装置は、素子分離領域に形成される素子分離溝（空洞）１７と、半導体層１１と支持基板１３の間に介在する埋め込み絶縁層の一部に素子分離溝（空洞）１７に接する空洞領域２０を有する。
【効果】寄生容量を低減でき、また、素子の耐圧を高めることができる。 （もっと読む）