表示装置
【課題】配線抵抗の上昇を防ぎつつ、配線間の寄生容量を低減できる表示装置を提供する。また、表示品質を向上させた表示装置を提供する。また、消費電力を低減できる表示装置を提供する。
【解決手段】液晶表示装置の画素において、信号線と、該信号線と交差する走査線と、信号線から突出する第１の電極と、該第１の電極と対向する第２の電極と、該第２の電極と接続する画素電極とを有する。また、走査線の一部はループ形状であり、第１の電極の一部は、走査線の開口部と重畳する領域に位置する。即ち、第１の電極の一部は、走査線と重畳しない。
【解決手段】液晶表示装置の画素において、信号線と、該信号線と交差する走査線と、信号線から突出する第１の電極と、該第１の電極と対向する第２の電極と、該第２の電極と接続する画素電極とを有する。また、走査線の一部はループ形状であり、第１の電極の一部は、走査線の開口部と重畳する領域に位置する。即ち、第１の電極の一部は、走査線と重畳しない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその作製方法に関する。
【背景技術】
【０００２】
近年、視野角特性や表示品質が改善された液晶表示装置として、垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌｌｙ Ａｌｉｇｎｅｄ）型の液晶表示装置が提供されている。また、ＶＡ型液晶表示装置において、一画素に複数の画素電極と、それぞれの画素電極に接続し、画素電極の電位を制御する薄膜トランジスタを有するマルチドメイン構造の液晶表示装置が提供されている。一画素に複数の画素電極を設けることで、各画素電極によって液晶の配向を異ならせることが可能であるため、従来のＶＡ型液晶表示装置と比較して、更に視野角を広げることが可能である（特許文献１参照）。
【０００３】
また、液晶表示装置は、画面サイズが対角６０インチ以上と大型化する傾向にあり、さらには、対角１２０インチ以上の画面サイズも視野に入れた開発が行われている。加えて、画面の解像度も、ハイビジョン画質（ＨＤ、１３６６×７６８）、フルハイビジョン画質（ＦＨＤ、１９２０×１０８０）と高精細化の傾向にあり、解像度が３８４０×２０４８または４０９６×２１８０といった、いわゆる４Ｋデジタルシネマ用の液晶表示装置の開発も急がれている。
【０００４】
また、残像を低減し、表示品位を向上するために駆動速度を２倍（倍速駆動とも呼ばれる）の高速駆動とすることが行われており、さらには４倍速以上の高速駆動が検討されている。また、３次元（３Ｄ）表示の液晶表示装置を実現するには、右目用と左目用の画像を交互に表示する必要があるため、２倍速駆動以上の高速動作で液晶表示装置を動作させることが求められる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３１７８６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、液晶表示装置の大型化と高精細化に伴い、必要とされる画素数が著しく増加し、一画素当たりの書き込み時間が短くなる。このため、画素電極の電位を制御する薄膜トランジスタには、高速動作及び高いオン電流等が求められている。
【０００７】
また、配線抵抗及び配線間に生じる寄生容量の増大は、信号線の終端への信号伝達の遅れを引き起こす。この結果、表示ムラや階調不良などの表示品質の低下や、消費電力の増加が生じてしまう。
【０００８】
そこで、本発明の一態様は、配線抵抗の上昇を防ぎつつ、配線間の寄生容量を低減できる表示装置を提供することを課題とする。また、本発明の一態様は、表示品質を向上させた表示装置を提供することを課題とする。また、本発明の一態様は、消費電力を低減できる表示装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、液晶表示装置の画素において、信号線と、該信号線と交差する走査線と、信号線から突出する第１の電極と、該第１の電極と対向する第２の電極と、該第２の電極と接続する画素電極とを有する。また、走査線の一部はループ形状で開口部を有しており、第１の電極の一部は、走査線の開口部と重畳する領域に位置する。即ち、第１の電極の一部は、走査線と重畳しない。
【００１０】
また、本発明の一態様は、マルチドメイン構造の液晶表示装置の画素において、信号線と、該信号線と交差する走査線と、信号線から突出する第１の電極と、該第１の電極と対向する複数の第２の電極と、該複数の第２の電極と接続する複数の画素電極とを有する。また、走査線の一部はループ形状で開口部を有する。また、走査線、第１の電極、ゲート絶縁膜、半導体膜、及び複数の第２の電極の一により第１の薄膜トランジスタを構成し、走査線の開口部と第１の電極とが重畳する。また、走査線、第１の電極、ゲート絶縁膜、半導体膜、及び複数の第２の電極の二により第２の薄膜トランジスタを構成し、走査線の開口部と第１の電極とが重畳する。
【００１１】
上記走査線において、走査線の一部はループ形状で開口部を有する領域であり、走査線の他部は信号線と交差する方向に延伸する領域であり、走査線の一部において、開口部を挟んだ走査線の幅の合計は、走査線の他部の幅以上であることが好ましい。また、走査線の一部の端部は、走査線の他部の端部より外側に位置することが好ましい。更には、当該走査線の一部の端部が、走査線の他部の端部より外側に位置する領域において、走査線は上記ループ形状を有する。
【００１２】
なお、第１の電極は、第１の薄膜トランジスタ及び第２の薄膜トランジスタのソース電極及びドレイン電極の一方として機能する。また、複数の第２の電極の一は、第１の薄膜トランジスタのソース電極及びドレイン電極の他方として機能し、複数の第２の電極の二は、第２の薄膜トランジスタのソース電極及びドレイン電極の他方として機能する。
【００１３】
また、第１の電極は、上面形状において、複数の第２の電極それぞれの間に設けられてもよい。または、第２の電極及び第３の電極は、上面形状において、前記第１の電極の一方の辺側に設けられてもよい。
【００１４】
複数の薄膜トランジスタにおいて、ソース電極及びドレイン電極の一方として機能する第１の電極が共通している。このため、ソース電極及びドレイン電極の一方並びに走査線の重畳面積を低減することが可能であり、画素の開口率を維持しつつ、且つ走査線及び第１の電極の間に生じる寄生容量を低減することができる。
【００１５】
また、走査線の一部はループ形状で開口部を有しており、当該開口部と重畳する領域に、薄膜トランジスタにおいてソース電極及びドレイン電極の一方として機能する第１の電極が位置する。このため、ループ形状の走査線と、第１の電極との重畳面積を低減することが可能であり、走査線と第１の電極の寄生容量を低減することができる。
【発明の効果】
【００１６】
本発明の一態様を適用することで、配線抵抗の上昇を防ぎつつ、画素の開口率を維持しつつ、且つ配線間の寄生容量を低減することができる。また、本発明の一態様を適用することで、表示装置の表示品質を向上させることができる。また、本発明の一態様を適用することで、表示装置の消費電力を低減することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施の形態に係る表示装置の画素の構成を説明する上面図である。
【図２】マルチドメイン構造の画素の構成を説明する回路図である。
【図３】本発明の一実施の形態に係る表示装置の薄膜トランジスタ及び容量素子を説明する断面図である。
【図４】本発明の一実施の形態に係る表示装置の画素の構成を説明する上面図である。
【図５】本発明の一実施の形態に係る表示装置の薄膜トランジスタを説明する断面図である。
【図６】本発明の一実施の形態に係る表示装置の薄膜トランジスタの作製方法を説明する断面図である。
【図７】本発明の一実施の形態に係る表示装置の薄膜トランジスタの作製方法を説明する断面図である。
【図８】本発明の一実施の形態に係る表示装置の画素の構成を説明する上面図である。
【発明を実施するための形態】
【００１８】
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【００１９】
なお本明細書にて用いる第１、第２、第３、乃至第ｎ（ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２０】
（実施の形態１）
本実施の形態では、配線容量を低減した液晶表示装置の一画素の構成について、図１〜図３、及び図８を用いて説明する。なお、本実施の形態では、１画素に複数のサブ画素を設けた画素を、画素１００として説明するがこれに限定されるものではない。
【００２１】
図１は、本実施の形態に示すマルチドメイン構造の液晶表示装置の一画素１００の上面図を示し、図２（Ａ）は、図１に示す画素１００の回路図を示し、図２（Ｂ）は従来の画素の回路図を示し、図３（Ａ）は、図１に示す一点鎖線Ａ−Ｂの断面図を示し、図３（Ｂ）は、図１に示す一点鎖線Ｃ−Ｄの断面図を示す。図８（Ａ）は、図１における薄膜トランジスタ１３６及び薄膜トランジスタ１３７の近傍の拡大上面図である。図８（Ｂ）は、図８（Ａ）の走査線１０３、走査線１０３ａ、及び走査線１０３ｂの形状を見やすくするため、走査線１０３、走査線１０３ａ、走査線１０３ｂ、容量配線１０５ａ、及び容量配線１０５ｂのみハッチングを用いて示した上面図である。図８（Ｃ）は、図８（Ａ）の第１の電極１２３の形状を見やすくするため、信号線１２１、第１の電極１２３、第２の電極１２５ａ、及び第３の電極１２５ｂのみハッチングを用いて示した上面図である。なお、図８（Ｂ）及び図８（Ｃ）は、図１の一部を縮小して表示している。
【００２２】
図１及び図２（Ａ）に示すように、画素１００には、走査線１０３と、走査線１０３と交差する信号線１２１とを有する。また、走査線１０３と同じ方向に延びる容量配線１０５ａ及び容量配線１０５ｂを有する。なお、容量配線１０５ａと、容量配線１０５ｂとの間に、走査線１０３を有する。
【００２３】
また、走査線１０３及び信号線１２１の交差部近傍に薄膜トランジスタ１３６及び薄膜トランジスタ１３７を有する。薄膜トランジスタ１３６は、走査線１０３に重畳する半導体膜１３５と、半導体膜１３５と重畳する第１の電極１２３及び第２の電極１２５ａを有する。第１の電極１２３は、信号線１２１から突出した領域である。第１の電極１２３及び第２の電極１２５ａは、薄膜トランジスタ１３６においてソース電極及びドレイン電極として機能する。
【００２４】
薄膜トランジスタ１３７は、走査線１０３に重畳する半導体膜１３５と、半導体膜１３５と重畳する第１の電極１２３及び第３の電極１２５ｂとを有する。第１の電極１２３及び第３の電極１２５ｂは、薄膜トランジスタ１３７においてソース電極及びドレイン電極として機能する。
【００２５】
薄膜トランジスタ１３６に含まれる第２の電極１２５ａは、画素電極１３９ａと接続される。即ち、薄膜トランジスタ１３６は、第２の電極１２５ａにより画素電極１３９ａを含む液晶素子１４２と接続する。また、容量素子１４０の一方の電極は画素電極１３９ａ及び薄膜トランジスタ１３６の第２の電極１２５ａと接続し、他方の電極は容量配線１０５ａと接続する（図２（Ａ）参照。）。
【００２６】
薄膜トランジスタ１３７に含まれる第３の電極１２５ｂは、画素電極１３９ｂと接続される。即ち、薄膜トランジスタ１３７は、第３の電極１２５ｂにより画素電極１３９ｂを含む液晶素子１４３と接続する。また、容量素子１４１の一方の電極は画素電極１３９ｂ及び薄膜トランジスタ１３７の第３の電極１２５ｂと接続し、他方の電極は容量配線１０５ｂと接続する（図２（Ａ）参照。）。即ち、薄膜トランジスタ１３６及び薄膜トランジスタ１３７は、上面形状において画素１００の略中央に位置し、画素１００における各サブ画素の画素電極１３９ａ及び画素電極１３９ｂの間に形成される。薄膜トランジスタ１３６及び薄膜トランジスタ１３７を画素電極１３９ａ及び画素電極１３９ｂの間に設けることにより、第２の電極１２５ａ及び画素電極１３９ａ、並びに第３の電極１２５ｂ及び画素電極１３９ｂの接続距離を短くすることが可能であるため、第２の電極１２５ａ及び画素電極１３９ａ、並びに第３の電極１２５ｂ及び画素電極１３９ｂの間に発生する寄生容量を低減すると共に、画素１００における開口率の低減を防ぐことができる。
【００２７】
薄膜トランジスタ１３６及び薄膜トランジスタ１３７は、ソース電極及びドレイン電極の一方である第１の電極１２３が共通している。即ち、各画素において、信号線から突出する電極が第１の電極１２３一つであり、且つ薄膜トランジスタ１３６及び薄膜トランジスタ１３７において共通であるため、走査線１０３と信号線１２１から突出された第１の電極１２３との間に発生する寄生容量を低減することができる。
【００２８】
また、走査線１０３は、薄膜トランジスタ１３６及び薄膜トランジスタ１３７が形成される領域近傍においてループ形状であり、走査線１０３ａ及び走査線１０３ｂとなっており、開口部１２６を有する。即ち、走査線は、信号線１２１と交差する方向に延伸する領域である走査線１０３と、間に開口部１２６を挟むことでループ形状を形成する走査線１０３ａ及び走査線１０３ｂとで構成される。このとき、開口部１２６を挟む走査線１０３ａ及び走査線１０３ｂの幅の合計は、走査線１０３の幅以上である。また、ループ形状となっている走査線１０３ａ及び走査線１０３ｂにおいては、走査線１０３の端部より走査線１０３ａ及び走査線１０３ｂの端部が外側に突出している（図８（Ｂ）参照。）。また、ループ形状を形成する走査線１０３ａ及び走査線１０３ｂの間に設けられる開口部において、第１の電極１２３の一部が配置される（図８（Ｃ）参照。）。走査線１０３ａ及び走査線１０３ｂの幅の合計は、走査線１０３の幅以上であるため、走査線１０３から分岐した走査線１０３ａ及び走査線１０３ｂにおいて、配線抵抗の増加を防ぐことができると共に、発熱、静電破壊等による半導体装置の不良の発生を低減することができる。
【００２９】
なお、図２（Ａ）及び図８（Ａ）に示すように、薄膜トランジスタ１３６においては、走査線１０３ａ及び第１の電極１２３の重畳部において寄生容量Ｃ４が発生する。また、走査線１０３ａ及び第２の電極１２５ａの重畳部において寄生容量Ｃ５が発生する。薄膜トランジスタ１３７においては、走査線１０３ｂ及び第１の電極１２３の重畳部において寄生容量Ｃ６が発生する。また、走査線１０３ｂ及び第３の電極１２５ｂの重畳部において寄生容量Ｃ７が発生する。
【００３０】
ここで、比較例として、薄膜トランジスタと重畳する領域においてループ形状を有せず、直線状である走査線２０３を有し、薄膜トランジスタ２３６及び薄膜トランジスタ２３７それぞれにおいて、信号線１２１と接続する電極が異なる画素２００の回路図を図２（Ｂ）に示す。図２（Ａ）と同様の構成においては、同じ符号を用いて示し、構成の説明を省略する。
【００３１】
図２（Ｂ）に示すように、画素２００には、走査線２０３と、走査線２０３と交差する信号線１２１とを有する。また、走査線２０３と同じ方向に延びる容量配線１０５ａ及び容量配線１０５ｂを有する。なお、容量配線１０５ａと、容量配線１０５ｂとの間に、走査線２０３を有する。
【００３２】
また、走査線２０３及び信号線１２１の交差部近傍に薄膜トランジスタ２３６及び薄膜トランジスタ２３７を有する。薄膜トランジスタ２３６は、走査線２０３に接続するゲート電極と、信号線１２１から突出する第１の電極と、液晶素子１４２と接続する第２の電極とを有する。また、容量素子１４０の一方の電極は、液晶素子１４２に含まれる画素電極及び薄膜トランジスタ２３６の第２の電極に接続し、容量素子１４０の他方の電極は、容量配線１０５ａに接続する。
【００３３】
薄膜トランジスタ２３７は、走査線２０３に接続するゲート電極と、信号線１２１から突出する第３の電極と、液晶素子１４３と接続する第４の電極とを有する。また、容量素子１４１の一方の電極は、液晶素子１４３に含まれる画素電極及び薄膜トランジスタ２３７の第４の電極に接続し、容量素子１４１の他方の電極は、容量配線１０５ｂに接続する。
【００３４】
なお、薄膜トランジスタ２３６においては、走査線２０３及び第１の電極の重畳部において寄生容量Ｃ１４が発生する。また、走査線２０３及び第２の電極の重畳部において寄生容量Ｃ１５が発生する。薄膜トランジスタ２３７においては、走査線２０３及び第３の電極の重畳部において寄生容量Ｃ１６が発生する。また、走査線２０３及び第４の電極の重畳部において寄生容量Ｃ１７が発生する。
【００３５】
薄膜トランジスタ１３６及び薄膜トランジスタ２３６のそれぞれにおいて、走査線１０３ａ、２０３、及び第１の電極の重畳部の面積が略同一であれば、寄生容量Ｃ４及び寄生容量Ｃ１４は略同一である。また、走査線１０３ａ、２０３、及び第２の電極の重畳部の面積が略同一であれば、寄生容量Ｃ５及び寄生容量Ｃ１５は略同一である。薄膜トランジスタ１３７及び薄膜トランジスタ２３７において、走査線１０３ｂ及び第１の電極の重畳部の面積と、走査線２０３及び第３の電極の重畳部の面積とが略同一であれば、寄生容量Ｃ６及び寄生容量Ｃ１６は略同一である。また、走査線１０３ｂ及び第３の電極の重畳部の面積と、走査線２０３及び第４の電極の重畳部の面積とが略同一であれば、寄生容量Ｃ７及び寄生容量Ｃ１７は略同一である。
【００３６】
比較例である、薄膜トランジスタと重畳する領域において、ループ形状を有せず、直線状である走査線２０３を有する画素２００は、図２（Ｂ）に示すように、走査線２０３及び信号線１２１の間において、寄生容量Ｃ１１が発生している。また、薄膜トランジスタ２３６及び薄膜トランジスタ２３７において、ソース電極及びドレイン電極の一方となる電極が異なる電極（薄膜トランジスタ２３６においては第１の電極、薄膜トランジスタ２３７においては第３の電極）の場合、即ち、薄膜トランジスタ２３６の第１の電極及び薄膜トランジスタ２３７の第３の電極のそれぞれと、信号線１２１とが接続する場合、走査線２０３及び第１の電極の間に寄生容量Ｃ１２が発生し、走査線２０３及び第３の電極の間に寄生容量Ｃ１３が発生する。
【００３７】
しかしながら、本実施の形態に示す走査線１０３は、薄膜トランジスタ１３６及び薄膜トランジスタ１３７が形成される領域近傍においてループ形状であり、図１及び図８（Ｂ）に示すように、走査線１０３ａ及び走査線１０３ｂとなっており、開口部１２６を有する。また、ループ形状である走査線１０３ａ及び走査線１０３ｂの間に設けられる開口部１２６において、第１の電極１２３が配置している（図８（Ｃ）参照。）。このため、当該領域における第１の電極１２３において、走査線との寄生容量は生じていない。即ち、図８（Ａ）における寄生容量Ｃ３はゼロである。なお、走査線１０３ａ及び信号線１２１の間、並びに走査線１０３ｂ及び信号線１２１の間においては、それぞれ寄生容量Ｃ１及び寄生容量Ｃ２が生じている。
【００３８】
また、走査線１０３ａ及び走査線１０３ｂの幅の合計を走査線２０３の幅と、概略同一とすると、画素２００における寄生容量Ｃ１１と、画素１００における寄生容量Ｃ１及び寄生容量Ｃ２の合計とは、略同一とすることが可能であるため、画素１００と比較して、画素２００においては、寄生容量Ｃ１２及び寄生容量Ｃ１３が多い。
【００３９】
また、図１及び図２（Ａ）に示す画素１００において、薄膜トランジスタ１３６及び薄膜トランジスタ１３７は、ソース電極及びドレイン電極の一方である第１の電極１２３が共通している（図８（Ｃ）参照）。このため、第１の電極１２３において、抵抗が生じる。
【００４０】
しかしながら、図２（Ｂ）に示すような、薄膜トランジスタ２３６及び薄膜トランジスタ２３７において、ソース電極及びドレイン電極の一方となる電極が異なる電極の場合、即ち、薄膜トランジスタ２３６の第１の電極及び薄膜トランジスタ２３７の第３の電極のそれぞれと、信号線１２１とが接続する場合、薄膜トランジスタ２３６の第１の電極及び薄膜トランジスタ２３７の第３の電極のそれぞれにおいて、抵抗が生じる。
【００４１】
これらのことから、図１及び図２（Ａ）に示すように、信号線１２１から突出した第１の電極１２３を、薄膜トランジスタ１３６及び薄膜トランジスタ１３７それぞれのソース電極及びドレイン電極の一方とすることで、走査線１０３及び第１の電極１２３の重畳面積を低減することが可能であり、配線幅を広げることなく、即ち、開口率を維持しつつ、走査線１０３及び第１の電極１２３の間に生じる寄生容量を低減することができる。なお、ここでは、走査線１０３ａ及び走査線１０３ｂの幅の合計を走査線２０３の幅と、概略同一としたが、走査線１０３ａ及び走査線１０３ｂの幅の合計は、走査線１０３の幅以上であればよい。この結果、画素における走査線の抵抗の増加を防ぐことができる。
【００４２】
また、図１に示す画素１００において、信号線１２１、第１の電極１２３、第２の電極１２５ａ、及び第３の電極１２５ｂと、走査線１０３ａ、走査線１０３ｂ、容量配線１０５ａ、及び容量配線１０５ｂとが交差する領域近傍において、信号線１２１、第１の電極１２３、第２の電極１２５ａ、及び第３の電極１２５ｂと、走査線１０３ａ、走査線１０３ｂ、容量配線１０５ａ、及び容量配線１０５ｂとの交差部の外側に、半導体膜１３５の端部が位置する。即ち、走査線１０３ａ及び信号線１２１、走査線１０３ｂ及び信号線１２１、容量配線１０５ａ及び信号線１２１、容量配線１０５ｂ及び信号線１２１、走査線１０３ａ及び第１の電極１２３、走査線１０３ａ及び第２の電極１２５ａ、走査線１０３ｂ及び第３の電極１２５ｂの間において、ゲート絶縁膜のみでなく、半導体膜１３５が形成されるため、配線間の寄生容量を低減できる。
【００４３】
なお、本実施の形態に示す薄膜トランジスタは、第１の電極１２３を間として、第２の電極１２５ａ及び第３の電極１２５ｂが設けられている。このため、第１の電極１２３から第２の電極１２５ａに流れる電流の方向と、第１の電極１２３から第３の電極１２５ｂに流れる電流の方向が反対である。画素を２分割し、それぞれにチャネル方向（電流の流れる方向）の異なる薄膜トランジスタを設けることにより、半導体膜１３５の結晶性のばらつきを原因とする、画素ごとの薄膜トランジスタの電気特性のばらつきを低減することができる。また、薄膜トランジスタ１３６及び薄膜トランジスタ１３７において、共通の半導体膜を有するため、薄膜トランジスタ１３６及び薄膜トランジスタ１３７において、第１の電極１２３及び半導体膜が接する領域を共有することができる。この結果、画素１００における薄膜トランジスタ１３６及び薄膜トランジスタ１３７の専有面積を低減することが可能である。
【００４４】
なお、本実施の形態においては、一画素に２つの薄膜トランジスタを設けた構造を示したが、これに限定されない。一画素に３つ以上の複数の薄膜トランジスタ及び当該薄膜トランジスタに接続する複数の画素電極を有してもよい。
【００４５】
次に、薄膜トランジスタ及び容量素子の構造について、図３を用いて説明する。
【００４６】
図３（Ａ）は、図１に示す一点鎖線Ａ−Ｂにおける薄膜トランジスタ１３６の断面構造である。
【００４７】
薄膜トランジスタ１３６は、基板１０１上に、走査線１０３と、半導体膜１３５と、走査線１０３及び半導体膜１３５の間に設けられるゲート絶縁膜１０７と、半導体膜１３５に接するソース領域及びドレイン領域として機能する不純物半導体膜１２７及び不純物半導体膜１２９と、不純物半導体膜１２７に接する第１の電極１２３と、不純物半導体膜１２９に接する第２の電極１２５ａとを有する。また、ゲート絶縁膜１０７、半導体膜１３５、不純物半導体膜１２７、不純物半導体膜１２９、第１の電極１２３、及び第２の電極１２５ａを覆う絶縁膜１３８が形成される。また、絶縁膜１３８の開口部において第２の電極１２５ａと接続する画素電極１３９ａが形成される。
【００４８】
基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス等の金属の基板の表面に絶縁膜を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。なお、基板１０１のサイズに限定はなく、例えば液晶表示装置でよく使われる第３世代乃至第１０世代のガラス基板を用いることができる。
【００４９】
走査線１０３の一部は薄膜トランジスタ１３６のゲート電極として機能する。走査線１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、ニッケル等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、Ａｇ−Ｐｄ−Ｃｕ合金、Ａｌ−Ｎｄ合金、Ａｌ−Ｎｉ合金などを用いてもよい。
【００５０】
例えば、走査線１０３の二層の積層構造としては、アルミニウム膜上にモリブデン膜を積層した二層の積層構造、または銅膜上にモリブデン膜を積層した二層構造、または銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、窒化チタン膜とモリブデン膜とを積層した二層構造、酸素を含む銅−マグネシウム合金膜と銅膜とを積層した二層構造、酸素を含む銅−マンガン合金膜と銅膜とを積層した二層構造、銅−マンガン合金膜と銅膜とを積層した二層構造などとすることが好ましい。三層の積層構造としては、タングステン膜または窒化タングステン膜と、アルミニウムとシリコンの合金膜またはアルミニウムとチタンの合金膜と、窒化チタン膜またはチタン膜とを積層した三層構造とすることが好ましい。電気的抵抗が低い膜上にバリア膜として機能する金属膜が積層されることで、電気的抵抗を低くでき、且つ金属膜から半導体膜への金属元素の拡散を防止することができる。
【００５１】
なお、走査線１０３と同時に、容量配線１０５ａ及び容量配線１０５ｂが形成される。このため、容量配線１０５ａ及び容量配線１０５ｂは、走査線１０３と同様の材料及び積層構造を有する。
【００５２】
ゲート絶縁膜１０７は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、または窒化酸化アルミニウム膜を、単層でまたは積層して形成することができる。なお、ゲート絶縁膜１０７において、半導体膜１３５が微結晶シリコン膜の場合、半導体膜１３５と接する層を、酸化シリコン膜、酸化アルミニウム膜等の酸化物膜で形成することで、半導体膜１３５との界面の窒素濃度を低減できるため、薄膜トランジスタの電気特性の信頼性を高めることができる。
【００５３】
なお、ここでは、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００５４】
半導体膜１３５は、シリコンまたはシリコンゲルマニウムを用いて形成する。または、酸化物半導体を用いて形成する。酸化物半導体の代表例としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚｎ−Ｏ膜や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ−Ｏ膜、Ｉｎ−Ｇａ−Ｏ膜などを用いることができる。
【００５５】
また、半導体膜１３５は、上記半導体材料のいずれかを用いた、非晶質半導体、微結晶半導体、または結晶性半導体を、単層または積層して形成することができる。
【００５６】
なお、微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、混相粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状または針状の混相粒が基板表面に対して法線方向に成長している。このため、柱状または針状の混相粒の界面には、粒界が形成される場合もある。
【００５７】
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１より低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％含んでいる。さらに、ヘリウム、アルゴン、ネオン、クリプトン、キセノンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００５８】
ここでは、半導体膜１３５として、微結晶半導体領域１３１及び非晶質半導体領域１３３の積層構造を適用する。
【００５９】
微結晶半導体領域１３１は表面が鋭角な凹凸状であり、凸部はゲート絶縁膜１０７から非晶質半導体領域１３３に向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、微結晶半導体領域１３１の凹凸の形状は、ゲート絶縁膜１０７から非晶質半導体領域１３３に向かって幅が広がる凸状（逆錐形状）であってもよい。
【００６０】
微結晶半導体領域１３１において、少なくとも凸部の領域は、窒素濃度の高い領域である。また、微結晶半導体領域１３１に含まれる結晶粒界に、ＮＨ基またはＮＨ２基を有してもよい。二次イオン質量分析法によって計測される微結晶半導体領域１３１の凸部の領域に含まれる窒素の濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下とすることで、錐形状または逆錐形状を含む凹凸を形成することが可能である。
【００６１】
非晶質半導体領域１３３は、窒素を有する非晶質半導体で形成される。窒素を有する非晶質半導体に含まれる窒素は、例えばＮＨ基またはＮＨ２基として存在していてもよい。非晶質半導体としては、アモルファスシリコンを用いて形成する。
【００６２】
窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である。即ち、窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体である。窒素を含む非晶質半導体は、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、窒素を含む非晶質半導体を、微結晶半導体領域１３１と不純物半導体膜１２７及び不純物半導体膜１２９との間に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、窒素を含む非晶質半導体を設けることで、オン電流と電界効果移動度を高めることが可能である。
【００６３】
さらに、窒素を含む非晶質半導体は、低温フォトルミネッセンス分光によるスペクトルのピーク領域が、１．３１ｅＶ以上１．３９ｅＶ以下である。なお、微結晶半導体、代表的には微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、窒素を含む非晶質半導体は、微結晶半導体とは異なるものである。
【００６４】
また、非晶質半導体領域１３３に、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体結晶粒を含ませることで、更に薄膜トランジスタのオン電流と電界効果移動度を高めることが可能である。
【００６５】
不純物半導体膜１２７及び不純物半導体膜１２９は、必要に応じて設ければよい。例えば、半導体膜をシリコン膜またはシリコンゲルマニウム膜で形成する場合であって、且つｎチャネル型薄膜トランジスタの場合は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等を用いて形成する。また、リンが添加されたアモルファスシリコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、ｐチャネル型薄膜トランジスタの場合は、不純物半導体膜１２７及び不純物半導体膜１２９は、ホウ素が添加された微結晶シリコン、ホウ素が添加されたアモルファスシリコン等を用いて形成する。
【００６６】
第１の電極１２３及び第２の電極１２５ａは、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（走査線１０３に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の膜を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としてもよい。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。
【００６７】
なお、第１の電極１２３及び第２の電極１２５ａと同時に、第３の電極１２５ｂが形成される。このため、第３の電極１２５ｂは、第１の電極１２３及び第２の電極１２５ａと同様の材料及び積層構造を有する。また、第１の電極１２３は、信号線１２１の一部が突出した領域である。このため、信号線１２１は、第１の電極１２３と同様の材料及び積層構造を有する。
【００６８】
絶縁膜１３８は、ゲート絶縁膜１０７と同様の材料を適宜用いることができる。なお、絶縁膜１３８を積層構造とする場合は、半導体膜１３５に接する層を、酸化シリコン膜、酸化アルミニウム膜等の酸化物膜で形成することが好ましい。これは、絶縁膜１３８上にバックゲート電極を設ける場合、半導体膜１３５において絶縁膜１３８に接する領域はチャネル領域として機能する。チャネル領域における窒素濃度を低減させることで、薄膜トランジスタの信頼性を高めることができるためである。
【００６９】
画素電極１３９ａは、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料や、グラフェンを用いて形成することができる。
【００７０】
画素電極１３９ａと同時に、画素電極１３９ｂが形成される。このため、画素電極１３９ｂは、画素電極１３９ａと同様の材料及び積層構造を有する。
【００７１】
図３（Ｂ）は、図１に示す一点鎖線Ｃ−Ｄにおける容量素子の断面構造である。
【００７２】
容量素子１４０は、基板１０１上に、容量配線１０５ａと、第２の電極１２５ａと、容量配線１０５ａ及び第２の電極１２５ａの間に設けられるゲート絶縁膜１０７とで構成される。また、ゲート絶縁膜１０７及び第２の電極１２５ａを覆う絶縁膜１３８が形成される。また、絶縁膜１３８上に第２の電極１２５ａと接続する画素電極１３９ａが形成される。
【００７３】
なお、図示しないが、薄膜トランジスタ１３７は、薄膜トランジスタ１３６と同様の構造で構成される。また、薄膜トランジスタ１３７に接続する容量素子１４１は、容量素子１４０と同様の構造で構成される。
【００７４】
本実施の形態により、マルチドメイン構造の液晶表示装置において、走査線及び信号線の間、薄膜トランジスタの走査線と、ソース電極及びドレイン電極の一方との寄生容量を低減することができる。このため、大型である液晶表示装置、高速駆動が可能な液晶表示装置、解像度の高い液晶表示装置において、表示品質を向上させることができる。また、液晶表示装置の消費電力を低減することができる。
【００７５】
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【００７６】
（実施の形態２）
本実施の形態では、配線容量を低減した液晶表示装置において、実施の形態１と異なる構造を有する一画素の構成について、図４及び図５を用いて説明する。なお、本実施の形態では、１画素に複数のサブ画素を設けた画素を、画素１５０として説明するがこれに限定されるものではない。
【００７７】
図４は、本実施の形態に示すマルチドメイン構造の液晶表示装置の一画素１５０の上面図であり、図５は、図４に示す一点鎖線Ｅ−Ｆの断面図を示す。
【００７８】
図４に示すように、画素１５０には、走査線１０３と、走査線１０３と交差する信号線１５１とを有する。また、走査線１０３と同じ方向に延びる容量配線１０５ａ及び容量配線１０５ｂを有する。なお、容量配線１０５ａと、容量配線１０５ｂとの間に、走査線１０３を有する。
【００７９】
また、走査線１０３及び信号線１５１の交差部近傍に薄膜トランジスタ１６６及び薄膜トランジスタ１６７を有する。薄膜トランジスタ１６６は、走査線１０３に重畳する半導体膜１６５ａと、半導体膜１６５ａと重畳する第１の電極１５３及び第２の電極１５５ａとを有する。第１の電極１５３は、信号線１５１から突出した領域である。第１の電極１５３及び第２の電極１５５ａは、薄膜トランジスタ１６６においてソース電極及びドレイン電極として機能する。
【００８０】
薄膜トランジスタ１６７は、走査線１０３に重畳する半導体膜１６５ｂと、半導体膜１６５ｂと重畳する第１の電極１５３及び第３の電極１５５ｂとを有する。第１の電極１５３及び第３の電極１５５ｂは、薄膜トランジスタ１６７においてソース電極及びドレイン電極として機能する。
【００８１】
薄膜トランジスタ１６６に含まれる第２の電極１５５ａは、画素電極１６９ａと接続される。また、容量配線１０５ａと、第２の電極１５５ａ及び画素電極１６９ａのそれぞれ一部とが重畳している。容量配線１０５ａ、ゲート絶縁膜、及び第２の電極１５５ａにより容量素子を構成する。
【００８２】
薄膜トランジスタ１６７に含まれる第３の電極１５５ｂは、画素電極１６９ｂと接続される。また、容量配線１０５ｂと、第３の電極１５５ｂ及び画素電極１６９ｂのそれぞれ一部とが重畳している。容量配線１０５ｂ、ゲート絶縁膜、及び第３の電極１５５ｂにより容量素子を構成する。即ち、薄膜トランジスタ１６６及び薄膜トランジスタ１６７は、薄膜トランジスタ１３６及び薄膜トランジスタ１３７と同様に、上面形状において画素１５０の略中央に位置し、画素１５０における各サブ画素の画素電極１６９ａ及び画素電極１６９ｂの間に形成される。このため、第２の電極１５５ａ及び画素電極１６９ａ、並びに第３の電極１５５ｂ及び画素電極１６９ｂの間に発生する寄生容量を低減すると共に、画素１５０における開口率の低減を防ぐことができる。
【００８３】
薄膜トランジスタ１６６及び薄膜トランジスタ１６７は、ソース電極及びドレイン電極の一方である第１の電極１５３が共通している。即ち、各画素において、信号線から突出する電極が第１の電極１５３一つであり、且つ薄膜トランジスタ１６６及び薄膜トランジスタ１６７において共通であるため、走査線１０３と信号線１５１から突出された第１の電極１５３との間に発生する寄生容量を低減することができる。
【００８４】
また、走査線１０３は、薄膜トランジスタ１６６及び薄膜トランジスタ１６７が形成される領域近傍においてループ形状であり、走査線１０３ａ及び走査線１０３ｂとなっている。また、ループ形状である走査線１０３ａ及び走査線１０３ｂとの間に設けられる開口部において、第１の電極１５３の一部が配置される。このため、薄膜トランジスタ１６６及び薄膜トランジスタ１６７それぞれに、ソース電極及びドレイン電極の一方が設けられる場合と比較して、走査線１０３及び第１の電極１５３の重畳面積を低減することが可能であり、走査線１０３及び第１の電極１５３の間に生じる寄生容量を低減することができる。また、走査線１０３ａ及び走査線１０３ｂの幅の合計は、走査線１０３の幅以上であるため、走査線１０３から分岐した走査線１０３ａ及び走査線１０３ｂにおいて、配線抵抗の増加を防ぐことができると共に、発熱、静電破壊等による半導体装置の不良の発生を低減することができる。
【００８５】
これらのことから、走査線１０３及び第１の電極１５３の重畳面積を低減することが可能であり、配線幅を広げることなく、即ち、開口率を維持しつつ、走査線１０３及び第１の電極１５３の間に生じる寄生容量を低減することができる。また、画素における抵抗を低減することができる。
【００８６】
また、図４に示す画素１５０において、走査線１０３ａ及び信号線１５１、走査線１０３ｂ及び信号線１５１、容量配線１０５ａ及び信号線１５１、並びに容量配線１０５ｂ及び信号線１５１の間において、半導体膜１６５ｃが設けられている。また、走査線１０３ａ及び信号線１５１、走査線１０３ｂ及び信号線１５１、容量配線１０５ａ及び信号線１５１、並びに容量配線１０５ｂ及び信号線１５１それぞれの交差部より外側に、半導体膜１６５ｃの端部が位置する。このため、上記配線間には、ゲート絶縁膜のみでなく、半導体膜１６５ｃが形成されるため、配線間の寄生容量を低減できる。なお、半導体膜１６５ｃの端部は、走査線１０３の一端部と重畳しているため、走査線１０３の一端部及び第１の電極１５３の一部における寄生容量を低減している。
【００８７】
また、薄膜トランジスタ１６６及び薄膜トランジスタ１６７のそれぞれにおいて、半導体膜１６５ａ及び半導体膜１６５ｂの端部は、走査線１０３の内側に位置する。このため、半導体膜１６５ａ及び半導体膜１６５ｂへのバックライトや外光の照射を低減することが可能であり、薄膜トランジスタ１６６及び薄膜トランジスタ１６７の光リーク電流を低下することができる。
【００８８】
なお、本実施の形態に示す薄膜トランジスタは、上面形状において、第１の電極１５３の一方の辺側に、第２の電極１５５ａ及び第３の電極１５５ｂが設けられている。即ち、第２の電極１５５ａ及び第３の電極１５５ｂと、信号線１５１との間に、信号線から突出する第１の電極１５３が設けられる。このため、第１の電極１５３及び第２の電極１５５ａの間に流れる電流の方向と、第１の電極１５３及び第３の電極１５５ｂの間に流れる電流の方向とが略一致する。半導体膜が微結晶半導体膜または結晶性半導体膜の場合、結晶の配向方向と、上記電流の流れる方向を略一致させることで、薄膜トランジスタの電気特性を向上させることができる。また、薄膜トランジスタ１６６及び薄膜トランジスタ１６７が有する半導体膜がそれぞれ異なるため、薄膜トランジスタ同士におけるリーク電流が少なく、更には、一方の薄膜トランジスタの電気特性が悪くとも、一方の薄膜トランジスタの電気特性が他方の薄膜トランジスタの電気特性に影響しないため、画素間の電気特性のムラを低減することができる。
【００８９】
なお、本実施の形態においては、一画素に２つの薄膜トランジスタを設けた構造を示したが、これに限定されない。一画素に３つ以上の複数の薄膜トランジスタ及び当該薄膜トランジスタに接続する複数の画素電極を有してもよい。
【００９０】
次に、薄膜トランジスタの構造について、図５を用いて説明する。
【００９１】
図５は、図４に示す一点鎖線Ｅ−Ｆにおける薄膜トランジスタ１６６の断面構造である。
【００９２】
薄膜トランジスタ１６６は、基板１０１上に、走査線１０３と、半導体膜１６５ａと、走査線１０３及び半導体膜１６５ａの間に設けられるゲート絶縁膜１０７と、半導体膜１６５ａに接するソース領域及びドレイン領域として機能する不純物半導体膜１５７及び不純物半導体膜１５９と、不純物半導体膜１５７に接する第１の電極１５３と、不純物半導体膜１５９に接する第２の電極１５５ａとを有する。また、ゲート絶縁膜１０７、半導体膜１６５ａ、不純物半導体膜１５７、不純物半導体膜１５９、第１の電極１５３、及び第２の電極１５５ａを覆う絶縁膜１６８が形成される。また、絶縁膜１６８の開口部において第２の電極１５５ａと接続する画素電極１６９ａが形成される。
【００９３】
半導体膜１６５ａは、実施の形態１に示す半導体膜１３５と同様の材料及び構造を適宜用いることができる。
【００９４】
なお、半導体膜１６５ａと同時に、半導体膜１６５ｂが形成される。このため、半導体膜１６５ｂは、半導体膜１６５ａと同様の材料及び積層構造を有する。
【００９５】
不純物半導体膜１５７及び不純物半導体膜１５９は、必要に応じて設ければよい。また、不純物半導体膜１５７及び不純物半導体膜１５９を設ける場合は、実施の形態１に示す不純物半導体膜１２７及び不純物半導体膜１２９と同様の材料及び構造を適宜用いることができる。
【００９６】
第１の電極１５３及び第２の電極１５５ａは、実施の形態１に示す第１の電極１２３及び第２の電極１２５ａと同様の材料及び構造を適宜用いることができる。
【００９７】
なお、第１の電極１５３及び第２の電極１５５ａと同時に、第３の電極１５５ｂが形成される。このため、第３の電極１５５ｂは、第１の電極１５３及び第２の電極１５５ａと同様の材料及び積層構造を有する。また、第１の電極１５３は、信号線１５１の一部が突出した領域である。このため、信号線１５１は、第１の電極１５３と同様の材料及び積層構造を有する。
【００９８】
絶縁膜１６８は、実施の形態１に示す絶縁膜１３８と同様の材料及び構造を適宜用いることができる。
【００９９】
画素電極１６９ａは、実施の形態１に示す画素電極１３９ａと同様の材料及び構造を適宜用いることができる。
【０１００】
なお、画素電極１６９ａと同時に、画素電極１６９ｂが形成される。このため、画素電極１６９ｂは、画素電極１６９ａと同様の材料及び積層構造を有する。
【０１０１】
本実施の形態により、マルチドメイン構造の液晶表示装置において、走査線及び信号線の間、薄膜トランジスタの走査線と、ソース電極及びドレイン電極の一方との寄生容量を低減することができる。このため、大型である液晶表示装置、高速駆動が可能な液晶表示装置、解像度の高い液晶表示装置において、表示品質を向上させることができる。また、液晶表示装置の消費電力を低減することができる。
【０１０２】
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０１０３】
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２に示す薄膜トランジスタの作製方法について、図６及び図７を用いて説明する。なお、ここでは、実施の形態１に示す薄膜トランジスタ１３６の作製方法を説明するが、適宜実施の形態１に示す薄膜トランジスタ１３７、実施の形態２に示す薄膜トランジスタ１６６及び薄膜トランジスタ１６７に適用することができる。なお、薄膜トランジスタは、ｐ型よりもｎ型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。
【０１０４】
図６（Ａ）に示すように、基板１０１上に走査線１０３を形成する。次に、走査線１０３を覆うゲート絶縁膜１０７を形成し、ゲート絶縁膜１０７上に微結晶半導体膜１０９を形成する。
【０１０５】
走査線１０３は、基板１０１上に、スパッタリング法または真空蒸着法を用いて、上記した材料により導電膜を形成し、該導電膜上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、走査線１０３及び基板１０１の密着性向上を目的として、上記の金属材料の窒化物膜を、基板１０１と、走査線１０３との間に設けてもよい。ここでは、基板１０１上に導電膜を形成し、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて、当該導電膜をエッチングする。
【０１０６】
なお、走査線１０３の側面は、テーパー形状とすることが好ましい。これは、後の工程で、走査線１０３上に形成される絶縁膜、半導体膜及び配線が、走査線１０３の段差箇所において切断されないようにするためである。走査線１０３の側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。
【０１０７】
また、走査線１０３を形成する工程により、容量配線１０５ａ及び容量配線１０５ｂを同時に形成することができる。
【０１０８】
ゲート絶縁膜１０７は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。ゲート絶縁膜１０７を形成する際のグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力とを重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、堆積速度を高めることができる。高周波数が１ＧＨｚ以上であるマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜１０７を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。
【０１０９】
また、ゲート絶縁膜１０７として、有機シランガスを用いたＣＶＤ法により酸化シリコン膜を形成することで、後に形成する半導体膜の結晶性を高めることが可能であるため、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【０１１０】
微結晶半導体膜１０９は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈する条件により、微結晶シリコン、微結晶シリコンゲルマニウム等を形成する。このときの堆積温度は、室温〜３５０℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
【０１１１】
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
【０１１２】
なお、微結晶半導体膜１０９の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを添加することで、微結晶半導体膜１０９の成膜速度が高まる。この結果、成膜速度が高まることで、微結晶半導体膜１０９に混入される不純物量が低減する。また、高いパワーを供給せずとも安定したプラズマを発生させることが可能である。これらの結果、微結晶半導体膜１０９のプラズマダメージを低減することが可能であり、微結晶半導体膜１０９の結晶性を高めることができる。
【０１１３】
微結晶半導体膜１０９のＣＶＤ法による形成工程において、グロー放電プラズマの生成は、ゲート絶縁膜１０７形成の際のグロー放電プラズマの生成条件を適宜用いることができる。
【０１１４】
次に、図６（Ｂ）に示すように、微結晶半導体膜１０９上に半導体膜１１１を形成する。半導体膜１１１は、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂで構成される。次に、半導体膜１１１上に、不純物半導体膜１１３を形成する。次に、不純物半導体膜１１３上にマスクを形成する。
【０１１５】
微結晶半導体膜１０９を種結晶として、部分的に結晶成長させる条件（結晶成長を低減さる条件）で、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成することができる。
【０１１６】
半導体膜１１１は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。グロー放電プラズマの生成は、ゲート絶縁膜１０７と同様にすることができる。
【０１１７】
このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、微結晶半導体膜１０９と同様に微結晶半導体膜を形成する流量比を用い、さらに原料ガスに窒素を含む気体を用いる条件とすることで、微結晶半導体膜１０９の堆積条件よりも、結晶成長を低減することができる。具体的には、半導体膜１１１の堆積初期においては、原料ガスに窒素を含む気体が含まれるため、部分的に結晶成長が抑制され、錐形状の微結晶半導体領域が成長すると共に、非晶質半導体領域が形成される。さらに、堆積中期または後期では、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体領域のみが堆積される。この結果、半導体膜１１１において、微結晶半導体領域１１１ａ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体膜で形成される非晶質半導体領域１１１ｂを形成することができる。
【０１１８】
ここでは、半導体膜１１１を形成するガス流量条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜２００倍である。なお、通常の非晶質半導体膜を形成するガス流量条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
【０１１９】
また、半導体膜１１１の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを導入することで、成膜速度を高めることができる。
【０１２０】
半導体膜１１１の厚さは、厚さ５０〜３５０ｎｍとすることが好ましく、さらに好ましくは１２０〜２５０ｎｍとする。
【０１２１】
ここでは、半導体膜１１１の原料ガスに窒素を含む気体を含ませて、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成したが、他の半導体膜１１１の形成方法として、微結晶半導体膜１０９の表面を窒素を含む気体に曝して、微結晶半導体膜１０９の表面に窒素を吸着させた後、シリコンまたはゲルマニウムを含む堆積性気体及び水素を原料ガスとして、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成することができる。
【０１２２】
不純物半導体膜１１３は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合したグロー放電プラズマにより、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンを形成する。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物半導体膜１１３として、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより、ボロンが添加されたアモルファスシリコン、またはボロンが添加された微結晶シリコンを形成すればよい。
【０１２３】
また、不純物半導体膜１１３を、リンが添加された微結晶シリコン、またはホウ素が添加された微結晶シリコンで形成する場合は、半導体膜１１１と、不純物半導体膜１１３との間に、微結晶半導体膜、代表的には微結晶シリコン膜を形成することで、界面の特性を向上させることができる。この結果、不純物半導体膜１１３と、半導体膜１１１との界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体膜、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。
【０１２４】
マスクはフォトリソグラフィ工程により形成することができる。
【０１２５】
次に、マスクを用いて、微結晶半導体膜１０９、半導体膜１１１、及び不純物半導体膜１１３をエッチングする。この工程により、微結晶半導体膜１０９、半導体膜１１１、及び不純物半導体膜１１３を素子毎に分離し、半導体膜１１６及び不純物半導体膜１１７を形成する。なお、半導体膜１１６は、微結晶半導体膜１０９及び半導体膜１１１の微結晶半導体領域１１１ａそれぞれ一部を含む微結晶半導体領域１１４と、半導体膜１１１の非晶質半導体領域１１１ｂの一部を含む非晶質半導体領域１１５とを有する。この後、マスクを除去する（図６（Ｃ）参照。）。
【０１２６】
次に、不純物半導体膜１１７上に導電膜１１９を形成する（図６（Ｄ）参照。）。導電膜１１９は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。
【０１２７】
次に、フォトリソグラフィ工程によりレジストで形成されるマスクを形成し、当該レジストで形成されるマスクを用いて導電膜１１９をエッチングして、ソース電極及びドレイン電極として機能する第１の電極１２３及び第２の電極１２５ａを形成する。導電膜１１９のエッチングはドライエッチングまたはウェットエッチングを用いることができる。または、第１の電極１２３及び第２の電極１２５ａは、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。なお、当該工程において、第３の電極１２５ｂ及び信号線１２１を形成する。
【０１２８】
次に、不純物半導体膜１１７及び半導体膜１１６の一部をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体膜１２７及び不純物半導体膜１２９を形成する。また、微結晶半導体領域１１４及び凹部を有する非晶質半導体領域１３３を有する半導体膜１３５を形成する。
【０１２９】
ここでは、第１の電極１２３及び第２の電極１２５ａの端部と、不純物半導体膜１２７及び不純物半導体膜１２９の端部とが揃っているが、第１の電極１２３及び第２の電極１２５ａの端部と、不純物半導体膜１２７及び不純物半導体膜１２９の端部とがずれ、断面において、第１の電極１２３及び第２の電極１２５ａの端部が、不純物半導体膜１２７及び不純物半導体膜１２９の端部より内側に位置してもよい。
【０１３０】
次に、ドライエッチングを行ってもよい。ドライエッチングの条件は、非晶質半導体領域１３３にダメージが入らず、且つ非晶質半導体領域１３３に対するエッチング速度が低い条件を用いる。エッチングガスとしては、代表的にはＣｌ２、ＣＦ４、またはＮ２等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。
【０１３１】
次に、非晶質半導体領域１３３の表面にプラズマ処理、代表的には水プラズマ処理、酸素プラズマ処理、オゾンプラズマ処理、Ｎ２Ｏプラズマ処理、酸素及び水素の混合ガスによるプラズマ処理等の酸化ガス雰囲気によるプラズマ処理を行う。この後、マスクを除去する。なお、当該マスクの除去は、不純物半導体膜１１７及び半導体膜１１６のドライエッチング前に行ってもよい。
【０１３２】
上記したように、非晶質半導体領域１３３にダメージを与えない条件で更なるドライエッチングを行うことで、露出した非晶質半導体領域１３３上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて、水プラズマ、または水素及び酸素の混合ガスによるプラズマ処理を行うことで、非晶質半導体領域１３３の欠陥を低減することができる。このため、後に完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
【０１３３】
なお、フォトリソグラフィ工程により形成されるマスクを導電膜１１９上に形成し、当該レジストで形成されるマスクを用いて導電膜１１９をエッチングして、ソース電極及びドレイン電極として機能する第１の電極１２３及び第２の電極１２５ａを形成する。次に、不純物半導体膜１１７をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体膜１２７及び不純物半導体膜１２９を形成する。この際、半導体膜１１６の一部がエッチングされる場合もある。次に、マスクを除去した後、半導体膜１１６の一部をエッチングして、非晶質半導体領域１３３を形成してもよい。当該エッチング工程のエッチングガスとして、ＨＢｒと、ＣＦ４、ＮＦ３、及びＳＦ６の一以上と、酸素との混合ガスを用いることで、エッチングの残渣物を低減することが可能であるため、薄膜トランジスタの特性のバラツキを低減することができる。
【０１３４】
また、マスクを除去した後、第１の電極１２３及び第２の電極１２５ａを用いて、非晶質半導体領域１１５の一部をエッチングして、凹部を有する非晶質半導体領域１３３を形成する。このため、剥離液及びレジストの残渣物に触れた非晶質半導体領域はエッチングにより除去されるため、バックチャネルには残存しない。この結果、バックチャネルに残存した剥離液及びレジストの残渣物によるリーク電流が発生しないため、薄膜トランジスタのオフ電流をより低減することができる。
【０１３５】
以上の工程によりシングルゲート型の薄膜トランジスタを作製することができる（図７（Ａ）参照。）。また、本実施の形態に示す薄膜トランジスタは、逆スタガ型の薄膜トランジスタであるため、オン電流及び電界効果移動度が高く、オフ電流が低く、且つ電気特性の変動が少ないシングルゲート型の薄膜トランジスタを生産性高く作製することができる。
【０１３６】
次に、図７（Ｂ）に示すように、半導体膜１３５、不純物半導体膜１２７、不純物半導体膜１２９、第１の電極１２３、及び第２の電極１２５ａの上に絶縁膜１３８を形成する。絶縁膜１３８は、ゲート絶縁膜１０７と同様に形成することができる。
【０１３７】
次に、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて絶縁膜１３８に開口部を形成する。次に、絶縁膜１３８上に画素電極１３９ａを形成する。
【０１３８】
以上の工程により、薄膜トランジスタと、当該薄膜トランジスタに接続する画素電極を作製することができる。
【０１３９】
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができるものとする。
【技術分野】
【０００１】
本発明は、表示装置及びその作製方法に関する。
【背景技術】
【０００２】
近年、視野角特性や表示品質が改善された液晶表示装置として、垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌｌｙ Ａｌｉｇｎｅｄ）型の液晶表示装置が提供されている。また、ＶＡ型液晶表示装置において、一画素に複数の画素電極と、それぞれの画素電極に接続し、画素電極の電位を制御する薄膜トランジスタを有するマルチドメイン構造の液晶表示装置が提供されている。一画素に複数の画素電極を設けることで、各画素電極によって液晶の配向を異ならせることが可能であるため、従来のＶＡ型液晶表示装置と比較して、更に視野角を広げることが可能である（特許文献１参照）。
【０００３】
また、液晶表示装置は、画面サイズが対角６０インチ以上と大型化する傾向にあり、さらには、対角１２０インチ以上の画面サイズも視野に入れた開発が行われている。加えて、画面の解像度も、ハイビジョン画質（ＨＤ、１３６６×７６８）、フルハイビジョン画質（ＦＨＤ、１９２０×１０８０）と高精細化の傾向にあり、解像度が３８４０×２０４８または４０９６×２１８０といった、いわゆる４Ｋデジタルシネマ用の液晶表示装置の開発も急がれている。
【０００４】
また、残像を低減し、表示品位を向上するために駆動速度を２倍（倍速駆動とも呼ばれる）の高速駆動とすることが行われており、さらには４倍速以上の高速駆動が検討されている。また、３次元（３Ｄ）表示の液晶表示装置を実現するには、右目用と左目用の画像を交互に表示する必要があるため、２倍速駆動以上の高速動作で液晶表示装置を動作させることが求められる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３１７８６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、液晶表示装置の大型化と高精細化に伴い、必要とされる画素数が著しく増加し、一画素当たりの書き込み時間が短くなる。このため、画素電極の電位を制御する薄膜トランジスタには、高速動作及び高いオン電流等が求められている。
【０００７】
また、配線抵抗及び配線間に生じる寄生容量の増大は、信号線の終端への信号伝達の遅れを引き起こす。この結果、表示ムラや階調不良などの表示品質の低下や、消費電力の増加が生じてしまう。
【０００８】
そこで、本発明の一態様は、配線抵抗の上昇を防ぎつつ、配線間の寄生容量を低減できる表示装置を提供することを課題とする。また、本発明の一態様は、表示品質を向上させた表示装置を提供することを課題とする。また、本発明の一態様は、消費電力を低減できる表示装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、液晶表示装置の画素において、信号線と、該信号線と交差する走査線と、信号線から突出する第１の電極と、該第１の電極と対向する第２の電極と、該第２の電極と接続する画素電極とを有する。また、走査線の一部はループ形状で開口部を有しており、第１の電極の一部は、走査線の開口部と重畳する領域に位置する。即ち、第１の電極の一部は、走査線と重畳しない。
【００１０】
また、本発明の一態様は、マルチドメイン構造の液晶表示装置の画素において、信号線と、該信号線と交差する走査線と、信号線から突出する第１の電極と、該第１の電極と対向する複数の第２の電極と、該複数の第２の電極と接続する複数の画素電極とを有する。また、走査線の一部はループ形状で開口部を有する。また、走査線、第１の電極、ゲート絶縁膜、半導体膜、及び複数の第２の電極の一により第１の薄膜トランジスタを構成し、走査線の開口部と第１の電極とが重畳する。また、走査線、第１の電極、ゲート絶縁膜、半導体膜、及び複数の第２の電極の二により第２の薄膜トランジスタを構成し、走査線の開口部と第１の電極とが重畳する。
【００１１】
上記走査線において、走査線の一部はループ形状で開口部を有する領域であり、走査線の他部は信号線と交差する方向に延伸する領域であり、走査線の一部において、開口部を挟んだ走査線の幅の合計は、走査線の他部の幅以上であることが好ましい。また、走査線の一部の端部は、走査線の他部の端部より外側に位置することが好ましい。更には、当該走査線の一部の端部が、走査線の他部の端部より外側に位置する領域において、走査線は上記ループ形状を有する。
【００１２】
なお、第１の電極は、第１の薄膜トランジスタ及び第２の薄膜トランジスタのソース電極及びドレイン電極の一方として機能する。また、複数の第２の電極の一は、第１の薄膜トランジスタのソース電極及びドレイン電極の他方として機能し、複数の第２の電極の二は、第２の薄膜トランジスタのソース電極及びドレイン電極の他方として機能する。
【００１３】
また、第１の電極は、上面形状において、複数の第２の電極それぞれの間に設けられてもよい。または、第２の電極及び第３の電極は、上面形状において、前記第１の電極の一方の辺側に設けられてもよい。
【００１４】
複数の薄膜トランジスタにおいて、ソース電極及びドレイン電極の一方として機能する第１の電極が共通している。このため、ソース電極及びドレイン電極の一方並びに走査線の重畳面積を低減することが可能であり、画素の開口率を維持しつつ、且つ走査線及び第１の電極の間に生じる寄生容量を低減することができる。
【００１５】
また、走査線の一部はループ形状で開口部を有しており、当該開口部と重畳する領域に、薄膜トランジスタにおいてソース電極及びドレイン電極の一方として機能する第１の電極が位置する。このため、ループ形状の走査線と、第１の電極との重畳面積を低減することが可能であり、走査線と第１の電極の寄生容量を低減することができる。
【発明の効果】
【００１６】
本発明の一態様を適用することで、配線抵抗の上昇を防ぎつつ、画素の開口率を維持しつつ、且つ配線間の寄生容量を低減することができる。また、本発明の一態様を適用することで、表示装置の表示品質を向上させることができる。また、本発明の一態様を適用することで、表示装置の消費電力を低減することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施の形態に係る表示装置の画素の構成を説明する上面図である。
【図２】マルチドメイン構造の画素の構成を説明する回路図である。
【図３】本発明の一実施の形態に係る表示装置の薄膜トランジスタ及び容量素子を説明する断面図である。
【図４】本発明の一実施の形態に係る表示装置の画素の構成を説明する上面図である。
【図５】本発明の一実施の形態に係る表示装置の薄膜トランジスタを説明する断面図である。
【図６】本発明の一実施の形態に係る表示装置の薄膜トランジスタの作製方法を説明する断面図である。
【図７】本発明の一実施の形態に係る表示装置の薄膜トランジスタの作製方法を説明する断面図である。
【図８】本発明の一実施の形態に係る表示装置の画素の構成を説明する上面図である。
【発明を実施するための形態】
【００１８】
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【００１９】
なお本明細書にて用いる第１、第２、第３、乃至第ｎ（ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２０】
（実施の形態１）
本実施の形態では、配線容量を低減した液晶表示装置の一画素の構成について、図１〜図３、及び図８を用いて説明する。なお、本実施の形態では、１画素に複数のサブ画素を設けた画素を、画素１００として説明するがこれに限定されるものではない。
【００２１】
図１は、本実施の形態に示すマルチドメイン構造の液晶表示装置の一画素１００の上面図を示し、図２（Ａ）は、図１に示す画素１００の回路図を示し、図２（Ｂ）は従来の画素の回路図を示し、図３（Ａ）は、図１に示す一点鎖線Ａ−Ｂの断面図を示し、図３（Ｂ）は、図１に示す一点鎖線Ｃ−Ｄの断面図を示す。図８（Ａ）は、図１における薄膜トランジスタ１３６及び薄膜トランジスタ１３７の近傍の拡大上面図である。図８（Ｂ）は、図８（Ａ）の走査線１０３、走査線１０３ａ、及び走査線１０３ｂの形状を見やすくするため、走査線１０３、走査線１０３ａ、走査線１０３ｂ、容量配線１０５ａ、及び容量配線１０５ｂのみハッチングを用いて示した上面図である。図８（Ｃ）は、図８（Ａ）の第１の電極１２３の形状を見やすくするため、信号線１２１、第１の電極１２３、第２の電極１２５ａ、及び第３の電極１２５ｂのみハッチングを用いて示した上面図である。なお、図８（Ｂ）及び図８（Ｃ）は、図１の一部を縮小して表示している。
【００２２】
図１及び図２（Ａ）に示すように、画素１００には、走査線１０３と、走査線１０３と交差する信号線１２１とを有する。また、走査線１０３と同じ方向に延びる容量配線１０５ａ及び容量配線１０５ｂを有する。なお、容量配線１０５ａと、容量配線１０５ｂとの間に、走査線１０３を有する。
【００２３】
また、走査線１０３及び信号線１２１の交差部近傍に薄膜トランジスタ１３６及び薄膜トランジスタ１３７を有する。薄膜トランジスタ１３６は、走査線１０３に重畳する半導体膜１３５と、半導体膜１３５と重畳する第１の電極１２３及び第２の電極１２５ａを有する。第１の電極１２３は、信号線１２１から突出した領域である。第１の電極１２３及び第２の電極１２５ａは、薄膜トランジスタ１３６においてソース電極及びドレイン電極として機能する。
【００２４】
薄膜トランジスタ１３７は、走査線１０３に重畳する半導体膜１３５と、半導体膜１３５と重畳する第１の電極１２３及び第３の電極１２５ｂとを有する。第１の電極１２３及び第３の電極１２５ｂは、薄膜トランジスタ１３７においてソース電極及びドレイン電極として機能する。
【００２５】
薄膜トランジスタ１３６に含まれる第２の電極１２５ａは、画素電極１３９ａと接続される。即ち、薄膜トランジスタ１３６は、第２の電極１２５ａにより画素電極１３９ａを含む液晶素子１４２と接続する。また、容量素子１４０の一方の電極は画素電極１３９ａ及び薄膜トランジスタ１３６の第２の電極１２５ａと接続し、他方の電極は容量配線１０５ａと接続する（図２（Ａ）参照。）。
【００２６】
薄膜トランジスタ１３７に含まれる第３の電極１２５ｂは、画素電極１３９ｂと接続される。即ち、薄膜トランジスタ１３７は、第３の電極１２５ｂにより画素電極１３９ｂを含む液晶素子１４３と接続する。また、容量素子１４１の一方の電極は画素電極１３９ｂ及び薄膜トランジスタ１３７の第３の電極１２５ｂと接続し、他方の電極は容量配線１０５ｂと接続する（図２（Ａ）参照。）。即ち、薄膜トランジスタ１３６及び薄膜トランジスタ１３７は、上面形状において画素１００の略中央に位置し、画素１００における各サブ画素の画素電極１３９ａ及び画素電極１３９ｂの間に形成される。薄膜トランジスタ１３６及び薄膜トランジスタ１３７を画素電極１３９ａ及び画素電極１３９ｂの間に設けることにより、第２の電極１２５ａ及び画素電極１３９ａ、並びに第３の電極１２５ｂ及び画素電極１３９ｂの接続距離を短くすることが可能であるため、第２の電極１２５ａ及び画素電極１３９ａ、並びに第３の電極１２５ｂ及び画素電極１３９ｂの間に発生する寄生容量を低減すると共に、画素１００における開口率の低減を防ぐことができる。
【００２７】
薄膜トランジスタ１３６及び薄膜トランジスタ１３７は、ソース電極及びドレイン電極の一方である第１の電極１２３が共通している。即ち、各画素において、信号線から突出する電極が第１の電極１２３一つであり、且つ薄膜トランジスタ１３６及び薄膜トランジスタ１３７において共通であるため、走査線１０３と信号線１２１から突出された第１の電極１２３との間に発生する寄生容量を低減することができる。
【００２８】
また、走査線１０３は、薄膜トランジスタ１３６及び薄膜トランジスタ１３７が形成される領域近傍においてループ形状であり、走査線１０３ａ及び走査線１０３ｂとなっており、開口部１２６を有する。即ち、走査線は、信号線１２１と交差する方向に延伸する領域である走査線１０３と、間に開口部１２６を挟むことでループ形状を形成する走査線１０３ａ及び走査線１０３ｂとで構成される。このとき、開口部１２６を挟む走査線１０３ａ及び走査線１０３ｂの幅の合計は、走査線１０３の幅以上である。また、ループ形状となっている走査線１０３ａ及び走査線１０３ｂにおいては、走査線１０３の端部より走査線１０３ａ及び走査線１０３ｂの端部が外側に突出している（図８（Ｂ）参照。）。また、ループ形状を形成する走査線１０３ａ及び走査線１０３ｂの間に設けられる開口部において、第１の電極１２３の一部が配置される（図８（Ｃ）参照。）。走査線１０３ａ及び走査線１０３ｂの幅の合計は、走査線１０３の幅以上であるため、走査線１０３から分岐した走査線１０３ａ及び走査線１０３ｂにおいて、配線抵抗の増加を防ぐことができると共に、発熱、静電破壊等による半導体装置の不良の発生を低減することができる。
【００２９】
なお、図２（Ａ）及び図８（Ａ）に示すように、薄膜トランジスタ１３６においては、走査線１０３ａ及び第１の電極１２３の重畳部において寄生容量Ｃ４が発生する。また、走査線１０３ａ及び第２の電極１２５ａの重畳部において寄生容量Ｃ５が発生する。薄膜トランジスタ１３７においては、走査線１０３ｂ及び第１の電極１２３の重畳部において寄生容量Ｃ６が発生する。また、走査線１０３ｂ及び第３の電極１２５ｂの重畳部において寄生容量Ｃ７が発生する。
【００３０】
ここで、比較例として、薄膜トランジスタと重畳する領域においてループ形状を有せず、直線状である走査線２０３を有し、薄膜トランジスタ２３６及び薄膜トランジスタ２３７それぞれにおいて、信号線１２１と接続する電極が異なる画素２００の回路図を図２（Ｂ）に示す。図２（Ａ）と同様の構成においては、同じ符号を用いて示し、構成の説明を省略する。
【００３１】
図２（Ｂ）に示すように、画素２００には、走査線２０３と、走査線２０３と交差する信号線１２１とを有する。また、走査線２０３と同じ方向に延びる容量配線１０５ａ及び容量配線１０５ｂを有する。なお、容量配線１０５ａと、容量配線１０５ｂとの間に、走査線２０３を有する。
【００３２】
また、走査線２０３及び信号線１２１の交差部近傍に薄膜トランジスタ２３６及び薄膜トランジスタ２３７を有する。薄膜トランジスタ２３６は、走査線２０３に接続するゲート電極と、信号線１２１から突出する第１の電極と、液晶素子１４２と接続する第２の電極とを有する。また、容量素子１４０の一方の電極は、液晶素子１４２に含まれる画素電極及び薄膜トランジスタ２３６の第２の電極に接続し、容量素子１４０の他方の電極は、容量配線１０５ａに接続する。
【００３３】
薄膜トランジスタ２３７は、走査線２０３に接続するゲート電極と、信号線１２１から突出する第３の電極と、液晶素子１４３と接続する第４の電極とを有する。また、容量素子１４１の一方の電極は、液晶素子１４３に含まれる画素電極及び薄膜トランジスタ２３７の第４の電極に接続し、容量素子１４１の他方の電極は、容量配線１０５ｂに接続する。
【００３４】
なお、薄膜トランジスタ２３６においては、走査線２０３及び第１の電極の重畳部において寄生容量Ｃ１４が発生する。また、走査線２０３及び第２の電極の重畳部において寄生容量Ｃ１５が発生する。薄膜トランジスタ２３７においては、走査線２０３及び第３の電極の重畳部において寄生容量Ｃ１６が発生する。また、走査線２０３及び第４の電極の重畳部において寄生容量Ｃ１７が発生する。
【００３５】
薄膜トランジスタ１３６及び薄膜トランジスタ２３６のそれぞれにおいて、走査線１０３ａ、２０３、及び第１の電極の重畳部の面積が略同一であれば、寄生容量Ｃ４及び寄生容量Ｃ１４は略同一である。また、走査線１０３ａ、２０３、及び第２の電極の重畳部の面積が略同一であれば、寄生容量Ｃ５及び寄生容量Ｃ１５は略同一である。薄膜トランジスタ１３７及び薄膜トランジスタ２３７において、走査線１０３ｂ及び第１の電極の重畳部の面積と、走査線２０３及び第３の電極の重畳部の面積とが略同一であれば、寄生容量Ｃ６及び寄生容量Ｃ１６は略同一である。また、走査線１０３ｂ及び第３の電極の重畳部の面積と、走査線２０３及び第４の電極の重畳部の面積とが略同一であれば、寄生容量Ｃ７及び寄生容量Ｃ１７は略同一である。
【００３６】
比較例である、薄膜トランジスタと重畳する領域において、ループ形状を有せず、直線状である走査線２０３を有する画素２００は、図２（Ｂ）に示すように、走査線２０３及び信号線１２１の間において、寄生容量Ｃ１１が発生している。また、薄膜トランジスタ２３６及び薄膜トランジスタ２３７において、ソース電極及びドレイン電極の一方となる電極が異なる電極（薄膜トランジスタ２３６においては第１の電極、薄膜トランジスタ２３７においては第３の電極）の場合、即ち、薄膜トランジスタ２３６の第１の電極及び薄膜トランジスタ２３７の第３の電極のそれぞれと、信号線１２１とが接続する場合、走査線２０３及び第１の電極の間に寄生容量Ｃ１２が発生し、走査線２０３及び第３の電極の間に寄生容量Ｃ１３が発生する。
【００３７】
しかしながら、本実施の形態に示す走査線１０３は、薄膜トランジスタ１３６及び薄膜トランジスタ１３７が形成される領域近傍においてループ形状であり、図１及び図８（Ｂ）に示すように、走査線１０３ａ及び走査線１０３ｂとなっており、開口部１２６を有する。また、ループ形状である走査線１０３ａ及び走査線１０３ｂの間に設けられる開口部１２６において、第１の電極１２３が配置している（図８（Ｃ）参照。）。このため、当該領域における第１の電極１２３において、走査線との寄生容量は生じていない。即ち、図８（Ａ）における寄生容量Ｃ３はゼロである。なお、走査線１０３ａ及び信号線１２１の間、並びに走査線１０３ｂ及び信号線１２１の間においては、それぞれ寄生容量Ｃ１及び寄生容量Ｃ２が生じている。
【００３８】
また、走査線１０３ａ及び走査線１０３ｂの幅の合計を走査線２０３の幅と、概略同一とすると、画素２００における寄生容量Ｃ１１と、画素１００における寄生容量Ｃ１及び寄生容量Ｃ２の合計とは、略同一とすることが可能であるため、画素１００と比較して、画素２００においては、寄生容量Ｃ１２及び寄生容量Ｃ１３が多い。
【００３９】
また、図１及び図２（Ａ）に示す画素１００において、薄膜トランジスタ１３６及び薄膜トランジスタ１３７は、ソース電極及びドレイン電極の一方である第１の電極１２３が共通している（図８（Ｃ）参照）。このため、第１の電極１２３において、抵抗が生じる。
【００４０】
しかしながら、図２（Ｂ）に示すような、薄膜トランジスタ２３６及び薄膜トランジスタ２３７において、ソース電極及びドレイン電極の一方となる電極が異なる電極の場合、即ち、薄膜トランジスタ２３６の第１の電極及び薄膜トランジスタ２３７の第３の電極のそれぞれと、信号線１２１とが接続する場合、薄膜トランジスタ２３６の第１の電極及び薄膜トランジスタ２３７の第３の電極のそれぞれにおいて、抵抗が生じる。
【００４１】
これらのことから、図１及び図２（Ａ）に示すように、信号線１２１から突出した第１の電極１２３を、薄膜トランジスタ１３６及び薄膜トランジスタ１３７それぞれのソース電極及びドレイン電極の一方とすることで、走査線１０３及び第１の電極１２３の重畳面積を低減することが可能であり、配線幅を広げることなく、即ち、開口率を維持しつつ、走査線１０３及び第１の電極１２３の間に生じる寄生容量を低減することができる。なお、ここでは、走査線１０３ａ及び走査線１０３ｂの幅の合計を走査線２０３の幅と、概略同一としたが、走査線１０３ａ及び走査線１０３ｂの幅の合計は、走査線１０３の幅以上であればよい。この結果、画素における走査線の抵抗の増加を防ぐことができる。
【００４２】
また、図１に示す画素１００において、信号線１２１、第１の電極１２３、第２の電極１２５ａ、及び第３の電極１２５ｂと、走査線１０３ａ、走査線１０３ｂ、容量配線１０５ａ、及び容量配線１０５ｂとが交差する領域近傍において、信号線１２１、第１の電極１２３、第２の電極１２５ａ、及び第３の電極１２５ｂと、走査線１０３ａ、走査線１０３ｂ、容量配線１０５ａ、及び容量配線１０５ｂとの交差部の外側に、半導体膜１３５の端部が位置する。即ち、走査線１０３ａ及び信号線１２１、走査線１０３ｂ及び信号線１２１、容量配線１０５ａ及び信号線１２１、容量配線１０５ｂ及び信号線１２１、走査線１０３ａ及び第１の電極１２３、走査線１０３ａ及び第２の電極１２５ａ、走査線１０３ｂ及び第３の電極１２５ｂの間において、ゲート絶縁膜のみでなく、半導体膜１３５が形成されるため、配線間の寄生容量を低減できる。
【００４３】
なお、本実施の形態に示す薄膜トランジスタは、第１の電極１２３を間として、第２の電極１２５ａ及び第３の電極１２５ｂが設けられている。このため、第１の電極１２３から第２の電極１２５ａに流れる電流の方向と、第１の電極１２３から第３の電極１２５ｂに流れる電流の方向が反対である。画素を２分割し、それぞれにチャネル方向（電流の流れる方向）の異なる薄膜トランジスタを設けることにより、半導体膜１３５の結晶性のばらつきを原因とする、画素ごとの薄膜トランジスタの電気特性のばらつきを低減することができる。また、薄膜トランジスタ１３６及び薄膜トランジスタ１３７において、共通の半導体膜を有するため、薄膜トランジスタ１３６及び薄膜トランジスタ１３７において、第１の電極１２３及び半導体膜が接する領域を共有することができる。この結果、画素１００における薄膜トランジスタ１３６及び薄膜トランジスタ１３７の専有面積を低減することが可能である。
【００４４】
なお、本実施の形態においては、一画素に２つの薄膜トランジスタを設けた構造を示したが、これに限定されない。一画素に３つ以上の複数の薄膜トランジスタ及び当該薄膜トランジスタに接続する複数の画素電極を有してもよい。
【００４５】
次に、薄膜トランジスタ及び容量素子の構造について、図３を用いて説明する。
【００４６】
図３（Ａ）は、図１に示す一点鎖線Ａ−Ｂにおける薄膜トランジスタ１３６の断面構造である。
【００４７】
薄膜トランジスタ１３６は、基板１０１上に、走査線１０３と、半導体膜１３５と、走査線１０３及び半導体膜１３５の間に設けられるゲート絶縁膜１０７と、半導体膜１３５に接するソース領域及びドレイン領域として機能する不純物半導体膜１２７及び不純物半導体膜１２９と、不純物半導体膜１２７に接する第１の電極１２３と、不純物半導体膜１２９に接する第２の電極１２５ａとを有する。また、ゲート絶縁膜１０７、半導体膜１３５、不純物半導体膜１２７、不純物半導体膜１２９、第１の電極１２３、及び第２の電極１２５ａを覆う絶縁膜１３８が形成される。また、絶縁膜１３８の開口部において第２の電極１２５ａと接続する画素電極１３９ａが形成される。
【００４８】
基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス等の金属の基板の表面に絶縁膜を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。なお、基板１０１のサイズに限定はなく、例えば液晶表示装置でよく使われる第３世代乃至第１０世代のガラス基板を用いることができる。
【００４９】
走査線１０３の一部は薄膜トランジスタ１３６のゲート電極として機能する。走査線１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、ニッケル等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、Ａｇ−Ｐｄ−Ｃｕ合金、Ａｌ−Ｎｄ合金、Ａｌ−Ｎｉ合金などを用いてもよい。
【００５０】
例えば、走査線１０３の二層の積層構造としては、アルミニウム膜上にモリブデン膜を積層した二層の積層構造、または銅膜上にモリブデン膜を積層した二層構造、または銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、窒化チタン膜とモリブデン膜とを積層した二層構造、酸素を含む銅−マグネシウム合金膜と銅膜とを積層した二層構造、酸素を含む銅−マンガン合金膜と銅膜とを積層した二層構造、銅−マンガン合金膜と銅膜とを積層した二層構造などとすることが好ましい。三層の積層構造としては、タングステン膜または窒化タングステン膜と、アルミニウムとシリコンの合金膜またはアルミニウムとチタンの合金膜と、窒化チタン膜またはチタン膜とを積層した三層構造とすることが好ましい。電気的抵抗が低い膜上にバリア膜として機能する金属膜が積層されることで、電気的抵抗を低くでき、且つ金属膜から半導体膜への金属元素の拡散を防止することができる。
【００５１】
なお、走査線１０３と同時に、容量配線１０５ａ及び容量配線１０５ｂが形成される。このため、容量配線１０５ａ及び容量配線１０５ｂは、走査線１０３と同様の材料及び積層構造を有する。
【００５２】
ゲート絶縁膜１０７は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、または窒化酸化アルミニウム膜を、単層でまたは積層して形成することができる。なお、ゲート絶縁膜１０７において、半導体膜１３５が微結晶シリコン膜の場合、半導体膜１３５と接する層を、酸化シリコン膜、酸化アルミニウム膜等の酸化物膜で形成することで、半導体膜１３５との界面の窒素濃度を低減できるため、薄膜トランジスタの電気特性の信頼性を高めることができる。
【００５３】
なお、ここでは、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００５４】
半導体膜１３５は、シリコンまたはシリコンゲルマニウムを用いて形成する。または、酸化物半導体を用いて形成する。酸化物半導体の代表例としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚｎ−Ｏ膜や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ−Ｏ膜、Ｉｎ−Ｇａ−Ｏ膜などを用いることができる。
【００５５】
また、半導体膜１３５は、上記半導体材料のいずれかを用いた、非晶質半導体、微結晶半導体、または結晶性半導体を、単層または積層して形成することができる。
【００５６】
なお、微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、混相粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状または針状の混相粒が基板表面に対して法線方向に成長している。このため、柱状または針状の混相粒の界面には、粒界が形成される場合もある。
【００５７】
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１より低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％含んでいる。さらに、ヘリウム、アルゴン、ネオン、クリプトン、キセノンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００５８】
ここでは、半導体膜１３５として、微結晶半導体領域１３１及び非晶質半導体領域１３３の積層構造を適用する。
【００５９】
微結晶半導体領域１３１は表面が鋭角な凹凸状であり、凸部はゲート絶縁膜１０７から非晶質半導体領域１３３に向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、微結晶半導体領域１３１の凹凸の形状は、ゲート絶縁膜１０７から非晶質半導体領域１３３に向かって幅が広がる凸状（逆錐形状）であってもよい。
【００６０】
微結晶半導体領域１３１において、少なくとも凸部の領域は、窒素濃度の高い領域である。また、微結晶半導体領域１３１に含まれる結晶粒界に、ＮＨ基またはＮＨ２基を有してもよい。二次イオン質量分析法によって計測される微結晶半導体領域１３１の凸部の領域に含まれる窒素の濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下とすることで、錐形状または逆錐形状を含む凹凸を形成することが可能である。
【００６１】
非晶質半導体領域１３３は、窒素を有する非晶質半導体で形成される。窒素を有する非晶質半導体に含まれる窒素は、例えばＮＨ基またはＮＨ２基として存在していてもよい。非晶質半導体としては、アモルファスシリコンを用いて形成する。
【００６２】
窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である。即ち、窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体である。窒素を含む非晶質半導体は、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、窒素を含む非晶質半導体を、微結晶半導体領域１３１と不純物半導体膜１２７及び不純物半導体膜１２９との間に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、窒素を含む非晶質半導体を設けることで、オン電流と電界効果移動度を高めることが可能である。
【００６３】
さらに、窒素を含む非晶質半導体は、低温フォトルミネッセンス分光によるスペクトルのピーク領域が、１．３１ｅＶ以上１．３９ｅＶ以下である。なお、微結晶半導体、代表的には微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、窒素を含む非晶質半導体は、微結晶半導体とは異なるものである。
【００６４】
また、非晶質半導体領域１３３に、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体結晶粒を含ませることで、更に薄膜トランジスタのオン電流と電界効果移動度を高めることが可能である。
【００６５】
不純物半導体膜１２７及び不純物半導体膜１２９は、必要に応じて設ければよい。例えば、半導体膜をシリコン膜またはシリコンゲルマニウム膜で形成する場合であって、且つｎチャネル型薄膜トランジスタの場合は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等を用いて形成する。また、リンが添加されたアモルファスシリコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、ｐチャネル型薄膜トランジスタの場合は、不純物半導体膜１２７及び不純物半導体膜１２９は、ホウ素が添加された微結晶シリコン、ホウ素が添加されたアモルファスシリコン等を用いて形成する。
【００６６】
第１の電極１２３及び第２の電極１２５ａは、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（走査線１０３に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の膜を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としてもよい。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。
【００６７】
なお、第１の電極１２３及び第２の電極１２５ａと同時に、第３の電極１２５ｂが形成される。このため、第３の電極１２５ｂは、第１の電極１２３及び第２の電極１２５ａと同様の材料及び積層構造を有する。また、第１の電極１２３は、信号線１２１の一部が突出した領域である。このため、信号線１２１は、第１の電極１２３と同様の材料及び積層構造を有する。
【００６８】
絶縁膜１３８は、ゲート絶縁膜１０７と同様の材料を適宜用いることができる。なお、絶縁膜１３８を積層構造とする場合は、半導体膜１３５に接する層を、酸化シリコン膜、酸化アルミニウム膜等の酸化物膜で形成することが好ましい。これは、絶縁膜１３８上にバックゲート電極を設ける場合、半導体膜１３５において絶縁膜１３８に接する領域はチャネル領域として機能する。チャネル領域における窒素濃度を低減させることで、薄膜トランジスタの信頼性を高めることができるためである。
【００６９】
画素電極１３９ａは、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料や、グラフェンを用いて形成することができる。
【００７０】
画素電極１３９ａと同時に、画素電極１３９ｂが形成される。このため、画素電極１３９ｂは、画素電極１３９ａと同様の材料及び積層構造を有する。
【００７１】
図３（Ｂ）は、図１に示す一点鎖線Ｃ−Ｄにおける容量素子の断面構造である。
【００７２】
容量素子１４０は、基板１０１上に、容量配線１０５ａと、第２の電極１２５ａと、容量配線１０５ａ及び第２の電極１２５ａの間に設けられるゲート絶縁膜１０７とで構成される。また、ゲート絶縁膜１０７及び第２の電極１２５ａを覆う絶縁膜１３８が形成される。また、絶縁膜１３８上に第２の電極１２５ａと接続する画素電極１３９ａが形成される。
【００７３】
なお、図示しないが、薄膜トランジスタ１３７は、薄膜トランジスタ１３６と同様の構造で構成される。また、薄膜トランジスタ１３７に接続する容量素子１４１は、容量素子１４０と同様の構造で構成される。
【００７４】
本実施の形態により、マルチドメイン構造の液晶表示装置において、走査線及び信号線の間、薄膜トランジスタの走査線と、ソース電極及びドレイン電極の一方との寄生容量を低減することができる。このため、大型である液晶表示装置、高速駆動が可能な液晶表示装置、解像度の高い液晶表示装置において、表示品質を向上させることができる。また、液晶表示装置の消費電力を低減することができる。
【００７５】
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【００７６】
（実施の形態２）
本実施の形態では、配線容量を低減した液晶表示装置において、実施の形態１と異なる構造を有する一画素の構成について、図４及び図５を用いて説明する。なお、本実施の形態では、１画素に複数のサブ画素を設けた画素を、画素１５０として説明するがこれに限定されるものではない。
【００７７】
図４は、本実施の形態に示すマルチドメイン構造の液晶表示装置の一画素１５０の上面図であり、図５は、図４に示す一点鎖線Ｅ−Ｆの断面図を示す。
【００７８】
図４に示すように、画素１５０には、走査線１０３と、走査線１０３と交差する信号線１５１とを有する。また、走査線１０３と同じ方向に延びる容量配線１０５ａ及び容量配線１０５ｂを有する。なお、容量配線１０５ａと、容量配線１０５ｂとの間に、走査線１０３を有する。
【００７９】
また、走査線１０３及び信号線１５１の交差部近傍に薄膜トランジスタ１６６及び薄膜トランジスタ１６７を有する。薄膜トランジスタ１６６は、走査線１０３に重畳する半導体膜１６５ａと、半導体膜１６５ａと重畳する第１の電極１５３及び第２の電極１５５ａとを有する。第１の電極１５３は、信号線１５１から突出した領域である。第１の電極１５３及び第２の電極１５５ａは、薄膜トランジスタ１６６においてソース電極及びドレイン電極として機能する。
【００８０】
薄膜トランジスタ１６７は、走査線１０３に重畳する半導体膜１６５ｂと、半導体膜１６５ｂと重畳する第１の電極１５３及び第３の電極１５５ｂとを有する。第１の電極１５３及び第３の電極１５５ｂは、薄膜トランジスタ１６７においてソース電極及びドレイン電極として機能する。
【００８１】
薄膜トランジスタ１６６に含まれる第２の電極１５５ａは、画素電極１６９ａと接続される。また、容量配線１０５ａと、第２の電極１５５ａ及び画素電極１６９ａのそれぞれ一部とが重畳している。容量配線１０５ａ、ゲート絶縁膜、及び第２の電極１５５ａにより容量素子を構成する。
【００８２】
薄膜トランジスタ１６７に含まれる第３の電極１５５ｂは、画素電極１６９ｂと接続される。また、容量配線１０５ｂと、第３の電極１５５ｂ及び画素電極１６９ｂのそれぞれ一部とが重畳している。容量配線１０５ｂ、ゲート絶縁膜、及び第３の電極１５５ｂにより容量素子を構成する。即ち、薄膜トランジスタ１６６及び薄膜トランジスタ１６７は、薄膜トランジスタ１３６及び薄膜トランジスタ１３７と同様に、上面形状において画素１５０の略中央に位置し、画素１５０における各サブ画素の画素電極１６９ａ及び画素電極１６９ｂの間に形成される。このため、第２の電極１５５ａ及び画素電極１６９ａ、並びに第３の電極１５５ｂ及び画素電極１６９ｂの間に発生する寄生容量を低減すると共に、画素１５０における開口率の低減を防ぐことができる。
【００８３】
薄膜トランジスタ１６６及び薄膜トランジスタ１６７は、ソース電極及びドレイン電極の一方である第１の電極１５３が共通している。即ち、各画素において、信号線から突出する電極が第１の電極１５３一つであり、且つ薄膜トランジスタ１６６及び薄膜トランジスタ１６７において共通であるため、走査線１０３と信号線１５１から突出された第１の電極１５３との間に発生する寄生容量を低減することができる。
【００８４】
また、走査線１０３は、薄膜トランジスタ１６６及び薄膜トランジスタ１６７が形成される領域近傍においてループ形状であり、走査線１０３ａ及び走査線１０３ｂとなっている。また、ループ形状である走査線１０３ａ及び走査線１０３ｂとの間に設けられる開口部において、第１の電極１５３の一部が配置される。このため、薄膜トランジスタ１６６及び薄膜トランジスタ１６７それぞれに、ソース電極及びドレイン電極の一方が設けられる場合と比較して、走査線１０３及び第１の電極１５３の重畳面積を低減することが可能であり、走査線１０３及び第１の電極１５３の間に生じる寄生容量を低減することができる。また、走査線１０３ａ及び走査線１０３ｂの幅の合計は、走査線１０３の幅以上であるため、走査線１０３から分岐した走査線１０３ａ及び走査線１０３ｂにおいて、配線抵抗の増加を防ぐことができると共に、発熱、静電破壊等による半導体装置の不良の発生を低減することができる。
【００８５】
これらのことから、走査線１０３及び第１の電極１５３の重畳面積を低減することが可能であり、配線幅を広げることなく、即ち、開口率を維持しつつ、走査線１０３及び第１の電極１５３の間に生じる寄生容量を低減することができる。また、画素における抵抗を低減することができる。
【００８６】
また、図４に示す画素１５０において、走査線１０３ａ及び信号線１５１、走査線１０３ｂ及び信号線１５１、容量配線１０５ａ及び信号線１５１、並びに容量配線１０５ｂ及び信号線１５１の間において、半導体膜１６５ｃが設けられている。また、走査線１０３ａ及び信号線１５１、走査線１０３ｂ及び信号線１５１、容量配線１０５ａ及び信号線１５１、並びに容量配線１０５ｂ及び信号線１５１それぞれの交差部より外側に、半導体膜１６５ｃの端部が位置する。このため、上記配線間には、ゲート絶縁膜のみでなく、半導体膜１６５ｃが形成されるため、配線間の寄生容量を低減できる。なお、半導体膜１６５ｃの端部は、走査線１０３の一端部と重畳しているため、走査線１０３の一端部及び第１の電極１５３の一部における寄生容量を低減している。
【００８７】
また、薄膜トランジスタ１６６及び薄膜トランジスタ１６７のそれぞれにおいて、半導体膜１６５ａ及び半導体膜１６５ｂの端部は、走査線１０３の内側に位置する。このため、半導体膜１６５ａ及び半導体膜１６５ｂへのバックライトや外光の照射を低減することが可能であり、薄膜トランジスタ１６６及び薄膜トランジスタ１６７の光リーク電流を低下することができる。
【００８８】
なお、本実施の形態に示す薄膜トランジスタは、上面形状において、第１の電極１５３の一方の辺側に、第２の電極１５５ａ及び第３の電極１５５ｂが設けられている。即ち、第２の電極１５５ａ及び第３の電極１５５ｂと、信号線１５１との間に、信号線から突出する第１の電極１５３が設けられる。このため、第１の電極１５３及び第２の電極１５５ａの間に流れる電流の方向と、第１の電極１５３及び第３の電極１５５ｂの間に流れる電流の方向とが略一致する。半導体膜が微結晶半導体膜または結晶性半導体膜の場合、結晶の配向方向と、上記電流の流れる方向を略一致させることで、薄膜トランジスタの電気特性を向上させることができる。また、薄膜トランジスタ１６６及び薄膜トランジスタ１６７が有する半導体膜がそれぞれ異なるため、薄膜トランジスタ同士におけるリーク電流が少なく、更には、一方の薄膜トランジスタの電気特性が悪くとも、一方の薄膜トランジスタの電気特性が他方の薄膜トランジスタの電気特性に影響しないため、画素間の電気特性のムラを低減することができる。
【００８９】
なお、本実施の形態においては、一画素に２つの薄膜トランジスタを設けた構造を示したが、これに限定されない。一画素に３つ以上の複数の薄膜トランジスタ及び当該薄膜トランジスタに接続する複数の画素電極を有してもよい。
【００９０】
次に、薄膜トランジスタの構造について、図５を用いて説明する。
【００９１】
図５は、図４に示す一点鎖線Ｅ−Ｆにおける薄膜トランジスタ１６６の断面構造である。
【００９２】
薄膜トランジスタ１６６は、基板１０１上に、走査線１０３と、半導体膜１６５ａと、走査線１０３及び半導体膜１６５ａの間に設けられるゲート絶縁膜１０７と、半導体膜１６５ａに接するソース領域及びドレイン領域として機能する不純物半導体膜１５７及び不純物半導体膜１５９と、不純物半導体膜１５７に接する第１の電極１５３と、不純物半導体膜１５９に接する第２の電極１５５ａとを有する。また、ゲート絶縁膜１０７、半導体膜１６５ａ、不純物半導体膜１５７、不純物半導体膜１５９、第１の電極１５３、及び第２の電極１５５ａを覆う絶縁膜１６８が形成される。また、絶縁膜１６８の開口部において第２の電極１５５ａと接続する画素電極１６９ａが形成される。
【００９３】
半導体膜１６５ａは、実施の形態１に示す半導体膜１３５と同様の材料及び構造を適宜用いることができる。
【００９４】
なお、半導体膜１６５ａと同時に、半導体膜１６５ｂが形成される。このため、半導体膜１６５ｂは、半導体膜１６５ａと同様の材料及び積層構造を有する。
【００９５】
不純物半導体膜１５７及び不純物半導体膜１５９は、必要に応じて設ければよい。また、不純物半導体膜１５７及び不純物半導体膜１５９を設ける場合は、実施の形態１に示す不純物半導体膜１２７及び不純物半導体膜１２９と同様の材料及び構造を適宜用いることができる。
【００９６】
第１の電極１５３及び第２の電極１５５ａは、実施の形態１に示す第１の電極１２３及び第２の電極１２５ａと同様の材料及び構造を適宜用いることができる。
【００９７】
なお、第１の電極１５３及び第２の電極１５５ａと同時に、第３の電極１５５ｂが形成される。このため、第３の電極１５５ｂは、第１の電極１５３及び第２の電極１５５ａと同様の材料及び積層構造を有する。また、第１の電極１５３は、信号線１５１の一部が突出した領域である。このため、信号線１５１は、第１の電極１５３と同様の材料及び積層構造を有する。
【００９８】
絶縁膜１６８は、実施の形態１に示す絶縁膜１３８と同様の材料及び構造を適宜用いることができる。
【００９９】
画素電極１６９ａは、実施の形態１に示す画素電極１３９ａと同様の材料及び構造を適宜用いることができる。
【０１００】
なお、画素電極１６９ａと同時に、画素電極１６９ｂが形成される。このため、画素電極１６９ｂは、画素電極１６９ａと同様の材料及び積層構造を有する。
【０１０１】
本実施の形態により、マルチドメイン構造の液晶表示装置において、走査線及び信号線の間、薄膜トランジスタの走査線と、ソース電極及びドレイン電極の一方との寄生容量を低減することができる。このため、大型である液晶表示装置、高速駆動が可能な液晶表示装置、解像度の高い液晶表示装置において、表示品質を向上させることができる。また、液晶表示装置の消費電力を低減することができる。
【０１０２】
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０１０３】
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２に示す薄膜トランジスタの作製方法について、図６及び図７を用いて説明する。なお、ここでは、実施の形態１に示す薄膜トランジスタ１３６の作製方法を説明するが、適宜実施の形態１に示す薄膜トランジスタ１３７、実施の形態２に示す薄膜トランジスタ１６６及び薄膜トランジスタ１６７に適用することができる。なお、薄膜トランジスタは、ｐ型よりもｎ型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。
【０１０４】
図６（Ａ）に示すように、基板１０１上に走査線１０３を形成する。次に、走査線１０３を覆うゲート絶縁膜１０７を形成し、ゲート絶縁膜１０７上に微結晶半導体膜１０９を形成する。
【０１０５】
走査線１０３は、基板１０１上に、スパッタリング法または真空蒸着法を用いて、上記した材料により導電膜を形成し、該導電膜上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、走査線１０３及び基板１０１の密着性向上を目的として、上記の金属材料の窒化物膜を、基板１０１と、走査線１０３との間に設けてもよい。ここでは、基板１０１上に導電膜を形成し、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて、当該導電膜をエッチングする。
【０１０６】
なお、走査線１０３の側面は、テーパー形状とすることが好ましい。これは、後の工程で、走査線１０３上に形成される絶縁膜、半導体膜及び配線が、走査線１０３の段差箇所において切断されないようにするためである。走査線１０３の側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。
【０１０７】
また、走査線１０３を形成する工程により、容量配線１０５ａ及び容量配線１０５ｂを同時に形成することができる。
【０１０８】
ゲート絶縁膜１０７は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。ゲート絶縁膜１０７を形成する際のグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力とを重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、堆積速度を高めることができる。高周波数が１ＧＨｚ以上であるマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜１０７を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。
【０１０９】
また、ゲート絶縁膜１０７として、有機シランガスを用いたＣＶＤ法により酸化シリコン膜を形成することで、後に形成する半導体膜の結晶性を高めることが可能であるため、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【０１１０】
微結晶半導体膜１０９は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈する条件により、微結晶シリコン、微結晶シリコンゲルマニウム等を形成する。このときの堆積温度は、室温〜３５０℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
【０１１１】
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
【０１１２】
なお、微結晶半導体膜１０９の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを添加することで、微結晶半導体膜１０９の成膜速度が高まる。この結果、成膜速度が高まることで、微結晶半導体膜１０９に混入される不純物量が低減する。また、高いパワーを供給せずとも安定したプラズマを発生させることが可能である。これらの結果、微結晶半導体膜１０９のプラズマダメージを低減することが可能であり、微結晶半導体膜１０９の結晶性を高めることができる。
【０１１３】
微結晶半導体膜１０９のＣＶＤ法による形成工程において、グロー放電プラズマの生成は、ゲート絶縁膜１０７形成の際のグロー放電プラズマの生成条件を適宜用いることができる。
【０１１４】
次に、図６（Ｂ）に示すように、微結晶半導体膜１０９上に半導体膜１１１を形成する。半導体膜１１１は、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂで構成される。次に、半導体膜１１１上に、不純物半導体膜１１３を形成する。次に、不純物半導体膜１１３上にマスクを形成する。
【０１１５】
微結晶半導体膜１０９を種結晶として、部分的に結晶成長させる条件（結晶成長を低減さる条件）で、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成することができる。
【０１１６】
半導体膜１１１は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。グロー放電プラズマの生成は、ゲート絶縁膜１０７と同様にすることができる。
【０１１７】
このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、微結晶半導体膜１０９と同様に微結晶半導体膜を形成する流量比を用い、さらに原料ガスに窒素を含む気体を用いる条件とすることで、微結晶半導体膜１０９の堆積条件よりも、結晶成長を低減することができる。具体的には、半導体膜１１１の堆積初期においては、原料ガスに窒素を含む気体が含まれるため、部分的に結晶成長が抑制され、錐形状の微結晶半導体領域が成長すると共に、非晶質半導体領域が形成される。さらに、堆積中期または後期では、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体領域のみが堆積される。この結果、半導体膜１１１において、微結晶半導体領域１１１ａ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体膜で形成される非晶質半導体領域１１１ｂを形成することができる。
【０１１８】
ここでは、半導体膜１１１を形成するガス流量条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜２００倍である。なお、通常の非晶質半導体膜を形成するガス流量条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
【０１１９】
また、半導体膜１１１の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを導入することで、成膜速度を高めることができる。
【０１２０】
半導体膜１１１の厚さは、厚さ５０〜３５０ｎｍとすることが好ましく、さらに好ましくは１２０〜２５０ｎｍとする。
【０１２１】
ここでは、半導体膜１１１の原料ガスに窒素を含む気体を含ませて、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成したが、他の半導体膜１１１の形成方法として、微結晶半導体膜１０９の表面を窒素を含む気体に曝して、微結晶半導体膜１０９の表面に窒素を吸着させた後、シリコンまたはゲルマニウムを含む堆積性気体及び水素を原料ガスとして、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成することができる。
【０１２２】
不純物半導体膜１１３は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合したグロー放電プラズマにより、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンを形成する。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物半導体膜１１３として、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより、ボロンが添加されたアモルファスシリコン、またはボロンが添加された微結晶シリコンを形成すればよい。
【０１２３】
また、不純物半導体膜１１３を、リンが添加された微結晶シリコン、またはホウ素が添加された微結晶シリコンで形成する場合は、半導体膜１１１と、不純物半導体膜１１３との間に、微結晶半導体膜、代表的には微結晶シリコン膜を形成することで、界面の特性を向上させることができる。この結果、不純物半導体膜１１３と、半導体膜１１１との界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体膜、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。
【０１２４】
マスクはフォトリソグラフィ工程により形成することができる。
【０１２５】
次に、マスクを用いて、微結晶半導体膜１０９、半導体膜１１１、及び不純物半導体膜１１３をエッチングする。この工程により、微結晶半導体膜１０９、半導体膜１１１、及び不純物半導体膜１１３を素子毎に分離し、半導体膜１１６及び不純物半導体膜１１７を形成する。なお、半導体膜１１６は、微結晶半導体膜１０９及び半導体膜１１１の微結晶半導体領域１１１ａそれぞれ一部を含む微結晶半導体領域１１４と、半導体膜１１１の非晶質半導体領域１１１ｂの一部を含む非晶質半導体領域１１５とを有する。この後、マスクを除去する（図６（Ｃ）参照。）。
【０１２６】
次に、不純物半導体膜１１７上に導電膜１１９を形成する（図６（Ｄ）参照。）。導電膜１１９は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。
【０１２７】
次に、フォトリソグラフィ工程によりレジストで形成されるマスクを形成し、当該レジストで形成されるマスクを用いて導電膜１１９をエッチングして、ソース電極及びドレイン電極として機能する第１の電極１２３及び第２の電極１２５ａを形成する。導電膜１１９のエッチングはドライエッチングまたはウェットエッチングを用いることができる。または、第１の電極１２３及び第２の電極１２５ａは、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。なお、当該工程において、第３の電極１２５ｂ及び信号線１２１を形成する。
【０１２８】
次に、不純物半導体膜１１７及び半導体膜１１６の一部をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体膜１２７及び不純物半導体膜１２９を形成する。また、微結晶半導体領域１１４及び凹部を有する非晶質半導体領域１３３を有する半導体膜１３５を形成する。
【０１２９】
ここでは、第１の電極１２３及び第２の電極１２５ａの端部と、不純物半導体膜１２７及び不純物半導体膜１２９の端部とが揃っているが、第１の電極１２３及び第２の電極１２５ａの端部と、不純物半導体膜１２７及び不純物半導体膜１２９の端部とがずれ、断面において、第１の電極１２３及び第２の電極１２５ａの端部が、不純物半導体膜１２７及び不純物半導体膜１２９の端部より内側に位置してもよい。
【０１３０】
次に、ドライエッチングを行ってもよい。ドライエッチングの条件は、非晶質半導体領域１３３にダメージが入らず、且つ非晶質半導体領域１３３に対するエッチング速度が低い条件を用いる。エッチングガスとしては、代表的にはＣｌ２、ＣＦ４、またはＮ２等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。
【０１３１】
次に、非晶質半導体領域１３３の表面にプラズマ処理、代表的には水プラズマ処理、酸素プラズマ処理、オゾンプラズマ処理、Ｎ２Ｏプラズマ処理、酸素及び水素の混合ガスによるプラズマ処理等の酸化ガス雰囲気によるプラズマ処理を行う。この後、マスクを除去する。なお、当該マスクの除去は、不純物半導体膜１１７及び半導体膜１１６のドライエッチング前に行ってもよい。
【０１３２】
上記したように、非晶質半導体領域１３３にダメージを与えない条件で更なるドライエッチングを行うことで、露出した非晶質半導体領域１３３上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて、水プラズマ、または水素及び酸素の混合ガスによるプラズマ処理を行うことで、非晶質半導体領域１３３の欠陥を低減することができる。このため、後に完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
【０１３３】
なお、フォトリソグラフィ工程により形成されるマスクを導電膜１１９上に形成し、当該レジストで形成されるマスクを用いて導電膜１１９をエッチングして、ソース電極及びドレイン電極として機能する第１の電極１２３及び第２の電極１２５ａを形成する。次に、不純物半導体膜１１７をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体膜１２７及び不純物半導体膜１２９を形成する。この際、半導体膜１１６の一部がエッチングされる場合もある。次に、マスクを除去した後、半導体膜１１６の一部をエッチングして、非晶質半導体領域１３３を形成してもよい。当該エッチング工程のエッチングガスとして、ＨＢｒと、ＣＦ４、ＮＦ３、及びＳＦ６の一以上と、酸素との混合ガスを用いることで、エッチングの残渣物を低減することが可能であるため、薄膜トランジスタの特性のバラツキを低減することができる。
【０１３４】
また、マスクを除去した後、第１の電極１２３及び第２の電極１２５ａを用いて、非晶質半導体領域１１５の一部をエッチングして、凹部を有する非晶質半導体領域１３３を形成する。このため、剥離液及びレジストの残渣物に触れた非晶質半導体領域はエッチングにより除去されるため、バックチャネルには残存しない。この結果、バックチャネルに残存した剥離液及びレジストの残渣物によるリーク電流が発生しないため、薄膜トランジスタのオフ電流をより低減することができる。
【０１３５】
以上の工程によりシングルゲート型の薄膜トランジスタを作製することができる（図７（Ａ）参照。）。また、本実施の形態に示す薄膜トランジスタは、逆スタガ型の薄膜トランジスタであるため、オン電流及び電界効果移動度が高く、オフ電流が低く、且つ電気特性の変動が少ないシングルゲート型の薄膜トランジスタを生産性高く作製することができる。
【０１３６】
次に、図７（Ｂ）に示すように、半導体膜１３５、不純物半導体膜１２７、不純物半導体膜１２９、第１の電極１２３、及び第２の電極１２５ａの上に絶縁膜１３８を形成する。絶縁膜１３８は、ゲート絶縁膜１０７と同様に形成することができる。
【０１３７】
次に、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて絶縁膜１３８に開口部を形成する。次に、絶縁膜１３８上に画素電極１３９ａを形成する。
【０１３８】
以上の工程により、薄膜トランジスタと、当該薄膜トランジスタに接続する画素電極を作製することができる。
【０１３９】
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができるものとする。
【特許請求の範囲】
【請求項１】
信号線と、
前記信号線と交差する走査線と、
前記信号線から突出する第１の電極と、
前記第１の電極に対向する複数の第２の電極と、
前記複数の第２の電極に接続する複数の画素電極と、
前記第１の電極及び前記複数の第２の電極と接続し、且つ前記走査線と、前記第１の電極及び前記複数の第２の電極との間に設けられる半導体膜と、
を有し、
前記走査線の一部はループ形状で開口部を有しており、
前記第１の電極の一部は、前記走査線の開口部と重畳することを特徴とする表示装置。
【請求項２】
請求項１において、前記走査線及び前記半導体膜の間には、ゲート絶縁膜を有し、
前記走査線、前記ゲート絶縁膜、前記半導体膜、前記第１の電極、及び前記第２の電極により薄膜トランジスタを構成することを特徴とする表示装置。
【請求項３】
信号線と、
前記信号線と交差する走査線と、
前記信号線から突出する第１の電極と、
前記第１の電極に対向する第２の電極と、
前記第１の電極に対向する第３の電極と、
前記第２の電極に接続する第１の画素電極と、
前記第３の電極に接続する第２の画素電極と、
前記第１の電極乃至前記第３の電極と接続し、且つ前記走査線と、前記第１の電極乃至前記第３の電極との間に設けられる半導体膜と、
を有し、
前記走査線の一部はループ形状で開口部を有しており、
前記第１の電極の一部は、前記走査線の開口部と重畳することを特徴とする表示装置。
【請求項４】
請求項３において、前記走査線及び前記半導体膜の間には、ゲート絶縁膜を有し、
前記走査線、前記ゲート絶縁膜、前記半導体膜、前記第１の電極、及び前記第２の電極により第１の薄膜トランジスタを構成し、
前記走査線、前記ゲート絶縁膜、前記半導体膜、前記第１の電極、及び前記第３の電極により第２の薄膜トランジスタを構成することを特徴とする表示装置。
【請求項５】
信号線と、
前記信号線と交差する走査線と、
前記信号線から突出する第１の電極と、
前記第１の電極に対向する第２の電極と、
前記第１の電極に対向する第３の電極と、
前記第２の電極に接続する第１の画素電極と、
前記第３の電極に接続する第２の画素電極と、
前記第１の電極及び前記第２の電極と接続し、且つ前記走査線と、前記第１の電極及び前記第２の電極との間に設けられる第１の半導体膜と、
前記第１の電極及び前記第３の電極と接続し、且つ前記走査線と、前記第１の電極及び前記第３の電極との間に設けられる第２の半導体膜と、
を有し、
前記走査線の一部はループ形状で開口部を有しており、
前記第１の電極の一部は、前記走査線の開口部と重畳することを特徴とする表示装置。
【請求項６】
請求項５において、前記走査線と、前記第１の半導体膜及び前記第２の半導体膜との間に、ゲート絶縁膜を有し、
前記走査線、前記ゲート絶縁膜、前記第１の半導体膜、前記第１の電極、及び前記第２の電極により第１の薄膜トランジスタを構成し、
前記走査線、前記ゲート絶縁膜、前記第２の半導体膜、前記第１の電極、及び前記第３の電極により第２の薄膜トランジスタを構成することを特徴とする表示装置。
【請求項７】
請求項３乃至請求項６のいずれか一項において、前記第１の電極は、上面形状において、前記第２の電極及び前記第３の電極の間に設けられることを特徴とする表示装置。
【請求項８】
請求項３乃至請求項６のいずれか一項において、前記第２の電極及び前記第３の電極は、上面形状において、前記第１の電極の一方の辺側に設けられることを特徴とする表示装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記走査線の一部はループ形状で開口部を有する領域であり、前記走査線の他部は前記信号線と交差する方向に延伸する領域であり、
前記走査線の一部において、前記開口部を挟んだ走査線の幅の合計は、前記走査線の他部の幅以上であることを特徴とする表示装置。
【請求項１０】
請求項１乃至請求項８のいずれか一項において、前記走査線の一部はループ形状で開口部を有する領域であり、前記走査線の他部は前記信号線と交差する方向に延伸する領域であり、
前記走査線の一部の端部は、前記走査線の他部の端部より外側に位置することを特徴とする表示装置。
【請求項１】
信号線と、
前記信号線と交差する走査線と、
前記信号線から突出する第１の電極と、
前記第１の電極に対向する複数の第２の電極と、
前記複数の第２の電極に接続する複数の画素電極と、
前記第１の電極及び前記複数の第２の電極と接続し、且つ前記走査線と、前記第１の電極及び前記複数の第２の電極との間に設けられる半導体膜と、
を有し、
前記走査線の一部はループ形状で開口部を有しており、
前記第１の電極の一部は、前記走査線の開口部と重畳することを特徴とする表示装置。
【請求項２】
請求項１において、前記走査線及び前記半導体膜の間には、ゲート絶縁膜を有し、
前記走査線、前記ゲート絶縁膜、前記半導体膜、前記第１の電極、及び前記第２の電極により薄膜トランジスタを構成することを特徴とする表示装置。
【請求項３】
信号線と、
前記信号線と交差する走査線と、
前記信号線から突出する第１の電極と、
前記第１の電極に対向する第２の電極と、
前記第１の電極に対向する第３の電極と、
前記第２の電極に接続する第１の画素電極と、
前記第３の電極に接続する第２の画素電極と、
前記第１の電極乃至前記第３の電極と接続し、且つ前記走査線と、前記第１の電極乃至前記第３の電極との間に設けられる半導体膜と、
を有し、
前記走査線の一部はループ形状で開口部を有しており、
前記第１の電極の一部は、前記走査線の開口部と重畳することを特徴とする表示装置。
【請求項４】
請求項３において、前記走査線及び前記半導体膜の間には、ゲート絶縁膜を有し、
前記走査線、前記ゲート絶縁膜、前記半導体膜、前記第１の電極、及び前記第２の電極により第１の薄膜トランジスタを構成し、
前記走査線、前記ゲート絶縁膜、前記半導体膜、前記第１の電極、及び前記第３の電極により第２の薄膜トランジスタを構成することを特徴とする表示装置。
【請求項５】
信号線と、
前記信号線と交差する走査線と、
前記信号線から突出する第１の電極と、
前記第１の電極に対向する第２の電極と、
前記第１の電極に対向する第３の電極と、
前記第２の電極に接続する第１の画素電極と、
前記第３の電極に接続する第２の画素電極と、
前記第１の電極及び前記第２の電極と接続し、且つ前記走査線と、前記第１の電極及び前記第２の電極との間に設けられる第１の半導体膜と、
前記第１の電極及び前記第３の電極と接続し、且つ前記走査線と、前記第１の電極及び前記第３の電極との間に設けられる第２の半導体膜と、
を有し、
前記走査線の一部はループ形状で開口部を有しており、
前記第１の電極の一部は、前記走査線の開口部と重畳することを特徴とする表示装置。
【請求項６】
請求項５において、前記走査線と、前記第１の半導体膜及び前記第２の半導体膜との間に、ゲート絶縁膜を有し、
前記走査線、前記ゲート絶縁膜、前記第１の半導体膜、前記第１の電極、及び前記第２の電極により第１の薄膜トランジスタを構成し、
前記走査線、前記ゲート絶縁膜、前記第２の半導体膜、前記第１の電極、及び前記第３の電極により第２の薄膜トランジスタを構成することを特徴とする表示装置。
【請求項７】
請求項３乃至請求項６のいずれか一項において、前記第１の電極は、上面形状において、前記第２の電極及び前記第３の電極の間に設けられることを特徴とする表示装置。
【請求項８】
請求項３乃至請求項６のいずれか一項において、前記第２の電極及び前記第３の電極は、上面形状において、前記第１の電極の一方の辺側に設けられることを特徴とする表示装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記走査線の一部はループ形状で開口部を有する領域であり、前記走査線の他部は前記信号線と交差する方向に延伸する領域であり、
前記走査線の一部において、前記開口部を挟んだ走査線の幅の合計は、前記走査線の他部の幅以上であることを特徴とする表示装置。
【請求項１０】
請求項１乃至請求項８のいずれか一項において、前記走査線の一部はループ形状で開口部を有する領域であり、前記走査線の他部は前記信号線と交差する方向に延伸する領域であり、
前記走査線の一部の端部は、前記走査線の他部の端部より外側に位置することを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１４５９２７（Ｐ２０１２−１４５９２７Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−２７３４８０（Ｐ２０１１−２７３４８０）
【出願日】平成２３年１２月１４日（２０１１．１２．１４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１２月１４日（２０１１．１２．１４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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