半導体装置およびその製造方法
【課題】ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を向上させる。また、半導体装置の製造工程を簡略化する。
【解決手段】ＳＯＩ基板ＳＢ上に形成された複数のｎチャネル型ＭＯＳＦＥＴＱｎを有する半導体装置において、ＢＯＸ膜の下部の支持基板の上面に拡散層であるｎ＋型半導体領域を形成し、ｎ＋型半導体領域と電気的に接続され、素子分離領域１を貫くコンタクトプラグＣＴ２を形成することで、支持基板の電位を制御する。ＳＯＩ基板ＳＢの平面において、各ｎチャネル型ＭＯＳＦＥＴＱｎは第１方向に延在しており、第１方向に複数形成されて隣り合うコンタクトプラグＣＴ２同士の間に配置された構造とする。
【解決手段】ＳＯＩ基板ＳＢ上に形成された複数のｎチャネル型ＭＯＳＦＥＴＱｎを有する半導体装置において、ＢＯＸ膜の下部の支持基板の上面に拡散層であるｎ＋型半導体領域を形成し、ｎ＋型半導体領域と電気的に接続され、素子分離領域１を貫くコンタクトプラグＣＴ２を形成することで、支持基板の電位を制御する。ＳＯＩ基板ＳＢの平面において、各ｎチャネル型ＭＯＳＦＥＴＱｎは第１方向に延在しており、第１方向に複数形成されて隣り合うコンタクトプラグＣＴ２同士の間に配置された構造とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置およびその製造方法に関し、特に、シリコン層を介して基板電位を制御する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
寄生容量の発生を抑えることのできる半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層）が形成された基板であり、ＳＯＩ基板上にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成した場合、シリコン層に形成された拡散領域に発生する寄生容量を低減することができる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ラッチアップフリー化などが期待できる。
【０００３】
特許文献１（特開平９−３１２４０１号公報）には、ＳＯＩ基板を構成するシリコン酸化膜（ＢＯＸ膜）の下層の支持基板の上面に形成された不純物ドープトポリシリコン層の電位を制御することで、不純物ドープトポリシリコン層に電荷を蓄積し、ＭＯＳＦＥＴのしきい値電圧のバラツキを抑える技術が開示されている。ここでは、ｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴは、それぞれの下部の不純物ドープトポリシリコン層がｎ型の導電型を有しており、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとでそれぞれの下部の不純物ドープトポリシリコン層に導入する不純物を打ち分けていない。
【０００４】
特許文献２（特開２００１−１７７０９８号公報）に示されている半導体装置では、ＳＯＩ基板を用いたデバイスにおいて、ＳＯＩ基板を構成する埋め込み酸化膜（ＢＯＸ膜）の下部の支持基板の電位を制御するため、ＢＯＸ膜およびＢＯＸ膜上のシリコン膜を貫通し、支持基板に電気的に接続されたコンタクトプラグが形成されている。ここでは、前記コンタクトプラグを通じて支持基板の電位を制御することでしきい値電圧を制御し、ＭＯＳＦＥＴの動作の高速化、低消費電力化および微細化を可能とする技術が開示されている。また、ｎチャネル型ＭＯＳＦＥＴの下部の支持基板にはｐ型のウエル領域を形成し、ｐチャネル型ＭＯＳＦＥＴの下部の支持基板にはｎ型のウエル領域を形成している。なお、支持基板の電位を制御するためのコンタクトプラグは柱状の形状を有しており、ＳＯＩ基板の主面に沿う方向に延在している旨の記載はない。
【０００５】
また、ここでは、ｎチャネル型ＭＯＳＦＥＴの下部の支持基板にはｎチャネル型ＭＯＳＦＥＴがアクティブの時には電源電圧より低い電圧を印可し、ｎチャネル型ＭＯＳＦＥＴがスタンバイ（オフ）の時には電源電圧を印可する旨の記載がされている。また、ｐチャネル型ＭＯＳＦＥＴの下部の支持基板にはｐチャネル型ＭＯＳＦＥＴがアクティブの時には接地電位より低い電圧を印可し、ｐチャネル型ＭＯＳＦＥＴがスタンバイ（オフ）の時には接地電位を印可する旨の記載がされている。ただし、支持基板の電位を、ｎチャネル型ＭＯＳＦＥＴまたはｐチャネル型ＭＯＳＦＥＴのゲート電極と同一の電位にする旨の記載はない。
【０００６】
特許文献３（特開２００７−１１５９７１号公報）には、ＳＯＩ基板上に形成したデバイスにおいて、ＭＯＳＦＥＴのゲート電極の下部の支持基板の電位を制御するために、ＳＯＩ基板を構成するＢＯＸ膜およびＢＯＸ膜上に形成されたシリコン膜を貫通して支持基板に電気的に接続されたコンタクトプラグを形成し、前記コンタクトプラグを通じて支持基板の電位を制御することを可能とする技術が開示されている。ここでは、ｎチャネル型ＭＯＳＦＥＴの下部の支持基板にはｐ型のウエル領域を形成し、ｐチャネル型ＭＯＳＦＥＴの下部の支持基板にはｎ型のウエル領域を形成している。なお、支持基板の電位を制御するためのコンタクトプラグは柱状の形状を有しており、半導体基板の主面に沿う方向に延在している旨の記載はない。
【０００７】
また、ここでは、ｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴのゲート電極の下方のｐ型ウェルおよびｎ型ウェルに基板バイアス電圧を印加し、前記基板バイアス電圧によってゲート−基板間電圧を制御することが記載されているが、ゲート電極の電位と基板の支持電位とを同一の電位にする旨の記載はない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−３１２４０１号公報
【特許文献２】特開２００１−１７７０９８号公報
【特許文献３】特開２００７−１１５９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
携帯電話用のアンテナスイッチに用いられる高周波用の電界効果トランジスタであるＭＯＳＦＥＴは、入力された信号がノイズの影響を受けずにそのまま出力されず、歪成分（ノイズ）の混ざった信号が出力されやすい特性（歪特性）を有する。この歪成分は、入力された信号の波長の２倍または３倍の波長を有する高周波として発生しやすい。歪成分は本来の入力信号と関係ない周波数成分であり、このような余分な周波数成分が入力信号に混ざることで、正確に信号を出力することができない問題がある。また、基板全体が主にＳｉ（シリコン）からなるバルクシリコンの半導体基板上に上記ＭＯＳＦＥＴを形成した場合、ゲート容量またはドレイン容量などの寄生容量がゲート電極またはドレイン領域と半導体基板との間に生じ、歪成分が発生しやすくなる（歪特性が強まる）問題がある。
【００１０】
そこで本発明者らは、高周波用ＭＯＳＦＥＴを形成する半導体基板について、歪成分が発生しにくい（歪特性が弱い）半導体基板として、ＧａＡｓ（ガリウムヒ素）からなる半導体基板またはＳＯＳ（Silicon On Sapphire）基板を用いる方法を検討した。
【００１１】
高周波の信号のスイッチングに用いるＭＯＳＦＥＴをＧａＡｓ（ガリウムヒ素）からなる半導体基板（以下単にＧａＡｓ基板という）またはＳＯＳ基板上に形成した場合、高周波用ＭＯＳＦＥＴの入力信号および出力信号においてスイッチングによるノイズの発生を抑えることができる。
【００１２】
ＧａＡｓ基板を使用した場合にノイズの発生を抑えることができるのは、ＧａＡｓ基板は電子が流れやすく不純物が少ない高純度の半導体層を有するため、電子の移動速度が速く、ノイズが発生しにくいからである。従って、ＧａＡｓ基板上に形成されたトランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）はノイズの発生量が少ない特徴がある。
【００１３】
また、ＳＯＳ基板はサファイアからなる支持基板上にシリコン層を有する基板である。絶縁層であるサファイア層を有するＳＯＳ基板の上面のシリコン層上に高周波用ＭＯＳＦＥＴを形成した場合、高周波用ＭＯＳＦＥＴの入力信号および出力信号においてノイズの伝搬経路となる寄生容量がソース・ドレイン領域と基板との間に発生しにくいため、ノイズの発生量を低減できる特徴がある。
【００１４】
しかし、これらの基板材料は何れも高価であるため、ＧａＡｓ基板またはＳＯＳ基板を用いて半導体装置を製造しようとすると、半導体装置を用いた製品のコストが高くなる問題がある。
【００１５】
また、ＳＯＳ基板は絶縁層であるサファイア層上にシリコン層を形成した基板である。このＳＯＳ基板は、ウエルおよび基板間の寄生容量に起因する、入力信号の２倍の周波数を有する歪成分の発生を抑えることができるが、ウエルおよびソース・ドレイン間の寄生容量に起因する、入力信号の３倍の周波数を有する歪成分の発生を抑えることは難しい。
【００１６】
これに対し、ゲート電極と半導体基板との間における寄生容量の発生を抑えることができる低コストな半導体基板としてＳＯＩ基板を使用する方法が考えられるが、ＳＯＩ基板であっても、寄生容量に起因するノイズ（歪成分）が発生する歪特性を有している。また、ＳＯＩ基板上に形成したＭＯＳＦＥＴにおいては、ドレインとゲート間の耐圧であるドレイン耐圧が低い問題がある。ドレイン耐圧が低いと、ゲート電極の大きさを大きくするか、またはゲート電極とドレイン領域との間隔を広めるなどして所定のドレイン耐圧を確保する必要があるため、半導体素子の微細化の妨げとなる。
【００１７】
本発明の目的は、半導体装置の信頼性を向上することである。特に、ＳＯＩ基板上に形成された電界効果トランジスタに寄生容量が発生することを防ぐことにより、入力信号および出力信号において歪成分が発生することを防ぐ技術を提供する。
【００１８】
また、本発明の他の目的は、半導体装置の製造工程を簡略化することである。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明の好ましい一実施の形態である半導体装置は、
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層を含むＳＯＩ構造を有する半導体基板の主面に素子分離領域に囲まれて形成され、前記半導体基板の主面に沿う第１方向に延在し、前記第１方向に並んで形成された第１導電型の複数の電界効果トランジスタを含む半導体装置であって、
前記複数の電界効果トランジスタの下部を含む前記支持基板の上面には、前記支持基板よりも低抵抗な一または複数の不純物拡散層が形成され、
前記複数の電界効果トランジスタの上部には、前記複数の不純物拡散層に所定の電位を供給する複数の金属配線が形成され、
前記一または複数の不純物拡散層および前記複数の金属配線は、前記第１方向に隣り合う前記複数の電界効果トランジスタ同士の間の前記素子分離領域および前記絶縁層を貫いて形成された複数の第１接続部材を介して電気的に接続されているものである。
【００２２】
また、本発明の好ましい一実施の形態である半導体装置の製造方法は、
ＳＯＩ構造を有する半導体基板上に形成された電界効果トランジスタを含む半導体装置の製造方法であって、
（ａ）支持基板、前記支持基板上に形成された絶縁層および前記絶縁層上に形成された半導体層により構成される前記半導体基板を準備する工程と、
（ｂ）前記（ａ）工程の後に、前記半導体基板の主面に素子分離領域を形成する工程と、
（ｃ）前記（ｂ）工程の後に、前記半導体基板の主面上から前記半導体基板の主面に向かって第１導電型の不純物を注入し、前記支持基板の上面に前記支持基板よりも低抵抗な前記第１導電型の第１不純物拡散層を形成する工程と、
（ｄ）前記（ｂ）工程の後に、前記半導体基板の主面上から前記半導体基板の主面に向かって第２導電型の不純物を注入し、前記半導体層に前記第２導電型の第２不純物拡散層を形成する工程と、
（ｅ）前記（ｃ）工程および前記（ｄ）工程の後に、前記半導体層の上面に、ゲート電極および前記第１導電型を有するソース・ドレイン領域を有する前記電界効果トランジスタを形成する工程と、
（ｆ）前記（ｅ）工程の後に、前記ゲート電極および前記ソース・ドレイン領域のそれぞれの表面にシリサイド層を形成する工程と、
（ｇ）前記（ｆ）工程の後に、前記素子分離領域、前記ゲート電極、前記ソース・ドレイン領域および前記シリサイド層を含む前記半導体基板の主面を覆うように前記半導体基板の主面上に第１絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程の後に、前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｉ）前記（ｈ）工程の後に、前記ゲート電極上および前記ソース・ドレイン領域上のそれぞれの前記シリサイド層の上面を露出する第１コンタクトホールと、前記素子分離領域の直下の前記第１不純物拡散層の上面を露出する第２コンタクトホールとをそれぞれエッチングにより形成する工程と、
（ｊ）前記（ｉ）工程の後に、前記第１および第２コンタクトホール内に接続部材をそれぞれ形成する工程と、
を有し、
前記（ｉ）工程では、前記第１および第２コンタクトホールを、同一のエッチング工程により形成するものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
半導体装置の信頼性を向上することができる。
【００２５】
また、半導体装置の製造工程を簡略化することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１である半導体装置の平面図である。
【図２】図１の一部を拡大して示す平面図である。
【図３】図２の一部を拡大して示す平面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す断面図であって、図３のＡ−Ａ線およびＢ−Ｂ線における断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】本発明の実施の形態２である半導体装置の平面図である。
【図１６】図１５の一部を拡大して示す平面図である。
【図１７】本発明の実施の形態３である半導体装置の製造方法を示す断面図であって、図１６のＣ−Ｃ線における断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す断面図である。
【図２１】本発明の実施の形態４である半導体装置の平面図である。
【図２２】図２１の一部を拡大して示す平面図である。
【図２３】本発明の実施の形態５である半導体装置の製造方法を示す断面図であって、図２２のＤ−Ｄ線における断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す断面図である。
【図２６】本発明の実施の形態６である半導体装置の平面図である。
【図２７】図２６の一部を拡大して示す平面図である。
【図２８】本発明の実施の形態７である半導体装置の製造方法を示す断面図であって、図２７のＥ−Ｅ線における断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す断面図である。
【図３０】図２９に続く半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００２７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施の形態等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００３０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３１】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。例えば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（例えばＳｉＧｅ）等を含むものとする。
【００３２】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００３４】
（実施の形態１）
本発明の実施の形態１による電界効果トランジスタであるｎチャネル型ＭＯＳＦＥＴの構造の一例を図１〜図４を用いて説明する。図１はＳＯＩ基板上に形成された半導体チップを示す平面図である。図２は、図１に示すスイッチ部ＳＷ１を拡大して示す平面図である。図３は図２において破線で囲われた箇所を拡大して示す平面図である。図４は図３のＡ−Ａ線およびＢ−Ｂ線における断面図である。
【００３５】
本実施の形態の半導体チップＣＰの全体の模式的な平面図を図１に示す。図１では、図を分かりやすくするため、半導体チップＣＰの上部に形成された層間絶縁膜および配線などは示していない。
【００３６】
半導体チップＣＰはＳＯＩ基板ＳＢおよびＳＯＩ基板ＳＢ上に形成されたＭＯＳＦＥＴおよび配線などを含むスイッチ部ＳＷ１〜ＳＷ４、負バイアス回路ＢＣおよびＥＳＤ（Electro Static Discharge：静電気破壊）保護ダイオードＤＩなどにより構成されており、高周波の信号のスイッチングを行うスイッチング素子である。なお、スイッチングとは、直流・交流変換回路やデジタル回路などにおいて、電気回路のオン・オフを切り替える動作を言う。
【００３７】
スイッチ部ＳＷ１〜ＳＷ４は、それぞれスイッチング用の複数のＭＯＳＦＥＴからなる。ここでは、一例として、スイッチ部ＳＷ１〜ＳＷ４は何れもｎチャネル型ＭＯＳＦＥＴを含んでいる場合を例示している。また、負バイアス回路ＢＣはスイッチ部ＳＷ１〜ＳＷ４に形成されたＭＯＳＦＥＴを正しい動作点で使うための回路であり、信号の周波数特性を向上させ、信号の歪みおよびノイズ（雑音）を低減する働きを有する。なお、スイッチ部ＳＷ１およびＳＷ２は比較的高い周波数の信号をスイッチングし、スイッチ部ＳＷ３およびＳＷ４は比較的低い周波数の信号をスイッチングする働きを有し、スイッチ部ＳＷ１およびＳＷ３は受信した信号（入力信号）をスイッチングし、スイッチ部ＳＷ２およびＳＷ４は送信する信号（出力信号）をスイッチングする働きを有する。また、ＥＳＤ保護ダイオードＤＩは、半導体チップＣＰが静電気放電により誤作動または故障することを防ぐ働きを有する。
【００３８】
図２には、図１で示した半導体チップＣＰ上のスイッチ部ＳＷ１を拡大して示している。図２に示すように、スイッチ部ＳＷ１は、マトリクス状に複数配置されたｎチャネル型ＭＯＳＦＥＴＱｎ、素子分離領域１およびコンタクトプラグＣＴ２を有している。コンタクトプラグＣＴ２は素子分離領域１を貫いており、半導体チップＣＰの平面において、素子分離領域１に囲まれるように形成されている。
【００３９】
図３に示す平面図では、図２において破線で囲んだ領域を拡大して示している。図３に示すように、ＳＯＩ基板ＳＢの主面上に形成されたｎチャネル型ＭＯＳＦＥＴＱｎは、ゲート電極９と、ゲート電極９を挟むように形成されたソース・ドレイン領域６とを含む電界効果トランジスタであり、ＳＯＩ基板ＳＢの主面に沿う第１方向に延在し、第１方向に並んで複数形成されており、また、ＳＯＩ基板ＳＢの主面に沿う方向であって第１方向に直交する第２方向に複数並んで複数形成されている。第２方向に隣り合うｎチャネル型ＭＯＳＦＥＴＱｎ同士はソース・ドレイン領域６を互いに共有しており、ゲート電極９およびソース・ドレイン領域６はそれぞれ第１方向に延在し、ソース・ドレイン領域６は第２方向に延在するゲート電極配線９ａの近傍で終端している。ゲート電極配線９ａと同層に形成されたゲート電極９は第１方向の両端部においてゲート電極配線９ａに接続されており、ゲート電極配線９ａは第２方向の端部に接続部９ｂを有し、接続部９ｂ上にはコンタクトプラグＣＴ３が形成されている。コンタクトプラグＣＴ３はゲート電極９、ゲート電極配線９ａおよび接続部９ｂよりも上層に形成された配線（図示しない）に接続されており、ゲート電極９はコンタクトプラグＣＴ３、接続部９ｂ、ゲート電極配線９ａを介して配線と電気的に接続されている。ゲート電極９、ゲート電極配線９ａおよび接続部９ｂは同層に形成された一体の層である。
【００４０】
第２方向に延在するゲート電極配線９ａは第１方向に並んでＳＯＩ基板ＳＢ上に複数形成されており、第１方向に隣り合う一方のゲート電極配線９ａとの間にはゲート電極９およびソース・ドレイン領域６が形成され、第１方向に隣り合うもう一方のゲート電極配線９ａとの間の下部のＳＯＩ基板ＳＢの主面には素子分離領域１が形成されている。図２に示すように、第１方向に隣り合うゲート電極配線９ａ同士の間の下部のＳＯＩ基板ＳＢの主面に形成された素子分離領域１には、ＳＯＩ基板ＳＢの主面に対して垂直な方向に素子分離領域１を貫くコンタクトプラグＣＴ２が形成されている。すなわち、コンタクトプラグＣＴ２は、第１方向においてｎチャネル型ＭＯＳＦＥＴＱｎを挟むように形成されている。言い換えれば、第１方向に隣り合うコンタクトプラグＣＴ２同士の間にｎチャネル型ＭＯＳＦＥＴＱｎが配置されている。コンタクトプラグＣＴ２は第２方向に延在し、素子分離領域１の上面から下面を貫通する壁状の導電体からなる接続部材であり、図４に示すように、ＳＯＩ基板ＳＢを構成する絶縁膜であるＢＯＸ膜（埋め込み酸化膜）３の下部の支持基板２と、ＳＯＩ基板ＳＢの主面よりも上層に形成された配線２０に電気的に接続されている。
【００４１】
図４の左側には図３のＡ−Ａ線における断面であるＭＯＳＦＥＴ形成領域ＭＲの断面図を示し、図４の右側には図３のＢ−Ｂ線における断面である基板接続領域ＣＲの断面図を示す。ＭＯＳＦＥＴ形成領域ＭＲでは、図４に示すように支持基板２、ＢＯＸ膜３およびシリコン層４により構成されるＳＯＩ基板ＳＢ上に、ｎチャネル型ＭＯＳＦＥＴＱｎが複数形成されている。ｎチャネル型ＭＯＳＦＥＴＱｎはシリコン層４内に形成されたｐ型ウエル１３を挟むように形成されたソース・ドレイン領域６、ソース・ドレイン領域６とｐ型ウエル１３との間に形成されたエクステンション領域７、ｐ型ウエル１３上にゲート絶縁膜８を介して形成されたゲート電極９を有している。ゲート電極９およびソース・ドレイン領域６の上部には主にＣｏＳｉ２（コバルトシリサイド）を含む低抵抗のシリサイド層１１が形成されている。
【００４２】
ＳＯＩ基板ＳＢ、ゲート電極９およびゲート電極９の側壁に形成されたサイドウォール１４の上面には、薄い絶縁膜５が形成され、絶縁膜５上には絶縁膜５よりも厚い層間絶縁膜１５が形成されている。ソース・ドレイン領域６上には、層間絶縁膜１５の上面から絶縁膜５の下面を貫いてソース・ドレイン領域６の上面を露出するコンタクトホールＣＨ１が形成されており、コンタクトホールＣＨ１内にはＳＯＩ基板ＳＢの上面よりも上層に形成された配線１９とソース・ドレイン領域６とを電気的に接続するコンタクトプラグＣＴ１が形成されている。なお、コンタクトプラグＣＴ１は柱状の形状を有しており、図３に示すように、ソース・ドレイン領域６上において第１方向に並んで複数形成されている。また、図４に示すように、層間絶縁膜１５上には層間絶縁膜１６が形成され、層間絶縁膜１６は層間絶縁膜１６の上面から下面を貫通しコンタクトプラグＣＴ１の上面を露出する溝１７を有し、溝１７内にはコンタクトプラグＣＴ１と電気的に接続された配線１９が形成されている。配線１９は、ソース・ドレイン領域６に所定の電位を供給するための金属配線である。
【００４３】
図４に示すように、ソース・ドレイン領域６はシリコン層４の上面から下面にかけて形成されている。このため、ｎチャネル型ＭＯＳＦＥＴＱｎの下部のチャネル形成領域であって、ゲート電極９の下部の、ソース・ドレイン領域６に挟まれた領域のｐ型ウエル１３では、ｎチャネル型ＭＯＳＦＥＴＱｎの動作時において空乏層がｐ型ウエル１３の上面から下面にかけて広がる完全空乏型となる。
【００４４】
完全空乏型のｎチャネル型ＭＯＳＦＥＴＱｎでは、空乏層がｐ型ウエル１３の下面にまで達しない部分空乏型のｎチャネル型ＭＯＳＦＥＴに比べ、ゲート電極９またはソース・ドレイン領域６とｐ型ウエル１３との間においてより効果的に寄生容量の発生を防ぐことができ、ｎチャネル型ＭＯＳＦＥＴＱｎの動作速度を向上させ、消費電力を低減させ、ノイズ（歪成分）の発生を低減することができる。
【００４５】
図３に示すように、スイッチ部ＳＷ１は、ＳＯＩ基板ＳＢの主面にマトリクス状に形成された複数のｎチャネル型ＭＯＳＦＥＴＱｎを有している。第１方向に隣り合うｎチャネル型ＭＯＳＦＥＴＱｎ同士の間には、第２方向に延在するコンタクトプラグＣＴ２が形成されており、コンタクトプラグＣＴ２は第２方向に並んで複数形成されている。また、コンタクトプラグＣＴ２は、スイッチ部ＳＷ１内の第１方向の最端部のｎチャネル型ＭＯＳＦＥＴＱｎの第１方向の両端部の近傍にもそれぞれ形成されている。すなわち、コンタクトプラグＣＴ２は第１方向および第２方向に複数並んで形成され、第１方向に隣り合うコンタクトプラグＣＴ２同士の間には複数のｎチャネル型ＭＯＳＦＥＴＱｎが配置されている。
【００４６】
つまりスイッチ部ＳＷ１は、ＳＯＩ基板ＳＢの上面にマトリクス状に配置されたコンタクトプラグＣＴ２を有しており、第１方向に複数並んで形成されたコンタクトプラグＣＴ２同士の間にはｎチャネル型ＭＯＳＦＥＴＱｎが形成されている。
【００４７】
なお、コンタクトプラグＣＴ２がスイッチ部ＳＷ１の第２方向の一方の端部の近傍からもう一方の端部の近傍まで連続して形成されずに断続的に形成されているのは、レジスト倒れとコンタクトプラグＣＴ２における応力発生とを防ぐためである。スイッチ部ＳＷ１の一方の端部の近傍からもう一方の端部の近傍まで連続するような長いパターンを形成する場合、そのパターンを形成する際に長く連続して延在するフォトレジスト膜をマスクとして形成する必要があるが、このような長い形状のフォトレジスト膜は倒壊する虞が高いため、形成したいパターンを断続的にすることでフォトレジスト膜の倒壊（レジスト倒れ）を防ぐ必要がある。また、コンタクトプラグＣＴ２はＷ（タングステン）などの金属により構成されており、スイッチ部ＳＷ１の一方の端部の近傍からもう一方の端部の近傍まで連続するような長いコンタクトプラグＣＴ２を形成しようとすると、コンタクトプラグＣＴ２を構成する金属に高い応力が発生するため、形成したいパターンを分割して複数に分けることで、応力の発生を防ぐ必要がある。本実施の形態ではコンタクトホールＣＨ２を第２方向に延在した溝状の形状とし、コンタクトプラグＣＴ２を第２方向に延在させた壁状の形状とすることで、より支持基板２の電位を制御し易くし、半導体装置に発生する寄生容量を効果的に低減することを可能としている。
【００４８】
図４に示すＭＯＳＦＥＴ形成領域ＭＲおよび基板接続領域ＣＲでは、支持基板２の上面にｎ型の不純物（例えばＰ（リン））が高い濃度で導入されたｎ＋型半導体領域１２が形成されている。図４ではＭＯＳＦＥＴ形成領域ＭＲと基板接続領域ＣＲとを区切って示しているが、ＭＯＳＦＥＴ形成領域ＭＲにおいてｎチャネル型ＭＯＳＦＥＴＱｎの下部に形成されたｎ＋型半導体領域１２と、基板接続領域ＣＲにおけるｎ＋型半導体領域１２とは連続して形成されており、同一の層であるので電気的に接続されている。ｎ＋型半導体領域１２は基板接続領域ＣＲにおいてコンタクトプラグＣＴ２の下面と接続されており、コンタクトプラグＣＴ２を介して配線２０と電気的に接続されている。すなわち、コンタクトプラグＣＴ２は層間絶縁膜１５の上面から下面、絶縁膜５の上面から下面、素子分離領域１の上面から下面およびＢＯＸ膜３の上面から下面を貫通し、底部がｎ＋型半導体領域１２の上面に接続されている。また、層間絶縁膜１５上には層間絶縁膜１６が形成され、層間絶縁膜１６は層間絶縁膜１６の上面から下面を貫通しコンタクトプラグＣＴ２の上面を露出する溝１８を有し、溝１８内にはコンタクトプラグＣＴ２と電気的に接続された配線２０が形成されている。なお、本実施の形態において素子分離領域１は、ＳＴＩ（Shallow Trench Isolation）法により形成されたものである。配線２０は、ｎ＋型半導体領域１２に所定の電位を供給するための金属配線である。
【００４９】
なお、図４では示されていないが、図３に示すように、ゲート電極９と接続された接続部９ｂの上面にもシリサイド層１１（図示しない）が形成されており、接続部９ｂ上のシリサイド層１１の上面はコンタクトプラグＣＴ３と電気的に接続されている。すなわち、コンタクトプラグＣＴ３の下面と接続部９ｂとの間には絶縁膜５は形成されていない。
【００５０】
図４において、支持基板２は主にＳｉ（シリコン）からなる層に酸素などが導入された７５０Ωｃｍ以上の高抵抗な半導体層であり、支持基板２上に形成されたＳｉＯ２（酸化シリコン）からなるＢＯＸ膜３およびＢＯＸ膜３上に形成された、主にＳｉ（シリコン）を含むシリコン層４と共にＳＯＩ基板ＳＢを構成している。なお、支持基板２が高抵抗な材料により形成されているのは、半導体チップＣＰ（図１参照）内を流れる信号（電流）が支持基板２から流れ出ていくのを防ぐためである。
【００５１】
ｐ型ウエル１３はｐ型の不純物（例えばＢ（ホウ素））が導入された半導体領域であり、ｎチャネル型ＭＯＳＦＥＴのチャネル領域となる。エクステンション領域７およびエクステンション領域７に接するソース・ドレイン領域６はｎ型の不純物（例えばＰ（リン））が導入された半導体領域であり、エクステンション領域７よりもソース・ドレイン領域６の方がｎ型の不純物（例えばＰ（リン））が高濃度で導入されており、エクステンション領域７およびソース・ドレイン領域６はＬＤＤ（Lightly Doped Drain）構造を構成している。ソース・ドレイン領域６は、本実施の形態におけるｎチャネル型ＭＯＳＦＥＴＱｎのソースおよびドレインとして機能する。ゲート絶縁膜８はＳｉＯ２（酸化シリコン）からなる絶縁膜であり、ゲート電極９はポリシリコンからなる膜であり、ゲート電極９は本実施の形態におけるｎチャネル型ＭＯＳＦＥＴＱｎのゲートとして機能する。
【００５２】
シリサイド層１１は主にＣｏＳｉ２（コバルトシリサイド）からなり、主にＷ（タングステン）からなるコンタクトプラグＣＴ１との接触抵抗を低減する働きを有する。なお、シリサイド層１１はコバルトシリサイドに限られず、チタンシリサイド、ニッケルシリサイドまたはプラチナシリサイド等で形成してもよい。層間絶縁膜１５、１６およびサイドウォールは例えばＳｉＯ２（酸化シリコン）からなる絶縁膜である。絶縁膜５はＳｉＮ（窒化シリコン）からなり、コンタクトホールＣＨ１の形成時に接続部９ｂ（図３参照）の上面およびソース・ドレイン領域６の上面などが過剰にエッチングされることを防ぐ役割を有する。コンタクトプラグＣＴ１と同様に、コンタクトプラグＣＴ２はＷ（タングステン）からなり、配線１９および配線２０は、例えば、主にＣｕ（銅）を含みダマシン法により形成された金属配線である。なお、本実施の形態では、配線１９および配線２０として、ダマシン法を用いた配線を例示しているが、これに限られず、フォトレジスト膜を用いてパターニングして形成されたアルミ配線でも良い。
【００５３】
なお、ＳＯＩ基板ＳＢの主面に対して垂直な方向では、ＢＯＸ膜３は４００ｎｍ程度、シリコン層４は６５ｎｍ程度、層間絶縁膜１５は７５０ｎｍ程度の厚さを有する。すなわち、ＳＯＩ基板ＳＢの主面に対して垂直な方向のコンタクトプラグＣＴ１の長さは０．７５μｍ程度であり、同方向のコンタクトプラグＣＴ２の長さは１．２μｍ程度である。
【００５４】
次に、本実施の形態の半導体装置の効果について説明する。
【００５５】
本実施の形態の半導体装置は、図４に示すＳＯＩ基板ＳＢを用いて高周波の信号のスイッチングに用いるｎチャネル型ＭＯＳＦＥＴＱｎを有するものである。スイッチングは、直流・交流変換回路やデジタル回路などにおいて、電気回路のオン・オフを切り替えることであるが、このとき、スイッチングが行われる過渡状態において半導体チップ内に高周波が発生し、ノイズ（歪成分）が発生する場合がある。このノイズはスイッチングノイズと呼ばれており、特にトランジスタ同士がスイッチングを行うデジタル回路で発生しやすい。より高い周波数でスイッチングを行うほど、より速い応答速度や受動素子の小型化を実現することができるが、スイッチング速度を速くする程スイッチングノイズも大きくなるため、より堅固な対策を施す必要がある。スイッチングノイズの発生を抑える基本的な方法としては、回路上にコイルや抵抗、コンデンサなどを挿入することで、高周波成分を吸収する方法がある。
【００５６】
また、スイッチングによるノイズの発生を抑える他の方法としてチップの基板となる半導体基板としてＧａＡｓ（ガリウムヒ素）からなる基板（ＧａＡｓ基板）を用いる方法およびＳＯＳ基板を用いる方法が考えられる。
【００５７】
ＧａＡｓ基板は電子が流れやすく不純物が少ない高純度の半導体層を有するため、電子の移動速度が速く、ノイズが発生しにくい。このため、ＧａＡｓ基板上に形成されたトランジスタ（ＨＥＭＴ）はノイズの発生量が少ない特徴がある。
【００５８】
また、ＳＯＳ基板はサファイアからなる支持基板上にシリコン層を有する基板であり、ＳＯＳ基板を用いて半導体装置を製造する際は、ＳＯＳ基板の上面のシリコン層上にＭＯＳＦＥＴなどの素子を形成する。ＳＯＳ基板ではノイズの伝搬経路となる寄生容量が発生しにくいため、ノイズの発生量が少ない特徴がある。
【００５９】
しかし、これらの基板材料は何れも高価であるため、ＧａＡｓ基板またはＳＯＳ基板を用いて半導体装置を製造しようとすると、半導体装置を用いた製品のコストが高くなる問題がある。
【００６０】
また、ＳＯＳ基板は絶縁層であるサファイア層上にシリコン層を形成した基板であり、ウエルおよび基板間の寄生容量に起因する、入力信号の２倍の周波数を有する歪成分の発生を抑えることができるが、ウエルおよびソース・ドレイン間の寄生容量に起因する、入力信号の３倍の周波数を有する歪成分の発生を抑えることは難しい。
【００６１】
ゲート電極またはソース・ドレイン領域と半導体基板との間において寄生容量が発生することを防ぐことのできる低コストな半導体基板として、ＳＯＩ基板がある。しかし、ＳＯＩ基板上に形成したＭＯＳＦＥＴには、高周波を入力した場合、入力信号および出力信号にノイズ（歪成分）が発生する歪特性があり、また、ドレインとゲート間の耐圧であるドレイン耐圧が低い問題があった。
【００６２】
そこで、本発明者らは、図４の基板接続領域ＣＲに示すように、ＳＯＩ基板ＳＢの支持基板２の上面に電気的に接続されたコンタクトプラグＣＴ２によりＢＯＸ膜３の下部の支持基板２の電位を制御することを検討した。本実施の形態では、高抵抗な支持基板の電位を取るために、支持基板２の上面にｎ型の不純物（例えばＰ（リン））を高濃度で導入することで、支持基板２よりも低抵抗なｎ＋型半導体領域１２を形成し、支持基板２の電位を制御することを可能としている。すなわち、本実施の形態の半導体装置は、ＳＯＩ基板ＳＢ上に形成されたｎチャネル型ＭＯＳＦＥＴＱｎを有する半導体チップＣＰ（図１参照）であって、ｎチャネル型ＭＯＳＦＥＴＱｎのソース・ドレイン領域６と同じくｎ型の半導体領域であるｎ＋型半導体領域１２を支持基板２の上面に形成し、配線２０とｎ＋型半導体領域１２とをコンタクトプラグＣＴ２を介して電気的に接続するものである。
【００６３】
ＳＯＩ基板はＳｉ（シリコン）を主に含む支持基板と、支持基板上に形成された絶縁膜であるＢＯＸ膜と、ＢＯＸ膜上に形成されたシリコン層により構成される基板であり、ＳＯＩ基板上にＭＯＳＦＥＴを形成した場合、主にＳｉ（シリコン）からなる基板（バルクシリコン基板）上にＭＯＳＦＥＴを形成した場合に比べてゲート電極またソース・ドレイン領域と半導体基板との間における寄生容量を大幅に低減することができる。
【００６４】
また、歪成分は、ＭＯＳＦＥＴのオフ時の寄生容量の電圧依存性が大きい程増大するため、図４に示すゲート電極９および支持基板２に同一の電圧を印可し、ゲート電極９と支持基板２とを同電位にすることで、理想的にはゲート電極と支持基板との間のオフ時の寄生容量を常に０に保つことができる。本実施の形態では、コンタクトプラグＣＴ２を支持基板２に接続して支持基板２の電位を制御することにより、ＳＯＩ基板ＳＢ上に発生する寄生容量であって、特にゲート電極９と支持基板２との間に発生する寄生容量を更に低減することができる。従って、配線１９および配線２０と同層に形成され、ゲート電極９と電気的に接続されたゲート配線（図示しない）と、配線２０とを電気的に接続し、ゲート電極９と支持基板２とを同電位とすることが好ましい。前述したように、歪成分は寄生容量を伝搬経路として伝わるので、ｎチャネル型ＭＯＳＦＥＴに寄生容量が発生することを防ぐことで、入力信号および出力信号における歪成分の発生を防ぐことができる。
【００６５】
また、半導体基板上に形成されたＭＯＳＦＥＴの耐圧特性は、半導体基板の裏面の電位（基板電位）に依存することが知られている。本実施の形態では、ゲート電極９の下部の支持基板２の電位を制御（固定）することにより、支持基板２の電位をグランド電位にした場合に比べ、ｎチャネル型ＭＯＳＦＥＴＱｎのドレイン耐圧を向上させることができる。すなわち、ゲート電極９とソース・ドレイン領域６との耐圧を高めることができる。また、基板電位の変動を抑えることができるため、ドレイン耐圧が変動すること防ぐことができる。
【００６６】
また、ドレイン耐圧を向上させることで、ゲートとドレインとの間隔を狭め、図４に示すゲート電極９の大きさを小さくすることができるため、ｎチャネル型ＭＯＳＦＥＴＱｎ全体を微細化することができる。また、ｎチャネル型ＭＯＳＦＥＴＱｎの微細化によってｎチャネル型ＭＯＳＦＥＴのオン抵抗を下げることができる。
【００６７】
以上に述べたように、本実施の形態の半導体装置では、ＳＯＩ基板ＳＢを用いて半導体装置を製造することにより、半導体装置を用いた製品のコストを低減することができる。また、ＳＯＩ基板ＳＢを用いた上で、支持基板２の電位を制御することでゲート電極９と支持基板２との間における寄生容量の発生を防ぎ、歪成分の発生を抑えることができる。また、ｎチャネル型ＭＯＳＦＥＴＱｎの耐圧を向上させてオン抵抗を低減させ、半導体装置を微細化させることで、半導体装置の性能を向上させることを可能としている。
【００６８】
なお、本実施の形態では、図２および図３に示すように、ｎチャネル型ＭＯＳＦＥＴＱｎの延在する第１方向に沿う方向ではなく、第２方向に延在するコンタクトプラグＣＴ２のみを複数形成している。これは、図２に示すスイッチ部ＳＷ１の形成された領域内に第１方向に延在するコンタクトプラグＣＴ２を複数形成する場合、ｎチャネル型ＭＯＳＦＥＴＱｎの近くで支持基板２の電位を制御するために、第２方向に隣り合うｎチャネル型ＭＯＳＦＥＴＱｎ同士の間に新たにコンタクトプラグＣＴ２を形成した場合、本実施の形態の半導体装置に比べて素子面積が大きくなってしまうためである。
【００６９】
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図５〜図１４は、本発明の一実施の形態である半導体装置、例えばｎチャネル型ＭＯＳＦＥＴを有する半導体装置の製造工程中の断面図である。なお、図５〜図１４において、符号ＭＲで示される、図面の左側の領域は図３のＡ−Ａ線での断面図と同じ位置における製造工程中の半導体装置の断面図であって、ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域、ゲート電極およびチャネルが形成されるＭＯＳＦＥＴ形成領域を示している。また、図５〜図１４において、符号ＣＲで示される、図面の右側の領域は図３のＢ−Ｂ線での断面図と同じ位置における製造工程中の半導体装置の断面図であって、支持基板の電位を取るための基板接続領域を示している。
【００７０】
まず、図５に示すように、ＳＯＩ基板ＳＢを用意する。ＳＯＩ基板ＳＢは、Ｓｉ（シリコン）からなる高抵抗の支持基板２上に形成されたＢＯＸ膜３と、ＢＯＸ膜３上に形成されたシリコン層４を有する半導体基板であり、支持基板２は主にＳｉ（シリコン）からなる層に酸素などが導入された７５０Ωｃｍ以上の高抵抗な層であり、シリコン層４は、１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンなどからなる層である。
【００７１】
ＳＯＩ基板ＳＢはＳｉ（シリコン）からなる半導体基板の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と結合させ、半導体基板の表面よりも少し深い位置に酸化膜（ＢＯＸ膜）を形成するＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。また、ＳＯＩ基板ＳＢは、表面に酸化膜を形成した半導体基板と、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力によって接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。
【００７２】
次に、図６に示すように、ＳＯＩ基板ＳＢを熱酸化してその表面に絶縁膜１ａを形成した後、その上層にＣＶＤ法などにより、絶縁膜１ｂを堆積する。絶縁膜１ａは酸化シリコンなどからなり、絶縁膜１ｂは窒化シリコン膜などからなる。続いて、フォトレジストパターン（図示しない）をエッチングマスクとして絶縁膜１ｂ、絶縁膜１ａおよびシリコン層４を順次ドライエッチングすることにより、素子分離形成予定領域のＳＯＩ基板ＳＢに溝（素子分離用の溝）１ｃを形成する。溝１ｃは、素子分離用の溝であり、すなわち後述する素子分離領域１形成用の溝である。
【００７３】
次に、図７に示すように、熱リン酸などを用いたウェットエッチングにより絶縁膜１ｂを除去した後、溝１ｃの内部（側壁および底部）を含むＳＯＩ基板ＳＢの主面上に絶縁膜１ｄを形成する。それから、ＳＯＩ基板ＳＢの主面上（すなわち絶縁膜１ｄ上）に、溝１ｃ内を埋めるように、絶縁膜１ｅをＣＶＤ法などにより形成（堆積）する。絶縁膜１ｄは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜１ｄが酸窒化シリコン膜の場合には、絶縁膜１ｄ形成工程以降の熱処理によって溝１ｃの側壁が酸化することによる体積膨張を防止でき、ＳＯＩ基板ＳＢに働く圧縮応力を低減できる効果がある。絶縁膜１ｅは、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ３−ＴＥＯＳ酸化膜などである。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。絶縁膜１ｅがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合、絶縁膜１ｄは、絶縁膜１ｅを堆積する際のＳＯＩ基板ＳＢへのダメージ防止の効果がある。その後、絶縁膜１ｅおよび絶縁膜１ｄをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して、溝１ｃの外部の絶縁膜１ｅを除去し、溝１ｃの内部に絶縁膜１ｄおよび１ｅを残すことにより、絶縁膜１ｄおよび１ｅからなる素子分離領域（素子分離）１を形成する。それから、ＳＯＩ基板ＳＢを例えば１１５０℃程度で熱処理することにより、溝１ｃに埋め込んだ絶縁膜１ｅを焼き締める。焼き締め前の状態では、Ｏ３−ＴＥＯＳ酸化膜よりもＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜１ｅがＯ３−ＴＥＯＳ酸化膜の場合、焼き締めによる絶縁膜１ｅの収縮により、ＳＯＩ基板ＳＢに働く圧縮応力を低減できる効果がある。一方、絶縁膜１ｅがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合には、絶縁膜１ｅがＯ３−ＴＥＯＳ酸化膜の場合に比べて、焼き締め時の絶縁膜１ｅの収縮が少ないため、素子分離領域１によってＳＯＩ基板ＳＢに働く圧縮応力が大きくなる。
【００７４】
このようにして、溝１ｃ内に埋め込まれた絶縁膜１ｄおよび１ｅからなる素子分離領域１が形成される。本実施の形態では、素子分離領域１は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、ＳＴＩ法により形成される。すなわち、本実施の形態の素子分離領域１は、好ましくは、ＳＯＩ基板ＳＢに形成された素子分離用の溝１ｃ内に埋め込まれた絶縁体（ここでは絶縁膜１ｄおよび１ｅ）からなる。前述したｎチャネル型ＭＯＳＦＥＴＱｎ（すなわちｎチャネル型ＭＯＳＦＥＴＱｎを構成するゲート絶縁膜８、ゲート電極９およびソース・ドレイン領域６）は、素子分離領域１で規定された（囲まれた）活性領域に形成される。なお、本実施の形態では、素子分離領域１として絶縁膜１ｄおよび絶縁膜１ｅを示しているが、絶縁膜１ｄを省略して、絶縁膜１ｅのみで形成するようにしてもよい。
【００７５】
次に、図８に示すように、支持基板２の上面に支持基板２よりも低抵抗の拡散領域であるｎ＋型半導体領域１２を形成する。ｎ＋型半導体領域１２を形成するには、フォトリソグラフィ法を用いてフォトレジスト膜をＳＯＩ基板ＳＢ上に形成し、前記フォトレジスト膜をマスクとしてＳＯＩ基板ＳＢ上からＳＯＩ基板ＳＢの主面に向かってＰ（リン）をイオン注入する。このとき、イオン注入の条件は５５０ｋｅＶのエネルギーにより、２×１０１３ｃｍ−２のドーズ量でＰ（リン）イオンをドープ（導入）する。これにより、ＢＯＸ膜３の下の支持基板２の上面にｎ＋型半導体領域１２を形成する。
【００７６】
なお、Ｐ（リン）イオンをドープしてｎ＋型半導体領域１２を形成する際は、ｎ＋型半導体領域１２の界面エネルギー準位を低く抑え、図４に示したコンタクトプラグＣＴ２とオーミックにコンタクトが取れる程度の条件でイオン注入を行う。
【００７７】
また、このときＰ（リン）は支持基板２の上面（ＢＯＸ膜３の下面との界面）を狙ってイオン注入されるため、Ｐ（リン）の濃度ピークは支持基板２の上面に位置し、ＢＯＸ膜３上のシリコン層４に導入されるＰ（リン）の量は支持基板２の上面に導入されるＰ（リン）の量と比べて非常に小さく、シリコン層４には殆どＰ（リン）は導入されない。
【００７８】
その後、シリコン層４の上面から下面にかけてｐ型ウエル１３を形成する。ｐ型ウエル１３は、前述したｎ＋型半導体領域１２の形成工程で使用したフォトレジスト膜（図示しない）をマスクとして、ＳＯＩ基板ＳＢ上からＳＯＩ基板ＳＢの主面に向かってＢ（ホウ素）をイオン注入することにより形成する。なお、このときのイオン注入のエネルギーは、前述したｎ＋型半導体領域１２の形成工程でのイオン注入のエネルギーに比べて低いエネルギーとする。これにより、ｐ型の半導体領域であってｎチャネル型ＭＯＳＦＥＴＱｎのチャネル形成領域となるｐ型ウエル１３が形成される。
【００７９】
次に、途中の工程の図示は省略するが、図９に示すように、周知の製造方法により、ＳＯＩ基板ＳＢ上にｎチャネル型ＭＯＳＦＥＴＱｎを形成する。
【００８０】
すなわち、まず、ＳＯＩ基板ＳＢの表面（すなわちｐ型ウエル１３の表面）上にゲート絶縁膜８を形成する。ゲート絶縁膜８は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００８１】
次に、ＳＯＩ基板ＳＢ上（すなわちゲート絶縁膜８上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜を形成する。ＭＯＳＦＥＴ形成領域ＭＲにおいて形成された前記シリコン膜は、Ｐ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、前記シリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００８２】
次に、前記シリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ＭＯＳＦＥＴ形成領域ＭＲに前記シリコン膜からなるゲート電極９を形成し、基板接続領域ＣＲの前記シリコン膜を除去する。
【００８３】
ｎチャネル型ＭＯＳＦＥＴのゲート電極となるゲート電極９はｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエル１３上にゲート絶縁膜８を介して形成される。すなわち、ゲート電極９は、ｐ型ウエル１３のゲート絶縁膜８上に形成される。
【００８４】
次に、ＳＯＩ基板ＳＢの主面にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより、ゲート電極９の下部の一部および素子分離領域が形成された領域を除くシリコン層４に、ｎ−型の半導体領域である（一対の）エクステンション領域７を形成する。すなわち、ｐ型ウエル１３のゲート電極９の両側の領域に、エクステンション領域７を形成する。
【００８５】
次に、ゲート電極９の側壁に、絶縁膜として、例えば酸化シリコン膜または窒化シリコン膜あるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜）１４を形成する。サイドウォール１４は、例えば、ＳＯＩ基板ＳＢ上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００８６】
次に、（一対の）ソース・ドレイン領域６を、例えば、ｐ型ウエル１３のゲート電極９およびサイドウォール１４の両側の領域にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより形成する。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度のスパイクアニール処理にて行うこともできる。
【００８７】
ソース・ドレイン領域６は、エクステンション領域７よりも不純物濃度が高い。これにより、ｎチャネル型ＭＯＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ソース・ドレイン領域（不純物拡散層）６およびエクステンション領域７により形成される。エクステンション領域７およびソース・ドレイン領域６は、併せてｎチャネル型ＭＯＳＦＥＴＱｎのソース・ドレインとして機能するものである。すなわち、ｎチャネル型ＭＯＳＦＥＴＱｎのエクステンション領域７およびソース・ドレイン領域６は、ＬＤＤ（Lightly Doped Drain）構造を有している。なお、エクステンション領域７は、ゲート電極９に対して自己整合的に形成され、ソース・ドレイン領域６は、ゲート電極９の側壁上に形成されたサイドウォール１４に対して自己整合的に形成される。
【００８８】
このようにして、ｐ型ウエル１３に、電界効果トランジスタとしてｎチャネル型ＭＯＳＦＥＴＱｎが形成される。ｎチャネル型ＭＯＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができる。
【００８９】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＯＳＦＥＴＱｎのゲート電極９およびソース・ドレイン領域６のそれぞれの表面に、低抵抗のシリサイド層１１を形成する。
【００９０】
シリサイド層１１を形成するには、まずゲート電極９上およびソース・ドレイン領域６上を含むＳＯＩ基板ＳＢの主面（全面）上に金属膜を、例えばスパッタリング法を用いて形成（堆積）する。すなわち、ゲート電極９上およびソース・ドレイン領域６上を含むＳＯＩ基板ＳＢ上に、ゲート電極９を覆うように、金属膜が形成される。金属膜は、例えばＣｏ（コバルト）を含む金属膜である。
【００９１】
このようにして金属膜を形成した後、ＳＯＩ基板ＳＢに２回に分けて熱処理を施すことで金属膜とゲート電極９およびソース・ドレイン領域６に含まれるＳｉ（シリコン）とが反応し、ゲート電極９およびソース・ドレイン領域６のそれぞれの上面にシリサイド層１１を形成する。
【００９２】
すなわち、シリサイド層１１を形成する際の熱処理は２回に分けて行い、第１の熱処理（１ｓｔアニール処理）の温度を２５０℃〜３００℃で行った後に、未反応の金属膜を除去し、第２の熱処理を５００℃〜６００℃程度で行う。未反応の金属膜は、硫酸を用いたウェット洗浄、またはＳＰＭ（Sulfuric acid Hydrogen Peroxide Mixture：硫酸と過酸化水素水との混合液）を用いたウェット洗浄などにより除去する。これにより、金属膜に含まれるＣｏ（コバルト）とゲート電極９、ゲート電極配線９ａ（図示しない）、ソース・ドレイン領域６に含まれるＳｉ（シリコン）との化合物であるＣｏＳｉ２（コバルトシリサイド）からなるシリサイド層１１がゲート電極９およびソース・ドレイン領域６のそれぞれの上面に形成される。なお、シリサイド層１１は、コバルトシリサイドに限られず、チタンシリサイド、ニッケルシリサイドまたはプラチナシリサイド等で形成してもよい。
【００９３】
次に、前記ゲート電極９、ソース・ドレイン領域６、サイドウォール１４およびシリサイド層１１を含むＳＯＩ基板ＳＢの主面（全面）を覆うように絶縁膜５を形成する。このとき、基板接続領域ＣＲにおいて、素子分離領域１上にも絶縁膜５を形成する。絶縁膜５は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。絶縁膜５はｎチャネル型ＭＯＳＦＥＴＱｎ上にコンタクトホールを形成する際のエッチングストッパ膜として機能する。以上により、図９に示す構造を得ることができる。
【００９４】
次に、図１０に示すように、絶縁膜５上に絶縁膜５よりも厚い層間絶縁膜１５を形成する。層間絶縁膜１５は例えば酸化シリコン膜などからなり、ＴＥＯＳを用いて成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成することができる。その後、層間絶縁膜１５の表面をＣＭＰ法により研磨するなどして、層間絶縁膜１５の上面を平坦化する。下地段差に起因して層間絶縁膜１５の表面に凹凸形状が形成されていても、層間絶縁膜１５の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００９５】
次に、図１１に示すように、層間絶縁膜１５上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして用いて、絶縁膜５および層間絶縁膜１５をドライエッチングすることにより、絶縁膜５および層間絶縁膜１５にコンタクトホール（貫通孔、孔）ＣＨ１およびＣＨ２を形成する。このとき、まず絶縁膜５に比較して層間絶縁膜１５がエッチングされやすい条件で層間絶縁膜１５のドライエッチングを行い、絶縁膜５をエッチングストッパ膜として機能させることで、層間絶縁膜１５にコンタクトホールＣＨ１およびＣＨ２を形成し、絶縁膜５の上面を露出させる。その後、層間絶縁膜１５に比較して絶縁膜５がエッチングされやすい条件でドライエッチングすることにより、コンタクトホールＣＨ１およびＣＨ２の底部の絶縁膜５を除去する。コンタクトホールＣＨ１の底部では、ＳＯＩ基板ＳＢの主面の一部、例えばソース・ドレイン領域６の表面上のシリサイド層１１の上面が露出され、図示していない領域では、ゲート電極９と同層の接続部９ｂ（図３参照）の上面のシリサイド層１１の上面が露出される。また、基板接続領域ＣＲにおけるコンタクトホールＣＨ２の底部では、素子分離領域１の上面が露出される。
【００９６】
次に、図１２に示すように、シリサイド層１１に比較して素子分離領域１がエッチングされやすい条件で素子分離領域１のドライエッチングを行った後、シリサイド層１１に比較してＢＯＸ膜３がエッチングされやすい条件でＢＯＸ膜３のドライエッチングを行い、ＳＯＩ基板ＳＢの下面に向かって延長されたコンタクトホールＣＨ２によって、支持基板２の上面に形成されたｎ＋型半導体領域１２の上面を露出する。このとき、素子分離領域１およびＢＯＸ膜３はいずれもＳｉＯ２（酸化シリコン）からなる膜なので、素子分離領域１およびＢＯＸ膜３を続けてエッチングする場合は、エッチングの条件を変更せずに一度のエッチングで素子分離領域１の上面からＢＯＸ膜３の下面を開口することができる。
【００９７】
なお、図１１において絶縁膜５を一部除去した後に、図１２において素子分離領域１およびＢＯＸ膜３を一部除去してｎ＋型半導体領域１２の上面を露出させるエッチング工程では、ＭＯＳＦＥＴ形成領域ＭＲにおいてシリサイド層１１がエッチングストッパ膜として機能し、ソース・ドレイン領域６およびゲート電極９がドライエッチングに晒されてダメージを受けることを防いでいる。このように、本実施の形態ではコンタクトホールＣＨ１およびＣＨ２を同一のエッチング工程により形成する。なお、この時、コンタクトホールＣＨ３（図示しない）も同時に形成される。よって、コンタクトホール形成用のマスクが１枚で済むので、製造工程を簡略化することができる。
【００９８】
また、ＢＯＸ膜３にコンタクトホールＣＨ２を形成する際にシリサイド層１１はドライエッチングに晒されるが、エッチングによってシリサイド層１１が受けるダメージは問題ない程度であると考えられる。これは、層間絶縁膜１５の上面からＢＯＸ膜３の下面までを貫いたコンタクトホールＣＨ２の深さは１．２μｍ程であり、コンタクトホールＣＨ１の深さ（層間絶縁膜１５の膜厚）は７５０ｎｍ程度であるため、コンタクトホールＣＨ１とコンタクトホールＣＨ２との深さの差は比較的大きくなく、シリサイド層１１がドライエッチングにより受けるダメージは許容範囲内であると考えられるためである。
【００９９】
次に、図１３に示すように、コンタクトホールＣＨ１およびＣＨ２内に、Ｗ（タングステン）などからなるコンタクトプラグ（接続用導体部、埋め込みプラグ、埋め込み導体部）ＣＴ１およびＣＴ２をそれぞれ形成する。ＭＯＳＦＥＴ形成領域ＭＲでは、コンタクトプラグＣＴ１をソース・ドレイン領域６上のコンタクトホールＣＨ１内に形成し、基板接続領域ＣＲでは、コンタクトプラグＣＴ２を支持基板２上のコンタクトホールＣＨ２内に形成する。コンタクトプラグＣＴ１はシリサイド層１１を介してソース・ドレイン領域６と電気的に接続されており、コンタクトプラグＣＴ２は支持基板２の上面に形成されたｎ＋型半導体領域１２の上面に電気的に接続されている。
【０１００】
コンタクトプラグＣＴ１およびＣＴ２のそれぞれを形成するには、例えば、コンタクトホールＣＨ１およびＣＨ２の内部（底部および側壁上）を含む層間絶縁膜１５上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜ＣＴａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜ＣＴｂをＣＶＤ法などによってバリア導体膜ＣＴａ上にコンタクトホールＣＨ１およびＣＨ２を埋めるように形成し、層間絶縁膜１５上の不要な主導体膜ＣＴｂおよびバリア導体膜ＣＴａをＣＭＰ法またはエッチバック法などによって除去することにより、主導体膜ＣＴｂおよびバリア導体膜ＣＴａからなるコンタクトプラグＣＴ１およびＣＴ２を形成することができる。図示は省略するが、このとき、ゲート電極９と同層に形成された接続部９ｂの上面にもシリサイド層１１が形成され、接続部９ｂ上にはシリサイド層１１を介してコンタクトプラグＣＴ３が形成される。
【０１０１】
次に、図１４に示すように、コンタクトプラグＣＴ１、ＣＴ２およびＣＴ３（図示しない）が埋め込まれた層間絶縁膜１５上に、ストッパ絶縁膜１６ａおよび配線形成用の層間絶縁膜１６を順次形成する。ストッパ絶縁膜１６ａは層間絶縁膜１６への溝加工の際にエッチングストッパとなる膜であり、層間絶縁膜１６に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜１６ａは、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、層間絶縁膜１６は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜１６ａと層間絶縁膜１６には次に説明する第１層目の配線が形成される。
【０１０２】
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示しない）をマスクとしたドライエッチングによって層間絶縁膜１６およびストッパ絶縁膜１６ａの所定の領域に配線溝１６ｂを形成した後、ＳＯＩ基板ＳＢの主面上（すなわち配線溝の底部および側壁上を含む層間絶縁膜１６上）にバリア導体膜（バリアメタル膜）１９ａを形成する。バリア導体膜１９ａは、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜１９ａ上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝１６ｂの内部を埋め込む。それから、配線溝１６ｂ以外の領域の銅めっき膜、シード層およびバリア導体膜１９ａをＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線１９および配線２０を形成する。
【０１０３】
配線１９は、コンタクトプラグＣＴ１を介してｎチャネル型ＭＯＳＦＥＴＱｎのソース・ドレイン領域６に電気的に接続されている。コンタクトプラグＣＴ２は絶縁膜５および素子分離領域１を貫いて支持基板２に接続されており、ソース・ドレイン領域６とは層間絶縁膜１５、素子分離領域１およびＢＯＸ膜３などを介して絶縁され、電気的に接続されていない。その後、デュアルダマシン法により配線１９上および配線２０上に第２層目の配線を形成するが、ここでは図示およびその説明は省略する。以上により、本実施の形態の半導体装置が完成する。
【０１０４】
なお、配線１９、２０は、ダマシン構造に限られず、アルミニウムを主体とした導体膜をパターニングして形成される配線構造としてもよい。
【０１０５】
前述したように、本実施の形態では、図３に示す素子分離領域１に形成されたコンタクトホールＣＨ２内を通るコンタクトプラグＣＴ２により配線２０とｎ＋型半導体領域１２とを電気的に接続することにより、図４に示すＳＯＩ基板ＳＢの支持基板２の電位を制御することを可能としている。これにより、ｎチャネル型ＭＯＳＦＥＴＱｎに発生する寄生容量を低減することができ、歪成分（ノイズ）の発生を防ぐことができる。
【０１０６】
また、ゲート電極９の下部の支持基板２の電位を制御（固定）することにより、支持基板２の電位をグランド電位にした場合に比べ、ｎチャネル型ＭＯＳＦＥＴＱｎのドレイン耐圧を向上させることができる。また、ドレイン耐圧を向上させることで、ゲートとドレインとの間隔を狭め、ゲート電極９の大きさを小さくし、ｎチャネル型ＭＯＳＦＥＴＱｎ全体を微細化することができる。また、ｎチャネル型ＭＯＳＦＥＴＱｎの微細化によってｎチャネル型ＭＯＳＦＥＴのオン抵抗を下げることができる。
【０１０７】
また、本実施の形態では、図１１および図１２を用いて説明したように、コンタクトホールＣＨ１およびＣＨ２を同一のエッチング工程により形成することで、半導体装置の製造工程を簡略化し、少ない工程でコンタクトホールＣＨ１およびＣＨ２を形成することを可能としている。このとき、シリサイド層１１および絶縁膜５をエッチングストッパ膜として使用することで、ゲート電極９およびソース・ドレイン領域６がエッチングに晒されることを防ぎ、半導体装置の信頼性が低下することを防いでいる。
【０１０８】
以上に述べたように、本実施の形態の半導体装置では、ＳＯＩ基板ＳＢを用いて半導体装置を製造することにより、ＧａＡｓ基板またはＳＯＳ基板を用いて半導体装置を製造する場合に比べて半導体装置を用いた製品のコストを低減した上で、半導体装置の性能を向上させることを可能としている。
【０１０９】
なお、本実施の形態では図２に示すようにスイッチ部ＳＷ１の構造を例に説明したが、図１に示す他のスイッチ部ＳＷ２、ＳＷ３およびＳＷ４もスイッチ部ＳＷ１と同様の構造を有しており、それぞれのスイッチ部に形成されたコンタクトプラグＣＴ２によって支持基板２の電位を制御することを可能としている。
【０１１０】
また、第１方向に並ぶコンタクトプラグＣＴ２同士の間にｎチャネル型ＭＯＳＦＥＴＱｎを配置し、コンタクトプラグＣＴ２を形成する領域をできるだけ少なくすることにより、半導体チップの面積の増加を抑えることができる。
【０１１１】
また、本実施の形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、本発明はｐチャネル型ＭＯＳＦＥＴに適用することもできる。ｐチャネル型ＭＯＳＦＥＴの下部の支持基板の電位を制御する場合は、支持基板の上面に形成する拡散層（図４におけるｎ＋型半導体領域１２に相当）はｐ型半導体領域とする。この場合、前記ｐ型半導体領域を形成する際は、図８を用いて説明した工程において、Ｐ（リン）ではなくＢ（ホウ素）を支持基板に２００ｋｅＶのエネルギー、２×１０１３ｃｍ−２のドーズ量でイオン注入することで支持基板の上面に低抵抗のｐ型半導体領域を形成する。なお、図４に示すゲート電極９の下部のウエルはｎ型半導体領域とし、エクステンション領域７およびソース・ドレイン領域６のｐ型半導体領域とすることは言うまでもない。
【０１１２】
すなわち、本実施の形態の半導体装置は、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを含んでおり、ｎチャネル型ＭＯＳＦＥＴが形成される領域においては、支持基板の上面に形成する拡散層をｎ＋型半導体領域１２とし、ｐチャネル型ＭＯＳＦＥＴが形成される領域においては、支持基板２の上面に形成する拡散層をｐ＋型半導体領域としている。この効果としては、支持基板２の上面に形成する拡散層を、シリコン層４およびＢＯＸ膜３を介したゲート電極と考えたとき、表面ゲート電極９に導入している導電型と同じ導電型とすることによって、シリコン層４に対する仕事関数差が表面と裏面とで近づき、電位制御性を向上することができる。このような構成は、本実施の形態のように、ゲート電極９と拡散層（ｎ＋型半導体領域１２、ｐ＋型半導体領域）とを同電位としている場合には、特に有効である。
【０１１３】
（実施の形態２）
前記実施の形態１では、図２に示すように、ＳＯＩ基板ＳＢの平面において第１方向に並んで形成されたゲート電極９同士およびソース・ドレイン領域６の端部の近傍にのみコンタクトプラグＣＴ２を形成し、図４に示す支持基板２の電位を制御する技術について説明した。本実施の形態では、前記実施の形態１で示したコンタクトプラグＣＴ２に加えて、第２方向に複数並んで形成されたソース・ドレイン領域６の第２方向における一番端のソース・ドレイン領域６の外側にもコンタクトプラグＣＴ２を形成する半導体装置について図１５および図１６を用いて説明する。図１５は、本実施の形態における半導体装置のスイッチ部ＳＷ１の平面図である。図１６は、図１５の破線で囲んだ領域を拡大して示す平面図である。
【０１１４】
図１５に示すスイッチ部ＳＷ１は、図１に示すスイッチ部ＳＷ１を拡大したものである。本実施の形態の半導体装置は前記実施の形態１で説明した半導体装置とほぼ同様の構造を有しているが、図１５に示すように、スイッチ部ＳＷ１または図示していない他のスイッチ部ＳＷ２、ＳＷ３およびＳＷ４において、マトリクス状に形成されたＭＯＳＦＥＴの第２方向における端部のＭＯＳＦＥＴの外側の素子分離領域１にもコンタクトプラグＣＴ２が形成されている点で前記実施の形態１と異なる。
【０１１５】
すなわち、本実施の形態における半導体装置は、スイッチ部ＳＷ１内においてマトリクス状に形成された複数のｎチャネル型ＭＯＳＦＥＴＱｎと、ｎチャネル型ＭＯＳＦＥＴＱｎを囲むようにＳＯＩ基板ＳＢの主面に形成された素子分離領域１を有している。また、本実施の形態における半導体装置は、第１方向に隣り合うｎチャネル型ＭＯＳＦＥＴＱｎ同士の間に形成されたコンタクトプラグＣＴ２と、スイッチ部ＳＷ１を囲むように断続的に形成されたコンタクトプラグＣＴ２とを有している。コンタクトプラグＣＴ２は、ＳＯＩ基板ＳＢの平面において素子分離領域１に囲まれるように形成されている。
【０１１６】
図１６の平面図に示すように、第２方向に複数並んで形成されたｎチャネル型ＭＯＳＦＥＴＱｎの第２方向における端部の外側に形成されたコンタクトプラグＣＴ２は、ｎチャネル型ＭＯＳＦＥＴＱｎと同様に第１方向に延在しているが、連続してではなく断続的にスイッチ部ＳＷ１の一辺に沿って形成されている。なお、第２方向または第１方向においてコンタクトプラグＣＴ２が連続的ではなく断続的に形成されているのは、前述したようにレジスト倒れとコンタクトプラグＣＴ２における応力発生とを防ぐためである。
【０１１７】
なお、全てのコンタクトプラグＣＴ２は、ＳＯＩ基板ＳＢの平面において素子分離領域１に囲まれて形成されており、ソース・ドレイン領域６を含むｎチャネル型ＭＯＳＦＥＴＱｎとは絶縁されている。
【０１１８】
このように、本実施の形態では、図１５および図１６に示すように、スイッチ部ＳＷ１の端部において第１方向に延在するコンタクトプラグＣＴ２を形成することで、前記実施の形態１の半導体装置に比べて、よりｎチャネル型ＭＯＳＦＥＴＱｎの近くで支持基板２の基板電位を制御しやすくすることができるため、更に効果的に歪特性の発生を防ぐことができる。
【０１１９】
また、支持基板２の基板電位を制御しやすくすることで、ｎチャネル型ＭＯＳＦＥＴＱｎのドレイン耐圧を向上させてオン抵抗を低減させることができ、半導体装置を微細化させることができるため、半導体装置の性能を向上させることができる。
【０１２０】
（実施の形態３）
本実施の形態は、内部にコンタクトプラグＣＴ２が形成されるコンタクトホールＣＨ２を形成する前に絶縁膜５を開口する点で前記実施の形態１とは異なる。以下に、図１７〜図２０を用いて本実施の形態の半導体装置の製造工程であって、前記実施の形態１と異なる点を説明する。図１７〜図２０は図１６のＣ−Ｃ線における断面と同一の位置における断面図である。
【０１２１】
本実施の形態の半導体装置を製造する際は、まず、前記実施の形態１で図９と同様の工程により、図９に示すＳＯＩ基板ＳＢ上にｎチャネル型ＭＯＳＦＥＴＱｎを形成し、ｎチャネル型ＭＯＳＦＥＴＱｎおよびＳＯＩ基板ＳＢの上面を覆うように絶縁膜５を形成する。
【０１２２】
次に、図１７に示すように、フォトリソグラフィ法およびドライエッチング法を用いて基板接続領域ＣＲにおいて絶縁膜５を一部除去して開口部５ａを形成し、シリコン層４に形成された素子分離領域１の上面を露出させる。なお、このとき絶縁膜５の開口部５ａは、この後の工程で形成されるコンタクトホールＣＨ２よりもＳＯＩ基板ＳＢの主面に沿う方向に広い直径（幅）を有する。これは、コンタクトホールＣＨ２をドライエッチングによって形成する際の位置ずれを考慮し、位置合わせのマージンを確保するためである。
【０１２３】
次に、図１８に示すように、ＳＯＩ基板ＳＢ上にＳｉＯ２（酸化シリコン）からなる層間絶縁膜１５をＣＶＤ法などにより形成（堆積）する。
【０１２４】
次に、図１９に示すように、フォトリソグラフィ法およびドライエッチング法を用いてコンタクトホールＣＨ１およびＣＨ２をそれぞれ形成する。このとき、層間絶縁膜１５、素子分離領域１およびＢＯＸ膜３は絶縁膜５に対してエッチング選択比を有するＳｉＯ２（酸化シリコン）により構成されているため、一度のエッチング工程によってコンタクトホールＣＨ１は絶縁膜５を貫かずに絶縁膜５の上面を露出させ、コンタクトホールＣＨ２は支持基板２の上面（ｎ＋型半導体領域１２の上面）を露出させる。その後、ドライエッチング法によりコンタクトホールＣＨ１の下部の絶縁膜５を除去してシリサイド層１１の上面を露出させることにより、図１９の構造を得る。
【０１２５】
この後は前記実施の形態１で図１３および図１４を用いて説明した工程と同様の工程により、コンタクトプラグＣＴ１、ＣＴ２、配線１９および配線２０を形成することにより、図２０に示す半導体装置が完成する。図２０に示すように、図１４に示した前記実施の形態１の半導体装置と違い、本実施の形態ではＳＯＩ基板ＳＢの主面に沿う方向では絶縁膜５とコンタクトプラグＣＴ２との間に層間絶縁膜１５が形成されており、ＳＯＩ基板ＳＢの主面に沿う方向では、コンタクトプラグＣＴ２はコンタクトプラグＣＴ２よりも広い直径（幅）を有する絶縁膜５の開口部５ａ内を通るように形成されている。すなわち、図２０に示す基板接続領域ＣＲでは、ＳＯＩ基板ＳＢの上面のシリコン層４には素子分離領域１が形成され、素子分離領域１上には絶縁膜５が形成されており、絶縁膜５は素子分離領域１の上面の一部を露出する開口部５ａを有している。素子分離領域１上および絶縁膜５上には層間絶縁膜１５が形成され、層間絶縁膜１５、素子分離領域１およびＢＯＸ膜３には、開口部５ａ内を通り、層間絶縁膜１５の上面からＢＯＸ膜３の下面を貫通し、支持基板２の上面を露出するコンタクトホールＣＨ２が形成されており、コンタクトホールＣＨ２内にはコンタクトプラグＣＴ２が形成されている。
【０１２６】
また、図１７を用いて説明したように、コンタクトホールＣＨ２を形成する前に絶縁膜５を開口することで、図１９に示すコンタクトホールＣＨ２を形成する際に基板接続領域ＣＲにおいて絶縁膜５が除去されることはない。このため、コンタクトホールＣＨ２を形成するために層間絶縁膜１５の上面をエッチングし始めてからｎ＋型半導体領域１２の上面を露出させるまでの工程において、エッチングの種類を絶縁膜５を構成するＳｉＮを除去するための選択比を有するものに変更する必要がなく、コンタクトホールＣＨ２を形成する際のエッチング工程を簡略化することができる。また、コンタクトホールＣＨ２がｎ＋型半導体領域１２の上面を露出させてからシリサイド層１１上の絶縁膜５を除去するため、シリサイド層１１がドライエッチングにより受けるダメージを低減することができる。
【０１２７】
なお、本実施の形態の製造方法は、前記実施の形態２の図１６のＣ−Ｃ線における断面図で説明したが、前記実施の形態１の図３に示すレイアウトの場合にも適用できることは、勿論である。
【０１２８】
（実施の形態４）
本実施の形態では、前記実施の形態２よりも更にコンタクトプラグＣＴ２を多く形成した半導体装置について図２１および図２２を用いて説明する。
【０１２９】
図２１は、本実施の形態における半導体装置のスイッチ部ＳＷ１の平面図である。図２２は、図２１の破線で囲んだ領域を拡大して示す平面図である。
【０１３０】
図２１に示すスイッチ部ＳＷ１は、図１に示すスイッチ部ＳＷ１を拡大したものである。図２１および図２２に示すように、本実施の形態の半導体装置は前記実施の形態１で説明した半導体装置とほぼ同様の構造を有しているが、スイッチ部ＳＷ１または図示していない他のスイッチ部ＳＷ２、ＳＷ３およびＳＷ４では、第２方向に隣り合うｎチャネル型ＭＯＳＦＥＴＱｎ同士の間の素子分離領域１を貫き、第１方向に延在するコンタクトプラグＣＴ２が形成されている。すなわち、前記実施の形態２と同様に第２方向に延在し、第１方向および第２方向に複数並んで形成されたコンタクトプラグＣＴ２に加えて、本実施の形態では、第１方向に延在し、ｎチャネル型ＭＯＳＦＥＴＱｎに沿うように第１方向および第２方向に複数並んで形成されたコンタクトプラグＣＴ２が形成されている。第１方向に延在するコンタクトプラグＣＴ２であって、第２方向に隣り合うコンタクトプラグＣＴ２同士の間には第１方向に延在するｎチャネル型ＭＯＳＦＥＴＱｎが形成されている。すなわち、スイッチ部ＳＷ１にマトリクス状に形成されたそれぞれのｎチャネル型ＭＯＳＦＥＴＱｎは第１方向および第２方向においてコンタクトプラグＣＴ２に挟まれるように形成されている。
【０１３１】
つまり、本実施の形態では、スイッチ部ＳＷ１の外周のみでなく、ゲート電極９を共有するＭＯＳＦＥＴ群の間にも、第１方向に延在するコンタクトプラグＣＴ２を形成している。そして、第１方向に延在するコンタクトプラグＣＴ２を配置する割合は、ゲート電極９を共有するＭＯＳＦＥＴ群２つに対して、１つの割合で形成している。
【０１３２】
これにより、本実施の形態では、前記実施の形態２で説明した半導体装置よりも第１方向に延在するコンタクトプラグＣＴ２をより多く形成することで、前記実施の形態１および２の半導体装置に比べて、よりｎチャネル型ＭＯＳＦＥＴＱｎの近くで支持基板２の基板電位を制御することを可能としているため、更に効果的に歪特性の発生を防ぐことができる。
【０１３３】
なお、全てのコンタクトプラグＣＴ２は、ＳＯＩ基板ＳＢの平面おいて素子分離領域１に囲まれて形成されており、図２５に示すシリコン層４に形成されたソース・ドレイン領域６、エクステンション領域７およびｐ型ウエル１３などとは絶縁されている。
【０１３４】
また、本実施の形態で示した半導体装置の製造方法は、前記実施の形態１の製造方法に限られず、前記実施の形態３の製造方法を適用しても良い。
【０１３５】
（実施の形態５）
本実施の形態は、前記実施の形態１および３で説明した製造方法とは異なり、コンタクトホールＣＨ１およびＣＨ２を別々の工程でそれぞれ形成することを特徴としている。
【０１３６】
以下に、本実施の形態の半導体装置の製造方法について図２３〜図２５を用いて説明する。なお、図２３〜図２５は図２２のＤ−Ｄ線における断面と同一の位置の断面図を示している。
【０１３７】
まず、前記実施の形態１で説明した図５〜図１０と同様の工程により、図１０に示すようにＳＯＩ基板ＳＢ上にｎチャネル型ＭＯＳＦＥＴＱｎを形成し、ＳＯＩ基板ＳＢ上に絶縁膜５および層間絶縁膜１５を順次形成する。
【０１３８】
次に、図２３に示すように、フォトリソグラフィ法を用いて、層間絶縁膜１５上にパターニングされたフォトレジスト膜６０を形成する。フォトレジスト膜６０は基板接続領域ＣＲの層間絶縁膜１５を覆っているが、ｎチャネル型ＭＯＳＦＥＴＱｎのソース・ドレイン領域６の直上の層間絶縁膜１５の上面はフォトレジスト膜６０に覆われず、露出している。
【０１３９】
その後、フォトレジスト膜６０をマスクとして、ドライエッチング法により層間絶縁膜１５の上面から絶縁膜５の下面を貫いてソース・ドレイン領域６およびゲート電極９の接続部９ｂ（図示しない）のそれぞれの上部のシリサイド層１１の上面を露出させるコンタクトホールＣＨ１を形成する。なお、図示はしないが、この時、ゲート電極９と接続するコンタクトホールＣＨ３も形成される。
【０１４０】
次に、図２４に示すように、フォトレジスト膜６０を除去した後、フォトリソグラフィ法により、基板接続領域ＣＲの一部を除いて層間絶縁膜１５の上面を覆い、コンタクトホールＣＨ１内を埋めるようにフォトレジスト膜６１を形成する。このとき、基板接続領域ＣＲの層間絶縁膜１５の上面の一部はフォトレジスト膜６１に覆われず露出している。
【０１４１】
その後、フォトレジスト膜６１をマスクとして、ドライエッチング法により層間絶縁膜１５の上面からＢＯＸ膜３の下面を貫き、支持基板２の上面（ｎ＋型半導体領域１２の上面）を露出するコンタクトホールＣＨ２を形成し、図２４に示す構造を得る。このとき、コンタクトホールＣＨ２を形成する前に予め絶縁膜５を開口していない。このため、コンタクトホールＣＨ２をドライエッチング法により除去する際は、ＳｉＯ２（酸化シリコン）からなる層間絶縁膜１５を除去して絶縁膜５を露出した後に、ＳＩＮ（窒化シリコン）からなる絶縁膜５を除去しやすいエッチング条件に切替えてエッチングを行い、その後はまたＳｉＯ２（酸化シリコン）からなる素子分離領域１およびＢＯＸ膜３を除去しやすいエッチング条件に切替えてエッチングを行う。
【０１４２】
その後、フォトレジスト膜６１を除去するが、その後の工程は、前記実施の形態１で説明した図１３および図１４と同様に行い、コンタクトプラグＣＴ１、ＣＴ２およびＣＴ３を形成した後、配線１９および配線２０を形成し、図２５に示す本実施の形態の半導体装置が完成する。
【０１４３】
本実施の形態の半導体装置の製造工程では、図２３および図２４に示すようにフォトレジスト膜６０および６１を用いることにより、コンタクトホールＣＨ１およびＣＨ２をそれぞれ別工程で形成している点で、前記実施の形態１および３と異なる。これにより、本実施の形態では、コンタクトホールＣＨ２を形成する際に、コンタクトホールＣＨ１はフォトレジスト膜６１に覆われているため、シリサイド層１１がドライエッチングによりダメージを受けることを防ぐことができる。また、コンタクトホールＣＨ１の底面においてシリサイド層１１を露出させる際にコンタクトホールＣＨ２の底面のｎ＋型半導体領域１２の上面をエッチングに晒すことがないので、コンタクトホールＣＨ２の底面のｎ＋型半導体領域１２がダメージを受けることを防ぐことができる。
【０１４４】
なお、本実施の形態の製造方法は、前記実施の形態４の図２２のＤ−Ｄ線における断面図で説明したが、前記実施の形態１の図３に示すレイアウトの場合、および前記実施の形態２の図１６に示すレイアウトの場合にも適用できることは、勿論である。
【０１４５】
（実施の形態６）
本実施の形態では、前記実施の形態４よりも更にコンタクトプラグＣＴ２を多く形成した半導体装置について図２６および図２７を用いて説明する。
【０１４６】
図２６は、本実施の形態における半導体装置のスイッチ部ＳＷ１の平面図である。図２７は、図２６の破線で囲んだ領域を拡大して示す平面図である。
【０１４７】
図２６に示すスイッチ部ＳＷ１は、図１に示すスイッチ部ＳＷ１を拡大したものである。図２６および図２７に示すように、本実施の形態の半導体装置は前記実施の形態４で説明した半導体装置とほぼ同様の構造を有しているが、スイッチ部ＳＷ１または図示していない他のスイッチ部ＳＷ２、ＳＷ３およびＳＷ４では、第１方向に延在するコンタクトプラグＣＴ２が、第２方向では前記実施の形態３よりも更に多く形成されている。すなわち、前記実施の形態３に比べ、第２方向に複数並んで形成され、第１方向に延在するコンタクトプラグＣＴ２であって、第２方向に隣り合うコンタクトプラグＣＴ２同士の間隔を狭め、第２方向に隣り合うコンタクトプラグＣＴ２同士の間のｎチャネル型ＭＯＳＦＥＴＱｎの数を少なくしている。
【０１４８】
これにより、本実施の形態では、前記実施の形態４で説明した半導体装置よりも第１方向に延在するコンタクトプラグＣＴ２をより多く形成することで、よりｎチャネル型ＭＯＳＦＥＴＱｎの近くで支持基板２の基板電位を制御することができるため、更に効果的に歪特性の発生を防ぐことができる。
【０１４９】
つまり、本実施の形態では、スイッチ部ＳＷ１の外周のみでなく、ゲート電極９を共有するＭＯＳＦＥＴ群の間にも、第１方向に延在するコンタクトプラグＣＴ２を形成している。そして、第１方向に延在するコンタクトプラグＣＴ２を配置する割合は、ゲート電極９を共有するＭＯＳＦＥＴ群１つに対して、１つの割合で形成している。
【０１５０】
なお、全てのコンタクトプラグＣＴ２は、ＳＯＩ基板ＳＢの平面において素子分離領域１に囲まれて形成されており、図３０に示すシリコン層４に形成されたソース・ドレイン領域６、エクステンション領域７およびｐ型ウエル１３などとは絶縁されている。
【０１５１】
また、本実施の形態で示した半導体装置の製造方法は、前記実施の形態１の製造方法に限られず、前記実施の形態３または５の製造方法を適用しても良い。
【０１５２】
（実施の形態７）
本実施の形態は、前記実施の形態５で説明した製造方法の変形例であり、コンタクトホールＣＨ２を形成する領域の絶縁膜５を、予め除去しておく点が異なる。
【０１５３】
以下に、本実施の形態の半導体装置の製造方法について図２８〜図３０を用いて説明する。なお、図２８〜図３０は図２７のＥ−Ｅ線における断面と同一の位置の断面図を示している。
【０１５４】
まず、前記実施の形態１で説明した図５〜図９と同様の工程により、図９に示すようにＳＯＩ基板ＳＢ上にｎチャネル型ＭＯＳＦＥＴＱｎを形成し、ＳＯＩ基板ＳＢ上に絶縁膜５を形成する。
【０１５５】
次に、前記実施の形態３で説明した図１７および図１８と同様の工程により、図１８に示すように、基板接続領域ＣＲにおいて絶縁膜５を一部開口して開口部５ａを形成し、ＳＯＩ基板ＳＢ上の全面を覆うように層間絶縁膜１５を形成する。
【０１５６】
次に、図２８に示すように、フォトリソグラフィ法を用いて、層間絶縁膜１５上にパターニングされたフォトレジスト膜６０を形成する。フォトレジスト膜６０は基板接続領域ＣＲの層間絶縁膜１５を覆っているが、ｎチャネル型ＭＯＳＦＥＴＱｎのソース・ドレイン領域６の直上の層間絶縁膜１５の上面はフォトレジスト膜６０に覆われず、露出している。
【０１５７】
その後、フォトレジスト膜６０をマスクとして、ドライエッチング法により層間絶縁膜１５の上面から絶縁膜５の下面を貫いてソース・ドレイン領域６およびゲート電極９の接続部９ｂ（図示しない）のそれぞれの上部のシリサイド層１１の上面を露出させるコンタクトホールＣＨ１を形成する。なお、図示はしないが、この時、ゲート電極９と接続するコンタクトホールＣＨ３も形成される。
【０１５８】
次に、図２９に示すように、フォトレジスト膜６０を除去した後、フォトリソグラフィ法により、基板接続領域ＣＲの一部を除いて層間絶縁膜１５の上面を覆い、コンタクトホールＣＨ１内を埋めるようにフォトレジスト膜６１を形成する。このとき、基板接続領域ＣＲの層間絶縁膜１５の上面の一部はフォトレジスト膜６１に覆われず露出している。
【０１５９】
その後、フォトレジスト膜６１をマスクとして、ドライエッチング法により層間絶縁膜１５の上面からＢＯＸ膜３の下面を貫き、支持基板２の上面（ｎ＋型半導体領域１２の上面）を露出するコンタクトホールＣＨ２を形成し、図２４に示す構造を得る。このとき、コンタクトホールＣＨ２を形成する前に予め絶縁膜５を開口しているため、コンタクトホールＣＨ２をドライエッチング法により除去する際は、ＳｉＯ２（酸化シリコン）からなる層間絶縁膜１５、素子分離領域１およびＢＯＸ膜３を除去しやすいエッチング条件のみでエッチングを行い、支持基板２の上面（ｎ＋型半導体領域１２の上面）を露出させる。すなわち、コンタクトホールＣＨ２を形成する際に、途中でＳｉＮ（窒化シリコン）からなる絶縁膜５を除去する工程がないため、エッチングの条件を変更する必要がなく、製造工程を簡略化することができる。
【０１６０】
続いて、フォトレジスト膜６１を除去する。その後の工程は、前記実施の形態１で説明した図１３および図１４と同様に行い、コンタクトプラグＣＴ１およびＣＴ２を形成した後、配線１９および配線２０を形成し、図３０に示す本実施の形態の半導体装置が完成する。図３０に示すように、ソース・ドレイン領域６はシリコン層４の上面から下面にかけて形成されている。従って、前記実施の形態１の半導体装置と同様に、本実施の形態のｎチャネル型ＭＯＳＦＥＴＱｎは、動作時において空乏層がｐ型ウエル１３の上面から下面にかけて広がる完全空乏型となる。
【０１６１】
また、本実施の形態の半導体装置の製造工程では、図２８および図２９に示すようにフォトレジスト膜６０および６１を用いることにより、コンタクトホールＣＨ１およびＣＨ２をそれぞれ別工程で形成している点で、前記実施の形態１および２と異なる。これにより、本実施の形態では、コンタクトホールＣＨ２を形成する際に、コンタクトホールＣＨ１はフォトレジスト膜６１に覆われているため、シリサイド層１１がドライエッチングによりダメージを受けることを防ぐことができる。
【０１６２】
また、前記実施の形態２と同様に、コンタクトホールＣＨ２を形成する前に予め絶縁膜５を開口することにより、コンタクトホールＣＨ２を形成する際のエッチング工程を簡略化し、少ない工程数で半導体装置を製造することができる。
【０１６３】
なお、本実施の形態の製造方法は、前記実施の形態６の図２７のＥ−Ｅ線における断面図で説明したが、前記実施の形態１の図３に示すレイアウトの場合、前記実施の形態２の図１６に示すレイアウトの場合、および、前記実施の形態４の図２２に示すレイアウトの場合にも適用できることは、勿論である。
【０１６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６５】
例えば、前記実施の形態１において述べたように、前記実施の形態２〜７はスイッチ部においてｐチャネル型ＭＯＳＦＥＴを形成しても良く、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを混在させても良い。その場合、例えば図１に示す半導体チップＣＰ上において、スイッチ部ＳＷ１およびスイッチ部ＳＷ３のそれぞれの全体のＭＯＳＦＥＴをｐチャネル型ＭＯＳＦＥＴとし、スイッチ部ＳＷ２およびスイッチ部ＳＷ４のそれぞれの全体のＭＯＳＦＥＴをｎチャネル型ＭＯＳＦＥＴとし、それぞれのスイッチ部内にｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとが混在しない構造とすることが考えられる。
【０１６６】
また、前記実施の形態１ではゲート電極と支持基板とを電気的に接続して同電位とする説明をしているが、ゲート電極と支持基板とは電気的に接続せず、別々に電位を制御しても構わない。
【産業上の利用可能性】
【０１６７】
本発明は、ＳＯＩ基板上に形成された半導体素子を有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０１６８】
１ 素子分離領域
１ａ、１ｂ、１ｄ、１ｅ 絶縁膜
１ｃ 溝
２ 支持基板
３ ＢＯＸ膜
４ シリコン層
５ 絶縁膜
５ａ 開口部
６ ソース・ドレイン領域
７ エクステンション領域
８ ゲート絶縁膜
９ ゲート電極
９ａ ゲート電極配線
９ｂ 接続部
１１ シリサイド層
１２ ｎ＋型半導体領域
１３ ｐ型ウエル
１４ サイドウォール
１５、１６ 層間絶縁膜
１６ａ ストッパ絶縁膜
１６ｂ 配線溝
１７、１８ 溝
１９ 配線
１９ａ バリア導体膜
２０ 配線
６０、６１ フォトレジスト膜
ＢＣ 負バイアス回路
ＣＨ１、ＣＨ２ コンタクトホール
ＣＰ 半導体チップ
ＣＲ 基板接続領域
ＣＴ１〜ＣＴ３ コンタクトプラグ
ＣＴａ バリア導体膜
ＣＴｂ 主導体膜
ＤＩ ＥＳＤ保護ダイオード
ＭＲ ＭＯＳＦＥＴ形成領域
Ｑｎ ｎチャネル型ＭＯＳＦＥＴ
ＳＢ ＳＯＩ基板
ＳＷ１〜ＳＷ４ スイッチ部
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置およびその製造方法に関し、特に、シリコン層を介して基板電位を制御する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
寄生容量の発生を抑えることのできる半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層）が形成された基板であり、ＳＯＩ基板上にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成した場合、シリコン層に形成された拡散領域に発生する寄生容量を低減することができる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ラッチアップフリー化などが期待できる。
【０００３】
特許文献１（特開平９−３１２４０１号公報）には、ＳＯＩ基板を構成するシリコン酸化膜（ＢＯＸ膜）の下層の支持基板の上面に形成された不純物ドープトポリシリコン層の電位を制御することで、不純物ドープトポリシリコン層に電荷を蓄積し、ＭＯＳＦＥＴのしきい値電圧のバラツキを抑える技術が開示されている。ここでは、ｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴは、それぞれの下部の不純物ドープトポリシリコン層がｎ型の導電型を有しており、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとでそれぞれの下部の不純物ドープトポリシリコン層に導入する不純物を打ち分けていない。
【０００４】
特許文献２（特開２００１−１７７０９８号公報）に示されている半導体装置では、ＳＯＩ基板を用いたデバイスにおいて、ＳＯＩ基板を構成する埋め込み酸化膜（ＢＯＸ膜）の下部の支持基板の電位を制御するため、ＢＯＸ膜およびＢＯＸ膜上のシリコン膜を貫通し、支持基板に電気的に接続されたコンタクトプラグが形成されている。ここでは、前記コンタクトプラグを通じて支持基板の電位を制御することでしきい値電圧を制御し、ＭＯＳＦＥＴの動作の高速化、低消費電力化および微細化を可能とする技術が開示されている。また、ｎチャネル型ＭＯＳＦＥＴの下部の支持基板にはｐ型のウエル領域を形成し、ｐチャネル型ＭＯＳＦＥＴの下部の支持基板にはｎ型のウエル領域を形成している。なお、支持基板の電位を制御するためのコンタクトプラグは柱状の形状を有しており、ＳＯＩ基板の主面に沿う方向に延在している旨の記載はない。
【０００５】
また、ここでは、ｎチャネル型ＭＯＳＦＥＴの下部の支持基板にはｎチャネル型ＭＯＳＦＥＴがアクティブの時には電源電圧より低い電圧を印可し、ｎチャネル型ＭＯＳＦＥＴがスタンバイ（オフ）の時には電源電圧を印可する旨の記載がされている。また、ｐチャネル型ＭＯＳＦＥＴの下部の支持基板にはｐチャネル型ＭＯＳＦＥＴがアクティブの時には接地電位より低い電圧を印可し、ｐチャネル型ＭＯＳＦＥＴがスタンバイ（オフ）の時には接地電位を印可する旨の記載がされている。ただし、支持基板の電位を、ｎチャネル型ＭＯＳＦＥＴまたはｐチャネル型ＭＯＳＦＥＴのゲート電極と同一の電位にする旨の記載はない。
【０００６】
特許文献３（特開２００７−１１５９７１号公報）には、ＳＯＩ基板上に形成したデバイスにおいて、ＭＯＳＦＥＴのゲート電極の下部の支持基板の電位を制御するために、ＳＯＩ基板を構成するＢＯＸ膜およびＢＯＸ膜上に形成されたシリコン膜を貫通して支持基板に電気的に接続されたコンタクトプラグを形成し、前記コンタクトプラグを通じて支持基板の電位を制御することを可能とする技術が開示されている。ここでは、ｎチャネル型ＭＯＳＦＥＴの下部の支持基板にはｐ型のウエル領域を形成し、ｐチャネル型ＭＯＳＦＥＴの下部の支持基板にはｎ型のウエル領域を形成している。なお、支持基板の電位を制御するためのコンタクトプラグは柱状の形状を有しており、半導体基板の主面に沿う方向に延在している旨の記載はない。
【０００７】
また、ここでは、ｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴのゲート電極の下方のｐ型ウェルおよびｎ型ウェルに基板バイアス電圧を印加し、前記基板バイアス電圧によってゲート−基板間電圧を制御することが記載されているが、ゲート電極の電位と基板の支持電位とを同一の電位にする旨の記載はない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−３１２４０１号公報
【特許文献２】特開２００１−１７７０９８号公報
【特許文献３】特開２００７−１１５９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
携帯電話用のアンテナスイッチに用いられる高周波用の電界効果トランジスタであるＭＯＳＦＥＴは、入力された信号がノイズの影響を受けずにそのまま出力されず、歪成分（ノイズ）の混ざった信号が出力されやすい特性（歪特性）を有する。この歪成分は、入力された信号の波長の２倍または３倍の波長を有する高周波として発生しやすい。歪成分は本来の入力信号と関係ない周波数成分であり、このような余分な周波数成分が入力信号に混ざることで、正確に信号を出力することができない問題がある。また、基板全体が主にＳｉ（シリコン）からなるバルクシリコンの半導体基板上に上記ＭＯＳＦＥＴを形成した場合、ゲート容量またはドレイン容量などの寄生容量がゲート電極またはドレイン領域と半導体基板との間に生じ、歪成分が発生しやすくなる（歪特性が強まる）問題がある。
【００１０】
そこで本発明者らは、高周波用ＭＯＳＦＥＴを形成する半導体基板について、歪成分が発生しにくい（歪特性が弱い）半導体基板として、ＧａＡｓ（ガリウムヒ素）からなる半導体基板またはＳＯＳ（Silicon On Sapphire）基板を用いる方法を検討した。
【００１１】
高周波の信号のスイッチングに用いるＭＯＳＦＥＴをＧａＡｓ（ガリウムヒ素）からなる半導体基板（以下単にＧａＡｓ基板という）またはＳＯＳ基板上に形成した場合、高周波用ＭＯＳＦＥＴの入力信号および出力信号においてスイッチングによるノイズの発生を抑えることができる。
【００１２】
ＧａＡｓ基板を使用した場合にノイズの発生を抑えることができるのは、ＧａＡｓ基板は電子が流れやすく不純物が少ない高純度の半導体層を有するため、電子の移動速度が速く、ノイズが発生しにくいからである。従って、ＧａＡｓ基板上に形成されたトランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）はノイズの発生量が少ない特徴がある。
【００１３】
また、ＳＯＳ基板はサファイアからなる支持基板上にシリコン層を有する基板である。絶縁層であるサファイア層を有するＳＯＳ基板の上面のシリコン層上に高周波用ＭＯＳＦＥＴを形成した場合、高周波用ＭＯＳＦＥＴの入力信号および出力信号においてノイズの伝搬経路となる寄生容量がソース・ドレイン領域と基板との間に発生しにくいため、ノイズの発生量を低減できる特徴がある。
【００１４】
しかし、これらの基板材料は何れも高価であるため、ＧａＡｓ基板またはＳＯＳ基板を用いて半導体装置を製造しようとすると、半導体装置を用いた製品のコストが高くなる問題がある。
【００１５】
また、ＳＯＳ基板は絶縁層であるサファイア層上にシリコン層を形成した基板である。このＳＯＳ基板は、ウエルおよび基板間の寄生容量に起因する、入力信号の２倍の周波数を有する歪成分の発生を抑えることができるが、ウエルおよびソース・ドレイン間の寄生容量に起因する、入力信号の３倍の周波数を有する歪成分の発生を抑えることは難しい。
【００１６】
これに対し、ゲート電極と半導体基板との間における寄生容量の発生を抑えることができる低コストな半導体基板としてＳＯＩ基板を使用する方法が考えられるが、ＳＯＩ基板であっても、寄生容量に起因するノイズ（歪成分）が発生する歪特性を有している。また、ＳＯＩ基板上に形成したＭＯＳＦＥＴにおいては、ドレインとゲート間の耐圧であるドレイン耐圧が低い問題がある。ドレイン耐圧が低いと、ゲート電極の大きさを大きくするか、またはゲート電極とドレイン領域との間隔を広めるなどして所定のドレイン耐圧を確保する必要があるため、半導体素子の微細化の妨げとなる。
【００１７】
本発明の目的は、半導体装置の信頼性を向上することである。特に、ＳＯＩ基板上に形成された電界効果トランジスタに寄生容量が発生することを防ぐことにより、入力信号および出力信号において歪成分が発生することを防ぐ技術を提供する。
【００１８】
また、本発明の他の目的は、半導体装置の製造工程を簡略化することである。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明の好ましい一実施の形態である半導体装置は、
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層を含むＳＯＩ構造を有する半導体基板の主面に素子分離領域に囲まれて形成され、前記半導体基板の主面に沿う第１方向に延在し、前記第１方向に並んで形成された第１導電型の複数の電界効果トランジスタを含む半導体装置であって、
前記複数の電界効果トランジスタの下部を含む前記支持基板の上面には、前記支持基板よりも低抵抗な一または複数の不純物拡散層が形成され、
前記複数の電界効果トランジスタの上部には、前記複数の不純物拡散層に所定の電位を供給する複数の金属配線が形成され、
前記一または複数の不純物拡散層および前記複数の金属配線は、前記第１方向に隣り合う前記複数の電界効果トランジスタ同士の間の前記素子分離領域および前記絶縁層を貫いて形成された複数の第１接続部材を介して電気的に接続されているものである。
【００２２】
また、本発明の好ましい一実施の形態である半導体装置の製造方法は、
ＳＯＩ構造を有する半導体基板上に形成された電界効果トランジスタを含む半導体装置の製造方法であって、
（ａ）支持基板、前記支持基板上に形成された絶縁層および前記絶縁層上に形成された半導体層により構成される前記半導体基板を準備する工程と、
（ｂ）前記（ａ）工程の後に、前記半導体基板の主面に素子分離領域を形成する工程と、
（ｃ）前記（ｂ）工程の後に、前記半導体基板の主面上から前記半導体基板の主面に向かって第１導電型の不純物を注入し、前記支持基板の上面に前記支持基板よりも低抵抗な前記第１導電型の第１不純物拡散層を形成する工程と、
（ｄ）前記（ｂ）工程の後に、前記半導体基板の主面上から前記半導体基板の主面に向かって第２導電型の不純物を注入し、前記半導体層に前記第２導電型の第２不純物拡散層を形成する工程と、
（ｅ）前記（ｃ）工程および前記（ｄ）工程の後に、前記半導体層の上面に、ゲート電極および前記第１導電型を有するソース・ドレイン領域を有する前記電界効果トランジスタを形成する工程と、
（ｆ）前記（ｅ）工程の後に、前記ゲート電極および前記ソース・ドレイン領域のそれぞれの表面にシリサイド層を形成する工程と、
（ｇ）前記（ｆ）工程の後に、前記素子分離領域、前記ゲート電極、前記ソース・ドレイン領域および前記シリサイド層を含む前記半導体基板の主面を覆うように前記半導体基板の主面上に第１絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程の後に、前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｉ）前記（ｈ）工程の後に、前記ゲート電極上および前記ソース・ドレイン領域上のそれぞれの前記シリサイド層の上面を露出する第１コンタクトホールと、前記素子分離領域の直下の前記第１不純物拡散層の上面を露出する第２コンタクトホールとをそれぞれエッチングにより形成する工程と、
（ｊ）前記（ｉ）工程の後に、前記第１および第２コンタクトホール内に接続部材をそれぞれ形成する工程と、
を有し、
前記（ｉ）工程では、前記第１および第２コンタクトホールを、同一のエッチング工程により形成するものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
半導体装置の信頼性を向上することができる。
【００２５】
また、半導体装置の製造工程を簡略化することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１である半導体装置の平面図である。
【図２】図１の一部を拡大して示す平面図である。
【図３】図２の一部を拡大して示す平面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す断面図であって、図３のＡ−Ａ線およびＢ−Ｂ線における断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】本発明の実施の形態２である半導体装置の平面図である。
【図１６】図１５の一部を拡大して示す平面図である。
【図１７】本発明の実施の形態３である半導体装置の製造方法を示す断面図であって、図１６のＣ−Ｃ線における断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す断面図である。
【図２１】本発明の実施の形態４である半導体装置の平面図である。
【図２２】図２１の一部を拡大して示す平面図である。
【図２３】本発明の実施の形態５である半導体装置の製造方法を示す断面図であって、図２２のＤ−Ｄ線における断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す断面図である。
【図２６】本発明の実施の形態６である半導体装置の平面図である。
【図２７】図２６の一部を拡大して示す平面図である。
【図２８】本発明の実施の形態７である半導体装置の製造方法を示す断面図であって、図２７のＥ−Ｅ線における断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す断面図である。
【図３０】図２９に続く半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００２７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施の形態等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００３０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３１】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。例えば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（例えばＳｉＧｅ）等を含むものとする。
【００３２】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００３４】
（実施の形態１）
本発明の実施の形態１による電界効果トランジスタであるｎチャネル型ＭＯＳＦＥＴの構造の一例を図１〜図４を用いて説明する。図１はＳＯＩ基板上に形成された半導体チップを示す平面図である。図２は、図１に示すスイッチ部ＳＷ１を拡大して示す平面図である。図３は図２において破線で囲われた箇所を拡大して示す平面図である。図４は図３のＡ−Ａ線およびＢ−Ｂ線における断面図である。
【００３５】
本実施の形態の半導体チップＣＰの全体の模式的な平面図を図１に示す。図１では、図を分かりやすくするため、半導体チップＣＰの上部に形成された層間絶縁膜および配線などは示していない。
【００３６】
半導体チップＣＰはＳＯＩ基板ＳＢおよびＳＯＩ基板ＳＢ上に形成されたＭＯＳＦＥＴおよび配線などを含むスイッチ部ＳＷ１〜ＳＷ４、負バイアス回路ＢＣおよびＥＳＤ（Electro Static Discharge：静電気破壊）保護ダイオードＤＩなどにより構成されており、高周波の信号のスイッチングを行うスイッチング素子である。なお、スイッチングとは、直流・交流変換回路やデジタル回路などにおいて、電気回路のオン・オフを切り替える動作を言う。
【００３７】
スイッチ部ＳＷ１〜ＳＷ４は、それぞれスイッチング用の複数のＭＯＳＦＥＴからなる。ここでは、一例として、スイッチ部ＳＷ１〜ＳＷ４は何れもｎチャネル型ＭＯＳＦＥＴを含んでいる場合を例示している。また、負バイアス回路ＢＣはスイッチ部ＳＷ１〜ＳＷ４に形成されたＭＯＳＦＥＴを正しい動作点で使うための回路であり、信号の周波数特性を向上させ、信号の歪みおよびノイズ（雑音）を低減する働きを有する。なお、スイッチ部ＳＷ１およびＳＷ２は比較的高い周波数の信号をスイッチングし、スイッチ部ＳＷ３およびＳＷ４は比較的低い周波数の信号をスイッチングする働きを有し、スイッチ部ＳＷ１およびＳＷ３は受信した信号（入力信号）をスイッチングし、スイッチ部ＳＷ２およびＳＷ４は送信する信号（出力信号）をスイッチングする働きを有する。また、ＥＳＤ保護ダイオードＤＩは、半導体チップＣＰが静電気放電により誤作動または故障することを防ぐ働きを有する。
【００３８】
図２には、図１で示した半導体チップＣＰ上のスイッチ部ＳＷ１を拡大して示している。図２に示すように、スイッチ部ＳＷ１は、マトリクス状に複数配置されたｎチャネル型ＭＯＳＦＥＴＱｎ、素子分離領域１およびコンタクトプラグＣＴ２を有している。コンタクトプラグＣＴ２は素子分離領域１を貫いており、半導体チップＣＰの平面において、素子分離領域１に囲まれるように形成されている。
【００３９】
図３に示す平面図では、図２において破線で囲んだ領域を拡大して示している。図３に示すように、ＳＯＩ基板ＳＢの主面上に形成されたｎチャネル型ＭＯＳＦＥＴＱｎは、ゲート電極９と、ゲート電極９を挟むように形成されたソース・ドレイン領域６とを含む電界効果トランジスタであり、ＳＯＩ基板ＳＢの主面に沿う第１方向に延在し、第１方向に並んで複数形成されており、また、ＳＯＩ基板ＳＢの主面に沿う方向であって第１方向に直交する第２方向に複数並んで複数形成されている。第２方向に隣り合うｎチャネル型ＭＯＳＦＥＴＱｎ同士はソース・ドレイン領域６を互いに共有しており、ゲート電極９およびソース・ドレイン領域６はそれぞれ第１方向に延在し、ソース・ドレイン領域６は第２方向に延在するゲート電極配線９ａの近傍で終端している。ゲート電極配線９ａと同層に形成されたゲート電極９は第１方向の両端部においてゲート電極配線９ａに接続されており、ゲート電極配線９ａは第２方向の端部に接続部９ｂを有し、接続部９ｂ上にはコンタクトプラグＣＴ３が形成されている。コンタクトプラグＣＴ３はゲート電極９、ゲート電極配線９ａおよび接続部９ｂよりも上層に形成された配線（図示しない）に接続されており、ゲート電極９はコンタクトプラグＣＴ３、接続部９ｂ、ゲート電極配線９ａを介して配線と電気的に接続されている。ゲート電極９、ゲート電極配線９ａおよび接続部９ｂは同層に形成された一体の層である。
【００４０】
第２方向に延在するゲート電極配線９ａは第１方向に並んでＳＯＩ基板ＳＢ上に複数形成されており、第１方向に隣り合う一方のゲート電極配線９ａとの間にはゲート電極９およびソース・ドレイン領域６が形成され、第１方向に隣り合うもう一方のゲート電極配線９ａとの間の下部のＳＯＩ基板ＳＢの主面には素子分離領域１が形成されている。図２に示すように、第１方向に隣り合うゲート電極配線９ａ同士の間の下部のＳＯＩ基板ＳＢの主面に形成された素子分離領域１には、ＳＯＩ基板ＳＢの主面に対して垂直な方向に素子分離領域１を貫くコンタクトプラグＣＴ２が形成されている。すなわち、コンタクトプラグＣＴ２は、第１方向においてｎチャネル型ＭＯＳＦＥＴＱｎを挟むように形成されている。言い換えれば、第１方向に隣り合うコンタクトプラグＣＴ２同士の間にｎチャネル型ＭＯＳＦＥＴＱｎが配置されている。コンタクトプラグＣＴ２は第２方向に延在し、素子分離領域１の上面から下面を貫通する壁状の導電体からなる接続部材であり、図４に示すように、ＳＯＩ基板ＳＢを構成する絶縁膜であるＢＯＸ膜（埋め込み酸化膜）３の下部の支持基板２と、ＳＯＩ基板ＳＢの主面よりも上層に形成された配線２０に電気的に接続されている。
【００４１】
図４の左側には図３のＡ−Ａ線における断面であるＭＯＳＦＥＴ形成領域ＭＲの断面図を示し、図４の右側には図３のＢ−Ｂ線における断面である基板接続領域ＣＲの断面図を示す。ＭＯＳＦＥＴ形成領域ＭＲでは、図４に示すように支持基板２、ＢＯＸ膜３およびシリコン層４により構成されるＳＯＩ基板ＳＢ上に、ｎチャネル型ＭＯＳＦＥＴＱｎが複数形成されている。ｎチャネル型ＭＯＳＦＥＴＱｎはシリコン層４内に形成されたｐ型ウエル１３を挟むように形成されたソース・ドレイン領域６、ソース・ドレイン領域６とｐ型ウエル１３との間に形成されたエクステンション領域７、ｐ型ウエル１３上にゲート絶縁膜８を介して形成されたゲート電極９を有している。ゲート電極９およびソース・ドレイン領域６の上部には主にＣｏＳｉ２（コバルトシリサイド）を含む低抵抗のシリサイド層１１が形成されている。
【００４２】
ＳＯＩ基板ＳＢ、ゲート電極９およびゲート電極９の側壁に形成されたサイドウォール１４の上面には、薄い絶縁膜５が形成され、絶縁膜５上には絶縁膜５よりも厚い層間絶縁膜１５が形成されている。ソース・ドレイン領域６上には、層間絶縁膜１５の上面から絶縁膜５の下面を貫いてソース・ドレイン領域６の上面を露出するコンタクトホールＣＨ１が形成されており、コンタクトホールＣＨ１内にはＳＯＩ基板ＳＢの上面よりも上層に形成された配線１９とソース・ドレイン領域６とを電気的に接続するコンタクトプラグＣＴ１が形成されている。なお、コンタクトプラグＣＴ１は柱状の形状を有しており、図３に示すように、ソース・ドレイン領域６上において第１方向に並んで複数形成されている。また、図４に示すように、層間絶縁膜１５上には層間絶縁膜１６が形成され、層間絶縁膜１６は層間絶縁膜１６の上面から下面を貫通しコンタクトプラグＣＴ１の上面を露出する溝１７を有し、溝１７内にはコンタクトプラグＣＴ１と電気的に接続された配線１９が形成されている。配線１９は、ソース・ドレイン領域６に所定の電位を供給するための金属配線である。
【００４３】
図４に示すように、ソース・ドレイン領域６はシリコン層４の上面から下面にかけて形成されている。このため、ｎチャネル型ＭＯＳＦＥＴＱｎの下部のチャネル形成領域であって、ゲート電極９の下部の、ソース・ドレイン領域６に挟まれた領域のｐ型ウエル１３では、ｎチャネル型ＭＯＳＦＥＴＱｎの動作時において空乏層がｐ型ウエル１３の上面から下面にかけて広がる完全空乏型となる。
【００４４】
完全空乏型のｎチャネル型ＭＯＳＦＥＴＱｎでは、空乏層がｐ型ウエル１３の下面にまで達しない部分空乏型のｎチャネル型ＭＯＳＦＥＴに比べ、ゲート電極９またはソース・ドレイン領域６とｐ型ウエル１３との間においてより効果的に寄生容量の発生を防ぐことができ、ｎチャネル型ＭＯＳＦＥＴＱｎの動作速度を向上させ、消費電力を低減させ、ノイズ（歪成分）の発生を低減することができる。
【００４５】
図３に示すように、スイッチ部ＳＷ１は、ＳＯＩ基板ＳＢの主面にマトリクス状に形成された複数のｎチャネル型ＭＯＳＦＥＴＱｎを有している。第１方向に隣り合うｎチャネル型ＭＯＳＦＥＴＱｎ同士の間には、第２方向に延在するコンタクトプラグＣＴ２が形成されており、コンタクトプラグＣＴ２は第２方向に並んで複数形成されている。また、コンタクトプラグＣＴ２は、スイッチ部ＳＷ１内の第１方向の最端部のｎチャネル型ＭＯＳＦＥＴＱｎの第１方向の両端部の近傍にもそれぞれ形成されている。すなわち、コンタクトプラグＣＴ２は第１方向および第２方向に複数並んで形成され、第１方向に隣り合うコンタクトプラグＣＴ２同士の間には複数のｎチャネル型ＭＯＳＦＥＴＱｎが配置されている。
【００４６】
つまりスイッチ部ＳＷ１は、ＳＯＩ基板ＳＢの上面にマトリクス状に配置されたコンタクトプラグＣＴ２を有しており、第１方向に複数並んで形成されたコンタクトプラグＣＴ２同士の間にはｎチャネル型ＭＯＳＦＥＴＱｎが形成されている。
【００４７】
なお、コンタクトプラグＣＴ２がスイッチ部ＳＷ１の第２方向の一方の端部の近傍からもう一方の端部の近傍まで連続して形成されずに断続的に形成されているのは、レジスト倒れとコンタクトプラグＣＴ２における応力発生とを防ぐためである。スイッチ部ＳＷ１の一方の端部の近傍からもう一方の端部の近傍まで連続するような長いパターンを形成する場合、そのパターンを形成する際に長く連続して延在するフォトレジスト膜をマスクとして形成する必要があるが、このような長い形状のフォトレジスト膜は倒壊する虞が高いため、形成したいパターンを断続的にすることでフォトレジスト膜の倒壊（レジスト倒れ）を防ぐ必要がある。また、コンタクトプラグＣＴ２はＷ（タングステン）などの金属により構成されており、スイッチ部ＳＷ１の一方の端部の近傍からもう一方の端部の近傍まで連続するような長いコンタクトプラグＣＴ２を形成しようとすると、コンタクトプラグＣＴ２を構成する金属に高い応力が発生するため、形成したいパターンを分割して複数に分けることで、応力の発生を防ぐ必要がある。本実施の形態ではコンタクトホールＣＨ２を第２方向に延在した溝状の形状とし、コンタクトプラグＣＴ２を第２方向に延在させた壁状の形状とすることで、より支持基板２の電位を制御し易くし、半導体装置に発生する寄生容量を効果的に低減することを可能としている。
【００４８】
図４に示すＭＯＳＦＥＴ形成領域ＭＲおよび基板接続領域ＣＲでは、支持基板２の上面にｎ型の不純物（例えばＰ（リン））が高い濃度で導入されたｎ＋型半導体領域１２が形成されている。図４ではＭＯＳＦＥＴ形成領域ＭＲと基板接続領域ＣＲとを区切って示しているが、ＭＯＳＦＥＴ形成領域ＭＲにおいてｎチャネル型ＭＯＳＦＥＴＱｎの下部に形成されたｎ＋型半導体領域１２と、基板接続領域ＣＲにおけるｎ＋型半導体領域１２とは連続して形成されており、同一の層であるので電気的に接続されている。ｎ＋型半導体領域１２は基板接続領域ＣＲにおいてコンタクトプラグＣＴ２の下面と接続されており、コンタクトプラグＣＴ２を介して配線２０と電気的に接続されている。すなわち、コンタクトプラグＣＴ２は層間絶縁膜１５の上面から下面、絶縁膜５の上面から下面、素子分離領域１の上面から下面およびＢＯＸ膜３の上面から下面を貫通し、底部がｎ＋型半導体領域１２の上面に接続されている。また、層間絶縁膜１５上には層間絶縁膜１６が形成され、層間絶縁膜１６は層間絶縁膜１６の上面から下面を貫通しコンタクトプラグＣＴ２の上面を露出する溝１８を有し、溝１８内にはコンタクトプラグＣＴ２と電気的に接続された配線２０が形成されている。なお、本実施の形態において素子分離領域１は、ＳＴＩ（Shallow Trench Isolation）法により形成されたものである。配線２０は、ｎ＋型半導体領域１２に所定の電位を供給するための金属配線である。
【００４９】
なお、図４では示されていないが、図３に示すように、ゲート電極９と接続された接続部９ｂの上面にもシリサイド層１１（図示しない）が形成されており、接続部９ｂ上のシリサイド層１１の上面はコンタクトプラグＣＴ３と電気的に接続されている。すなわち、コンタクトプラグＣＴ３の下面と接続部９ｂとの間には絶縁膜５は形成されていない。
【００５０】
図４において、支持基板２は主にＳｉ（シリコン）からなる層に酸素などが導入された７５０Ωｃｍ以上の高抵抗な半導体層であり、支持基板２上に形成されたＳｉＯ２（酸化シリコン）からなるＢＯＸ膜３およびＢＯＸ膜３上に形成された、主にＳｉ（シリコン）を含むシリコン層４と共にＳＯＩ基板ＳＢを構成している。なお、支持基板２が高抵抗な材料により形成されているのは、半導体チップＣＰ（図１参照）内を流れる信号（電流）が支持基板２から流れ出ていくのを防ぐためである。
【００５１】
ｐ型ウエル１３はｐ型の不純物（例えばＢ（ホウ素））が導入された半導体領域であり、ｎチャネル型ＭＯＳＦＥＴのチャネル領域となる。エクステンション領域７およびエクステンション領域７に接するソース・ドレイン領域６はｎ型の不純物（例えばＰ（リン））が導入された半導体領域であり、エクステンション領域７よりもソース・ドレイン領域６の方がｎ型の不純物（例えばＰ（リン））が高濃度で導入されており、エクステンション領域７およびソース・ドレイン領域６はＬＤＤ（Lightly Doped Drain）構造を構成している。ソース・ドレイン領域６は、本実施の形態におけるｎチャネル型ＭＯＳＦＥＴＱｎのソースおよびドレインとして機能する。ゲート絶縁膜８はＳｉＯ２（酸化シリコン）からなる絶縁膜であり、ゲート電極９はポリシリコンからなる膜であり、ゲート電極９は本実施の形態におけるｎチャネル型ＭＯＳＦＥＴＱｎのゲートとして機能する。
【００５２】
シリサイド層１１は主にＣｏＳｉ２（コバルトシリサイド）からなり、主にＷ（タングステン）からなるコンタクトプラグＣＴ１との接触抵抗を低減する働きを有する。なお、シリサイド層１１はコバルトシリサイドに限られず、チタンシリサイド、ニッケルシリサイドまたはプラチナシリサイド等で形成してもよい。層間絶縁膜１５、１６およびサイドウォールは例えばＳｉＯ２（酸化シリコン）からなる絶縁膜である。絶縁膜５はＳｉＮ（窒化シリコン）からなり、コンタクトホールＣＨ１の形成時に接続部９ｂ（図３参照）の上面およびソース・ドレイン領域６の上面などが過剰にエッチングされることを防ぐ役割を有する。コンタクトプラグＣＴ１と同様に、コンタクトプラグＣＴ２はＷ（タングステン）からなり、配線１９および配線２０は、例えば、主にＣｕ（銅）を含みダマシン法により形成された金属配線である。なお、本実施の形態では、配線１９および配線２０として、ダマシン法を用いた配線を例示しているが、これに限られず、フォトレジスト膜を用いてパターニングして形成されたアルミ配線でも良い。
【００５３】
なお、ＳＯＩ基板ＳＢの主面に対して垂直な方向では、ＢＯＸ膜３は４００ｎｍ程度、シリコン層４は６５ｎｍ程度、層間絶縁膜１５は７５０ｎｍ程度の厚さを有する。すなわち、ＳＯＩ基板ＳＢの主面に対して垂直な方向のコンタクトプラグＣＴ１の長さは０．７５μｍ程度であり、同方向のコンタクトプラグＣＴ２の長さは１．２μｍ程度である。
【００５４】
次に、本実施の形態の半導体装置の効果について説明する。
【００５５】
本実施の形態の半導体装置は、図４に示すＳＯＩ基板ＳＢを用いて高周波の信号のスイッチングに用いるｎチャネル型ＭＯＳＦＥＴＱｎを有するものである。スイッチングは、直流・交流変換回路やデジタル回路などにおいて、電気回路のオン・オフを切り替えることであるが、このとき、スイッチングが行われる過渡状態において半導体チップ内に高周波が発生し、ノイズ（歪成分）が発生する場合がある。このノイズはスイッチングノイズと呼ばれており、特にトランジスタ同士がスイッチングを行うデジタル回路で発生しやすい。より高い周波数でスイッチングを行うほど、より速い応答速度や受動素子の小型化を実現することができるが、スイッチング速度を速くする程スイッチングノイズも大きくなるため、より堅固な対策を施す必要がある。スイッチングノイズの発生を抑える基本的な方法としては、回路上にコイルや抵抗、コンデンサなどを挿入することで、高周波成分を吸収する方法がある。
【００５６】
また、スイッチングによるノイズの発生を抑える他の方法としてチップの基板となる半導体基板としてＧａＡｓ（ガリウムヒ素）からなる基板（ＧａＡｓ基板）を用いる方法およびＳＯＳ基板を用いる方法が考えられる。
【００５７】
ＧａＡｓ基板は電子が流れやすく不純物が少ない高純度の半導体層を有するため、電子の移動速度が速く、ノイズが発生しにくい。このため、ＧａＡｓ基板上に形成されたトランジスタ（ＨＥＭＴ）はノイズの発生量が少ない特徴がある。
【００５８】
また、ＳＯＳ基板はサファイアからなる支持基板上にシリコン層を有する基板であり、ＳＯＳ基板を用いて半導体装置を製造する際は、ＳＯＳ基板の上面のシリコン層上にＭＯＳＦＥＴなどの素子を形成する。ＳＯＳ基板ではノイズの伝搬経路となる寄生容量が発生しにくいため、ノイズの発生量が少ない特徴がある。
【００５９】
しかし、これらの基板材料は何れも高価であるため、ＧａＡｓ基板またはＳＯＳ基板を用いて半導体装置を製造しようとすると、半導体装置を用いた製品のコストが高くなる問題がある。
【００６０】
また、ＳＯＳ基板は絶縁層であるサファイア層上にシリコン層を形成した基板であり、ウエルおよび基板間の寄生容量に起因する、入力信号の２倍の周波数を有する歪成分の発生を抑えることができるが、ウエルおよびソース・ドレイン間の寄生容量に起因する、入力信号の３倍の周波数を有する歪成分の発生を抑えることは難しい。
【００６１】
ゲート電極またはソース・ドレイン領域と半導体基板との間において寄生容量が発生することを防ぐことのできる低コストな半導体基板として、ＳＯＩ基板がある。しかし、ＳＯＩ基板上に形成したＭＯＳＦＥＴには、高周波を入力した場合、入力信号および出力信号にノイズ（歪成分）が発生する歪特性があり、また、ドレインとゲート間の耐圧であるドレイン耐圧が低い問題があった。
【００６２】
そこで、本発明者らは、図４の基板接続領域ＣＲに示すように、ＳＯＩ基板ＳＢの支持基板２の上面に電気的に接続されたコンタクトプラグＣＴ２によりＢＯＸ膜３の下部の支持基板２の電位を制御することを検討した。本実施の形態では、高抵抗な支持基板の電位を取るために、支持基板２の上面にｎ型の不純物（例えばＰ（リン））を高濃度で導入することで、支持基板２よりも低抵抗なｎ＋型半導体領域１２を形成し、支持基板２の電位を制御することを可能としている。すなわち、本実施の形態の半導体装置は、ＳＯＩ基板ＳＢ上に形成されたｎチャネル型ＭＯＳＦＥＴＱｎを有する半導体チップＣＰ（図１参照）であって、ｎチャネル型ＭＯＳＦＥＴＱｎのソース・ドレイン領域６と同じくｎ型の半導体領域であるｎ＋型半導体領域１２を支持基板２の上面に形成し、配線２０とｎ＋型半導体領域１２とをコンタクトプラグＣＴ２を介して電気的に接続するものである。
【００６３】
ＳＯＩ基板はＳｉ（シリコン）を主に含む支持基板と、支持基板上に形成された絶縁膜であるＢＯＸ膜と、ＢＯＸ膜上に形成されたシリコン層により構成される基板であり、ＳＯＩ基板上にＭＯＳＦＥＴを形成した場合、主にＳｉ（シリコン）からなる基板（バルクシリコン基板）上にＭＯＳＦＥＴを形成した場合に比べてゲート電極またソース・ドレイン領域と半導体基板との間における寄生容量を大幅に低減することができる。
【００６４】
また、歪成分は、ＭＯＳＦＥＴのオフ時の寄生容量の電圧依存性が大きい程増大するため、図４に示すゲート電極９および支持基板２に同一の電圧を印可し、ゲート電極９と支持基板２とを同電位にすることで、理想的にはゲート電極と支持基板との間のオフ時の寄生容量を常に０に保つことができる。本実施の形態では、コンタクトプラグＣＴ２を支持基板２に接続して支持基板２の電位を制御することにより、ＳＯＩ基板ＳＢ上に発生する寄生容量であって、特にゲート電極９と支持基板２との間に発生する寄生容量を更に低減することができる。従って、配線１９および配線２０と同層に形成され、ゲート電極９と電気的に接続されたゲート配線（図示しない）と、配線２０とを電気的に接続し、ゲート電極９と支持基板２とを同電位とすることが好ましい。前述したように、歪成分は寄生容量を伝搬経路として伝わるので、ｎチャネル型ＭＯＳＦＥＴに寄生容量が発生することを防ぐことで、入力信号および出力信号における歪成分の発生を防ぐことができる。
【００６５】
また、半導体基板上に形成されたＭＯＳＦＥＴの耐圧特性は、半導体基板の裏面の電位（基板電位）に依存することが知られている。本実施の形態では、ゲート電極９の下部の支持基板２の電位を制御（固定）することにより、支持基板２の電位をグランド電位にした場合に比べ、ｎチャネル型ＭＯＳＦＥＴＱｎのドレイン耐圧を向上させることができる。すなわち、ゲート電極９とソース・ドレイン領域６との耐圧を高めることができる。また、基板電位の変動を抑えることができるため、ドレイン耐圧が変動すること防ぐことができる。
【００６６】
また、ドレイン耐圧を向上させることで、ゲートとドレインとの間隔を狭め、図４に示すゲート電極９の大きさを小さくすることができるため、ｎチャネル型ＭＯＳＦＥＴＱｎ全体を微細化することができる。また、ｎチャネル型ＭＯＳＦＥＴＱｎの微細化によってｎチャネル型ＭＯＳＦＥＴのオン抵抗を下げることができる。
【００６７】
以上に述べたように、本実施の形態の半導体装置では、ＳＯＩ基板ＳＢを用いて半導体装置を製造することにより、半導体装置を用いた製品のコストを低減することができる。また、ＳＯＩ基板ＳＢを用いた上で、支持基板２の電位を制御することでゲート電極９と支持基板２との間における寄生容量の発生を防ぎ、歪成分の発生を抑えることができる。また、ｎチャネル型ＭＯＳＦＥＴＱｎの耐圧を向上させてオン抵抗を低減させ、半導体装置を微細化させることで、半導体装置の性能を向上させることを可能としている。
【００６８】
なお、本実施の形態では、図２および図３に示すように、ｎチャネル型ＭＯＳＦＥＴＱｎの延在する第１方向に沿う方向ではなく、第２方向に延在するコンタクトプラグＣＴ２のみを複数形成している。これは、図２に示すスイッチ部ＳＷ１の形成された領域内に第１方向に延在するコンタクトプラグＣＴ２を複数形成する場合、ｎチャネル型ＭＯＳＦＥＴＱｎの近くで支持基板２の電位を制御するために、第２方向に隣り合うｎチャネル型ＭＯＳＦＥＴＱｎ同士の間に新たにコンタクトプラグＣＴ２を形成した場合、本実施の形態の半導体装置に比べて素子面積が大きくなってしまうためである。
【００６９】
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図５〜図１４は、本発明の一実施の形態である半導体装置、例えばｎチャネル型ＭＯＳＦＥＴを有する半導体装置の製造工程中の断面図である。なお、図５〜図１４において、符号ＭＲで示される、図面の左側の領域は図３のＡ−Ａ線での断面図と同じ位置における製造工程中の半導体装置の断面図であって、ｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域、ゲート電極およびチャネルが形成されるＭＯＳＦＥＴ形成領域を示している。また、図５〜図１４において、符号ＣＲで示される、図面の右側の領域は図３のＢ−Ｂ線での断面図と同じ位置における製造工程中の半導体装置の断面図であって、支持基板の電位を取るための基板接続領域を示している。
【００７０】
まず、図５に示すように、ＳＯＩ基板ＳＢを用意する。ＳＯＩ基板ＳＢは、Ｓｉ（シリコン）からなる高抵抗の支持基板２上に形成されたＢＯＸ膜３と、ＢＯＸ膜３上に形成されたシリコン層４を有する半導体基板であり、支持基板２は主にＳｉ（シリコン）からなる層に酸素などが導入された７５０Ωｃｍ以上の高抵抗な層であり、シリコン層４は、１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンなどからなる層である。
【００７１】
ＳＯＩ基板ＳＢはＳｉ（シリコン）からなる半導体基板の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と結合させ、半導体基板の表面よりも少し深い位置に酸化膜（ＢＯＸ膜）を形成するＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。また、ＳＯＩ基板ＳＢは、表面に酸化膜を形成した半導体基板と、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力によって接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。
【００７２】
次に、図６に示すように、ＳＯＩ基板ＳＢを熱酸化してその表面に絶縁膜１ａを形成した後、その上層にＣＶＤ法などにより、絶縁膜１ｂを堆積する。絶縁膜１ａは酸化シリコンなどからなり、絶縁膜１ｂは窒化シリコン膜などからなる。続いて、フォトレジストパターン（図示しない）をエッチングマスクとして絶縁膜１ｂ、絶縁膜１ａおよびシリコン層４を順次ドライエッチングすることにより、素子分離形成予定領域のＳＯＩ基板ＳＢに溝（素子分離用の溝）１ｃを形成する。溝１ｃは、素子分離用の溝であり、すなわち後述する素子分離領域１形成用の溝である。
【００７３】
次に、図７に示すように、熱リン酸などを用いたウェットエッチングにより絶縁膜１ｂを除去した後、溝１ｃの内部（側壁および底部）を含むＳＯＩ基板ＳＢの主面上に絶縁膜１ｄを形成する。それから、ＳＯＩ基板ＳＢの主面上（すなわち絶縁膜１ｄ上）に、溝１ｃ内を埋めるように、絶縁膜１ｅをＣＶＤ法などにより形成（堆積）する。絶縁膜１ｄは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜１ｄが酸窒化シリコン膜の場合には、絶縁膜１ｄ形成工程以降の熱処理によって溝１ｃの側壁が酸化することによる体積膨張を防止でき、ＳＯＩ基板ＳＢに働く圧縮応力を低減できる効果がある。絶縁膜１ｅは、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ３−ＴＥＯＳ酸化膜などである。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。絶縁膜１ｅがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合、絶縁膜１ｄは、絶縁膜１ｅを堆積する際のＳＯＩ基板ＳＢへのダメージ防止の効果がある。その後、絶縁膜１ｅおよび絶縁膜１ｄをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して、溝１ｃの外部の絶縁膜１ｅを除去し、溝１ｃの内部に絶縁膜１ｄおよび１ｅを残すことにより、絶縁膜１ｄおよび１ｅからなる素子分離領域（素子分離）１を形成する。それから、ＳＯＩ基板ＳＢを例えば１１５０℃程度で熱処理することにより、溝１ｃに埋め込んだ絶縁膜１ｅを焼き締める。焼き締め前の状態では、Ｏ３−ＴＥＯＳ酸化膜よりもＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜１ｅがＯ３−ＴＥＯＳ酸化膜の場合、焼き締めによる絶縁膜１ｅの収縮により、ＳＯＩ基板ＳＢに働く圧縮応力を低減できる効果がある。一方、絶縁膜１ｅがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合には、絶縁膜１ｅがＯ３−ＴＥＯＳ酸化膜の場合に比べて、焼き締め時の絶縁膜１ｅの収縮が少ないため、素子分離領域１によってＳＯＩ基板ＳＢに働く圧縮応力が大きくなる。
【００７４】
このようにして、溝１ｃ内に埋め込まれた絶縁膜１ｄおよび１ｅからなる素子分離領域１が形成される。本実施の形態では、素子分離領域１は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、ＳＴＩ法により形成される。すなわち、本実施の形態の素子分離領域１は、好ましくは、ＳＯＩ基板ＳＢに形成された素子分離用の溝１ｃ内に埋め込まれた絶縁体（ここでは絶縁膜１ｄおよび１ｅ）からなる。前述したｎチャネル型ＭＯＳＦＥＴＱｎ（すなわちｎチャネル型ＭＯＳＦＥＴＱｎを構成するゲート絶縁膜８、ゲート電極９およびソース・ドレイン領域６）は、素子分離領域１で規定された（囲まれた）活性領域に形成される。なお、本実施の形態では、素子分離領域１として絶縁膜１ｄおよび絶縁膜１ｅを示しているが、絶縁膜１ｄを省略して、絶縁膜１ｅのみで形成するようにしてもよい。
【００７５】
次に、図８に示すように、支持基板２の上面に支持基板２よりも低抵抗の拡散領域であるｎ＋型半導体領域１２を形成する。ｎ＋型半導体領域１２を形成するには、フォトリソグラフィ法を用いてフォトレジスト膜をＳＯＩ基板ＳＢ上に形成し、前記フォトレジスト膜をマスクとしてＳＯＩ基板ＳＢ上からＳＯＩ基板ＳＢの主面に向かってＰ（リン）をイオン注入する。このとき、イオン注入の条件は５５０ｋｅＶのエネルギーにより、２×１０１３ｃｍ−２のドーズ量でＰ（リン）イオンをドープ（導入）する。これにより、ＢＯＸ膜３の下の支持基板２の上面にｎ＋型半導体領域１２を形成する。
【００７６】
なお、Ｐ（リン）イオンをドープしてｎ＋型半導体領域１２を形成する際は、ｎ＋型半導体領域１２の界面エネルギー準位を低く抑え、図４に示したコンタクトプラグＣＴ２とオーミックにコンタクトが取れる程度の条件でイオン注入を行う。
【００７７】
また、このときＰ（リン）は支持基板２の上面（ＢＯＸ膜３の下面との界面）を狙ってイオン注入されるため、Ｐ（リン）の濃度ピークは支持基板２の上面に位置し、ＢＯＸ膜３上のシリコン層４に導入されるＰ（リン）の量は支持基板２の上面に導入されるＰ（リン）の量と比べて非常に小さく、シリコン層４には殆どＰ（リン）は導入されない。
【００７８】
その後、シリコン層４の上面から下面にかけてｐ型ウエル１３を形成する。ｐ型ウエル１３は、前述したｎ＋型半導体領域１２の形成工程で使用したフォトレジスト膜（図示しない）をマスクとして、ＳＯＩ基板ＳＢ上からＳＯＩ基板ＳＢの主面に向かってＢ（ホウ素）をイオン注入することにより形成する。なお、このときのイオン注入のエネルギーは、前述したｎ＋型半導体領域１２の形成工程でのイオン注入のエネルギーに比べて低いエネルギーとする。これにより、ｐ型の半導体領域であってｎチャネル型ＭＯＳＦＥＴＱｎのチャネル形成領域となるｐ型ウエル１３が形成される。
【００７９】
次に、途中の工程の図示は省略するが、図９に示すように、周知の製造方法により、ＳＯＩ基板ＳＢ上にｎチャネル型ＭＯＳＦＥＴＱｎを形成する。
【００８０】
すなわち、まず、ＳＯＩ基板ＳＢの表面（すなわちｐ型ウエル１３の表面）上にゲート絶縁膜８を形成する。ゲート絶縁膜８は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００８１】
次に、ＳＯＩ基板ＳＢ上（すなわちゲート絶縁膜８上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜を形成する。ＭＯＳＦＥＴ形成領域ＭＲにおいて形成された前記シリコン膜は、Ｐ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、前記シリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００８２】
次に、前記シリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ＭＯＳＦＥＴ形成領域ＭＲに前記シリコン膜からなるゲート電極９を形成し、基板接続領域ＣＲの前記シリコン膜を除去する。
【００８３】
ｎチャネル型ＭＯＳＦＥＴのゲート電極となるゲート電極９はｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエル１３上にゲート絶縁膜８を介して形成される。すなわち、ゲート電極９は、ｐ型ウエル１３のゲート絶縁膜８上に形成される。
【００８４】
次に、ＳＯＩ基板ＳＢの主面にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより、ゲート電極９の下部の一部および素子分離領域が形成された領域を除くシリコン層４に、ｎ−型の半導体領域である（一対の）エクステンション領域７を形成する。すなわち、ｐ型ウエル１３のゲート電極９の両側の領域に、エクステンション領域７を形成する。
【００８５】
次に、ゲート電極９の側壁に、絶縁膜として、例えば酸化シリコン膜または窒化シリコン膜あるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜）１４を形成する。サイドウォール１４は、例えば、ＳＯＩ基板ＳＢ上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００８６】
次に、（一対の）ソース・ドレイン領域６を、例えば、ｐ型ウエル１３のゲート電極９およびサイドウォール１４の両側の領域にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより形成する。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度のスパイクアニール処理にて行うこともできる。
【００８７】
ソース・ドレイン領域６は、エクステンション領域７よりも不純物濃度が高い。これにより、ｎチャネル型ＭＯＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ソース・ドレイン領域（不純物拡散層）６およびエクステンション領域７により形成される。エクステンション領域７およびソース・ドレイン領域６は、併せてｎチャネル型ＭＯＳＦＥＴＱｎのソース・ドレインとして機能するものである。すなわち、ｎチャネル型ＭＯＳＦＥＴＱｎのエクステンション領域７およびソース・ドレイン領域６は、ＬＤＤ（Lightly Doped Drain）構造を有している。なお、エクステンション領域７は、ゲート電極９に対して自己整合的に形成され、ソース・ドレイン領域６は、ゲート電極９の側壁上に形成されたサイドウォール１４に対して自己整合的に形成される。
【００８８】
このようにして、ｐ型ウエル１３に、電界効果トランジスタとしてｎチャネル型ＭＯＳＦＥＴＱｎが形成される。ｎチャネル型ＭＯＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができる。
【００８９】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＯＳＦＥＴＱｎのゲート電極９およびソース・ドレイン領域６のそれぞれの表面に、低抵抗のシリサイド層１１を形成する。
【００９０】
シリサイド層１１を形成するには、まずゲート電極９上およびソース・ドレイン領域６上を含むＳＯＩ基板ＳＢの主面（全面）上に金属膜を、例えばスパッタリング法を用いて形成（堆積）する。すなわち、ゲート電極９上およびソース・ドレイン領域６上を含むＳＯＩ基板ＳＢ上に、ゲート電極９を覆うように、金属膜が形成される。金属膜は、例えばＣｏ（コバルト）を含む金属膜である。
【００９１】
このようにして金属膜を形成した後、ＳＯＩ基板ＳＢに２回に分けて熱処理を施すことで金属膜とゲート電極９およびソース・ドレイン領域６に含まれるＳｉ（シリコン）とが反応し、ゲート電極９およびソース・ドレイン領域６のそれぞれの上面にシリサイド層１１を形成する。
【００９２】
すなわち、シリサイド層１１を形成する際の熱処理は２回に分けて行い、第１の熱処理（１ｓｔアニール処理）の温度を２５０℃〜３００℃で行った後に、未反応の金属膜を除去し、第２の熱処理を５００℃〜６００℃程度で行う。未反応の金属膜は、硫酸を用いたウェット洗浄、またはＳＰＭ（Sulfuric acid Hydrogen Peroxide Mixture：硫酸と過酸化水素水との混合液）を用いたウェット洗浄などにより除去する。これにより、金属膜に含まれるＣｏ（コバルト）とゲート電極９、ゲート電極配線９ａ（図示しない）、ソース・ドレイン領域６に含まれるＳｉ（シリコン）との化合物であるＣｏＳｉ２（コバルトシリサイド）からなるシリサイド層１１がゲート電極９およびソース・ドレイン領域６のそれぞれの上面に形成される。なお、シリサイド層１１は、コバルトシリサイドに限られず、チタンシリサイド、ニッケルシリサイドまたはプラチナシリサイド等で形成してもよい。
【００９３】
次に、前記ゲート電極９、ソース・ドレイン領域６、サイドウォール１４およびシリサイド層１１を含むＳＯＩ基板ＳＢの主面（全面）を覆うように絶縁膜５を形成する。このとき、基板接続領域ＣＲにおいて、素子分離領域１上にも絶縁膜５を形成する。絶縁膜５は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。絶縁膜５はｎチャネル型ＭＯＳＦＥＴＱｎ上にコンタクトホールを形成する際のエッチングストッパ膜として機能する。以上により、図９に示す構造を得ることができる。
【００９４】
次に、図１０に示すように、絶縁膜５上に絶縁膜５よりも厚い層間絶縁膜１５を形成する。層間絶縁膜１５は例えば酸化シリコン膜などからなり、ＴＥＯＳを用いて成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成することができる。その後、層間絶縁膜１５の表面をＣＭＰ法により研磨するなどして、層間絶縁膜１５の上面を平坦化する。下地段差に起因して層間絶縁膜１５の表面に凹凸形状が形成されていても、層間絶縁膜１５の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００９５】
次に、図１１に示すように、層間絶縁膜１５上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして用いて、絶縁膜５および層間絶縁膜１５をドライエッチングすることにより、絶縁膜５および層間絶縁膜１５にコンタクトホール（貫通孔、孔）ＣＨ１およびＣＨ２を形成する。このとき、まず絶縁膜５に比較して層間絶縁膜１５がエッチングされやすい条件で層間絶縁膜１５のドライエッチングを行い、絶縁膜５をエッチングストッパ膜として機能させることで、層間絶縁膜１５にコンタクトホールＣＨ１およびＣＨ２を形成し、絶縁膜５の上面を露出させる。その後、層間絶縁膜１５に比較して絶縁膜５がエッチングされやすい条件でドライエッチングすることにより、コンタクトホールＣＨ１およびＣＨ２の底部の絶縁膜５を除去する。コンタクトホールＣＨ１の底部では、ＳＯＩ基板ＳＢの主面の一部、例えばソース・ドレイン領域６の表面上のシリサイド層１１の上面が露出され、図示していない領域では、ゲート電極９と同層の接続部９ｂ（図３参照）の上面のシリサイド層１１の上面が露出される。また、基板接続領域ＣＲにおけるコンタクトホールＣＨ２の底部では、素子分離領域１の上面が露出される。
【００９６】
次に、図１２に示すように、シリサイド層１１に比較して素子分離領域１がエッチングされやすい条件で素子分離領域１のドライエッチングを行った後、シリサイド層１１に比較してＢＯＸ膜３がエッチングされやすい条件でＢＯＸ膜３のドライエッチングを行い、ＳＯＩ基板ＳＢの下面に向かって延長されたコンタクトホールＣＨ２によって、支持基板２の上面に形成されたｎ＋型半導体領域１２の上面を露出する。このとき、素子分離領域１およびＢＯＸ膜３はいずれもＳｉＯ２（酸化シリコン）からなる膜なので、素子分離領域１およびＢＯＸ膜３を続けてエッチングする場合は、エッチングの条件を変更せずに一度のエッチングで素子分離領域１の上面からＢＯＸ膜３の下面を開口することができる。
【００９７】
なお、図１１において絶縁膜５を一部除去した後に、図１２において素子分離領域１およびＢＯＸ膜３を一部除去してｎ＋型半導体領域１２の上面を露出させるエッチング工程では、ＭＯＳＦＥＴ形成領域ＭＲにおいてシリサイド層１１がエッチングストッパ膜として機能し、ソース・ドレイン領域６およびゲート電極９がドライエッチングに晒されてダメージを受けることを防いでいる。このように、本実施の形態ではコンタクトホールＣＨ１およびＣＨ２を同一のエッチング工程により形成する。なお、この時、コンタクトホールＣＨ３（図示しない）も同時に形成される。よって、コンタクトホール形成用のマスクが１枚で済むので、製造工程を簡略化することができる。
【００９８】
また、ＢＯＸ膜３にコンタクトホールＣＨ２を形成する際にシリサイド層１１はドライエッチングに晒されるが、エッチングによってシリサイド層１１が受けるダメージは問題ない程度であると考えられる。これは、層間絶縁膜１５の上面からＢＯＸ膜３の下面までを貫いたコンタクトホールＣＨ２の深さは１．２μｍ程であり、コンタクトホールＣＨ１の深さ（層間絶縁膜１５の膜厚）は７５０ｎｍ程度であるため、コンタクトホールＣＨ１とコンタクトホールＣＨ２との深さの差は比較的大きくなく、シリサイド層１１がドライエッチングにより受けるダメージは許容範囲内であると考えられるためである。
【００９９】
次に、図１３に示すように、コンタクトホールＣＨ１およびＣＨ２内に、Ｗ（タングステン）などからなるコンタクトプラグ（接続用導体部、埋め込みプラグ、埋め込み導体部）ＣＴ１およびＣＴ２をそれぞれ形成する。ＭＯＳＦＥＴ形成領域ＭＲでは、コンタクトプラグＣＴ１をソース・ドレイン領域６上のコンタクトホールＣＨ１内に形成し、基板接続領域ＣＲでは、コンタクトプラグＣＴ２を支持基板２上のコンタクトホールＣＨ２内に形成する。コンタクトプラグＣＴ１はシリサイド層１１を介してソース・ドレイン領域６と電気的に接続されており、コンタクトプラグＣＴ２は支持基板２の上面に形成されたｎ＋型半導体領域１２の上面に電気的に接続されている。
【０１００】
コンタクトプラグＣＴ１およびＣＴ２のそれぞれを形成するには、例えば、コンタクトホールＣＨ１およびＣＨ２の内部（底部および側壁上）を含む層間絶縁膜１５上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜ＣＴａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜ＣＴｂをＣＶＤ法などによってバリア導体膜ＣＴａ上にコンタクトホールＣＨ１およびＣＨ２を埋めるように形成し、層間絶縁膜１５上の不要な主導体膜ＣＴｂおよびバリア導体膜ＣＴａをＣＭＰ法またはエッチバック法などによって除去することにより、主導体膜ＣＴｂおよびバリア導体膜ＣＴａからなるコンタクトプラグＣＴ１およびＣＴ２を形成することができる。図示は省略するが、このとき、ゲート電極９と同層に形成された接続部９ｂの上面にもシリサイド層１１が形成され、接続部９ｂ上にはシリサイド層１１を介してコンタクトプラグＣＴ３が形成される。
【０１０１】
次に、図１４に示すように、コンタクトプラグＣＴ１、ＣＴ２およびＣＴ３（図示しない）が埋め込まれた層間絶縁膜１５上に、ストッパ絶縁膜１６ａおよび配線形成用の層間絶縁膜１６を順次形成する。ストッパ絶縁膜１６ａは層間絶縁膜１６への溝加工の際にエッチングストッパとなる膜であり、層間絶縁膜１６に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜１６ａは、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、層間絶縁膜１６は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜１６ａと層間絶縁膜１６には次に説明する第１層目の配線が形成される。
【０１０２】
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示しない）をマスクとしたドライエッチングによって層間絶縁膜１６およびストッパ絶縁膜１６ａの所定の領域に配線溝１６ｂを形成した後、ＳＯＩ基板ＳＢの主面上（すなわち配線溝の底部および側壁上を含む層間絶縁膜１６上）にバリア導体膜（バリアメタル膜）１９ａを形成する。バリア導体膜１９ａは、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜１９ａ上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝１６ｂの内部を埋め込む。それから、配線溝１６ｂ以外の領域の銅めっき膜、シード層およびバリア導体膜１９ａをＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線１９および配線２０を形成する。
【０１０３】
配線１９は、コンタクトプラグＣＴ１を介してｎチャネル型ＭＯＳＦＥＴＱｎのソース・ドレイン領域６に電気的に接続されている。コンタクトプラグＣＴ２は絶縁膜５および素子分離領域１を貫いて支持基板２に接続されており、ソース・ドレイン領域６とは層間絶縁膜１５、素子分離領域１およびＢＯＸ膜３などを介して絶縁され、電気的に接続されていない。その後、デュアルダマシン法により配線１９上および配線２０上に第２層目の配線を形成するが、ここでは図示およびその説明は省略する。以上により、本実施の形態の半導体装置が完成する。
【０１０４】
なお、配線１９、２０は、ダマシン構造に限られず、アルミニウムを主体とした導体膜をパターニングして形成される配線構造としてもよい。
【０１０５】
前述したように、本実施の形態では、図３に示す素子分離領域１に形成されたコンタクトホールＣＨ２内を通るコンタクトプラグＣＴ２により配線２０とｎ＋型半導体領域１２とを電気的に接続することにより、図４に示すＳＯＩ基板ＳＢの支持基板２の電位を制御することを可能としている。これにより、ｎチャネル型ＭＯＳＦＥＴＱｎに発生する寄生容量を低減することができ、歪成分（ノイズ）の発生を防ぐことができる。
【０１０６】
また、ゲート電極９の下部の支持基板２の電位を制御（固定）することにより、支持基板２の電位をグランド電位にした場合に比べ、ｎチャネル型ＭＯＳＦＥＴＱｎのドレイン耐圧を向上させることができる。また、ドレイン耐圧を向上させることで、ゲートとドレインとの間隔を狭め、ゲート電極９の大きさを小さくし、ｎチャネル型ＭＯＳＦＥＴＱｎ全体を微細化することができる。また、ｎチャネル型ＭＯＳＦＥＴＱｎの微細化によってｎチャネル型ＭＯＳＦＥＴのオン抵抗を下げることができる。
【０１０７】
また、本実施の形態では、図１１および図１２を用いて説明したように、コンタクトホールＣＨ１およびＣＨ２を同一のエッチング工程により形成することで、半導体装置の製造工程を簡略化し、少ない工程でコンタクトホールＣＨ１およびＣＨ２を形成することを可能としている。このとき、シリサイド層１１および絶縁膜５をエッチングストッパ膜として使用することで、ゲート電極９およびソース・ドレイン領域６がエッチングに晒されることを防ぎ、半導体装置の信頼性が低下することを防いでいる。
【０１０８】
以上に述べたように、本実施の形態の半導体装置では、ＳＯＩ基板ＳＢを用いて半導体装置を製造することにより、ＧａＡｓ基板またはＳＯＳ基板を用いて半導体装置を製造する場合に比べて半導体装置を用いた製品のコストを低減した上で、半導体装置の性能を向上させることを可能としている。
【０１０９】
なお、本実施の形態では図２に示すようにスイッチ部ＳＷ１の構造を例に説明したが、図１に示す他のスイッチ部ＳＷ２、ＳＷ３およびＳＷ４もスイッチ部ＳＷ１と同様の構造を有しており、それぞれのスイッチ部に形成されたコンタクトプラグＣＴ２によって支持基板２の電位を制御することを可能としている。
【０１１０】
また、第１方向に並ぶコンタクトプラグＣＴ２同士の間にｎチャネル型ＭＯＳＦＥＴＱｎを配置し、コンタクトプラグＣＴ２を形成する領域をできるだけ少なくすることにより、半導体チップの面積の増加を抑えることができる。
【０１１１】
また、本実施の形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、本発明はｐチャネル型ＭＯＳＦＥＴに適用することもできる。ｐチャネル型ＭＯＳＦＥＴの下部の支持基板の電位を制御する場合は、支持基板の上面に形成する拡散層（図４におけるｎ＋型半導体領域１２に相当）はｐ型半導体領域とする。この場合、前記ｐ型半導体領域を形成する際は、図８を用いて説明した工程において、Ｐ（リン）ではなくＢ（ホウ素）を支持基板に２００ｋｅＶのエネルギー、２×１０１３ｃｍ−２のドーズ量でイオン注入することで支持基板の上面に低抵抗のｐ型半導体領域を形成する。なお、図４に示すゲート電極９の下部のウエルはｎ型半導体領域とし、エクステンション領域７およびソース・ドレイン領域６のｐ型半導体領域とすることは言うまでもない。
【０１１２】
すなわち、本実施の形態の半導体装置は、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを含んでおり、ｎチャネル型ＭＯＳＦＥＴが形成される領域においては、支持基板の上面に形成する拡散層をｎ＋型半導体領域１２とし、ｐチャネル型ＭＯＳＦＥＴが形成される領域においては、支持基板２の上面に形成する拡散層をｐ＋型半導体領域としている。この効果としては、支持基板２の上面に形成する拡散層を、シリコン層４およびＢＯＸ膜３を介したゲート電極と考えたとき、表面ゲート電極９に導入している導電型と同じ導電型とすることによって、シリコン層４に対する仕事関数差が表面と裏面とで近づき、電位制御性を向上することができる。このような構成は、本実施の形態のように、ゲート電極９と拡散層（ｎ＋型半導体領域１２、ｐ＋型半導体領域）とを同電位としている場合には、特に有効である。
【０１１３】
（実施の形態２）
前記実施の形態１では、図２に示すように、ＳＯＩ基板ＳＢの平面において第１方向に並んで形成されたゲート電極９同士およびソース・ドレイン領域６の端部の近傍にのみコンタクトプラグＣＴ２を形成し、図４に示す支持基板２の電位を制御する技術について説明した。本実施の形態では、前記実施の形態１で示したコンタクトプラグＣＴ２に加えて、第２方向に複数並んで形成されたソース・ドレイン領域６の第２方向における一番端のソース・ドレイン領域６の外側にもコンタクトプラグＣＴ２を形成する半導体装置について図１５および図１６を用いて説明する。図１５は、本実施の形態における半導体装置のスイッチ部ＳＷ１の平面図である。図１６は、図１５の破線で囲んだ領域を拡大して示す平面図である。
【０１１４】
図１５に示すスイッチ部ＳＷ１は、図１に示すスイッチ部ＳＷ１を拡大したものである。本実施の形態の半導体装置は前記実施の形態１で説明した半導体装置とほぼ同様の構造を有しているが、図１５に示すように、スイッチ部ＳＷ１または図示していない他のスイッチ部ＳＷ２、ＳＷ３およびＳＷ４において、マトリクス状に形成されたＭＯＳＦＥＴの第２方向における端部のＭＯＳＦＥＴの外側の素子分離領域１にもコンタクトプラグＣＴ２が形成されている点で前記実施の形態１と異なる。
【０１１５】
すなわち、本実施の形態における半導体装置は、スイッチ部ＳＷ１内においてマトリクス状に形成された複数のｎチャネル型ＭＯＳＦＥＴＱｎと、ｎチャネル型ＭＯＳＦＥＴＱｎを囲むようにＳＯＩ基板ＳＢの主面に形成された素子分離領域１を有している。また、本実施の形態における半導体装置は、第１方向に隣り合うｎチャネル型ＭＯＳＦＥＴＱｎ同士の間に形成されたコンタクトプラグＣＴ２と、スイッチ部ＳＷ１を囲むように断続的に形成されたコンタクトプラグＣＴ２とを有している。コンタクトプラグＣＴ２は、ＳＯＩ基板ＳＢの平面において素子分離領域１に囲まれるように形成されている。
【０１１６】
図１６の平面図に示すように、第２方向に複数並んで形成されたｎチャネル型ＭＯＳＦＥＴＱｎの第２方向における端部の外側に形成されたコンタクトプラグＣＴ２は、ｎチャネル型ＭＯＳＦＥＴＱｎと同様に第１方向に延在しているが、連続してではなく断続的にスイッチ部ＳＷ１の一辺に沿って形成されている。なお、第２方向または第１方向においてコンタクトプラグＣＴ２が連続的ではなく断続的に形成されているのは、前述したようにレジスト倒れとコンタクトプラグＣＴ２における応力発生とを防ぐためである。
【０１１７】
なお、全てのコンタクトプラグＣＴ２は、ＳＯＩ基板ＳＢの平面において素子分離領域１に囲まれて形成されており、ソース・ドレイン領域６を含むｎチャネル型ＭＯＳＦＥＴＱｎとは絶縁されている。
【０１１８】
このように、本実施の形態では、図１５および図１６に示すように、スイッチ部ＳＷ１の端部において第１方向に延在するコンタクトプラグＣＴ２を形成することで、前記実施の形態１の半導体装置に比べて、よりｎチャネル型ＭＯＳＦＥＴＱｎの近くで支持基板２の基板電位を制御しやすくすることができるため、更に効果的に歪特性の発生を防ぐことができる。
【０１１９】
また、支持基板２の基板電位を制御しやすくすることで、ｎチャネル型ＭＯＳＦＥＴＱｎのドレイン耐圧を向上させてオン抵抗を低減させることができ、半導体装置を微細化させることができるため、半導体装置の性能を向上させることができる。
【０１２０】
（実施の形態３）
本実施の形態は、内部にコンタクトプラグＣＴ２が形成されるコンタクトホールＣＨ２を形成する前に絶縁膜５を開口する点で前記実施の形態１とは異なる。以下に、図１７〜図２０を用いて本実施の形態の半導体装置の製造工程であって、前記実施の形態１と異なる点を説明する。図１７〜図２０は図１６のＣ−Ｃ線における断面と同一の位置における断面図である。
【０１２１】
本実施の形態の半導体装置を製造する際は、まず、前記実施の形態１で図９と同様の工程により、図９に示すＳＯＩ基板ＳＢ上にｎチャネル型ＭＯＳＦＥＴＱｎを形成し、ｎチャネル型ＭＯＳＦＥＴＱｎおよびＳＯＩ基板ＳＢの上面を覆うように絶縁膜５を形成する。
【０１２２】
次に、図１７に示すように、フォトリソグラフィ法およびドライエッチング法を用いて基板接続領域ＣＲにおいて絶縁膜５を一部除去して開口部５ａを形成し、シリコン層４に形成された素子分離領域１の上面を露出させる。なお、このとき絶縁膜５の開口部５ａは、この後の工程で形成されるコンタクトホールＣＨ２よりもＳＯＩ基板ＳＢの主面に沿う方向に広い直径（幅）を有する。これは、コンタクトホールＣＨ２をドライエッチングによって形成する際の位置ずれを考慮し、位置合わせのマージンを確保するためである。
【０１２３】
次に、図１８に示すように、ＳＯＩ基板ＳＢ上にＳｉＯ２（酸化シリコン）からなる層間絶縁膜１５をＣＶＤ法などにより形成（堆積）する。
【０１２４】
次に、図１９に示すように、フォトリソグラフィ法およびドライエッチング法を用いてコンタクトホールＣＨ１およびＣＨ２をそれぞれ形成する。このとき、層間絶縁膜１５、素子分離領域１およびＢＯＸ膜３は絶縁膜５に対してエッチング選択比を有するＳｉＯ２（酸化シリコン）により構成されているため、一度のエッチング工程によってコンタクトホールＣＨ１は絶縁膜５を貫かずに絶縁膜５の上面を露出させ、コンタクトホールＣＨ２は支持基板２の上面（ｎ＋型半導体領域１２の上面）を露出させる。その後、ドライエッチング法によりコンタクトホールＣＨ１の下部の絶縁膜５を除去してシリサイド層１１の上面を露出させることにより、図１９の構造を得る。
【０１２５】
この後は前記実施の形態１で図１３および図１４を用いて説明した工程と同様の工程により、コンタクトプラグＣＴ１、ＣＴ２、配線１９および配線２０を形成することにより、図２０に示す半導体装置が完成する。図２０に示すように、図１４に示した前記実施の形態１の半導体装置と違い、本実施の形態ではＳＯＩ基板ＳＢの主面に沿う方向では絶縁膜５とコンタクトプラグＣＴ２との間に層間絶縁膜１５が形成されており、ＳＯＩ基板ＳＢの主面に沿う方向では、コンタクトプラグＣＴ２はコンタクトプラグＣＴ２よりも広い直径（幅）を有する絶縁膜５の開口部５ａ内を通るように形成されている。すなわち、図２０に示す基板接続領域ＣＲでは、ＳＯＩ基板ＳＢの上面のシリコン層４には素子分離領域１が形成され、素子分離領域１上には絶縁膜５が形成されており、絶縁膜５は素子分離領域１の上面の一部を露出する開口部５ａを有している。素子分離領域１上および絶縁膜５上には層間絶縁膜１５が形成され、層間絶縁膜１５、素子分離領域１およびＢＯＸ膜３には、開口部５ａ内を通り、層間絶縁膜１５の上面からＢＯＸ膜３の下面を貫通し、支持基板２の上面を露出するコンタクトホールＣＨ２が形成されており、コンタクトホールＣＨ２内にはコンタクトプラグＣＴ２が形成されている。
【０１２６】
また、図１７を用いて説明したように、コンタクトホールＣＨ２を形成する前に絶縁膜５を開口することで、図１９に示すコンタクトホールＣＨ２を形成する際に基板接続領域ＣＲにおいて絶縁膜５が除去されることはない。このため、コンタクトホールＣＨ２を形成するために層間絶縁膜１５の上面をエッチングし始めてからｎ＋型半導体領域１２の上面を露出させるまでの工程において、エッチングの種類を絶縁膜５を構成するＳｉＮを除去するための選択比を有するものに変更する必要がなく、コンタクトホールＣＨ２を形成する際のエッチング工程を簡略化することができる。また、コンタクトホールＣＨ２がｎ＋型半導体領域１２の上面を露出させてからシリサイド層１１上の絶縁膜５を除去するため、シリサイド層１１がドライエッチングにより受けるダメージを低減することができる。
【０１２７】
なお、本実施の形態の製造方法は、前記実施の形態２の図１６のＣ−Ｃ線における断面図で説明したが、前記実施の形態１の図３に示すレイアウトの場合にも適用できることは、勿論である。
【０１２８】
（実施の形態４）
本実施の形態では、前記実施の形態２よりも更にコンタクトプラグＣＴ２を多く形成した半導体装置について図２１および図２２を用いて説明する。
【０１２９】
図２１は、本実施の形態における半導体装置のスイッチ部ＳＷ１の平面図である。図２２は、図２１の破線で囲んだ領域を拡大して示す平面図である。
【０１３０】
図２１に示すスイッチ部ＳＷ１は、図１に示すスイッチ部ＳＷ１を拡大したものである。図２１および図２２に示すように、本実施の形態の半導体装置は前記実施の形態１で説明した半導体装置とほぼ同様の構造を有しているが、スイッチ部ＳＷ１または図示していない他のスイッチ部ＳＷ２、ＳＷ３およびＳＷ４では、第２方向に隣り合うｎチャネル型ＭＯＳＦＥＴＱｎ同士の間の素子分離領域１を貫き、第１方向に延在するコンタクトプラグＣＴ２が形成されている。すなわち、前記実施の形態２と同様に第２方向に延在し、第１方向および第２方向に複数並んで形成されたコンタクトプラグＣＴ２に加えて、本実施の形態では、第１方向に延在し、ｎチャネル型ＭＯＳＦＥＴＱｎに沿うように第１方向および第２方向に複数並んで形成されたコンタクトプラグＣＴ２が形成されている。第１方向に延在するコンタクトプラグＣＴ２であって、第２方向に隣り合うコンタクトプラグＣＴ２同士の間には第１方向に延在するｎチャネル型ＭＯＳＦＥＴＱｎが形成されている。すなわち、スイッチ部ＳＷ１にマトリクス状に形成されたそれぞれのｎチャネル型ＭＯＳＦＥＴＱｎは第１方向および第２方向においてコンタクトプラグＣＴ２に挟まれるように形成されている。
【０１３１】
つまり、本実施の形態では、スイッチ部ＳＷ１の外周のみでなく、ゲート電極９を共有するＭＯＳＦＥＴ群の間にも、第１方向に延在するコンタクトプラグＣＴ２を形成している。そして、第１方向に延在するコンタクトプラグＣＴ２を配置する割合は、ゲート電極９を共有するＭＯＳＦＥＴ群２つに対して、１つの割合で形成している。
【０１３２】
これにより、本実施の形態では、前記実施の形態２で説明した半導体装置よりも第１方向に延在するコンタクトプラグＣＴ２をより多く形成することで、前記実施の形態１および２の半導体装置に比べて、よりｎチャネル型ＭＯＳＦＥＴＱｎの近くで支持基板２の基板電位を制御することを可能としているため、更に効果的に歪特性の発生を防ぐことができる。
【０１３３】
なお、全てのコンタクトプラグＣＴ２は、ＳＯＩ基板ＳＢの平面おいて素子分離領域１に囲まれて形成されており、図２５に示すシリコン層４に形成されたソース・ドレイン領域６、エクステンション領域７およびｐ型ウエル１３などとは絶縁されている。
【０１３４】
また、本実施の形態で示した半導体装置の製造方法は、前記実施の形態１の製造方法に限られず、前記実施の形態３の製造方法を適用しても良い。
【０１３５】
（実施の形態５）
本実施の形態は、前記実施の形態１および３で説明した製造方法とは異なり、コンタクトホールＣＨ１およびＣＨ２を別々の工程でそれぞれ形成することを特徴としている。
【０１３６】
以下に、本実施の形態の半導体装置の製造方法について図２３〜図２５を用いて説明する。なお、図２３〜図２５は図２２のＤ−Ｄ線における断面と同一の位置の断面図を示している。
【０１３７】
まず、前記実施の形態１で説明した図５〜図１０と同様の工程により、図１０に示すようにＳＯＩ基板ＳＢ上にｎチャネル型ＭＯＳＦＥＴＱｎを形成し、ＳＯＩ基板ＳＢ上に絶縁膜５および層間絶縁膜１５を順次形成する。
【０１３８】
次に、図２３に示すように、フォトリソグラフィ法を用いて、層間絶縁膜１５上にパターニングされたフォトレジスト膜６０を形成する。フォトレジスト膜６０は基板接続領域ＣＲの層間絶縁膜１５を覆っているが、ｎチャネル型ＭＯＳＦＥＴＱｎのソース・ドレイン領域６の直上の層間絶縁膜１５の上面はフォトレジスト膜６０に覆われず、露出している。
【０１３９】
その後、フォトレジスト膜６０をマスクとして、ドライエッチング法により層間絶縁膜１５の上面から絶縁膜５の下面を貫いてソース・ドレイン領域６およびゲート電極９の接続部９ｂ（図示しない）のそれぞれの上部のシリサイド層１１の上面を露出させるコンタクトホールＣＨ１を形成する。なお、図示はしないが、この時、ゲート電極９と接続するコンタクトホールＣＨ３も形成される。
【０１４０】
次に、図２４に示すように、フォトレジスト膜６０を除去した後、フォトリソグラフィ法により、基板接続領域ＣＲの一部を除いて層間絶縁膜１５の上面を覆い、コンタクトホールＣＨ１内を埋めるようにフォトレジスト膜６１を形成する。このとき、基板接続領域ＣＲの層間絶縁膜１５の上面の一部はフォトレジスト膜６１に覆われず露出している。
【０１４１】
その後、フォトレジスト膜６１をマスクとして、ドライエッチング法により層間絶縁膜１５の上面からＢＯＸ膜３の下面を貫き、支持基板２の上面（ｎ＋型半導体領域１２の上面）を露出するコンタクトホールＣＨ２を形成し、図２４に示す構造を得る。このとき、コンタクトホールＣＨ２を形成する前に予め絶縁膜５を開口していない。このため、コンタクトホールＣＨ２をドライエッチング法により除去する際は、ＳｉＯ２（酸化シリコン）からなる層間絶縁膜１５を除去して絶縁膜５を露出した後に、ＳＩＮ（窒化シリコン）からなる絶縁膜５を除去しやすいエッチング条件に切替えてエッチングを行い、その後はまたＳｉＯ２（酸化シリコン）からなる素子分離領域１およびＢＯＸ膜３を除去しやすいエッチング条件に切替えてエッチングを行う。
【０１４２】
その後、フォトレジスト膜６１を除去するが、その後の工程は、前記実施の形態１で説明した図１３および図１４と同様に行い、コンタクトプラグＣＴ１、ＣＴ２およびＣＴ３を形成した後、配線１９および配線２０を形成し、図２５に示す本実施の形態の半導体装置が完成する。
【０１４３】
本実施の形態の半導体装置の製造工程では、図２３および図２４に示すようにフォトレジスト膜６０および６１を用いることにより、コンタクトホールＣＨ１およびＣＨ２をそれぞれ別工程で形成している点で、前記実施の形態１および３と異なる。これにより、本実施の形態では、コンタクトホールＣＨ２を形成する際に、コンタクトホールＣＨ１はフォトレジスト膜６１に覆われているため、シリサイド層１１がドライエッチングによりダメージを受けることを防ぐことができる。また、コンタクトホールＣＨ１の底面においてシリサイド層１１を露出させる際にコンタクトホールＣＨ２の底面のｎ＋型半導体領域１２の上面をエッチングに晒すことがないので、コンタクトホールＣＨ２の底面のｎ＋型半導体領域１２がダメージを受けることを防ぐことができる。
【０１４４】
なお、本実施の形態の製造方法は、前記実施の形態４の図２２のＤ−Ｄ線における断面図で説明したが、前記実施の形態１の図３に示すレイアウトの場合、および前記実施の形態２の図１６に示すレイアウトの場合にも適用できることは、勿論である。
【０１４５】
（実施の形態６）
本実施の形態では、前記実施の形態４よりも更にコンタクトプラグＣＴ２を多く形成した半導体装置について図２６および図２７を用いて説明する。
【０１４６】
図２６は、本実施の形態における半導体装置のスイッチ部ＳＷ１の平面図である。図２７は、図２６の破線で囲んだ領域を拡大して示す平面図である。
【０１４７】
図２６に示すスイッチ部ＳＷ１は、図１に示すスイッチ部ＳＷ１を拡大したものである。図２６および図２７に示すように、本実施の形態の半導体装置は前記実施の形態４で説明した半導体装置とほぼ同様の構造を有しているが、スイッチ部ＳＷ１または図示していない他のスイッチ部ＳＷ２、ＳＷ３およびＳＷ４では、第１方向に延在するコンタクトプラグＣＴ２が、第２方向では前記実施の形態３よりも更に多く形成されている。すなわち、前記実施の形態３に比べ、第２方向に複数並んで形成され、第１方向に延在するコンタクトプラグＣＴ２であって、第２方向に隣り合うコンタクトプラグＣＴ２同士の間隔を狭め、第２方向に隣り合うコンタクトプラグＣＴ２同士の間のｎチャネル型ＭＯＳＦＥＴＱｎの数を少なくしている。
【０１４８】
これにより、本実施の形態では、前記実施の形態４で説明した半導体装置よりも第１方向に延在するコンタクトプラグＣＴ２をより多く形成することで、よりｎチャネル型ＭＯＳＦＥＴＱｎの近くで支持基板２の基板電位を制御することができるため、更に効果的に歪特性の発生を防ぐことができる。
【０１４９】
つまり、本実施の形態では、スイッチ部ＳＷ１の外周のみでなく、ゲート電極９を共有するＭＯＳＦＥＴ群の間にも、第１方向に延在するコンタクトプラグＣＴ２を形成している。そして、第１方向に延在するコンタクトプラグＣＴ２を配置する割合は、ゲート電極９を共有するＭＯＳＦＥＴ群１つに対して、１つの割合で形成している。
【０１５０】
なお、全てのコンタクトプラグＣＴ２は、ＳＯＩ基板ＳＢの平面において素子分離領域１に囲まれて形成されており、図３０に示すシリコン層４に形成されたソース・ドレイン領域６、エクステンション領域７およびｐ型ウエル１３などとは絶縁されている。
【０１５１】
また、本実施の形態で示した半導体装置の製造方法は、前記実施の形態１の製造方法に限られず、前記実施の形態３または５の製造方法を適用しても良い。
【０１５２】
（実施の形態７）
本実施の形態は、前記実施の形態５で説明した製造方法の変形例であり、コンタクトホールＣＨ２を形成する領域の絶縁膜５を、予め除去しておく点が異なる。
【０１５３】
以下に、本実施の形態の半導体装置の製造方法について図２８〜図３０を用いて説明する。なお、図２８〜図３０は図２７のＥ−Ｅ線における断面と同一の位置の断面図を示している。
【０１５４】
まず、前記実施の形態１で説明した図５〜図９と同様の工程により、図９に示すようにＳＯＩ基板ＳＢ上にｎチャネル型ＭＯＳＦＥＴＱｎを形成し、ＳＯＩ基板ＳＢ上に絶縁膜５を形成する。
【０１５５】
次に、前記実施の形態３で説明した図１７および図１８と同様の工程により、図１８に示すように、基板接続領域ＣＲにおいて絶縁膜５を一部開口して開口部５ａを形成し、ＳＯＩ基板ＳＢ上の全面を覆うように層間絶縁膜１５を形成する。
【０１５６】
次に、図２８に示すように、フォトリソグラフィ法を用いて、層間絶縁膜１５上にパターニングされたフォトレジスト膜６０を形成する。フォトレジスト膜６０は基板接続領域ＣＲの層間絶縁膜１５を覆っているが、ｎチャネル型ＭＯＳＦＥＴＱｎのソース・ドレイン領域６の直上の層間絶縁膜１５の上面はフォトレジスト膜６０に覆われず、露出している。
【０１５７】
その後、フォトレジスト膜６０をマスクとして、ドライエッチング法により層間絶縁膜１５の上面から絶縁膜５の下面を貫いてソース・ドレイン領域６およびゲート電極９の接続部９ｂ（図示しない）のそれぞれの上部のシリサイド層１１の上面を露出させるコンタクトホールＣＨ１を形成する。なお、図示はしないが、この時、ゲート電極９と接続するコンタクトホールＣＨ３も形成される。
【０１５８】
次に、図２９に示すように、フォトレジスト膜６０を除去した後、フォトリソグラフィ法により、基板接続領域ＣＲの一部を除いて層間絶縁膜１５の上面を覆い、コンタクトホールＣＨ１内を埋めるようにフォトレジスト膜６１を形成する。このとき、基板接続領域ＣＲの層間絶縁膜１５の上面の一部はフォトレジスト膜６１に覆われず露出している。
【０１５９】
その後、フォトレジスト膜６１をマスクとして、ドライエッチング法により層間絶縁膜１５の上面からＢＯＸ膜３の下面を貫き、支持基板２の上面（ｎ＋型半導体領域１２の上面）を露出するコンタクトホールＣＨ２を形成し、図２４に示す構造を得る。このとき、コンタクトホールＣＨ２を形成する前に予め絶縁膜５を開口しているため、コンタクトホールＣＨ２をドライエッチング法により除去する際は、ＳｉＯ２（酸化シリコン）からなる層間絶縁膜１５、素子分離領域１およびＢＯＸ膜３を除去しやすいエッチング条件のみでエッチングを行い、支持基板２の上面（ｎ＋型半導体領域１２の上面）を露出させる。すなわち、コンタクトホールＣＨ２を形成する際に、途中でＳｉＮ（窒化シリコン）からなる絶縁膜５を除去する工程がないため、エッチングの条件を変更する必要がなく、製造工程を簡略化することができる。
【０１６０】
続いて、フォトレジスト膜６１を除去する。その後の工程は、前記実施の形態１で説明した図１３および図１４と同様に行い、コンタクトプラグＣＴ１およびＣＴ２を形成した後、配線１９および配線２０を形成し、図３０に示す本実施の形態の半導体装置が完成する。図３０に示すように、ソース・ドレイン領域６はシリコン層４の上面から下面にかけて形成されている。従って、前記実施の形態１の半導体装置と同様に、本実施の形態のｎチャネル型ＭＯＳＦＥＴＱｎは、動作時において空乏層がｐ型ウエル１３の上面から下面にかけて広がる完全空乏型となる。
【０１６１】
また、本実施の形態の半導体装置の製造工程では、図２８および図２９に示すようにフォトレジスト膜６０および６１を用いることにより、コンタクトホールＣＨ１およびＣＨ２をそれぞれ別工程で形成している点で、前記実施の形態１および２と異なる。これにより、本実施の形態では、コンタクトホールＣＨ２を形成する際に、コンタクトホールＣＨ１はフォトレジスト膜６１に覆われているため、シリサイド層１１がドライエッチングによりダメージを受けることを防ぐことができる。
【０１６２】
また、前記実施の形態２と同様に、コンタクトホールＣＨ２を形成する前に予め絶縁膜５を開口することにより、コンタクトホールＣＨ２を形成する際のエッチング工程を簡略化し、少ない工程数で半導体装置を製造することができる。
【０１６３】
なお、本実施の形態の製造方法は、前記実施の形態６の図２７のＥ−Ｅ線における断面図で説明したが、前記実施の形態１の図３に示すレイアウトの場合、前記実施の形態２の図１６に示すレイアウトの場合、および、前記実施の形態４の図２２に示すレイアウトの場合にも適用できることは、勿論である。
【０１６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６５】
例えば、前記実施の形態１において述べたように、前記実施の形態２〜７はスイッチ部においてｐチャネル型ＭＯＳＦＥＴを形成しても良く、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを混在させても良い。その場合、例えば図１に示す半導体チップＣＰ上において、スイッチ部ＳＷ１およびスイッチ部ＳＷ３のそれぞれの全体のＭＯＳＦＥＴをｐチャネル型ＭＯＳＦＥＴとし、スイッチ部ＳＷ２およびスイッチ部ＳＷ４のそれぞれの全体のＭＯＳＦＥＴをｎチャネル型ＭＯＳＦＥＴとし、それぞれのスイッチ部内にｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとが混在しない構造とすることが考えられる。
【０１６６】
また、前記実施の形態１ではゲート電極と支持基板とを電気的に接続して同電位とする説明をしているが、ゲート電極と支持基板とは電気的に接続せず、別々に電位を制御しても構わない。
【産業上の利用可能性】
【０１６７】
本発明は、ＳＯＩ基板上に形成された半導体素子を有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０１６８】
１ 素子分離領域
１ａ、１ｂ、１ｄ、１ｅ 絶縁膜
１ｃ 溝
２ 支持基板
３ ＢＯＸ膜
４ シリコン層
５ 絶縁膜
５ａ 開口部
６ ソース・ドレイン領域
７ エクステンション領域
８ ゲート絶縁膜
９ ゲート電極
９ａ ゲート電極配線
９ｂ 接続部
１１ シリサイド層
１２ ｎ＋型半導体領域
１３ ｐ型ウエル
１４ サイドウォール
１５、１６ 層間絶縁膜
１６ａ ストッパ絶縁膜
１６ｂ 配線溝
１７、１８ 溝
１９ 配線
１９ａ バリア導体膜
２０ 配線
６０、６１ フォトレジスト膜
ＢＣ 負バイアス回路
ＣＨ１、ＣＨ２ コンタクトホール
ＣＰ 半導体チップ
ＣＲ 基板接続領域
ＣＴ１〜ＣＴ３ コンタクトプラグ
ＣＴａ バリア導体膜
ＣＴｂ 主導体膜
ＤＩ ＥＳＤ保護ダイオード
ＭＲ ＭＯＳＦＥＴ形成領域
Ｑｎ ｎチャネル型ＭＯＳＦＥＴ
ＳＢ ＳＯＩ基板
ＳＷ１〜ＳＷ４ スイッチ部
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層を含むＳＯＩ構造を有する半導体基板の主面に素子分離領域に囲まれて形成され、前記半導体基板の主面に沿う第１方向に延在し、前記第１方向に並んで形成された第１導電型の複数の電界効果トランジスタを含む半導体装置であって、
前記複数の電界効果トランジスタの下部を含む前記支持基板の上面には、前記支持基板よりも低抵抗な一または複数の不純物拡散層が形成され、
前記複数の電界効果トランジスタの上部には、前記複数の不純物拡散層に所定の電位を供給する複数の金属配線が形成され、
前記一または複数の不純物拡散層および前記複数の金属配線は、前記第１方向に隣り合う前記複数の電界効果トランジスタ同士の間の前記素子分離領域および前記絶縁層を貫いて形成された複数の第１接続部材を介して電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記一または複数の不純物拡散層は、前記一または複数の不純物拡散層の上部に形成された前記複数の電界効果トランジスタと同一の導電型を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数の電界効果トランジスタのそれぞれはゲート電極を有し、前記ゲート電極および前記一または複数の不純物拡散層は電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記複数の電界効果トランジスタのそれぞれは、ゲート電極と、前記ゲート電極に沿って前記半導体層の上面から下面に渡って形成されたソース・ドレイン領域とを有しており、
前記複数の電界効果トランジスタは完全空乏型であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記複数の第１接続部材は前記半導体基板の主面に沿う方向であって前記第１方向に直交する第２方向に延在し、前記複数の第１接続部材および前記複数の電界効果トランジスタは前記第２方向に複数並んで配置されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記半導体基板の主面に沿う方向であって前記第１方向に直交する第２方向に複数並んで形成され、前記素子分離領域および前記絶縁層を貫いて、前記一または複数の不純物拡散層および前記複数の金属配線を電気的に接続する複数の第２接続部材を有し、
隣り合う前記複数の第２接続部材同士の間には前記複数の電界効果トランジスタが配置されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記複数の電界効果トランジスタのそれぞれは前記第１方向に延在するゲート電極を有し、
前記複数の第２接続部材は前記第１方向に延在し、前記第１方向に並んで複数配置されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層を含むＳＯＩ構造を有する半導体基板の主面に形成された複数の電界効果トランジスタを含む半導体装置であって、
前記半導体基板の主面上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の主面の前記半導体層に形成され、前記ゲート電極の下部の前記半導体層を挟むように形成されたソース・ドレイン領域と、
前記半導体基板の主面に形成された素子分離領域と、
前記複数の電界効果トランジスタの下部を含む前記支持基板の上面に形成された、前記支持基板よりも低抵抗な複数の不純物拡散層と、
前記ゲート電極よりも上層に形成された、前記複数の不純物拡散層に所定の電位を供給する複数の金属配線と、
前記素子分離領域および前記絶縁層を貫いて前記複数の不純物拡散層と前記複数の金属配線とを電気的に接続する接続部材と、
を有し、
前記複数の不純物拡散層のそれぞれは、前記複数の不純物拡散層のそれぞれの上部の前記ソース・ドレイン領域と同一の導電型を有することを特徴とする半導体装置。
【請求項９】
前記ゲート電極および前記複数の不純物拡散層は電気的に接続されていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記ソース・ドレイン領域は前記半導体層の上面から下面に渡って形成されており、前記複数の電界効果トランジスタは完全空乏型であることを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記複数の電界効果トランジスタは、ｎチャネル型の電界効果トランジスタおよびｐチャネル型の電界効果トランジスタを有していることを特徴とする請求項８記載の半導体装置。
【請求項１２】
ＳＯＩ構造を有する半導体基板上に形成された電界効果トランジスタを含む半導体装置の製造方法であって、
（ａ）支持基板、前記支持基板上に形成された絶縁層および前記絶縁層上に形成された半導体層により構成される前記半導体基板を準備する工程と、
（ｂ）前記（ａ）工程の後に、前記半導体基板の主面に素子分離領域を形成する工程と、
（ｃ）前記（ｂ）工程の後に、前記半導体基板の主面上から前記半導体基板の主面に向かって第１導電型の不純物を注入し、前記支持基板の上面に前記支持基板よりも低抵抗な前記第１導電型の第１不純物拡散層を形成する工程と、
（ｄ）前記（ｂ）工程の後に、前記半導体基板の主面上から前記半導体基板の主面に向かって第２導電型の不純物を注入し、前記半導体層に前記第２導電型の第２不純物拡散層を形成する工程と、
（ｅ）前記（ｃ）工程および前記（ｄ）工程の後に、前記半導体層の上面に、ゲート電極および前記第１導電型を有するソース・ドレイン領域を有する前記電界効果トランジスタを形成する工程と、
（ｆ）前記（ｅ）工程の後に、前記ゲート電極および前記ソース・ドレイン領域のそれぞれの表面にシリサイド層を形成する工程と、
（ｇ）前記（ｆ）工程の後に、前記素子分離領域、前記ゲート電極、前記ソース・ドレイン領域および前記シリサイド層を含む前記半導体基板の主面を覆うように前記半導体基板の主面上に第１絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程の後に、前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｉ）前記（ｈ）工程の後に、前記ゲート電極上および前記ソース・ドレイン領域上のそれぞれの前記シリサイド層の上面を露出する第１コンタクトホールと、前記素子分離領域の直下の前記第１不純物拡散層の上面を露出する第２コンタクトホールとをそれぞれエッチングにより形成する工程と、
（ｊ）前記（ｉ）工程の後に、前記第１および第２コンタクトホール内に接続部材をそれぞれ形成する工程と、
を有し、
前記（ｉ）工程では、前記第１および第２コンタクトホールを、同一のエッチング工程により形成することを特徴とする半導体装置の製造方法。
【請求項１３】
前記（ｇ）工程の後であって前記（ｈ）工程の前に、前記素子分離領域上に形成された前記第１絶縁膜の一部を除去して開口させ、前記（ｉ）工程において前記第２コンタクトホールを形成する領域の前記素子分離領域の上面を露出させ、
前記（ｉ）工程では、前記第１絶縁膜が除去された領域内を通るように前記第２コンタクトホールを形成し、前記第２コンタクトホールを形成する際のエッチング工程において前記第１絶縁膜を除去しないことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記（ｇ）工程の後であって前記（ｈ）工程の前に前記第１絶縁膜を一部除去して形成する開口は、前記半導体基板の主面に沿う方向の直径が、前記（ｉ）工程において形成する前記第２コンタクトホールの同方向の直径よりも大きいことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記（ｉ）工程では、前記第１絶縁膜および前記シリサイド層をエッチングストッパ膜として使用することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１６】
前記（ｅ）工程では、前記ゲート電極および前記ソース・ドレイン領域のそれぞれの上面にＣｏＳｉ２を含む前記シリサイド層を形成し、
前記（ｇ）工程では前記半導体基板の主面上にＳｉＮを含む前記第１絶縁膜を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１７】
ＳＯＩ構造を有する半導体基板上に形成された電界効果トランジスタを含む半導体装置の製造方法であって、
（ａ）支持基板、前記支持基板上に形成された絶縁層および前記絶縁層上に形成された半導体層により構成される前記半導体基板を準備する工程と、
（ｂ）前記（ａ）工程の後に、前記半導体基板の主面に素子分離領域を形成する工程と、
（ｃ）前記（ｂ）工程の後に、前記半導体基板の主面上から前記半導体基板の主面に向かって第１導電型の不純物を注入し、前記支持基板の上面に前記支持基板よりも低抵抗な前記第１導電型の第１不純物拡散層を形成する工程と、
（ｄ）前記（ｂ）工程の後に、前記半導体基板の主面上から前記半導体基板の主面に向かって第２導電型の不純物を注入し、前記半導体層に前記第２導電型の第２不純物拡散層を形成する工程と、
（ｅ）前記（ｃ）工程および前記（ｄ）工程の後に、前記半導体層の上面に、ゲート電極および前記第１導電型を有するソース・ドレイン領域を有する前記電界効果トランジスタを形成する工程と、
（ｆ）前記（ｅ）工程の後に、前記素子分離領域、前記ゲート電極および前記ソース・ドレイン領域を含む前記半導体基板の主面を覆うように前記半導体基板の主面上に第１絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程の後に、前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程の後に、前記第２絶縁膜の上面から前記ゲート電極および前記ソース・ドレイン領域の上面に達する第１コンタクトホールをそれぞれエッチングにより形成し、前記ゲート電極および前記ソース・ドレイン領域のそれぞれの上面を露出する工程と、
（ｉ）前記（ｇ）工程の後に、前記第２絶縁膜の上面から前記素子分離領域の直下の前記支持基板の上面に達する第２コンタクトホールをエッチングにより形成し、前記素子分離領域の直下の前記第１不純物拡散層の上面を露出する工程と、
（ｊ）前記（ｈ）工程および前記（ｉ）工程の後に、前記第１および第２コンタクトホール内に接続部材をそれぞれ形成する工程と、
を有し、
前記第１および第２コンタクトホールは、それぞれ別々の工程において形成することを特徴とする半導体装置の製造方法。
【請求項１８】
前記（ｇ）工程の後であって前記（ｈ）工程の前に、前記素子分離領域上に形成された前記第１絶縁膜の一部を除去して開口させ、前記（ｉ）工程において前記第２コンタクトホールを形成する領域の前記素子分離領域の上面を露出させ、
前記（ｉ）工程では、前記第１絶縁膜が除去された領域内を通るように前記第２コンタクトホールを形成し、前記第２コンタクトホールを形成するエッチング工程において前記第１絶縁膜を除去しないことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記（ｇ）工程の後であって前記（ｈ）工程の前に前記第１絶縁膜を一部除去して形成する前記開口の、前記半導体基板の主面に沿う方向における直径は、前記（ｉ）工程において形成する前記第２コンタクトホールの同方向における直径よりも大きいことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記（ｅ）工程では、前記ゲート電極および前記ソース・ドレイン領域のそれぞれの上面にＣｏＳｉ２を含むシリサイド層を形成し、
前記（ｇ）工程では前記半導体基板の主面上にＳｉＮを含む前記第１絶縁膜を形成することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１】
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層を含むＳＯＩ構造を有する半導体基板の主面に素子分離領域に囲まれて形成され、前記半導体基板の主面に沿う第１方向に延在し、前記第１方向に並んで形成された第１導電型の複数の電界効果トランジスタを含む半導体装置であって、
前記複数の電界効果トランジスタの下部を含む前記支持基板の上面には、前記支持基板よりも低抵抗な一または複数の不純物拡散層が形成され、
前記複数の電界効果トランジスタの上部には、前記複数の不純物拡散層に所定の電位を供給する複数の金属配線が形成され、
前記一または複数の不純物拡散層および前記複数の金属配線は、前記第１方向に隣り合う前記複数の電界効果トランジスタ同士の間の前記素子分離領域および前記絶縁層を貫いて形成された複数の第１接続部材を介して電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記一または複数の不純物拡散層は、前記一または複数の不純物拡散層の上部に形成された前記複数の電界効果トランジスタと同一の導電型を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数の電界効果トランジスタのそれぞれはゲート電極を有し、前記ゲート電極および前記一または複数の不純物拡散層は電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記複数の電界効果トランジスタのそれぞれは、ゲート電極と、前記ゲート電極に沿って前記半導体層の上面から下面に渡って形成されたソース・ドレイン領域とを有しており、
前記複数の電界効果トランジスタは完全空乏型であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記複数の第１接続部材は前記半導体基板の主面に沿う方向であって前記第１方向に直交する第２方向に延在し、前記複数の第１接続部材および前記複数の電界効果トランジスタは前記第２方向に複数並んで配置されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記半導体基板の主面に沿う方向であって前記第１方向に直交する第２方向に複数並んで形成され、前記素子分離領域および前記絶縁層を貫いて、前記一または複数の不純物拡散層および前記複数の金属配線を電気的に接続する複数の第２接続部材を有し、
隣り合う前記複数の第２接続部材同士の間には前記複数の電界効果トランジスタが配置されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記複数の電界効果トランジスタのそれぞれは前記第１方向に延在するゲート電極を有し、
前記複数の第２接続部材は前記第１方向に延在し、前記第１方向に並んで複数配置されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層を含むＳＯＩ構造を有する半導体基板の主面に形成された複数の電界効果トランジスタを含む半導体装置であって、
前記半導体基板の主面上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の主面の前記半導体層に形成され、前記ゲート電極の下部の前記半導体層を挟むように形成されたソース・ドレイン領域と、
前記半導体基板の主面に形成された素子分離領域と、
前記複数の電界効果トランジスタの下部を含む前記支持基板の上面に形成された、前記支持基板よりも低抵抗な複数の不純物拡散層と、
前記ゲート電極よりも上層に形成された、前記複数の不純物拡散層に所定の電位を供給する複数の金属配線と、
前記素子分離領域および前記絶縁層を貫いて前記複数の不純物拡散層と前記複数の金属配線とを電気的に接続する接続部材と、
を有し、
前記複数の不純物拡散層のそれぞれは、前記複数の不純物拡散層のそれぞれの上部の前記ソース・ドレイン領域と同一の導電型を有することを特徴とする半導体装置。
【請求項９】
前記ゲート電極および前記複数の不純物拡散層は電気的に接続されていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記ソース・ドレイン領域は前記半導体層の上面から下面に渡って形成されており、前記複数の電界効果トランジスタは完全空乏型であることを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記複数の電界効果トランジスタは、ｎチャネル型の電界効果トランジスタおよびｐチャネル型の電界効果トランジスタを有していることを特徴とする請求項８記載の半導体装置。
【請求項１２】
ＳＯＩ構造を有する半導体基板上に形成された電界効果トランジスタを含む半導体装置の製造方法であって、
（ａ）支持基板、前記支持基板上に形成された絶縁層および前記絶縁層上に形成された半導体層により構成される前記半導体基板を準備する工程と、
（ｂ）前記（ａ）工程の後に、前記半導体基板の主面に素子分離領域を形成する工程と、
（ｃ）前記（ｂ）工程の後に、前記半導体基板の主面上から前記半導体基板の主面に向かって第１導電型の不純物を注入し、前記支持基板の上面に前記支持基板よりも低抵抗な前記第１導電型の第１不純物拡散層を形成する工程と、
（ｄ）前記（ｂ）工程の後に、前記半導体基板の主面上から前記半導体基板の主面に向かって第２導電型の不純物を注入し、前記半導体層に前記第２導電型の第２不純物拡散層を形成する工程と、
（ｅ）前記（ｃ）工程および前記（ｄ）工程の後に、前記半導体層の上面に、ゲート電極および前記第１導電型を有するソース・ドレイン領域を有する前記電界効果トランジスタを形成する工程と、
（ｆ）前記（ｅ）工程の後に、前記ゲート電極および前記ソース・ドレイン領域のそれぞれの表面にシリサイド層を形成する工程と、
（ｇ）前記（ｆ）工程の後に、前記素子分離領域、前記ゲート電極、前記ソース・ドレイン領域および前記シリサイド層を含む前記半導体基板の主面を覆うように前記半導体基板の主面上に第１絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程の後に、前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｉ）前記（ｈ）工程の後に、前記ゲート電極上および前記ソース・ドレイン領域上のそれぞれの前記シリサイド層の上面を露出する第１コンタクトホールと、前記素子分離領域の直下の前記第１不純物拡散層の上面を露出する第２コンタクトホールとをそれぞれエッチングにより形成する工程と、
（ｊ）前記（ｉ）工程の後に、前記第１および第２コンタクトホール内に接続部材をそれぞれ形成する工程と、
を有し、
前記（ｉ）工程では、前記第１および第２コンタクトホールを、同一のエッチング工程により形成することを特徴とする半導体装置の製造方法。
【請求項１３】
前記（ｇ）工程の後であって前記（ｈ）工程の前に、前記素子分離領域上に形成された前記第１絶縁膜の一部を除去して開口させ、前記（ｉ）工程において前記第２コンタクトホールを形成する領域の前記素子分離領域の上面を露出させ、
前記（ｉ）工程では、前記第１絶縁膜が除去された領域内を通るように前記第２コンタクトホールを形成し、前記第２コンタクトホールを形成する際のエッチング工程において前記第１絶縁膜を除去しないことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記（ｇ）工程の後であって前記（ｈ）工程の前に前記第１絶縁膜を一部除去して形成する開口は、前記半導体基板の主面に沿う方向の直径が、前記（ｉ）工程において形成する前記第２コンタクトホールの同方向の直径よりも大きいことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記（ｉ）工程では、前記第１絶縁膜および前記シリサイド層をエッチングストッパ膜として使用することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１６】
前記（ｅ）工程では、前記ゲート電極および前記ソース・ドレイン領域のそれぞれの上面にＣｏＳｉ２を含む前記シリサイド層を形成し、
前記（ｇ）工程では前記半導体基板の主面上にＳｉＮを含む前記第１絶縁膜を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１７】
ＳＯＩ構造を有する半導体基板上に形成された電界効果トランジスタを含む半導体装置の製造方法であって、
（ａ）支持基板、前記支持基板上に形成された絶縁層および前記絶縁層上に形成された半導体層により構成される前記半導体基板を準備する工程と、
（ｂ）前記（ａ）工程の後に、前記半導体基板の主面に素子分離領域を形成する工程と、
（ｃ）前記（ｂ）工程の後に、前記半導体基板の主面上から前記半導体基板の主面に向かって第１導電型の不純物を注入し、前記支持基板の上面に前記支持基板よりも低抵抗な前記第１導電型の第１不純物拡散層を形成する工程と、
（ｄ）前記（ｂ）工程の後に、前記半導体基板の主面上から前記半導体基板の主面に向かって第２導電型の不純物を注入し、前記半導体層に前記第２導電型の第２不純物拡散層を形成する工程と、
（ｅ）前記（ｃ）工程および前記（ｄ）工程の後に、前記半導体層の上面に、ゲート電極および前記第１導電型を有するソース・ドレイン領域を有する前記電界効果トランジスタを形成する工程と、
（ｆ）前記（ｅ）工程の後に、前記素子分離領域、前記ゲート電極および前記ソース・ドレイン領域を含む前記半導体基板の主面を覆うように前記半導体基板の主面上に第１絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程の後に、前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程の後に、前記第２絶縁膜の上面から前記ゲート電極および前記ソース・ドレイン領域の上面に達する第１コンタクトホールをそれぞれエッチングにより形成し、前記ゲート電極および前記ソース・ドレイン領域のそれぞれの上面を露出する工程と、
（ｉ）前記（ｇ）工程の後に、前記第２絶縁膜の上面から前記素子分離領域の直下の前記支持基板の上面に達する第２コンタクトホールをエッチングにより形成し、前記素子分離領域の直下の前記第１不純物拡散層の上面を露出する工程と、
（ｊ）前記（ｈ）工程および前記（ｉ）工程の後に、前記第１および第２コンタクトホール内に接続部材をそれぞれ形成する工程と、
を有し、
前記第１および第２コンタクトホールは、それぞれ別々の工程において形成することを特徴とする半導体装置の製造方法。
【請求項１８】
前記（ｇ）工程の後であって前記（ｈ）工程の前に、前記素子分離領域上に形成された前記第１絶縁膜の一部を除去して開口させ、前記（ｉ）工程において前記第２コンタクトホールを形成する領域の前記素子分離領域の上面を露出させ、
前記（ｉ）工程では、前記第１絶縁膜が除去された領域内を通るように前記第２コンタクトホールを形成し、前記第２コンタクトホールを形成するエッチング工程において前記第１絶縁膜を除去しないことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記（ｇ）工程の後であって前記（ｈ）工程の前に前記第１絶縁膜を一部除去して形成する前記開口の、前記半導体基板の主面に沿う方向における直径は、前記（ｉ）工程において形成する前記第２コンタクトホールの同方向における直径よりも大きいことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記（ｅ）工程では、前記ゲート電極および前記ソース・ドレイン領域のそれぞれの上面にＣｏＳｉ２を含むシリサイド層を形成し、
前記（ｇ）工程では前記半導体基板の主面上にＳｉＮを含む前記第１絶縁膜を形成することを特徴とする請求項１７記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１１−２４３６９８（Ｐ２０１１−２４３６９８Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１０−１１３４２８（Ｐ２０１０−１１３４２８）
【出願日】平成２２年５月１７日（２０１０．５．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２２年５月１７日（２０１０．５．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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