【課題】少ない材料で、電流搬送能力に優れた半導体デバイスを提供する。
【解決手段】 異なる平面に、オーミック接点を含む半導体デバイス、およびそのデバイスを製造するための方法であって、連続したステップで、異なる導電タイプの半導体層の半導体スタックをエッチングし、第１半導体層内に、第１の幅の第１開口部を形成し、別の半導体層を露出させ、次に別の層内に、より狭い幅の第２開口部を形成し、オーミック接点を収容するための別の層の一部を、露出した状態で残すことを含む。 （もっと読む）

例示的実施形態はＦｉｎＦＥＴチャネル構造の形成法に関する。当該方法において、絶縁層（１３０）上に化合物半導体層（１４０）を提供し、化合物半導体層（１４０）上にトレンチ（１４２）を提供し、かつ、化合物半導体層（１４０）上およびトレンチ（１４２）内に歪み半導体層（１４４）を提供する。該方法において、さらに、化合物半導体層（１４０）上から歪み半導体層（１４４）を除去し、その結果、トレンチ（１４２）内に歪み半導体層（１４４）を残し、化合物半導体層（１４０）を除去して、歪み半導体層（１４４）を残し、かつ、フィン形のチャネル領域（１５２）を形成する。
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半導体電源スイッチ（１）が、ソース端子（２）と、ドレイン端子（３）と、それらの間に設けられた半導体構造と、ゲート（５）とを備えている。このゲート（５）は、ソース端子（２）とドレイン端子（３）との間の半導体構造を介して電流の流れを制御するために、用いられる。該半導体構造は、複数のナノワイヤ（４）を備えている。これらのナノワイヤ（４）は、並列に接続されており、各ナノワイヤがソース端子とドレイン端子との間の電気接続を形成するように、配置されている。
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マルチチャネル半導体デバイスは、完全に、または部分的に量子井戸が空乏化（排除）（depleted）されており、ＣＭＯＳＦＥＴのようなＵＬＳＩデバイスにおいて特に役立つ。マルチチャネル領域（１５）は、最上部のチャネル領域上に、例えばゲート絶縁膜（１４ｃ）により分離されるゲート電極が形成された状態で、基板（１２）上に形成される。マルチチャネル領域（１５）およびゲート電極（１６）の垂直方向の積み重なりが、デバイスによって占有されるシリコン領域を増加させることなく、半導体デバイス中の駆動電流を増加させることができる。
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本発明は、電界効果マイクロエレクトロニクスデバイスと、さらにその製造方法に関わる。このデバイスは、基板（７００）と、さらに１つ以上のトランジスタチャンネル(transistor channel)を形成することができる少なくとも１つの改善された構造（７０２）を含む。この構造は、基板上にスタックされた複数のバーによって形成され、電界効果トランジスタの集積化においてスペースを節約することを可能にし、さらにその性能を改善することを可能にする。
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半導体デバイス（１００）は、基板（１１０）、およびこの基板（１１０）上に形成される絶縁層（１２０）とを含む。第１デバイス（７１０）は第１フィン（１３０）を含む絶縁層（１２０）上に形成される。この第１フィン（１３０）は、絶縁層（１２０）上に形成され、第１アスペクト比を有する。第２デバイス（７２０）は、第２フィン（１３０）を含む絶縁層（１２０）上に形成される。この第２フィン（１３０）は、絶縁層（１２０）上に形成され、第１アスペクト比と異なる第２アスペクト比を有する。
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共通のソース電極を共有するアクティブセルとキャパシタとを備える縦型有機電界効果トランジスタ。アクティブセルは、ドレイン電極と共通のソース電極との間に挟まれた半導体層を備える。キャパシタは、ゲート電極と共通のソース電極との間に挟まれた誘電体層を備える。共通のソース電極は、ゲート電極に印加される電位を制御することによってソース電極とドレイン電極との間を流れる電流を制御することを可能にする。

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本発明は、ダブルゲート電界効果トランジスタ装置を製造する方法、及び本方法により形成されるような装置を開示する。セミコンダクタ・オン・インシュレータ基板から開始し、第１のゲート、ソース、ドレイン、及びエクステンションを形成し、第２のゲートを形成する。次に、基板が第２の担体に接合され、半導体層の第２のサイドを露出させる。次に、アニーリングステップが、無拡散アニーリングとして実行される。当該無拡散アニーリングステップには、半導体層が、おおむね一様な厚さを有するだけでなく、おおむね平坦な表面を有する、という利点がある。これによって、前記アニーリングステップについて、実現可能な中で最良のアニーリング作用が確保される。ドーパントの非常に高度な活性化によって、エクステンションの非常にシャープな急峻性が達成される。
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チャネル上にたい積されるゲート材料層（３２０）をプレーナ化するステップを含む、ＭＯＳＦＥＴ型の半導体デバイスを製造する方法である。このプレーナ化は、第１の”荒い”プレーナ化と、その後の”緻密な”プレーナ化を含んだ複数のステッププロセスで実行される。より緻密なプレーナ化で使用されるスラリーは、ゲート材料の低い領域に付着し易い付加材料を含んでいてもよい。
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