FINFET中のゲート領域のマルチステップ化学機械研磨
チャネル上にたい積されるゲート材料層(320)をプレーナ化するステップを含む、MOSFET型の半導体デバイスを製造する方法である。このプレーナ化は、第1の”荒い”プレーナ化と、その後の”緻密な”プレーナ化を含んだ複数のステッププロセスで実行される。より緻密なプレーナ化で使用されるスラリーは、ゲート材料の低い領域に付着し易い付加材料を含んでいてもよい。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイス、および半導体デバイスを製造する方法に関する。本発明は特に、ダブルゲートデバイスに適用することができる。
【背景技術】
【0002】
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、100ナノメータ(nm)未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の向上を要求する。構造的要素を100nm未満に減少させることは、従来の方法の限界に挑むこととなる。
【0003】
例えば、従来のプレーナ型のMOS電界効果トランジスタ(MOSFET)のゲート長を100nm未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のMOSFETをスケーリングすることが困難になる。
したがって、FET性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
【0004】
ダブルゲートMOSFETは、既存のプレーナ型のMOSFETに代わる候補となっている新規なデバイスである。いくつかの点において、ダブルゲートMOSFETは従来のバルクシリコンMOSFETよりも優れた特性を呈する。
これらの優れた特性は、ダブルゲートMOSFETが従来のMOSETのようにチャネルの片側上だけではなくチャネルの両側上にゲート電極を有するために生じる。
2つのゲートがある場合、ドレインによって生成される電界は、チャネルのソース端からの遮断性が高くなる。また、2つのゲートはシングルゲートのおよそ2倍の電流を制御することができ、このことはより強いスイッチング信号に帰着する。
【0005】
FinFETは、短チャネル耐性に優れている最近のダブルゲート構造である。FinFETは、バーティカルフィン(vertical fin)中に形成されたチャネルを含んでいる。このFinFET構造は、従来のプレーナ型のMOFETで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
【発明の開示】
【0006】
本発明の趣旨に沿った実装は、良く制御されたゲート領域を有するダブルゲートMOSFETを提供する。
【0007】
本発明の趣旨に沿った実装の1つは、半導体デバイスを製造する方法を提供する。
この方法は、絶縁体上にフィン構造を形成するステップと、フィン構造の少なくとも一部および絶縁体の一部上にゲート構造を形成するステップとを含んでいる。
この方法は、第1スラリーを使用してゲート構造の化学機械研磨(CMP)を実行することにより、ゲート構造をプレーナ化するステップと、第1スラリーと異なる第2スラリーを使用してゲート構造のCMPを実行することにより、ゲート構造をプレーナ化するステップをさらに含んでいる。
ゲート構造の第2のプレーナ化ステップは、フィン構造を囲むゲート構造の高さを上げる一方で、フィン構造上のゲート構造の高さを低くする。
【0008】
本発明の他の態様は、MOSFETを形成する方法に関する。この方法は、ソース、ドレイン、および絶縁層上のフィン構造を形成するステップを含んでいる。フィン構造の一部は、MOSFETのチャネルとして機能する。この方法は、フィン構造の側面上に絶縁層を形成するステップと、絶縁層の周りにポリシリコン層をたい積するステップをさらに含む。このポリシリコン層は、MOSFETのゲート領域として機能する。さらに、この方法は、第1速度でポリシリコン層をプレーナ化するステップと、第1速度よりも遅い第2速度でポリシリコン層をさらにプレーナ化するステップを含む。
【0009】
以下、同じ参照番号が付与されている要素が同様の要素を表す添付図面を参照する。
【発明を実施するための最良の形態】
【0010】
以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【0011】
この出願において使用されるFinFETという言葉は、導通チャネルが垂直なSi”フィン”中に形成されるタイプのMOSFETを指す。FinFETは一般的に周知である。
【0012】
図1は、本発明の実施形態に従って形成された半導体デバイス100の断面図である。
図1に示すように、半導体デバイス100は、シリコン基板110、埋込酸化膜120、および埋込酸化膜120上に形成されるシリコン層130を含んだSOI(silicon on insulator)構造を含んでいてもよい。
埋込酸化膜120およびシリコン層130は、従来の方法により基板110上に形成することができる。
【0013】
典型的な実装においては、埋込酸化膜120は、酸化シリコンを含んでおり、約1000Åから約3000Åの範囲にある厚みを有し得る。
シリコン層130は、単結晶または多結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層130は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
【0014】
代替的な本発明の趣旨に沿った実装では、基板110および層130は、ゲルマニウムのような他の半導体材料、またはシリコンゲルマニウムのような半導体材料の組合せを含んでいてもよい。埋込酸化膜120はさらに他の絶縁材料を含んでいてもよい。
【0015】
後のエッチングプロセスの間に保護キャップとしての役割を果たすシリコン窒化物層または酸化シリコン層(例えばSiO2)のような絶縁層140を、シリコン層130上に形成することができる。典型的な実装においては、絶縁層140は約150Åから約700Åの範囲にある厚みに成長させることができる。次に、後の処理のためのフォトレジストマスク150を形成すべく、フォトレジスト材料をたい積してパターン化してもよい。フォトレジストは、任意の従来方法によりたい積すると共にパターン化することができる。
【0016】
その後、半導体デバイス100をエッチングするとともに、フォトレジストマスク150を除去してもよい。典型的な実装の1つにおいては、シリコン層130は、従来の方法によりエッチングすることができ、このエッチングはフィンを形成すべく、埋込酸化膜120の上で停止する。
このフィンを形成した後、フィンの各端部に隣接するソースおよびドレイン領域を形成することができる。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
他の実装においては、シリコン層130をパターン化し、エッチングすることによって、フィンと同時にソースおよびドレイン領域を形成してもよい。
【0017】
図2Aは、このような方法で形成された半導体デバイス100上のフィン構造の概略的な上面図を示す図である。
本発明の典型的な実施形態によれば、ソース領域220およびドレイン領域230は、埋込酸化膜120上のフィン210の端部に隣接するように形成することができる。
【0018】
図2Bは、フィン210の構成を示す図2AのA−A’線に沿った断面図である。上述したように、絶縁性のキャップ140を有するシリコンフィン130を含むフィン210を形成すべく、絶縁層140およびシリコン層130をエッチングしてもよい。
【0019】
図3は、本発明の典型的な実施形態によるフィン210上のゲート絶縁層およびゲート材料の形成を示す断面図である。
絶縁層を、シリコンフィン130の露出した側面上に形成することができる。例えば、図3に示すように、薄い犠牲酸化膜310をフィン210上に熱処理により成長させてもよい。
酸化膜310は、約50Åから100Åまでの厚みに成長させることができ、フィン210の露出した側面上に形成することができる。
【0020】
酸化膜310を形成した後、ゲート材料層320を半導体デバイス100上にたい積することができる。
典型的な実装の一例においては、ゲート材料層320は、従来の化学蒸着法(CVD)またはその他周知の技術を使用してたい積されたポリシリコンを含んでいてもよい。ゲート材料320は、約500Åから2800Åの範囲の厚みに体積することができる。
代替的に、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、ゲート材料として使用してもよい。ゲート材料320は、FinFET100の導電性のゲートを形成する。
【0021】
図3に示すように、ゲート材料320は、フィン210上の領域中に垂直に広がる。ある例示的な実施形態では、ゲート材料層320は間隔l1にわたり延在する。この間隔l1は約500Åから1500Åの範囲とすることができる。
【0022】
ゲート材料320はプレーナ化される。本発明の一態様では、ゲート材料320は複数のステップを含むプレーナ化プロセスにおいてプレーナ化することができる。
【0023】
化学機械研磨(CMP)は、一般的に半導体表面をプレーナ化するのに使用される、周知のプレーナ化技術の1つである。
CMP処理において、ウェーハは、回転プラテン(rotating platen)上に置かれる。キャリアによって適所に保持されたウェーハは、プラテンと同じ向きに回転する。プラテンの表面には、その上に研磨スラリーがある研磨パッドが存在する。このスラリーは、キャリア溶液中に微粒子シリカのコロイド溶液を含んでいてもよい。スラリーの化学成分およびpHは、CMPプロセスの性能に影響する。
【0024】
図4Aは、本発明の趣旨に沿った例示的なプレーナ化プロセスの第1ステップによるゲート材料320のプレーナ化を示す断面図である。このステップでは、”荒い”プレーナ化が実行される。言い換えると、ゲート材料320の一部を研磨するように、ゲート材料320を比較的早い速度で除去するプロセスが使用することができる。
例示的な実施形態では、図4Aに示すように、ゲート材料320の一部は荒いプレーナ化の間に除去される。例えば、間隔l2が約0Åから1500Åの範囲になるように、ゲート材料320の量を除去することができる。この荒いプレーナ化ステップは、フィン210上およびゲート材料320の周囲の領域の双方の一部のゲート材料の高さを減少させることができる。
【0025】
図4Aに示すプレーナ化で使用されるポリシリコンスラリーは、約10.5から11.5の範囲のpHを有していてもよい。このスラリーは、約0.1%から4%の範囲の濃度のTMAH、水酸化アンモニウム、または水酸化カリウムのようなアルカリ成分が加えられた、シリカベースの緩衝スラリー(buffered slurry)とすることができる。
【0026】
図4Bは、本発明の例示的なプレーナ化プロセスの第2ステップによるゲート材料320のプレーナ化を示す断面図である。このステップでは、より緻密なプレーナ化が実行される。言い換えると、第1研磨プロセスに比べて低減されたプレーナ化速度でプロセスを実行する。
例えば、ゲート材料層320を約200Å/秒で除去するプロセスを使用することができる。図4Bに示すように、このプロセスは、フィン210上のゲート材料320が約300Åになるまでゲート材料320を研磨するように実行することができる。この間隔は図4Bにl4として示されている。
【0027】
第2プレーナ化プロセスにおいては、スラリーは、より遅い研磨速度となるのに加え、ゲート材料320の低い領域にスラリーが付着するように選択することができる。
例えばこのスラリーは、ゲート材料層320中のポリシリコンに付着し易い疎水性の分子群を有する高分子量化合物を含んでいてもよい。このプレーナ化プロセスは、ゲート材料層320の低い領域を高くする傾向があり、これによりゲート材料層320のプレーナ化を改善することができる。
こうして生成されたゲート材料層320は比較的平坦であり、表面の均一性が比較的高い。
【0028】
第2プレーナ化で使用されるスラリーは、約10.5から11.5の範囲のpHを有していてもよい。このスラリーは、約0.1%から1%の範囲の濃度のTMAH、水酸化アンモニウム、または水酸化カリウムのようなアルカリ成分が加えられた、シリカベースの緩衝スラリーとすることができる。
【0029】
上述した複数のプレーナ化ステップにより、フィン210上のゲート材料層320のわずかに300Åだけを保持することができる高度に制御可能なCMPプロセスが可能になる。
第1ステップは、比較的ゲート材料層320の第1部分をプレーナ化する比較的高速なプロセスである。また第2ステップは、フィン210上の所望の量のゲート材料層320とするように除去速度を減少させる。
ここでは特に2つのCMPプロセスを記載したが、当業者は2つ以上のステップを使用することができる。
【0030】
図5は、ゲート材料層320からパターン化したゲート構造510を示す、半導体デバイス100の概略的な上面図である。
CMPプロセスが完了した後、ゲート構造510をパターン化し、エッチングしてもよい。ゲート構造510は、フィン210のチャネル領域を横切って広がる。
ゲート構造510は、フィン210の側面に隣接するゲート部分と、フィン210から離れるように配置されたより大きな電極部分を含んでいてもよい。
ゲート構造510の電極部分は、ゲート部分をバイアスする、またはゲート部分を制御する、アクセス可能な電気コンタクトを提供してもよい。
【0031】
その後、ソース/ドレイン領域220、230をドープしてもよい。例えば、n型またはp型不純物を、ソース/ドレイン領域220、230に注入してもよい。特定の注入薬量および注入エネルギーは、特定の最終製品(end device)の必要条件に基づいて選択することができる。
当業者は、回路必要条件に基づいてソース/ドレイン注入プロセスを最適化することができるであろう。また、このような行為は過度に本発明の趣旨を不明瞭にしないように、ここには記載しない。
さらに、特定の回路必要条件に基づいてソース/ドレイン接合の位置を制御すべく、任意にサイドウォールスペーサ(図示しない)をソース/ドレイン・イオン注入より先に形成してもよい。
その後、ソース/ドレイン領域220、230を活性化すべく、活性化アニーリングを実行してもよい。
【0032】
<他の実装>
上述したように、CMPプロセスにおいて、研磨スラリーを撹拌すべく、研磨パッドがプラテンの表面に取り付けられてもよい。
研磨パッドは、プレーナ化プロセスに影響するテクスチャを有し得る。一般的に研磨パッドは、タイプAパッドと呼ばれる”固い”パッドとタイプBパッドと呼ばれる”柔らかい”パッドに分類される。タイプAパッドは特に速いプレーナ化に役立ち、タイプBパッドは一般的に均一なプレーナ化を提供するのに使用される。
【0033】
単一のパッドから高いプレーナ化および均一性を達成すべく、タイプA構造およびタイプB構造の双方を含むパッドを形成することができる。
図6Aは、このようなパッドの一例を示す図である。この図に示すように、パッド601は、タイプAスライス602とタイプBスライス603とが交互になっている多数のスライス(例えば図6Aに示すように6つのスライス)を含んでいる。この単一のパッドは、効果的なプレーナ化および均一性を同時に提供するために使用することができる。
【0034】
パッド601は、50%のタイプA材料602と50%のタイプB材料603から構成される。タイプA材料602およびタイプB材料603比率を変えることによって、プレーナ化および均一性の程度が異なる研磨パッドを形成することができる。
例えば、パッド601中のスライスのうち4つがタイプAで、2つがタイプBであれば、このパッドの傾向は、67%のプレーナ化と33%の均一性となる。
【0035】
図6Bは他の実装における研磨パッドデザインを示す図である。パッド610は、第1パッドタイプ(例えばタイプA)からなる内側領域611と第2パッドタイプ(例えばタイプB)からなる外側領域612を含んでいる。パッド610は高いプレーナ化を提供し、なおかつ端部の均一性制御を有する。従来の分離したパッドを使用してこの結果を達成することは難しい。
【0036】
図3、図4Aおよび図4Bに関して上述したように、ゲート材料層320がフィン210上にたい積される際、フィン210上の中心に突部を形成する。
上述した複数のステップを含むCMPプレーナ化プロセスは、ゲート材料層320のより均一な表面を形成すべく、ゲート材料層320をプレーナ化する。
いくつかの実装においては、より均一なゲート材料層320を生成するプレーナ化プロセスをさらに改善するために、フィン210の隣にダミーフィン構造を追加して置くことができる。
【0037】
図7は、ダミーフィンの断面図である。図7は、実際のフィン210の隣にダミーフィン701および702が形成されている点を除き、概して図3に示す断面図と同様である。
ダミーのフィン701および702は、FinFETの最終的な動作において役割を果たさない。
しかしながら、フィン210の隣にフィン701および702を置くことによって、最初のたい積においてより均一に分布したゲート材料層320を形成することができる。すなわち、ダミーフィン701および702は、フィン210に隣接した領域において、ゲート材料層320中の低い場所をこれらのダミーフィンが存在しない場合よりも高くする。
このように、図7に示す実装においては、ゲート材料層320は、ダミーフィン701および702がない場合よりも均一な状態から始まる。これにより、プレーナ化の後の均一性はより高くなる。
【0038】
ダミーフィン701および702は、埋め込み酸化膜120上の複数の位置において数々の異なる形状に形成することができる。このダミーフィン701および702は、例えば正方形、長方形、ドーナツ形またはさらなる多角形のようなパターンに形成することができる。あるFinFETの実装の1つにおいては、ポリシリコンゲート層上に酸化物ベースの層(例えばテトラエチルオルソシリケート、”TEOS”層)を使用してもよい。ダミーフィン701および702はこれらの実装においても役立ち得る。
【0039】
CMPアプリケーションのいくつかにおいては、TEOS層はポリシリコン層まで研磨されるようになっている。図8Aは、TEOS層801がポリシリコン構造802にたい積された状態を示す図である。図8Bは、ポリシリコン構造802の高さまでTEOS層801をプレーナ化した後の、TEOS層801およびポリシリコン802を示す図である。高度に選択的な(すなわち60:1よりも大きい)スラリーをこのプレーナ化プロセスに使用することができる。
【0040】
しかしながら、界面活性剤を加えるとともにスラリーのpHを調整することにより、ポリシリコンに対する酸化物の選択性を調整することができる。
特に、より有効なスラリーを生成するのに、プルロニック界面活性剤、カチオン界面活性剤、および非イオン界面活性剤を使用することができる。
【0041】
複数のステップを含むCMPプロセスで形成されるFinFETをここに記載する。この複数のステップを含むCMPプロセスは、FinFETのゲートポリシリコンの、有効な高度に制御可能なプレーナ化を提供する。
【0042】
以上の記載において、本発明についてより理解し易いように、特定の材料、構造、薬品、プロセス等のような多数のものを特定して詳述した。しかしながら、本発明は特別に記載された詳細によらずに実行することができる。
その他、既知の処理および材料は、本発明の趣旨を不必要に不明瞭にしないため、詳細には記載されていない。
【0043】
本発明による、半導体デバイスを製造するのに使用される絶縁層および導電層は、従来のたい積技術によってたい積してもよい。例えば、低圧CVD(LPCVD)およびエンハンストCVD(ECVD)を含んだ様々な種類の化学気相成長(CVD)プロセスのようなメタライゼーション技術を使用することができる。
【0044】
本発明は、半導体デバイスの製造、特に100nm以下の構造的要素を有する半導体デバイスの製造に適用可能である。これにより回路速度が上がり、信頼性が高くなる。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
【0045】
本発明の好ましい実施形態およびその多様性のうちのいくつかの例のみが、本発明において開示されると共に記載される。本発明は、様々な他の組合わせおよび環境において使用できると共に、ここに記載されるような本発明の概念の範囲内の変形または修正することができるものとして理解される。
【図面の簡単な説明】
【0046】
【図1】半導体デバイスの断面図を示す図。
【図2A】図1の半導体デバイス上に形成されるフィン構造の上面図。
【図2B】図2AのA−A’断面図。
【図3】図2B中のフィン上に形成されるゲート絶縁層の断面図。
【図4A】本発明によるプレーナ化プロセスの一例に従ってゲート材料のプレーナ化を示す断面図。
【図4B】本発明によるプレーナ化プロセスの一例に従ってゲート材料のさらなるプレーナ化を示す断面図。
【図5】図3に示すゲート材料からパターン化されるゲート構造を示すFinFETの概略的な上面図。
【図6A】研磨パッドを示す図。
【図6B】研磨パッドを示す図。
【図7】ダミーフィンを有するFinFETを示す断面図。
【図8A】ポリシリコン層上にたい積したTEOS層のプレーナ化を示す断面図。
【図8B】ポリシリコン層上にたい積したTEOS層のプレーナ化を示す断面図。
【技術分野】
【0001】
本発明は、半導体デバイス、および半導体デバイスを製造する方法に関する。本発明は特に、ダブルゲートデバイスに適用することができる。
【背景技術】
【0002】
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、100ナノメータ(nm)未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の向上を要求する。構造的要素を100nm未満に減少させることは、従来の方法の限界に挑むこととなる。
【0003】
例えば、従来のプレーナ型のMOS電界効果トランジスタ(MOSFET)のゲート長を100nm未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のMOSFETをスケーリングすることが困難になる。
したがって、FET性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
【0004】
ダブルゲートMOSFETは、既存のプレーナ型のMOSFETに代わる候補となっている新規なデバイスである。いくつかの点において、ダブルゲートMOSFETは従来のバルクシリコンMOSFETよりも優れた特性を呈する。
これらの優れた特性は、ダブルゲートMOSFETが従来のMOSETのようにチャネルの片側上だけではなくチャネルの両側上にゲート電極を有するために生じる。
2つのゲートがある場合、ドレインによって生成される電界は、チャネルのソース端からの遮断性が高くなる。また、2つのゲートはシングルゲートのおよそ2倍の電流を制御することができ、このことはより強いスイッチング信号に帰着する。
【0005】
FinFETは、短チャネル耐性に優れている最近のダブルゲート構造である。FinFETは、バーティカルフィン(vertical fin)中に形成されたチャネルを含んでいる。このFinFET構造は、従来のプレーナ型のMOFETで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
【発明の開示】
【0006】
本発明の趣旨に沿った実装は、良く制御されたゲート領域を有するダブルゲートMOSFETを提供する。
【0007】
本発明の趣旨に沿った実装の1つは、半導体デバイスを製造する方法を提供する。
この方法は、絶縁体上にフィン構造を形成するステップと、フィン構造の少なくとも一部および絶縁体の一部上にゲート構造を形成するステップとを含んでいる。
この方法は、第1スラリーを使用してゲート構造の化学機械研磨(CMP)を実行することにより、ゲート構造をプレーナ化するステップと、第1スラリーと異なる第2スラリーを使用してゲート構造のCMPを実行することにより、ゲート構造をプレーナ化するステップをさらに含んでいる。
ゲート構造の第2のプレーナ化ステップは、フィン構造を囲むゲート構造の高さを上げる一方で、フィン構造上のゲート構造の高さを低くする。
【0008】
本発明の他の態様は、MOSFETを形成する方法に関する。この方法は、ソース、ドレイン、および絶縁層上のフィン構造を形成するステップを含んでいる。フィン構造の一部は、MOSFETのチャネルとして機能する。この方法は、フィン構造の側面上に絶縁層を形成するステップと、絶縁層の周りにポリシリコン層をたい積するステップをさらに含む。このポリシリコン層は、MOSFETのゲート領域として機能する。さらに、この方法は、第1速度でポリシリコン層をプレーナ化するステップと、第1速度よりも遅い第2速度でポリシリコン層をさらにプレーナ化するステップを含む。
【0009】
以下、同じ参照番号が付与されている要素が同様の要素を表す添付図面を参照する。
【発明を実施するための最良の形態】
【0010】
以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【0011】
この出願において使用されるFinFETという言葉は、導通チャネルが垂直なSi”フィン”中に形成されるタイプのMOSFETを指す。FinFETは一般的に周知である。
【0012】
図1は、本発明の実施形態に従って形成された半導体デバイス100の断面図である。
図1に示すように、半導体デバイス100は、シリコン基板110、埋込酸化膜120、および埋込酸化膜120上に形成されるシリコン層130を含んだSOI(silicon on insulator)構造を含んでいてもよい。
埋込酸化膜120およびシリコン層130は、従来の方法により基板110上に形成することができる。
【0013】
典型的な実装においては、埋込酸化膜120は、酸化シリコンを含んでおり、約1000Åから約3000Åの範囲にある厚みを有し得る。
シリコン層130は、単結晶または多結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層130は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
【0014】
代替的な本発明の趣旨に沿った実装では、基板110および層130は、ゲルマニウムのような他の半導体材料、またはシリコンゲルマニウムのような半導体材料の組合せを含んでいてもよい。埋込酸化膜120はさらに他の絶縁材料を含んでいてもよい。
【0015】
後のエッチングプロセスの間に保護キャップとしての役割を果たすシリコン窒化物層または酸化シリコン層(例えばSiO2)のような絶縁層140を、シリコン層130上に形成することができる。典型的な実装においては、絶縁層140は約150Åから約700Åの範囲にある厚みに成長させることができる。次に、後の処理のためのフォトレジストマスク150を形成すべく、フォトレジスト材料をたい積してパターン化してもよい。フォトレジストは、任意の従来方法によりたい積すると共にパターン化することができる。
【0016】
その後、半導体デバイス100をエッチングするとともに、フォトレジストマスク150を除去してもよい。典型的な実装の1つにおいては、シリコン層130は、従来の方法によりエッチングすることができ、このエッチングはフィンを形成すべく、埋込酸化膜120の上で停止する。
このフィンを形成した後、フィンの各端部に隣接するソースおよびドレイン領域を形成することができる。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
他の実装においては、シリコン層130をパターン化し、エッチングすることによって、フィンと同時にソースおよびドレイン領域を形成してもよい。
【0017】
図2Aは、このような方法で形成された半導体デバイス100上のフィン構造の概略的な上面図を示す図である。
本発明の典型的な実施形態によれば、ソース領域220およびドレイン領域230は、埋込酸化膜120上のフィン210の端部に隣接するように形成することができる。
【0018】
図2Bは、フィン210の構成を示す図2AのA−A’線に沿った断面図である。上述したように、絶縁性のキャップ140を有するシリコンフィン130を含むフィン210を形成すべく、絶縁層140およびシリコン層130をエッチングしてもよい。
【0019】
図3は、本発明の典型的な実施形態によるフィン210上のゲート絶縁層およびゲート材料の形成を示す断面図である。
絶縁層を、シリコンフィン130の露出した側面上に形成することができる。例えば、図3に示すように、薄い犠牲酸化膜310をフィン210上に熱処理により成長させてもよい。
酸化膜310は、約50Åから100Åまでの厚みに成長させることができ、フィン210の露出した側面上に形成することができる。
【0020】
酸化膜310を形成した後、ゲート材料層320を半導体デバイス100上にたい積することができる。
典型的な実装の一例においては、ゲート材料層320は、従来の化学蒸着法(CVD)またはその他周知の技術を使用してたい積されたポリシリコンを含んでいてもよい。ゲート材料320は、約500Åから2800Åの範囲の厚みに体積することができる。
代替的に、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、ゲート材料として使用してもよい。ゲート材料320は、FinFET100の導電性のゲートを形成する。
【0021】
図3に示すように、ゲート材料320は、フィン210上の領域中に垂直に広がる。ある例示的な実施形態では、ゲート材料層320は間隔l1にわたり延在する。この間隔l1は約500Åから1500Åの範囲とすることができる。
【0022】
ゲート材料320はプレーナ化される。本発明の一態様では、ゲート材料320は複数のステップを含むプレーナ化プロセスにおいてプレーナ化することができる。
【0023】
化学機械研磨(CMP)は、一般的に半導体表面をプレーナ化するのに使用される、周知のプレーナ化技術の1つである。
CMP処理において、ウェーハは、回転プラテン(rotating platen)上に置かれる。キャリアによって適所に保持されたウェーハは、プラテンと同じ向きに回転する。プラテンの表面には、その上に研磨スラリーがある研磨パッドが存在する。このスラリーは、キャリア溶液中に微粒子シリカのコロイド溶液を含んでいてもよい。スラリーの化学成分およびpHは、CMPプロセスの性能に影響する。
【0024】
図4Aは、本発明の趣旨に沿った例示的なプレーナ化プロセスの第1ステップによるゲート材料320のプレーナ化を示す断面図である。このステップでは、”荒い”プレーナ化が実行される。言い換えると、ゲート材料320の一部を研磨するように、ゲート材料320を比較的早い速度で除去するプロセスが使用することができる。
例示的な実施形態では、図4Aに示すように、ゲート材料320の一部は荒いプレーナ化の間に除去される。例えば、間隔l2が約0Åから1500Åの範囲になるように、ゲート材料320の量を除去することができる。この荒いプレーナ化ステップは、フィン210上およびゲート材料320の周囲の領域の双方の一部のゲート材料の高さを減少させることができる。
【0025】
図4Aに示すプレーナ化で使用されるポリシリコンスラリーは、約10.5から11.5の範囲のpHを有していてもよい。このスラリーは、約0.1%から4%の範囲の濃度のTMAH、水酸化アンモニウム、または水酸化カリウムのようなアルカリ成分が加えられた、シリカベースの緩衝スラリー(buffered slurry)とすることができる。
【0026】
図4Bは、本発明の例示的なプレーナ化プロセスの第2ステップによるゲート材料320のプレーナ化を示す断面図である。このステップでは、より緻密なプレーナ化が実行される。言い換えると、第1研磨プロセスに比べて低減されたプレーナ化速度でプロセスを実行する。
例えば、ゲート材料層320を約200Å/秒で除去するプロセスを使用することができる。図4Bに示すように、このプロセスは、フィン210上のゲート材料320が約300Åになるまでゲート材料320を研磨するように実行することができる。この間隔は図4Bにl4として示されている。
【0027】
第2プレーナ化プロセスにおいては、スラリーは、より遅い研磨速度となるのに加え、ゲート材料320の低い領域にスラリーが付着するように選択することができる。
例えばこのスラリーは、ゲート材料層320中のポリシリコンに付着し易い疎水性の分子群を有する高分子量化合物を含んでいてもよい。このプレーナ化プロセスは、ゲート材料層320の低い領域を高くする傾向があり、これによりゲート材料層320のプレーナ化を改善することができる。
こうして生成されたゲート材料層320は比較的平坦であり、表面の均一性が比較的高い。
【0028】
第2プレーナ化で使用されるスラリーは、約10.5から11.5の範囲のpHを有していてもよい。このスラリーは、約0.1%から1%の範囲の濃度のTMAH、水酸化アンモニウム、または水酸化カリウムのようなアルカリ成分が加えられた、シリカベースの緩衝スラリーとすることができる。
【0029】
上述した複数のプレーナ化ステップにより、フィン210上のゲート材料層320のわずかに300Åだけを保持することができる高度に制御可能なCMPプロセスが可能になる。
第1ステップは、比較的ゲート材料層320の第1部分をプレーナ化する比較的高速なプロセスである。また第2ステップは、フィン210上の所望の量のゲート材料層320とするように除去速度を減少させる。
ここでは特に2つのCMPプロセスを記載したが、当業者は2つ以上のステップを使用することができる。
【0030】
図5は、ゲート材料層320からパターン化したゲート構造510を示す、半導体デバイス100の概略的な上面図である。
CMPプロセスが完了した後、ゲート構造510をパターン化し、エッチングしてもよい。ゲート構造510は、フィン210のチャネル領域を横切って広がる。
ゲート構造510は、フィン210の側面に隣接するゲート部分と、フィン210から離れるように配置されたより大きな電極部分を含んでいてもよい。
ゲート構造510の電極部分は、ゲート部分をバイアスする、またはゲート部分を制御する、アクセス可能な電気コンタクトを提供してもよい。
【0031】
その後、ソース/ドレイン領域220、230をドープしてもよい。例えば、n型またはp型不純物を、ソース/ドレイン領域220、230に注入してもよい。特定の注入薬量および注入エネルギーは、特定の最終製品(end device)の必要条件に基づいて選択することができる。
当業者は、回路必要条件に基づいてソース/ドレイン注入プロセスを最適化することができるであろう。また、このような行為は過度に本発明の趣旨を不明瞭にしないように、ここには記載しない。
さらに、特定の回路必要条件に基づいてソース/ドレイン接合の位置を制御すべく、任意にサイドウォールスペーサ(図示しない)をソース/ドレイン・イオン注入より先に形成してもよい。
その後、ソース/ドレイン領域220、230を活性化すべく、活性化アニーリングを実行してもよい。
【0032】
<他の実装>
上述したように、CMPプロセスにおいて、研磨スラリーを撹拌すべく、研磨パッドがプラテンの表面に取り付けられてもよい。
研磨パッドは、プレーナ化プロセスに影響するテクスチャを有し得る。一般的に研磨パッドは、タイプAパッドと呼ばれる”固い”パッドとタイプBパッドと呼ばれる”柔らかい”パッドに分類される。タイプAパッドは特に速いプレーナ化に役立ち、タイプBパッドは一般的に均一なプレーナ化を提供するのに使用される。
【0033】
単一のパッドから高いプレーナ化および均一性を達成すべく、タイプA構造およびタイプB構造の双方を含むパッドを形成することができる。
図6Aは、このようなパッドの一例を示す図である。この図に示すように、パッド601は、タイプAスライス602とタイプBスライス603とが交互になっている多数のスライス(例えば図6Aに示すように6つのスライス)を含んでいる。この単一のパッドは、効果的なプレーナ化および均一性を同時に提供するために使用することができる。
【0034】
パッド601は、50%のタイプA材料602と50%のタイプB材料603から構成される。タイプA材料602およびタイプB材料603比率を変えることによって、プレーナ化および均一性の程度が異なる研磨パッドを形成することができる。
例えば、パッド601中のスライスのうち4つがタイプAで、2つがタイプBであれば、このパッドの傾向は、67%のプレーナ化と33%の均一性となる。
【0035】
図6Bは他の実装における研磨パッドデザインを示す図である。パッド610は、第1パッドタイプ(例えばタイプA)からなる内側領域611と第2パッドタイプ(例えばタイプB)からなる外側領域612を含んでいる。パッド610は高いプレーナ化を提供し、なおかつ端部の均一性制御を有する。従来の分離したパッドを使用してこの結果を達成することは難しい。
【0036】
図3、図4Aおよび図4Bに関して上述したように、ゲート材料層320がフィン210上にたい積される際、フィン210上の中心に突部を形成する。
上述した複数のステップを含むCMPプレーナ化プロセスは、ゲート材料層320のより均一な表面を形成すべく、ゲート材料層320をプレーナ化する。
いくつかの実装においては、より均一なゲート材料層320を生成するプレーナ化プロセスをさらに改善するために、フィン210の隣にダミーフィン構造を追加して置くことができる。
【0037】
図7は、ダミーフィンの断面図である。図7は、実際のフィン210の隣にダミーフィン701および702が形成されている点を除き、概して図3に示す断面図と同様である。
ダミーのフィン701および702は、FinFETの最終的な動作において役割を果たさない。
しかしながら、フィン210の隣にフィン701および702を置くことによって、最初のたい積においてより均一に分布したゲート材料層320を形成することができる。すなわち、ダミーフィン701および702は、フィン210に隣接した領域において、ゲート材料層320中の低い場所をこれらのダミーフィンが存在しない場合よりも高くする。
このように、図7に示す実装においては、ゲート材料層320は、ダミーフィン701および702がない場合よりも均一な状態から始まる。これにより、プレーナ化の後の均一性はより高くなる。
【0038】
ダミーフィン701および702は、埋め込み酸化膜120上の複数の位置において数々の異なる形状に形成することができる。このダミーフィン701および702は、例えば正方形、長方形、ドーナツ形またはさらなる多角形のようなパターンに形成することができる。あるFinFETの実装の1つにおいては、ポリシリコンゲート層上に酸化物ベースの層(例えばテトラエチルオルソシリケート、”TEOS”層)を使用してもよい。ダミーフィン701および702はこれらの実装においても役立ち得る。
【0039】
CMPアプリケーションのいくつかにおいては、TEOS層はポリシリコン層まで研磨されるようになっている。図8Aは、TEOS層801がポリシリコン構造802にたい積された状態を示す図である。図8Bは、ポリシリコン構造802の高さまでTEOS層801をプレーナ化した後の、TEOS層801およびポリシリコン802を示す図である。高度に選択的な(すなわち60:1よりも大きい)スラリーをこのプレーナ化プロセスに使用することができる。
【0040】
しかしながら、界面活性剤を加えるとともにスラリーのpHを調整することにより、ポリシリコンに対する酸化物の選択性を調整することができる。
特に、より有効なスラリーを生成するのに、プルロニック界面活性剤、カチオン界面活性剤、および非イオン界面活性剤を使用することができる。
【0041】
複数のステップを含むCMPプロセスで形成されるFinFETをここに記載する。この複数のステップを含むCMPプロセスは、FinFETのゲートポリシリコンの、有効な高度に制御可能なプレーナ化を提供する。
【0042】
以上の記載において、本発明についてより理解し易いように、特定の材料、構造、薬品、プロセス等のような多数のものを特定して詳述した。しかしながら、本発明は特別に記載された詳細によらずに実行することができる。
その他、既知の処理および材料は、本発明の趣旨を不必要に不明瞭にしないため、詳細には記載されていない。
【0043】
本発明による、半導体デバイスを製造するのに使用される絶縁層および導電層は、従来のたい積技術によってたい積してもよい。例えば、低圧CVD(LPCVD)およびエンハンストCVD(ECVD)を含んだ様々な種類の化学気相成長(CVD)プロセスのようなメタライゼーション技術を使用することができる。
【0044】
本発明は、半導体デバイスの製造、特に100nm以下の構造的要素を有する半導体デバイスの製造に適用可能である。これにより回路速度が上がり、信頼性が高くなる。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
【0045】
本発明の好ましい実施形態およびその多様性のうちのいくつかの例のみが、本発明において開示されると共に記載される。本発明は、様々な他の組合わせおよび環境において使用できると共に、ここに記載されるような本発明の概念の範囲内の変形または修正することができるものとして理解される。
【図面の簡単な説明】
【0046】
【図1】半導体デバイスの断面図を示す図。
【図2A】図1の半導体デバイス上に形成されるフィン構造の上面図。
【図2B】図2AのA−A’断面図。
【図3】図2B中のフィン上に形成されるゲート絶縁層の断面図。
【図4A】本発明によるプレーナ化プロセスの一例に従ってゲート材料のプレーナ化を示す断面図。
【図4B】本発明によるプレーナ化プロセスの一例に従ってゲート材料のさらなるプレーナ化を示す断面図。
【図5】図3に示すゲート材料からパターン化されるゲート構造を示すFinFETの概略的な上面図。
【図6A】研磨パッドを示す図。
【図6B】研磨パッドを示す図。
【図7】ダミーフィンを有するFinFETを示す断面図。
【図8A】ポリシリコン層上にたい積したTEOS層のプレーナ化を示す断面図。
【図8B】ポリシリコン層上にたい積したTEOS層のプレーナ化を示す断面図。
【特許請求の範囲】
【請求項1】
絶縁体(120)上にフィン構造(210)を形成するステップと、
前記フィン構造(210)の少なくとも一部および前記絶縁体(120)の一部上にゲート構造(320)を形成するステップと、
第1スラリーを使用して前記ゲート構造の化学機械研磨(CMP)を実行することにより、前記ゲート構造をプレーナ化するステップと、
前記第1スラリーと異なる第2スラリーを使用して前記ゲート構造のCMPを実行することにより、前記フィン構造を囲む前記ゲート構造の高さを上げる一方で前記半導体デバイスのチャネル領域中の前記フィン構造上の前記ゲート構造の高さを低くする第2プレーナ化において前記ゲート構造(320)をプレーナ化するステップと、を含む、
半導体デバイスを製造する方法。
【請求項2】
前記第1スラリーを使用する前記ゲート構造(320)のCMPは、前記第2スラリーを使用する前記ゲート構造(320)のCMPより速い速度でゲート材料を除去するように作用する、請求項1記載の方法。
【請求項3】
前記第1スラリーを使用する前記ゲート構造のCMPを実行することにより前記ゲート構造(320)をプレーナ化した後、前記ゲート材料層は前記半導体デバイスのチャネル領域中の前記フィン構造(210)上に500Åから約1500Åの範囲にわたり延在する、請求項1記載の方法。
【請求項4】
前記第2スラリーを使用する前記ゲート構造のCMPを実行することにより前記ゲート構造(320)をプレーナ化した後、前記ゲート材料層は前記半導体デバイスのチャネル領域中の前記フィン構造上に約300Å延在する、請求項3記載の方法。
【請求項5】
前記半導体デバイスはFinFETである、請求項1記載の方法。
【請求項6】
前記第1スラリーは、約10.5から11.5の範囲のpHを有しており、約0.1%から4%の範囲の濃度のアルカリ成分を含んだ、シリカベースの緩衝スラリーである、請求項1記載の方法。
【請求項7】
前記第2スラリーは、約10.5から11.5の範囲のpHを有しており、約0.1%から1%の範囲の濃度のアルカリ成分を含んだ、シリカベースの緩衝スラリーである、請求項1記載の方法。
【請求項8】
絶縁層(120)上にその一部がMOSFETのチャネルとして機能するフィン構造(210)、ドレイン(230)、およびソース(220)を形成し、前記フィン構造の周りに絶縁層(310)(140)を形成するステップと、
前記フィン構造(210)上に、前記MOSFETのゲート領域として機能するポリシリコン層をたい積するステップと、
前記ポリシリコン層(320)を第1速度でプレーナ化するステップと、
前記ポリシリコン層(320)を前記第1速度よりも遅い第2速度でさらにプレーナ化するステップと、を含む、
MOSFETを形成する方法。
【請求項9】
前記ポリシリコン層(320)を第1速度および第2速度でプレーナ化するステップは、第1スラリーおよび第2スラリーを使用した前記ポリシリコン層の化学機械研磨(CMP)ステップを含む、請求項8記載の方法。
【請求項10】
前記ポリシリコン層(320)のさらなるプレーナ化は、前記フィン構造に隣接する領域における前記ポリシリコン層の高さを上げる一方で前記フィン構造上の前記ポリシリコン層の高さを低くする、請求項8記載の方法。
【請求項1】
絶縁体(120)上にフィン構造(210)を形成するステップと、
前記フィン構造(210)の少なくとも一部および前記絶縁体(120)の一部上にゲート構造(320)を形成するステップと、
第1スラリーを使用して前記ゲート構造の化学機械研磨(CMP)を実行することにより、前記ゲート構造をプレーナ化するステップと、
前記第1スラリーと異なる第2スラリーを使用して前記ゲート構造のCMPを実行することにより、前記フィン構造を囲む前記ゲート構造の高さを上げる一方で前記半導体デバイスのチャネル領域中の前記フィン構造上の前記ゲート構造の高さを低くする第2プレーナ化において前記ゲート構造(320)をプレーナ化するステップと、を含む、
半導体デバイスを製造する方法。
【請求項2】
前記第1スラリーを使用する前記ゲート構造(320)のCMPは、前記第2スラリーを使用する前記ゲート構造(320)のCMPより速い速度でゲート材料を除去するように作用する、請求項1記載の方法。
【請求項3】
前記第1スラリーを使用する前記ゲート構造のCMPを実行することにより前記ゲート構造(320)をプレーナ化した後、前記ゲート材料層は前記半導体デバイスのチャネル領域中の前記フィン構造(210)上に500Åから約1500Åの範囲にわたり延在する、請求項1記載の方法。
【請求項4】
前記第2スラリーを使用する前記ゲート構造のCMPを実行することにより前記ゲート構造(320)をプレーナ化した後、前記ゲート材料層は前記半導体デバイスのチャネル領域中の前記フィン構造上に約300Å延在する、請求項3記載の方法。
【請求項5】
前記半導体デバイスはFinFETである、請求項1記載の方法。
【請求項6】
前記第1スラリーは、約10.5から11.5の範囲のpHを有しており、約0.1%から4%の範囲の濃度のアルカリ成分を含んだ、シリカベースの緩衝スラリーである、請求項1記載の方法。
【請求項7】
前記第2スラリーは、約10.5から11.5の範囲のpHを有しており、約0.1%から1%の範囲の濃度のアルカリ成分を含んだ、シリカベースの緩衝スラリーである、請求項1記載の方法。
【請求項8】
絶縁層(120)上にその一部がMOSFETのチャネルとして機能するフィン構造(210)、ドレイン(230)、およびソース(220)を形成し、前記フィン構造の周りに絶縁層(310)(140)を形成するステップと、
前記フィン構造(210)上に、前記MOSFETのゲート領域として機能するポリシリコン層をたい積するステップと、
前記ポリシリコン層(320)を第1速度でプレーナ化するステップと、
前記ポリシリコン層(320)を前記第1速度よりも遅い第2速度でさらにプレーナ化するステップと、を含む、
MOSFETを形成する方法。
【請求項9】
前記ポリシリコン層(320)を第1速度および第2速度でプレーナ化するステップは、第1スラリーおよび第2スラリーを使用した前記ポリシリコン層の化学機械研磨(CMP)ステップを含む、請求項8記載の方法。
【請求項10】
前記ポリシリコン層(320)のさらなるプレーナ化は、前記フィン構造に隣接する領域における前記ポリシリコン層の高さを上げる一方で前記フィン構造上の前記ポリシリコン層の高さを低くする、請求項8記載の方法。
【図1】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図7】
【図8A】
【図8B】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図7】
【図8A】
【図8B】
【公表番号】特表2007−500456(P2007−500456A)
【公表日】平成19年1月11日(2007.1.11)
【国際特許分類】
【出願番号】特願2006−533564(P2006−533564)
【出願日】平成16年6月5日(2004.6.5)
【国際出願番号】PCT/US2004/017724
【国際公開番号】WO2004/112105
【国際公開日】平成16年12月23日(2004.12.23)
【出願人】(591016172)アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ADVANCED MICRO DEVICES INCORPORATED
【Fターム(参考)】
【公表日】平成19年1月11日(2007.1.11)
【国際特許分類】
【出願日】平成16年6月5日(2004.6.5)
【国際出願番号】PCT/US2004/017724
【国際公開番号】WO2004/112105
【国際公開日】平成16年12月23日(2004.12.23)
【出願人】(591016172)アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ADVANCED MICRO DEVICES INCORPORATED
【Fターム(参考)】
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