【課題】 双方向スイッチが記載される。
【解決手段】 双方向スイッチは、第１及び第２III・Ｎベース高電子移動度トランジスタを有している。幾つかの実施例においては、該第１トランジスタのソースは該第２トランジスタのソースと電気的に接触している。幾つかの実施例においては、該第１トランジスタのドレインは該第２トランジスタのドレインと電気的に接触している。幾つかの実施例においては、該２個のトランジスタはドリフト領域を共用し、且つ該スイッチは該２個のトランジスタ間にはドレインコンタクトが無い。該双方向スイッチからマトリックスコンバータを形成することが可能である。 （もっと読む）

【課題】光センサならびに調光装置の機能を達成し、スペースを減少させる部品構造を形成する。
【解決手段】調光検知ＭＯＳＦＥＴトランジスタであって、第一方向に沿って伸張するチャネル１３０により分離された２のソースおよびドレイン領域を有し、光の照射を受ける基板１００と、第一方向と実質的に垂直な第二方向に沿って伸張するゲート導電性の梁(gate conductive beam)１４０であり、かかる梁は、少なくとも一の支持領域上で、その２つの端部のそれぞれにおいて固定され、チャネル領域１３０の上に位置し、当該ゲート梁は、ゲート電圧とバルク電圧間の差であって、当該梁を曲げてチャネルの表面に近づけさせるものにより制御されるその湾曲に基づいて、チャネル１３０に達する光にプログレッシブ変調を実行するよう、ほぼ不透明で柔軟であるゲート導電性の梁を備える。 （もっと読む）

【課題】微細パターンのゲート電極の信頼性が得られると共に、トランジスタの占有面積の縮小化を可能にしたＭＯＳトランジスタを有する、半導体装置及びその製造方法を提供する。
【解決手段】素子分離領域３５トランジスタのソース領域及びドレイン領域とは反対導電型の半導体領域６１で形成され、トランジスタのゲート電極４０の一部がトランジスタの活性領域より素子分離領域３５側に延在し、ゲート電極４０の一部下より連続する素子分離領域３５上に、ゲート絶縁膜５６の膜厚と同程度の膜厚を有する絶縁膜５７が形成されている。 （もっと読む）

【課題】アレイ状に配列した抵抗素子を有するＬＣＤドライバにおいて、その微細化を実現させる。
【解決手段】ｐ型の半導体基板１の主面に形成されたｎ型の第１半導体領域ｎｗ１内にはｐ型の複数の第２半導体領域ｐｗ１がアレイ配置されている。個々の第２半導体領域ｐｗ１はそれを環状に囲むように形成されたｎ型の第３半導体領域ｎｗ２によって分離されている。また、複数の第２半導体領域ｐｗ１は、第１半導体領域ｎｗ１の外周部に位置するｎ型の第４半導体領域ｎｗ３に囲まれている。第２半導体領域ｐｗ１には素子Ｑｎが形成されている。そして、第３半導体領域ｎｗ２の深さは第２半導体領域ｐｗ１と同じであるか、それよりも深く、不純物濃度は第１半導体領域ｎｗ１よりも濃い。また、第４半導体領域ｎｗ３の深さは第３半導体領域ｎｗ２よりも深く、不純物濃度は第１半導体領域ｎｗ１よりも濃く、第３半導体領域ｎｗ２よりも薄い。 （もっと読む）

【課題】トランジスタのゲート領域にＷＳｉ₂が積層されたノンドープのポリシリコンを用い、ＷＳｉ₂をゲート電極とし、ノンドープのポリシリコンを高抵抗体として扱い、実効的なゲート絶縁部の膜厚を制御しローパスフィルターを形成する技術がある。この技術をサリサイド工程に展開する場合に、例えばＬＤＤ形成に伴い寄生的に当該ポリシリコンの一部に不純物が添加されると、サリサイド化に伴う高速の拡散により広がり、当該ポリシリコンの比抵抗が低下しフィルター特性が劣化するという課題がある。
【解決手段】トランジスタのゲート領域形成前にＬＤＤ部を形成する。ＬＤＤ部を先に形成することで、ゲート領域とＬＤＤ部とのオーバーラップがある状態で、かつゲート領域への不純物導入を防止することが可能となる。ＬＤＤ部の形成に伴う不純物がゲート領域に侵入しないため、高速の拡散が生じてもゲート領域内への不純物拡散が防止できる。 （もっと読む）

【課題】ＭＯＳ固体撮像装置における画素のノイズを低減する。白点の発生、１／ｆノイズの低減を図る。さらに読出し特性の改善を図る。
【解決手段】ＭＯＳ固体撮像装置における所要の画素トランジスタにおいて、ゲート電極に所要導電型のサイドウォールを形成する。読み出しトランジスタでは、例えばゲート電極６３の光電変換素子４３側を第１導電型領域６３Ｐとし、フローティングディフージョン部４６側を第２導電型領域６３Ｎとして構成とする。好ましくは、ゲート電極６３の光電変換素子４３側に絶縁膜５６を介して第１導電型の半導体材料部６４Ｐを形成する。例えば増幅トランジスタでは、ゲート電極下に埋め込みチャネルを形成し、第１導電型または第２導電型の半導体材料部を形成する。リセットトランジスタでは、ゲート電極のフローティングディフージョン部と電気的に接続される領域側に、所要導電型の半導体材料部を形成する。 （もっと読む）

【課題】形状に限定されることなく、柔軟性ないし可撓性を有し、任意の形状の各種装置を作成することが可能な端面センサデバイス及びその製造方法を提供すること。
【解決手段】線状体の端面に、対象からの情報を受容して他の情報として出力する受容部が形成されていることを特徴とする端面センサデバイス。線状体２００１は、中止部に中心電極２００７を有し、その外周は絶縁膜２００８で覆われている。上記線状体２００１を用意し、その端面にｎ型半導体層２００４を形成する。次いで、ｎ型半導体層２００４上にｐ型半導体層２００３を形成する。これにより、線状体２００１の端面にｐｎ接合の受容部（光センサ）が形成される。 （もっと読む）

【課題】一定のペア性を確保しながら、一対のＭＯＳＦＥＴの素子面積を縮小させる。
【解決手段】同一形状のアクティブ領域１４とゲート電極１１を有する一対のＭＯＳＦＥＴ５０を含むパワーアンプにおいて、対をなすＭＯＳＦＥＴ１０ａ、１０ｂのそれぞれのゲート電極１１は、一方向に延在する第１部分１１ａと、一方向と交差する他方向に延在する第２部分１１ｂとから構成されるものとする。第１部分１１ａと第２部分１１ｂをそれぞれ複数設けることによって、ゲート電極１１が網状に配置される。 （もっと読む）

【課題】広ダイナミックレンジ化した固体撮像装置においてＳ₁信号の線形性を高め、飽和レベルを向上できる固体撮像装置とこれに適用する電界効果トランジスタを提供する。
【解決手段】チャネル形成領域を有する第１導電型の第１半導体層１１のチャネル形成領域上において、ゲート絶縁膜５０を介してゲート電極６０が形成され、ゲート電極６０の両側部における第１半導体層１１の表層部に第２導電型の１対の第２半導体層（４０，４１）が形成され、チャネル形成領域の下方の所定の深さにおける第１半導体層１１中に、一方の第２半導体層４０に接続して第２導電型の第３半導体層４３が形成された構成の電界効果トランジスタとし、また、これを増幅トランジスタに適用した固体撮像装置とする。 （もっと読む）

【課題】高温下で動作するダイヤモンド半導体を使用して、高温下でも冷却装置を設けることなく動作させることができるダイヤモンドトランジスタ及びそれを使用した高温動作デバイスを提供する。
【解決手段】ダイヤモンド電界効果トランジスタ１はソース・ドレインとして、ボロンドープのダイヤモンド層３ａ、３ｂを使用し、チャネルとしてアンドープダイヤモンド層５を使用し、更に、ダイヤモンド層５上のゲート絶縁膜９上にゲート電極１０が設けられている。このとき、ドレイン電流をＩｄ、絶対温度をＴ（Ｋ）、電界効果トランジスタ及びバイアス条件により決まる定数をａ０、ａ１、ボルツマン定数をｋＢ（１．３８×１０^−２３Ｊ／Ｋ）とすると、Ｉｄ＝ａ０・exp｛−ａ１／（ｋＢ・Ｔ）｝を満足する。 （もっと読む）

【課題】差動アンプの特性を向上させることができるＭＯＳ型トランジスタを有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板上にゲート電極と、一対のソース領域と、一対のドレイン領域とを有するＭＯＳ型トランジスタを備え、ゲート電極が、十字状であり、一対のソース領域及び一対のドレイン領域は、それぞれ、ゲート電極の中心に対し対角状に配置され、一対のソース領域同士及び一対のドレイン領域同士は、電気的に接続されることを特徴とする。 （もっと読む）

【課題】可及的に簡略な構成で、かつ高集積度、高性能の半導体装置を得ることを可能にする。
【解決手段】半導体基板１上に板状に設けられた第１導電型の第１半導体領域３と、第１半導体領域の第１側面に設けられた第１強誘電体絶縁膜４と、第１強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第１ゲート電極６と、第１半導体領域の第２側面に設けられた第２強誘電体絶縁膜５と、第２強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第２ゲート電極７と、第１及び第２ゲート電極に挟まれるように第１半導体領域に形成されるチャネル領域と、チャネル領域の両側の第１半導体領域に設けられた第２導電型の第１ソース・ドレイン領域８と、を備え、第１半導体領域の厚さが第１半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い。 （もっと読む）

【課題】複数のＭＯＳトランジスタからなるマルチフィンガー構造のＥＳＤ保護素子において、ＭＯＳトランジスタを均一に動作させることができる。
【解決手段】複数のゲート電極１２が平行に配列され、ゲート電極１２の両側の半導体基板にはソース領域１１Ｓ及びドレイン領域１１Ｄが形成されている。ソース領域１１Ｓ上には複数のソースコンタクト１３が形成され、ドレイン領域１１Ｄ上には複数のドレインコンタクト１４が形成されている。ゲート電極１２と複数のドレインコンタクト１４との間にはドレイン領域１１Ｄ上のシリサイド化を妨げるサリサイドブロック１５が形成され、半導体基板上には半導体基板に電気的に接続された基板コンタクト１６が形成されている。さらに、サリサイドブロック１５は、基板コンタクト１６から遠ざかるにつれてそのチャネル長方向の長さが長く形成されている。 （もっと読む）

【課題】素子間における特性のミスマッチが少ない半導体装置を提供する。
【解決手段】基板１の上に形成した絶縁膜２の上に、平均粒径が０．０２μｍ以上０．３５μｍ以下であるシリコン結晶粒１０を有するポリシリコン層３を形成した。不純物をイオン注入にてポリシリコン層３に導入した後に、熱処理することによりＩＰＯ酸化を行い、ポリシリコン層３の表面にＩＰＯ酸化膜４を形成し、さらにＩＰＯ酸化膜４の上に第二のポリシリコン層を形成した。そして、レジストマスクパターンによりエッチングして、ポリシリコン層３の一部で、ＭＯＳトランジスタ７のゲート電極７ａ及び容量素子８の下部電極８ａを構成した。 （もっと読む）

【課題】 光感度を向上させ、波長４００ｎｍ以下の紫外線を検知する電界効果型トランジスタを提供する。
【解決手段】 ｐ型シリコン基板１、埋め込み酸化膜２、及び単結晶シリコン層３から構成されるＳＯＩ基板４において、単結晶シリコン層３にソース領域５およびドレイン領域６を形成する。ここで、ソース領域５とドレイン領域６との間の単結晶シリコン層３の表面側はチャネル層３ａとして機能する。単結晶シリコン層３（チャネル層３ａ）、ソース領域５、及びドレイン領域６の上にゲート絶縁膜８を形成する。ゲート絶縁膜８上には、シリコンナノ粒子層９、シリコン酸化膜層１０、およびＡｕ電極層１１から構成されるゲート電極１２を設け、さらにゲート電極１２の周囲には絶縁膜からなる側壁膜（サイドウォール）１３を設ける。 （もっと読む）

【課題】 曲げによる応力が加わった場合においても、トランジスタの特性の変動を抑制できるようにする。
【解決手段】 電界効果型トランジスタ上には、電界効果型トランジスタに引っ張り応力Ｆ１´を印加するゲートキャップ膜１５が形成され、ゲートキャップ膜１５に起因する応力は、半導体基板１１の折り曲げによってトランジスタに印加される応力よりも大きくする。
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【課題】トレンチ分離領域を有するＭＯＳ電界効果トランジスタ及びその製造方法を提供する。
【解決手段】半導体基板の所定領域に活性領域を画成するトレンチ分離領域が配置されており、活性領域内でチャンネル領域をはさんで互いに離隔されているソース領域及びドレイン領域が形成され、ソース領域とドレイン領域との間のチャンネル領域上を横切って形成されるゲート電極が形成され、ゲート電極とチャンネル領域との間にゲート絶縁膜が形成され、トレンチ分離領域と活性領域との境界付近でゲート電極下部に位置し、ゲート絶縁膜に比べて厚くエッジ絶縁膜が形成されているトランジスタである。 （もっと読む）

【課題】 ＭＩＳ構造のトランジスタの微細化と、ドレイン出力アナログ信号のソースへのリークの低減を両立できるようにし、さらに、ピンチオフ電圧を低くできるようにした半導体装置及びその製造方法を提供する。
【解決手段】 ＬＤＤ構造のソース６０及びドレイン７０を非対称構造にし、Ｎ^-層６３の不純物濃度をＮ^--層７３よりも高くする。また、シリコン基板１のソース６０側だけにＰ^-層８０を形成する。これらにより、アナログＣＭＯＳとしては短チャネルに部類される０．３５（μｍ）ゲート長トランジスタにおいて、ドレイン電圧誘起Ｖｔｈ低下現象（ＤＩＢＬ）と、ピンチオフ点でのチャネル変調効果（ＣＬＭ）とを同時に低減可能である。さらに、Ｐ^-層８０及びＰ^--を含むチャネル領域と、ソース６０とドレイン７０との下方に連続してレトロチャネルインプラ領域２０を設けることによって、ピンチオフ電圧Ｖｄｓａｔを小さくすることが可能である。 （もっと読む）

【課題】ソースフォロア回路に適用するのに好適な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板２０上にゲート絶縁膜２３を介して形成されたゲート電極２４と、ゲート電極２４下のチャネル領域における半導体基板２０に形成され、第１導電型不純物を含有する第１導電型層２６と、ゲート電極２４の両側における半導体基板２０に形成された第１導電型の第１ソース・ドレイン領域２８と、第１ソース・ドレイン領域２８よりも第１導電型不純物濃度が低く、ゲート電極２４の一部とオーバーラップするように第１ソース・ドレイン領域２８の周囲に形成された第２ソース・ドレイン領域２９とを有する。 （もっと読む）

【課題】 トレンチ内へ埋め込んだ絶縁膜を所望のテーパー角度でエッチバックして平坦化できる半導体装置の製造方法を提供する。
【解決手段】 ＨＴＯ膜１０９をｐ型半導体基板１の主面までエッチングするエッチング工程では、第１のエッチング工程として、熱酸化膜上のＨＴＯ膜１０９を、テーパー角度が７８°となるように、ＣＨＦ₃：ＣＦ₄を２：１としたエッチング条件で、その膜厚の半分までドライエッチングする。その後、残り半分のＨＴＯ膜１０９を、テーパー角度が２６°となる２３℃のＢＨＦ６３Ｕで７分４０秒ウエットエッチングする第２のエッチング工程を実施する。これにより、所望のテーパー角度が実現できる。 （もっと読む）