【課題】 クラックや位置合わせ精度の低下を防止すること、ダメージ起因の電気的特性が劣化を防ぐことが可能な半導体装置及びその製造方法を提供する。
【解決手段】 基板（１０）上に形成された第１の半導体層（１５）と、第１の半導体層（１５）上に、選択的に成長されたＧａＮ系半導体層（２５）と、ＧａＮ系半導体層（２５）の側面に形成されたゲート電極（２８）と、ＧａＮ系半導体層（２５）上に形成されたソース電極（３０）またはエミッタ電極と、第１の半導体層のＧａＮ系半導体層と相対する面に接続されたドレイン電極（３４）またはコレクタ電極と、を具備する半導体装置とその製造方法である。 （もっと読む）

【課題】高集積化のためにチャネル長及び幅を確保し、且つ隣接するトラジスタ間の深いパンチスルーを防止できる半導体素子及びその製造方法を提供すること。
【解決手段】半導体素子は、半導体基板の所定領域に形成されたトレンチ（２６）と、第１リセス（２８）と、トレンチ及び第１リセスに埋め込まれたフィールド酸化膜（３０）(ＳＴＩ＋ＬＯＩ)と、フィールド酸化膜により画定され、第１領域（２１Ａ）、及び第１領域に比べて表面の位置が低い第２領域（２１Ｂ）である第２リセス（３３）を有する活性領域と、第１領域及び第２領域の境界領域の上に形成され、一方の側面が第１領域の表面まで延び、他方の側面が第２領域の表面まで延び、ステップ構造を有するステップゲートパターン（ＳＧ）とを備える。 （もっと読む）

【課題】耐電圧性に優れたスイッチング素子群が占めるチップ上の占有面積を減少させて、電気熱変換素子駆動用半導体装置のより一層の高集積化を達成できる半導体装置の製造方法を提供する。
【解決手段】ｐ型半導体基体１の一主表面にｎ型ウエル領域２を形成する工程と、ｎ型ウエル領域２上にゲート絶縁膜２０３を形成する工程と、ゲート絶縁膜２０３上にゲート電極４を形成する工程と、ゲート電極４をマスクとしてｐ型不純物をドーピングする工程と、ｐ型不純物を拡散してｐ型ベース領域６を形成する工程と、ゲート電極４をマスクとしてｐ型ベース領域６の表面側にｎ型ソース領域７を、またｎ型ウエル領域２の表面側にゲート電極４からオフセットさせてｎ型ドレイン領域８，９を形成する工程とを有する半導体装置の製造方法。 （もっと読む）

【課題】チャネル長を長くし、リフレッシュ特性を向上させるとともに、ストレージノードの抵抗特性を向上させることのできる半導体素子及びその製造方法を提供すること。
【解決手段】ストレージノード接合領域、チャネル領域及びビットライン接合領域が画定された活性領域３３を有する半導体基板３１と、半導体基板３１に形成され、活性領域３３と、隣接した活性領域とを相互に電気的に分離する素子分離膜３２と、ストレージノード接合領域及びチャネル領域を含む位置に形成されたホール状のリセス部３５と、リセス部３５の一部に埋め込まれ、チャネル領域上に、活性領域３３の長軸と交差する方向に形成されたライン状のゲートパターンと、ストレージノード接合領域に形成されたストレージノード接合部とを含む。 （もっと読む）

【課題】セルのしきい値電圧の低下を防止できる半導体素子及びその製造方法を提供すること。
【解決手段】第１活性領域１０１Ａ及び第１活性領域１０１Ａに比べて高い位置に形成された第２活性領域１０２とを有する半導体基板２１を準備するステップと、第１活性領域１０１Ａ及び第２活性領域１０２間の境界領域を面取処理するステップと、面取処理された境界領域を含む基板全面にゲート絶縁膜３１を形成するステップと、境界地域上のゲート絶縁膜３１上に、第１活性領域１０１Ａの一部から第２活性領域１０２の一部までまたがりステップ構造を有するゲートパターン２００を形成するステップと、ゲートパターン２００の両側壁にゲートスペーサ３４、３５を形成するステップと、第１活性領域１０１Ａに第１セル接合部３６Ａを、第２活性領域１０２に第２セル接合部３６Ｂを形成するステップとを含む。 （もっと読む）

【課題】リセスに埋め込まれるゲート電極物質の蒸着時にボイドを発生させずに、リセスゲートの高さを低減できるリセスゲート及びそれを備えた半導体装置の製造方法を提供する。
【解決手段】シリコン基板と、前記シリコン基板の所定部分に所定深さを有して形成されたリセスパターンと、前記リセスパターンの表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の表面上に形成されたゲートポリシリコン膜と、前記ゲートポリシリコン膜の表面上に形成され、前記リセスパターンを埋め込むように形成されたゲートメタル膜と、前記ゲートメタル膜の上に形成されたゲートハードマスクとを含む。 （もっと読む）

【課題】リセスゲートを採用することなく、一般のプレーナ型トランジスタに比べて長い有効チャネル長を有する半導体素子及びその製造方法を提供すること。
【解決手段】プレーナ活性領域２０１及びプレーナ活性領域２０１上のプロミネンス活性領域２０２Ｂで構成された活性領域を有するシリコン基板３１、活性領域上に形成されたゲート絶縁膜３９と、ゲート絶縁膜３９上に位置し、プロミネンス活性領域２０２Ｂを覆うゲート配線膜４０、４１を含むゲート４００を備えている。従来のプレーナ型トランジスタに比べて有効チャネル長さが長く、漏れ電流の発生を防止することが可能であり、半導体素子の製造歩留りを向上させることができる。 （もっと読む）

【課題】ＤＲＡＭなどの半導体素子のリセスゲート構造においてゲートとソース／ドレーン領域との間のオーバーラップによる非正常的な漏洩電流を減らすことができる非対称リセスされたゲートを有するＭＯＳＦＥＴ及びその製造方法を提供する。
【解決手段】リセスされたゲートを有するＭＯＳＦＥＴは、半導体基板の所定深さに形成されたリセス領域と、前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成され、前記ソース／ドレーン領域の中でいずれかの領域に対応するリセス領域とミスアラインされてリセスされたゲート電極と、前記リセスされたゲート電極の側面に形成されたスペーサーと、前記スペーサーにより露出した前記半導体基板内にドーパント注入されたソース／ドレーン領域とを含む。 （もっと読む）

【課題】電気特性の低下を防止できる周辺領域のＭＯＳＦＥＴ素子の製造方法を提供すること。
【解決手段】基板２１の適所に素子分離膜２２を形成ステップ、領域Ａのゲートが形成される部分の基板表面に溝を形成ステップ、素子分離膜及び溝を含む基板全面上にゲート絶縁膜２６、ゲート導電膜２７，２８、ハードマスク膜２９を順次形成ステップ、それら膜をパターニングして領域Ａの溝と領域Ｂの基板の表面上に各々ゲート４０ａ、４０ｂを形成ステップ、ゲート両側の基板の表面内にＬＤＤ領域３２を形成ステップ、基板全面上にゲートバッファ酸化膜３３、ゲートスペーサ窒化膜３４、ゲートスペーサ酸化膜３５を順次蒸着ステップ、それら膜をエッチングしてゲートの両側壁にゲートスペーサ３６を形成ステップ、及びゲートスペーサを含むゲート両側の基板の表面内にソース／ドレーン領域３７を形成ステップを含む。 （もっと読む）

【課題】高い降伏電圧を有する高耐圧トランジスタ及びそれの製造方法を提供する。
【解決手段】高い降伏電圧を有する高耐圧トランジスタ及びそれの製造方法において、半導体基板の所定部位が酸化された第１絶縁膜パターン、及び第１絶縁膜パターンを少なくとも部分的に取り囲む第２絶縁膜パターンを形成する。基板上に導電性物質を蒸着して、第１端部は第１絶縁膜パターン上に位置し、第２端部は第２絶縁膜パターン上に位置するゲート電極を形成した後、基板表面の所定部位に不純物を注入してソース／ドレイン領域を形成する。ゲート電極のエッジ部分に集中される電界を緩和して高い降伏電圧を有するトランジスタを製造することができ、熱酸化膜パターンとＣＶＤ酸化膜パターンをゲート酸化膜として使用することで、ＭＯＳトランジスタにおいて電流特性及びＯＮ抵抗特性を改善することができる。 （もっと読む）

【課題】 本発明は、ゲート導電膜のエッチングの際に発生する残滓を防止すると同時に、基板全体に同じ幅を有する複数のトレンチを形成する半導体素子の製造方法を提供すること。
【解決手段】 本発明は、ＴＭＡＨ（Ｔｅｔｒａ−Ｍｅｔｈｙｌ−Ａｍｍｏｎｉｕｍ−Ｈｙｄｒｏｘｉｄｅ）を用いた選択的エッチング工程を実施し、側面の傾斜が緩慢な複数のトレンチを形成するステップと、少なくとも前記トレンチの傾斜部分がチャネルの一部になるように前記基板上部にゲートパターンを形成するステップとを含む。 （もっと読む）

【課題】 パワー半導体デバイスを、通常OFF（エンハンスメントモード）デバイスとしたり、かなり低い閾値電圧を有する通常ON（空乏モード）デバイスとする。
【解決手段】 III属窒化物のパワー半導体デバイスに、段形状のヘテロ接合部を設ける。 （もっと読む）

【課題】 電界効果型トランジスタのオン電流を向上させる。
【解決手段】 ｛１００｝面を主面とする単結晶シリコン基板１０１上に、単結晶シリコンの＜０１０＞結晶軸方向または＜０１０＞結晶軸方向と等価な軸方向に実質的に延在するゲート電極１０７と、ゲート電極１０７の両脇において単結晶シリコン基板１０１の表面に設けられたソース・ドレイン領域１２９とを設ける。ゲート電極１０７の直下の領域におけ単結晶シリコン基板１０１の表面に、主面と、ゲート電極１０７の延在方向に沿って主面に対して傾斜した傾斜面１３３と、を設ける。 （もっと読む）

【課題】 従来よりも高い温度でも動作できるクーロンブロケードを用いた量子効果素子
を提供すること。
【解決手段】 後方障壁閉じ込めポテンシャルを形成するための下部ＳｉＯ_２層４３と上
部ＳｉＯ_２層４５と、ｐ⁻型層４７と、これらＳｉＯ_２層４３、４５、ｐ⁻型層４７各端
と交わる傾斜面５１と、傾斜面５１上にＳｉＯ_２活性層６１を介して設けられたゲート電
極３１を有し、このゲート電極３１のうち、ＳｉＯ_２層４３、４５の各端を覆うる部分は
狭くなっている。 （もっと読む）

【課題】 本発明は、従来の構造を有するＭ０Ｓ型トランジスタでは不可能であった３０から５０Vの耐圧をもつ高耐圧構造を有するＭＯＳ型トランジスタの小型化、集積化を図ることことを目的とする。
【解決手段】 トレンチエッチング技術を使用し溝を形成し絶縁膜を埋め込み、イオン注入法を行い溝の側面に低濃度領域を形成することによりゲート電極の一端部と高濃度拡散領域の一端部の距離を自由に変える事により耐圧が容易に変えることができ、また小面積で提供できることを特徴とする。 （もっと読む）

【課題】
ショートチャネル効果を防止してメモリ素子のしきい電圧の調整を容易にし、ストレージノード接合領域で発生する接合漏れ電流を減少させてメモリ素子のデータ保持時間を増大させることのできるメモリ素子及びその製造方法を提供すること。
【解決手段】
凹部（６００）が形成された半導体基板（６１０）と、凹部内部の半導体基板の表面下部に形成された第１接合領域（６７０Ａ）と、凹部外部の半導体基板の表面下部に形成された複数の第２接合領域（６７０Ｂ）と、第１接合領域と第２接合領域との間の半導体基板の上に形成され、少なくとも一部分が凹部内部の半導体基板の上に形成されるゲート構造（６５５）と、ゲート構造間の埋込により第１接合領域上に形成される第１コンタクトプラグ（６９０Ａ）と、ゲート構造間の埋込により第２接合領域上に形成される複数の第２コンタクトプラグ（６９０Ｂ）とを備えることを特徴とするメモリ素子を提供する。 （もっと読む）