【課題】サージに対して高い耐性を有すると共に、小型で安価な半導体装置を提供する。
【解決手段】半導体基板１に形成された各トランジスタセルＴＣのゲート電極に接続するゲート配線が、第１層間絶縁膜Ｚ１を介して、各トランジスタセルＴＣを覆う２次元的に連結した面状のゲート配線層ＧＨとして形成され、各トランジスタセルＴＣのドレインに接続するドレイン配線が、第２層間絶縁膜Ｚ２を介して、ゲート配線層ＧＨに対向する２次元的に連結した面状のドレイン配線層ＤＨとして形成されてなる半導体装置１００とする。 （もっと読む）

【課題】本発明は、高耐圧トランジスタを備えた半導体装置に関し、高耐圧トランジスタの耐圧を高耐圧にすると共に、ソース−ドレイン間のオン抵抗を小さくすることを課題とする。
【解決手段】Ｎチャネル型高耐圧ＭＯＳトランジスタ１２において、Ｎ型拡散領域１６に、ドレイン領域１８とゲート電極２４が設けられたフィールド酸化膜２１の少なくとも一部分とを連続して覆うようにＮ型拡散領域１７を設け、Ｎ型拡散領域１７のＮ型不純物濃度をＮ型拡散領域１６のＮ型不純物濃度よりも高く、かつドレイン領域１８のＮ型不純物濃度よりも低くする。 （もっと読む）

【課題】 スナップバック現象の発生が抑えられた横型の半導体装置を提供すること。
【解決手段】 半導体装置１０は、ドレイン領域３２と、ボディ領域３８と、ボディコンタクト領域３７と、ソース領域３６を備えている。ソース領域３６は、半導体上層２４の上表面３０に形成されている凸部５２内に形成されている。ボディコンタクト領域３７は、凸部５２以外に設けられている。ソース領域３６が、ドレイン領域３２とボディ領域３８とボディコンタクト領域３７が横方向に並んでいる水平面内から外れた位置に形成されている。 （もっと読む）

第一の基板領域（308）内に、複数の平行なディープトレンチ（400）とシャロウトレンチ（404）を形成するステップであって、ここで、少なくとも一つのシャロウトレンチは二つのディープトレンチの間に配置されるステップを含む、ソース／ドレイン領域（502、504）およびチャネル（506）を備える、U型トランジスタ（500）を形成する方法。導電性材料の層（454）が、前記第一の領域（308）および第二の基板領域（310）を覆って堆積されてから、第一の領域（308）上のギャップによって分離される複数のライン（470）および、第二の領域（310）上の複数のアクティブ素子を画定するようにエッチングされる。第二の領域（310）がマスクされている間に、前記複数のラインは前記第一の領域から除去され、複数の露出した領域（476）をつくってそこに複数の細長いトレンチがエッチングされる。 （もっと読む）

【課題】 従来の半導体製造工程を大きく変更することなく、電界効果型トランジスタの実効的なチャネル面積の増大が可能な半導体装置及び半導体装置の製造方法を提供することを課題とする。
【解決手段】 電界効果型トランジスタの素子分離領域、ソース及びドレイン領域、チャネル領域が、半導体基板表面上に設けた複数の溝に沿って構成されていることを特徴とする半導体装置及び平坦な半導体基板の表面に一定間隔一定幅の線状パターン形成する工程、線状パターンをマスクとして半導体基板をエッチングし複数の溝を形成する工程、及び複数の溝に沿ってチャネル領域が構成された電界効果型トランジスタを形成する工程を含む半導体装置の製造方法によって解決される。 （もっと読む）

【課題】
特定の素子に最適な性能を提供する、異なる表面配向（すなわちハイブリッド表面配向）を有する半導体基板を提供すること。
【解決手段】
本発明は、少なくとも第１および第２の素子領域を備える半導体基板に関し、第１の素子領域は等価結晶面の第１のセットに沿って配向された内部表面を有する第１の凹部を備え、第２の素子領域は等価結晶面の第２の異なるセットに沿って配向された内部表面を有する第２の凹部を備える。半導体素子構造は、こうした半導体基板を使用して形成することができる。具体的に言えば、少なくとも１つのｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）を、第１の凹部の内部表面に沿って延在するチャネルを備えた、第１の素子領域に形成することが可能である。少なくとも１つのｐチャネル電界効果トランジスタ（ｐ−ＦＥＴ）を、第２の凹部の内部表面に沿って延在するチャネルを備えた、第２の素子領域に形成することが可能である。 （もっと読む）

【課題】装置の信頼性を向上させる。
【解決手段】エピタキシャル成膜層１１２において半導体基板１１の主面である（１００）面よりも、キャリア移動度として正孔移動度が大きいファセット面である（１１１）面を含む領域が、チャネル領域２１ｃになるように、ｐ型ＭＯＳトランジスタ２１を形成する。 （もっと読む）

【課題】ゲート電極において直線部とコーナー部が形成された開口部を有し、このゲート電極の開口部からの自己整合的な拡散にてチャネル形成領域およびソース領域が形成された、ＬＤＭＯＳ構造を有する半導体装置において、オン抵抗の上昇を招くことなく耐圧を向上することができる半導体装置およびその製造方法を提供する。
【解決手段】 Ｎ型シリコン基板１の上にゲート酸化膜２を介して、直線部とコーナー部が形成された開口部３ａを有するゲート電極３が形成され、基板１の表層部において開口部３ａからの自己整合的な拡散にてＰチャネル形成領域４およびＮ^＋ソース領域５が形成され、低濃度不純物拡散領域１０が、領域４の内方かつ領域５の外方での基板１の表層部において開口部３ａからの自己整合的な拡散にて形成され、Ｎ型で、かつソース領域５よりも不純物濃度が低い。 （もっと読む）

【課題】軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子及びそれを用いたスイッチング電源装置を提供する。
【解決手段】Ｐ^- 型半導体基板２０１の表面部にＮ型リサーフ領域２０２が形成されている。半導体基板２０１内にリサーフ領域２０２と隣り合うようにｐ型ベース領域が形成されている。ベース領域上にはゲート絶縁膜を介してゲート電極２１０が形成されている。ベース領域内にはリサーフ領域２０２と離隔してＮ⁺ 型エミッタ／ソース領域２０６が形成されている。リサーフ領域２０２内にベース領域とは離隔してｐ⁺ 型コレクタ領域２０３及びＮ⁺ 型ドレイン領域２１３が形成されている。コレクタ領域２０３及びドレイン領域２１３の両方に電気的に接続されたコレクタ／ドレイン電極と、ベース領域及びエミッタ／ソース領域２０６の両方に電気的に接続されたエミッタ／ソース電極とが設けられている。 （もっと読む）

【課題】 基板のフェルミ準位の影響を低減することができる半導体素子を提供する。
【解決手段】 半導体基板１の一方の面上に、この半導体基板１と同じ半導体材料を使用しドーパントの種類又は濃度を変えて緩衝層２を形成する。そして、緩衝層２上に夫々局所的に半導体層３ａ及び３ｂを形成し、この半導体層３ａ及び３ｂの対向する端部上及びこれらの間に、半導体基板１と同じ半導体材料を使用し、半導体層３ａ及び３ｂよりもドーパント濃度が低いチャネル層４を形成する。その際、緩衝層２の厚さＤ（ｎｍ）を、半導体基板１のフェルミ準位とチャネル層４のフェルミ準位との差Ｖ（ｅＶ）、半導体基板１の有効ドナーの濃度又は有効アクセプタの濃度Ｎ_Ｓ（ｍ^−３）、緩衝層２の有効ドナーの濃度又は有効アクセプタの濃度Ｎ_Ｂ（ｍ^−３）、チャネル長Ｌ（ｍ）、素電荷ｅ、緩衝層２の比誘電率ε_Ｂ、真空の誘電率をε_０から求められる下記数式の範囲内とする。
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【課題】最適化されたチャネルの面方位を有するＭＯＳトランジスタが提供される。
【解決手段】ＭＯＳトランジスタは（１００）面の主表面（ｍａｉｎ ｓｕｒｆａｃｅ）を有する半導体基板を具備する。前記半導体基板の所定領域に素子分離膜が提供されて活性領域を画定する。前記活性領域内に提供されてソース領域及びドレイン領域が提供される。前記ソース領域及びドレイン領域は＜１００＞方向（ｏｒｉｅｎｔａｔｉｏｎ）に平行な一直線上に配置される。前記ソース領域と前記ドレイン領域との間のチャネル領域を覆うように絶縁されたゲート電極が配置される。前記ＭＯＳトランジスタの製造方法も提供される。 （もっと読む）

【課題】 トレンチの肩部を十分に後退させ、かつ角部を十分に丸めて開口部を広げ、トレンチ内に充填される絶縁体の良好な埋め込み特性を実現させ、また、トレンチの微細化とＭＯＳトランジスタの必要な電流能力の担保とを両立させる。
【解決手段】 ジクロロエチレン（ＤＣＥ）を用いたハロゲン酸化法等を用いて異方性酸化を実施し、トレンチ２２の肩部の膜厚が厚く、底部に至るにつれて膜厚が漸次薄くなる異方性酸化膜２６を形成した後、その異方性酸化膜２６を除去して、トレンチの肩部を優先的に後退させ、かつ角部を十分に丸め、開口部を広くする。また、トレンチ肩部の丸められた部分の近傍も、ＭＯＳトランジスタのチャネルとして利用することにより、チャネルコンダクタンスを大きくしてＭＯＳトランジスタの電流能力を増大させる。 （もっと読む）

【課題】トレンチ型ＤＲＡＭにおいてさらなる高集積化を実現する電界効果トランジスタとそれを用いた半導体記憶装置及びそれらの形成製造方法を提供する。
【解決手段】基板に、第１導電型の一方のソース・ドレイン領域１４と、チャネル形成領域となる第２導電型の半導体層１６と、ゲート絶縁膜１８と、ゲート電極１９とを含んで積層されてなる積層体が形成されており、さらに、基板に、一方のソース・ドレイン領域及１４及びゲート電極１９から絶縁され、半導体層１６の側面に接して第１導電型の他方のソース・ドレイン領域１０ｃが形成された電界効果トランジスタとする。また、上記の一方のソース・ドレイン領域１４に接続してメモリキャパシタの記憶ノード電極が接続された構成とする。 （もっと読む）

【課題】 チャネル長を十分増大させることができる半導体素子の製造方法を提供すること。
【解決手段】 アクティブ領域を画定する素子分離膜２が形成された半導体基板１を設けるステップと、半導体基板１上に絶縁膜３を形成するステップと、絶縁膜３上にリセス予定領域を画定するマスクパターンを形成するステップと、マスクパターンをエッチングマスクに絶縁膜３をエッチングしてリセス予定領域を露出させるステップと、露出されたリセス予定領域を一次等方性エッチングして第１溝７を形成するステップと、第１溝７の底面下の半導体基板部分を２次ドライエッチングして第２溝８を形成するステップと、第２溝８を含む第１溝７上にゲート１３を形成するステップとを含む。 （もっと読む）

【目的】チャネル移動度を大きくし、チャネル抵抗を低減できるＭＯＳゲート型炭化珪素半導体装置の提供。
【構成】一導電型の領域に挟まれた他導電型領域表面にゲート酸化膜を介して形成されるポリシリコンゲート電極を備えるＭＯＳゲート型炭化珪素半導体装置において、前記ゲート酸化膜に接する前記他導電型領域が他導電型シリコン半導体層で形成されているＭＯＳゲート型炭化珪素半導体装置とする。 （もっと読む）

【課題】第１のリセスゲート領域に対し望むターゲットの線幅が得られながらも工程不良の改善、及びセルＶｔの移動量を最少化することができる半導体素子のリセスゲート形成方法を提供する。
【解決手段】本発明は半導体素子のリセスゲート形成方法に関し、リセスゲート電極形成時の誤整合により発生する現象を防止するため、リセスゲート領域とゲート電極間のオーバーラップマージンを十分取るようにして工程不良の改善、及び左右セル間のＶｔ移動量を最少化させる技術に関するものである。 （もっと読む）

【課題】特性を十分に向上することができる半導体装置およびその製造方法を提供する。
【解決手段】ＭＯＳＦＥＴ３０は、ＳｉＣ膜１１を備えている。ＳｉＣ膜１１はその表面にファセット形成層１１ａを有しており、ファセット形成層１１ａのファセットの一周期の長さＰ１は１００ｎｍ以上であり、ファセット形成層１１ａをチャネル１６としている。また、ＭＯＳＦＥＴ３０の製造方法は、ＳｉＣ膜１１を形成する工程と、ＳｉＣ膜１１の表面にＳｉを供給した状態で、ＳｉＣ膜１１を熱処理する熱処理工程と、熱処理工程によってＳｉＣ膜１１の表面に得られたファセットをチャネル１６とする工程とを備えている。 （もっと読む）

【課題】 ゲート電極とソース／ドレイン領域との間の耐圧不良がなく特性の良好なトレンチゲート型トランジスタを有する半導体装置を提供する。
【解決手段】 まず選択的エピタキシャル成長により、低濃度Ｎ型拡散層１１０が形成されている領域上に、サイドウォール絶縁膜１１０ａに隣接したシリコンエピタキシャル層１１２を形成する。次いで、熱酸化によりシリコンエピタキシャル層１１２の表面に薄いシリコン酸化膜１１２ａを形成した後、このシリコン酸化膜１１２ａを介してシリコンエピタキシャル層１１２中にリン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、シリコンエピタキシャル層１１２全体を低濃度Ｎ型拡散層１１４とした後、さらにリン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、シリコンエピタキシャル層１１２の上層にセルトランジスタのソース／ドレイン領域となる高濃度Ｎ型拡散層１１３を形成する。 （もっと読む）

【課題】低抵抗のゲート電極形成時にボイドの発生を抑制し、製造工程の難易度を減少させることができる半導体メモリ素子のトランジスタ製造方法を提供すること。
【解決手段】半導体基板１をエッチングし、半導体基板１から突出した活性領域１ａを形成するステップと、その周辺部にフィールド酸化膜２を形成するステップと、活性領域１ａ内のチャネル領域に深さｄ１の第１凹溝部ｇ１を形成するステップと、フィールド酸化膜２のうち、ゲート電極を通過させる部分を第１凹溝部の深さよりも深くエッチングして深さｄ２の第２凹溝部ｇ２を形成するステップと、活性領域１ａの上面並びに第１及び第２凹溝部ｇ１、ｇ２によって露出された活性領域１ａの表面の上にゲート絶縁膜を形成するステップと、第１及び第２凹溝部ｇ１、ｇ２に重畳し、活性領域１ａの上を横切るように、ゲート絶縁膜を含めてフィールド酸化膜２上にゲート電極を形成するステップとを含む。 （もっと読む）

【課題】高集積化のためにチャネル長及び幅を確保し、且つ隣接するトラジスタ間の深いパンチスルーを防止できる半導体素子及びその製造方法を提供すること。
【解決手段】半導体素子は、半導体基板の所定領域に形成されたトレンチ（２６）と、第１リセス（２８）と、トレンチ及び第１リセスに埋め込まれたフィールド酸化膜（３０）(ＳＴＩ＋ＬＯＩ)と、フィールド酸化膜により画定され、第１領域（２１Ａ）、及び第１領域に比べて表面の位置が低い第２領域（２１Ｂ）である第２リセス（３３）を有する活性領域と、第１領域及び第２領域の境界領域の上に形成され、一方の側面が第１領域の表面まで延び、他方の側面が第２領域の表面まで延び、ステップ構造を有するステップゲートパターン（ＳＧ）とを備える。 （もっと読む）