【課題】高駆動能力を向上させた半導体装置を提供する。
【解決手段】半導体装置には、ゲート幅方向に断続的に深さの変化する凹部を設けるためのトレンチ構造３が形成されており、ゲート絶縁膜４を介して、トレンチ構造３の内部及び上面部にゲート電極１１が形成されている。ゲート電極１１のゲート長方向の一方の側にはソース領域８が形成されており、他方の側にはドレイン領域９が形成されている。そのゲート電極１１のソース領域８およびドレイン領域９の一部と中央で不純物濃度の差を発生させることにより、エッチングレートを調整させ、エッチング条件を従来のようなハードな条件にする必要はなく、その他の半導体装置のエッチング条件と同様でトレンチ構造３のソース領域８およびドレイン領域９のむき出しが可能であり、そこにイオン注入をおこなうことでトレンチ構造上面から底部にかけて深く拡散させた領域を形成させることが可能である。 （もっと読む）

【課題】低抵抗・高耐圧で電流コラプス現象の影響の小さいＧａＮ系電界効果トランジスタおよびその製造方法を提供する。
【解決手段】ＧａＮ系電界効果トランジスタ（ＭＯＳＦＥＴ）１００は、基板１０１上に、ｐ−ＧａＮからなるチャネル層１０４、電子供給層１０６、電子供給層よりもバンドギャップエネルギーが小さい表面層１０７を順次積層し、電子供給層および表面層の一部をチャネル層に到る深さまで除去してリセス部１０８を形成したものである。表面層上には、リセス部を挟んでソース電極１０９およびドレイン電極１１０が形成され、表面層上およびチャネル層表面を含むリセス部内表面上にゲート絶縁膜１１１が形成され、さらにリセス部においてゲート絶縁膜上にはゲート電極１１２が形成されている。 （もっと読む）

【課題】得られるフィンＦＥＴのゲルマニウム百分率を高くしてゲルマニウム膜の欠陥を少なくすることにより、フィンＦＥＴの駆動電流を高め、ゲルマニウム含有膜の形成に用いるＳＴＩ領域を形成するピッチに余裕を持たせる集積回路構造及びその製造方法を提供する。
【解決手段】集積回路構造の製造方法は、半導体基板２０を準備する工程と、半導体基板２０の中に、第１の絶縁領域と第２の絶縁領域とを互いに対向するように形成する工程と、互いに隣接した第１の絶縁領域と第２の絶縁領域との間に設けられた底部と、半導体基板２０に接触した底面と、を有する水平プレート４２と、水平プレート４２に隣接するように上方に設けられたフィン４０とを有する逆Ｔ形のエピタキシャル半導体領域を形成する工程と、フィン４０の頂面及び側壁の頂部にゲート誘電体４６を形成する工程と、ゲート誘電体４６の上にゲート電極４８を形成する工程と、を含む。 （もっと読む）

【課題】積層された各層に平面的に電極が形成された、III族窒化物系化合物半導体素子
【解決手段】ｐｎｐトランジスタ１００は、基板１０の上に、図示しないバッファ層を介して、ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３を順に形成した後、ケミカルポリシングにより露出部である傾斜面１１ｔ、１２ｔ及び１３ｔを形成し、そこに各々、コレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅを形成して構成したものである。図１のｐｎｐ型トランジスタ１００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されている。ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２及びｐ型ＧａＮ層１３の膜厚はいずれも１μｍであり、ｐ型ＧａＮ層１１の傾斜面１１ｔ、ｎ型ＧａＮ層１２の傾斜面１２ｔ及びｐ型ＧａＮ層１３の傾斜面１３ｔの幅はいずれも約５．８μｍである。 （もっと読む）

【課題】ノーマリオフ特性が実現され、飽和電流値低下が生じず、ゲート電圧に対するドレイン・ソース間電流特性が良好なＨＥＭＴを実現する半導体装置を提供する。
【解決手段】第１半導体層１３１と、第１半導体層１３１の主面１３５上に積層され、第１半導体層１３１の主面１３５側に２ＤＥＧ層１３７を生じさせる第２半導体層１３３と、第１半導体層１３１及び第２半導体層１３３と比して電子親和力χが大きい半導体材料からなり、２ＤＥＧ層１３７と電気的に接続された第３半導体層１３９と、第２半導体層１３３及び第３半導体層１３９上に設けられた絶縁膜１５７と、第３半導体層１３９にオーミック接続される第１電極１５１と、第２半導体層１３３及び第３半導体層１３９上に絶縁膜１５７を介して設けられた第２電極１５３と、第１電極１５１との間に第２電極１５３を介在させ、２ＤＥＧ層１３７と電気的に接続された第３電極１５５とを備える。 （もっと読む）

【課題】ＧａＮ系化合物半導体による電界効果トランジスタにおいて、ゲート電極及びソース電極間及び／又はゲート電極及びドレイン電極間に、外部負荷からの逆起電力等のサージ電圧や静電気からトランジスタを有効に保護するためのダイオードを内蔵させる。
【解決手段】基板上に少なくともバッファ層を含む下部半導体層１０４と、電子走行層及び電子供給層により形成された半導体動作層１０５と、当該半導体動作層１０５の上に形成されたソース電極１３、ドレイン電極１２及びゲート電極１４を有する窒化ガリウム系化合物半導体からなる電界効果トランジスタにおいて、ゲート電極１４及びソース電極１３間と、ゲート電極１４及びドレイン電極１２間と、の何れか一方又は両方に並列接続されるダイオードが、前記の各電極間であって半導体動作層１０５から下部半導体層１０４に至る溝により形成される。 （もっと読む）

【課題】耐圧特性と電流増幅特性とに優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】電界緩和領域として機能するＲＥＳＵＲＦ領域１１０を備えたＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００において、ＲＥＳＵＲＦ領域１１０と、ソース用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｓと、ドレイン用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｄとのうち少なくとも１つに、ｎ型の導電性を有する原子と窒素原子とを不純物として含ませる。 （もっと読む）

【課題】二酸化ケイ素や窒化ケイ素など非常に薄い低応力誘電体材料と半導体層とで形成された可とう性の膜で集積回路（２４、２６、２８、．．．３０）を製造する汎用手法を提供する。
【解決手段】膜（３６）の半導体層中に半導体デバイス（２４、２６、２８．．．３０）を形成する。最初に、標準厚さの基板（１８）から半導体膜層（３６）を形成し、次いで、基板の薄い表面層をエッチングまたは研磨する。他のバージョンでは、ボンディングされた従来の集積回路ダイ用の支持および電気的相互接続として可とう性膜を使用し、膜中の複数の層に相互接続部を形成する。１つのそのような膜に複数のダイを接続することができ、膜は次いでマルチチップ・モジュールとしてパッケージされる。 （もっと読む）

【課題】 窒化物半導体層のヘテロ接合を有する半導体装置において、動作温度の上昇に伴うドレイン電流の減少を低減できる半導体装置とその製造方法を提供する。
【解決手段】 ＨＥＭＴ１００は、アンドープのＧａＮ層２とｎ型のＡｌＧａＮ層４が順に積層されている半導体基板５と、半導体基板５の表面に形成されているソース電極６、ドレイン電極１０と、ソース電極６とドレイン電極１０の間に形成されているゲート電極８を備えている。半導体基板５の表面には、ソース電極６とドレイン電極１０を結ぶ方向に伸びる第１側面１２ａと、第１側面に直交する方向に伸びる第２側面１２ｂを形成する複数の凹部１４群が形成されている。ゲート電極８は、第１側面１２ａと第２側面１２ｂを被覆している。ＨＥＭＴ１００では、メサ型の伝導チャネルが並列に接続されている。 （もっと読む）

【課題】耐圧性が高い電界効果トランジスタおよびその製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、基板と、前記基板上に形成された、リセス部を有する半導体動作層と、前記リセス部を含む前記半導体動作層上に形成された絶縁膜と、前記リセス部における前記絶縁膜上に形成されたゲート電極と、前記半導体動作層上に前記リセス部を挟んで形成され、前記半導体動作層に電気的に接続されたソース電極およびドレイン電極と、を備え、前記リセス部が前記半導体動作層に対して傾斜して立ち上がっている側壁部を有する。 （もっと読む）

【課題】チャネル領域として用いるエピタキシャル成長結晶からゲート絶縁膜への不純物拡散による信頼性の低下を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、第１の面と、前記第１の面に対して傾斜した第２の面とを有するＳｉＧｅ結晶層を形成する工程と、前記ＳｉＧｅ結晶層上に非晶質Ｓｉ膜を形成する工程と、加熱処理を施すことにより、前記ＳｉＧｅ結晶層の前記第１および第２の面をシードとして、前記非晶質Ｓｉ膜の前記第１および第２の面の近傍に位置する部分を結晶化させてＳｉ結晶層を形成する工程と、前記非晶質Ｓｉ膜の加熱処理により結晶化しなかった部分を選択的に除去、または薄くする工程と、前記Ｓｉ結晶層の表面に酸化処理を施すことにより、前記Ｓｉ結晶層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含む。 （もっと読む）

【課題】深さに応じて素子分離領域の断面積を自由に制御すると共に、微細化や多様な装置設計に効果的に対応可能とする。ＲＣ型トランジスタの活性領域中に含まれる凹部の側部の形状ばらつきを抑制する。また、この凹部の側部をトランジスタのチャネル領域として使用することにより、トランジスタの特性ばらつきを防止する。
【解決手段】深さ方向に垂直な段差面を有する段差構造を有し、上部素子分離領域と、下部素子分離領域とを有する素子分離領域。また、この素子分離領域によって囲まれたＲＣ型トランジスタ。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】半導体基板１３上にダミーゲート絶縁膜３１を介してダミーゲート３４を形成する工程と、ダミーゲート３４の両側の半導体基板１３にソース・ドレイン不純物領域２３，２４を形成する工程と、ダミーゲート３４の両側の半導体基板１３上にエクステンション領域２５，２６を形成する工程と、ダミーゲート３４直下のソース側にソース不純物領域２３のオーバーラップ領域２７を形成する工程と、ダミーゲート３４を除去し、該除去領域に露出したダミーゲート絶縁膜３１を除去する工程と、除去領域に露出した半導体基板１３にリセス形状１５を形成する工程と、リセス形状１５を形成した半導体基板１３上にゲート絶縁膜２１とゲート電極２２とを順次形成する工程とを備えている。 （もっと読む）

【課題】 メタルゲート電極及び高誘電率ゲート絶縁膜を用いたｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの双方において適正なしきい値電圧を得る。
【解決手段】 半導体基板３０の表面部に形成された第１及び第２の半導体領域１０，２０と、第１の半導体領域１０上に形成された、Ｌａ及びＡｌを含む第１のゲート絶縁膜１１及び第１のゲート電極１２を有するｎ型ＭＩＳトランジスタと、第２の半導体領域２０上に形成された、Ｌａ及びＡｌを含む第２のゲート絶縁膜２１及び第２のゲート電極２２を有するｐ型ＭＩＳトランジスタと、を備えた相補型半導体装置であって、第２のゲート絶縁膜２２における原子濃度比Ａｌ／Ｌａが、第１のゲート絶縁膜１１における原子濃度比Ａｌ／Ｌａよりも大きい。 （もっと読む）

【課題】垂直型及び水平型ゲートを有する半導体素子及び製造方法を提供する。
【解決手段】本発明のある態様の半導体素子は、高濃度第１導電型の半導体基板と、前記半導体基板上に形成された低濃度第１導電型のエピタキシャル層と、前記エピタキシャル層の所定領域に互いに隔たって形成された複数個の第２導電型のベース領域と、一方の側の端部または両側端部の前記ベース領域を除く前記各ベース領域内に形成された複数個の高濃度第１導電型のソース領域と、前記各ベース領域間の前記エピタキシャル層に形成された複数個の高濃度第１導電型のドレイン領域と、前記各ソース領域とベース領域を貫通して形成される複数個のトレンチと、前記各トレンチ内に形成された第１ゲート電極と、前記各ドレイン領域と前記ベース領域間に形成されるフィールド酸化膜と、前記各ソースと前記ドレイン領域間の前記ベース領域上に形成される複数個の第２ゲート電極と、を含む。 （もっと読む）

【課題】 簡便な方法で{１１１}結晶面にトランジスタを形成することが可能な半導体装置を提供する。
【解決手段】 表面が｛１００｝結晶面で構成されたシリコンを有する基板(20)に、活性領域を画定する素子分離絶縁膜(21)が形成されている。この基板に、少なくとも側面の一部が、｛１１１｝結晶面が表れた第１の斜面で構成された凹部(36)が形成されている。第１の斜面上に、第１のトランジスタ(TL1)が形成されている。第１のトランジスタは、第１のゲート電極(41b)、第１のソース、及び第１のドレインを有する。 （もっと読む）

【課題】電界効果トランジスタのオン電流を小さくすることなく、微細化を実現することのできる技術を提供する。
【解決手段】半導体基板の主面に素子分離領域２によって周囲を規定された活性領域３が配置され、この活性領域３は、周辺部３ａに凹状の段差３ｃを有する断面形状となっており、活性領域３の周辺部３ａの半導体基板の上面は、活性領域３の中央部３ｂの平坦な半導体基板の上面よりも低く形成されている。活性領域３の周辺部３ａに凹状の段差３ｃを設けることにより、この活性領域３に形成されるＭＩＳ・ＦＥＴの実質的なゲート幅を増加させて、ＭＩＳ・ＦＥＴのドレイン電流を増加させる。 （もっと読む）

【課題】素子構造に起因するチャネル抵抗とドリフト抵抗を低減した、低オン抵抗の横型ＭＯＳトランジスタおよびその製造方法を提供する。
【解決手段】ゲート酸化膜６ａが、ベース領域２上において、ソース領域３側からドリフト領域４側に向って、次第に深くなるように形成され、ベース領域２のドリフト領域側端部２ｄにおけるゲート酸化膜６ａの深さが、ドリフト領域４のベース領域側端部４ｂにおけるＬＯＣＯＳ酸化膜８ａの深さと等しく設定されてなる横型ＭＯＳトランジスタ１００とする。 （もっと読む）

【課題】表面リーク電流を低減することができる、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法を提供すること。
【解決手段】この電界効果トランジスタは、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が、順に積層された窒化物半導体積層構造部２を備えている。ゲート絶縁膜９が形成されている。このゲート絶縁膜９は、窒化物半導体積層構造部２の表面全域に接して形成された窒化シリコン膜２０と、この窒化シリコン膜２０の上に形成された酸化シリコン１０膜とを備えている。ゲート絶縁膜９の上には、ゲート絶縁膜９を挟んで領域１２に対向するようにゲート電極１１が形成されている。また、窒化物半導体積層構造部２の引き出し部６の表面には、ドレイン電極７が接触形成されている。一方、窒化物半導体積層構造部２のｎ型ＧａＮ層５の頂面には、ソース電極１３が接触形成されている。 （もっと読む）

【課題】 動作時のオン抵抗を充分に小さくすることが可能な高耐圧のＦＥＴ及びその製造方法を提供することを目的とする。
【解決手段】 ｐ型ＧａＮチャネル層１６がその上下をｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって挟まれた積層構造をメサ形状に加工してその側面に傾斜面を形成し、この傾斜面におけるｐ型ＧａＮチャネル層１６の傾斜した側面上にＳｉＯ_２ ゲート絶縁膜２４を介してゲート電極４０Ｇａ、４０Ｇｂを設けている。即ち、ｐ型ＧａＮチャネル層１６の傾斜した側面をチャネル領域としている。このため、そのチャネル長をｐ型ＧａＮチャネル層１６の厚さによって制御することが可能となり、容易かつ高精度に短チャネル長化を達成することができる。 （もっと読む）