相補型半導体装置及びその製造方法
【課題】 メタルゲート電極及び高誘電率ゲート絶縁膜を用いたn型MISトランジスタとp型MISトランジスタの双方において適正なしきい値電圧を得る。
【解決手段】 半導体基板30の表面部に形成された第1及び第2の半導体領域10,20と、第1の半導体領域10上に形成された、La及びAlを含む第1のゲート絶縁膜11及び第1のゲート電極12を有するn型MISトランジスタと、第2の半導体領域20上に形成された、La及びAlを含む第2のゲート絶縁膜21及び第2のゲート電極22を有するp型MISトランジスタと、を備えた相補型半導体装置であって、第2のゲート絶縁膜22における原子濃度比Al/Laが、第1のゲート絶縁膜11における原子濃度比Al/Laよりも大きい。
【解決手段】 半導体基板30の表面部に形成された第1及び第2の半導体領域10,20と、第1の半導体領域10上に形成された、La及びAlを含む第1のゲート絶縁膜11及び第1のゲート電極12を有するn型MISトランジスタと、第2の半導体領域20上に形成された、La及びAlを含む第2のゲート絶縁膜21及び第2のゲート電極22を有するp型MISトランジスタと、を備えた相補型半導体装置であって、第2のゲート絶縁膜22における原子濃度比Al/Laが、第1のゲート絶縁膜11における原子濃度比Al/Laよりも大きい。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メタルゲート電極及び高誘電率ゲート絶縁膜を用いた相補型半導体装置及びその製造方法に関する。
【背景技術】
【0002】
LSIの高性能化のための素子微細化には、ゲート絶縁膜の薄膜化が要求される。この要求を実現するために、ゲート絶縁膜には、SiO2 よりも高い高誘電率を有する所謂 High-k 膜が、ゲート電極には、多結晶シリコンの空乏化層を排除できるメタルゲート電極の適用がそれぞれ検討されている。そして、これらの新材料導入による実効的なゲート絶縁膜厚の薄膜化によって、SiO2 よりも低い漏れ電流、低消費電力素子の実現が期待されている。
【0003】
メタルゲート電極材料を選択するにあたっての前提は、消費電力を抑えるために、メタルゲート電極が、n型,p型の双方のMOSトランジスタにおいて適正なしきい値電圧を与える仕事関数をゲート絶縁膜との界面で示すことである。具体的には、n型MOSトランジスタにおいては、シリコンの伝導帯端のエネルギーに近い4.1eV程度、さらにp型MOSトランジスタにおいては同じく価電子帯端のエネルギーに近い5.2eV程度の仕事関数を持つことが望ましい。
【0004】
しかしながらn型MOSトランジスタ、p型MOSトランジスタにおいてそれぞれ異なる金属材料をゲート電極として用いる場合は、製造プロセスが極めて煩雑化すると共に製造コストの増大を招く。加えて、n型MOSトランジスタ向け、p型MOSトランジスタ向けの各々のメタルゲート電極において、ソース/ドレイン領域の活性化熱処理等のLSI製造プロセスに耐性があり、且つ前記のような仕事関数を示す金属材料を見出せていないのが現状である。より具体的には、n型MOSトランジスタ用ゲート電極材料では仕事関数が理想値よりも増加し、p型MOSトランジスタ用ゲート電極材料では逆に仕事関数が理想値よりも低下してしまい、各々のトランジスタにおいてしきい値電圧が高くなってしまう傾向がある。
【特許文献1】特開2006−80409号公報
【特許文献2】特開2004−214386号公報
【特許文献3】特開2006−222385号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、メタルゲート電極及び高誘電率ゲート絶縁膜を用いたn型MISトランジスタとp型MISトランジスタの双方において適正なしきい値電圧を得ることのできる相補型半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
上記課題を解決するために本発明は、次のような構成を採用している。
【0007】
即ち、本発明の一態様に係わる相補型半導体装置は、半導体基板と、前記半導体基板の表面部に形成された第1の半導体領域と、前記半導体基板の表面部に形成された第2の半導体領域と、前記第1の半導体領域上に形成された、La及びAlを含む第1のゲート絶縁膜と、該ゲート絶縁膜上に形成された第1のゲート電極とを有するn型MISトランジスタと、前記第2の半導体領域上に形成された、La及びAlを含む第2のゲート絶縁膜と、該ゲート絶縁膜上に形成された第2のゲート電極とを有するp型MISトランジスタと、を具備し、前記第2のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laが、前記第1のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laよりも大きいことを特徴とする。
【0008】
また、本発明の別の一態様に係わる相補型半導体装置の製造方法は、半導体基板の表面部に、第1の半導体領域と第2の半導体領域を形成する工程と、前記第1の半導体領域上に、La及びAlを含む第1のゲート絶縁膜を形成した後、該ゲート絶縁膜上に第1のゲート電極を形成することにより、n型MISトランジスタのゲート部を形成する工程と、前記第2の半導体領域上に、La及びAlを含み、AlのLaに対する原子濃度比Al/Laが、前記第1のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laよりも大きい第2のゲート絶縁膜を形成した後、該ゲート絶縁膜上に第2のゲート電極を形成することにより、p型MISトランジスタのゲート部を形成する工程と、を含むことを特徴とする。
【0009】
また、本発明の別の一態様に係わる相補型半導体装置の製造方法は、半導体基板の表面部に、第1の半導体領域と第2の半導体領域を形成する工程と、前記第1の半導体領域上に、La及びAlを含む第1のゲート絶縁膜を形成し、該第1のゲート絶縁膜上に第1のゲート電極を形成することにより、n型MISトランジスタのゲート部を形成し、且つ前記第2の半導体領域に前記第1のゲート絶縁膜と同じ材料の第2のゲート絶縁膜を形成し、該第2のゲート絶縁膜上に第2のゲート電極を形成することにより、p型MISトランジスタのゲート部を形成する工程と、前記第2のゲート電極を通して前記第2のゲート絶縁膜中にAlをイオン注入、又は前記第1のゲート電極を通して前記第1のゲート絶縁膜中にLaをイオン注入することにより、前記第2のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laを、前記第1のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laよりも大きくする工程と、を含むことを特徴とする。
【発明の効果】
【0010】
本発明によれば、La及びAlを含む絶縁膜でゲート絶縁膜を形成し、p型MISトランジスタとn型MISトランジスタでAlのLaに対する原子濃度比Al/Laを変えることにより、メタルゲート電極及び高誘電率ゲート絶縁膜を用いたn型MISトランジスタとp型MISトランジスタの双方において適正なしきい値電圧を得ることができる。
【発明を実施するための最良の形態】
【0011】
発明の実施形態を説明する前に、本発明の骨子について説明する。
【0012】
本発明の骨子は、p型MISトランジスタのゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laを、同じくn型MISトランジスタのゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laよりも大きく設定することで、n,p双方のMISトランジスタにおいて適正なしきい値電圧を与えることにある。
【0013】
まず、LaAlOかならるゲート絶縁膜をモチーフにして、ゲート絶縁膜中のLaとAlの濃度を制御することによりしきい値電圧を制御できることを示す実験結果について説明する。
【0014】
図1は、PLD(Pulsed laser deposition)法によって、La2O3 とAl2O3 をそれぞれ2:1、1:2、1:1の割合で混合し作製した焼結体ターゲットを用いて成膜した膜のそれぞれの断面TEM像である。用いた基板は希弗酸処理により自然酸化膜を除去したp型のSi基板である。また、成膜条件は全ての膜において共通で、基板温度は600℃、成膜雰囲気は真空中である。
【0015】
図1に示した3種の膜断面構造には大きな差は観測されず、膜は全てアモルファス状態であり、またSiO2 のような低誘電率界面層は観測されない。これは、LaAlO3 単結晶をターゲットとして成膜した場合(例えば、特許文献1参照)と同様の結果である。
【0016】
図2は、図1に示したそれぞれの試料に対して、RBS(Rutherford backscattering spectroscopy)分析により得た元素の深さ方向プロファイルを示す図である。この図2に示されるように、当然のことながらターゲットの組成に依存して、試料間で膜中のLaとAlの濃度に違いは見られるが、それ以外に特徴的な差は観測されていない。
【0017】
図3は、これらの膜をゲート絶縁膜とし、電極としてMoを堆積させて作製したキャパシタの容量−電圧特性を示す図である。図3中には、成膜に用いたターゲットのLa:Al組成比を示す。また、堆積された膜の組成比もほぼターゲットの組成比と同じであったことを付け加えておく。
【0018】
図3に示されるように、ゲート絶縁膜の組成に依存してフラットバンド電圧が変化していることが分かる。より具体的には、La:Al=1:1の試料を中間にして、Alがリッチになるとフラットバンド電圧が正側へシフトし、逆にLaがリッチになるとフラットバンド電圧が負側へシフトしていることが分かる。この結果は、La、Al、Oで構成されるゲート絶縁膜の場合、Alはフラットバンドの正側へのシフトに作用し、Laは同じく負側へのシフトに作用することを示している。また、図3の結果から、シフト量の絶対値を比較すると、Alによるシフトの方がLaによるシフトに比べより大きいことが分かる。
【0019】
図4は、n型のSi基板上にMBE(Molecular beam epitaxy)法により酸素雰囲気中でLaとAlを蒸発させながら、PLD法と同様にLaとAlの濃度比を変化させてLaAlO膜を堆積させ、さらにMoを電極として作製したキャパシタの容量−電圧特性を示す図である。何れの場合においても酸素分圧は同一である。図4中には、ICP−MS(Inductively coupled plasma-mass spectrometry)により元素定量分析した結果得られたAl/La濃度比を示す。
【0020】
図4に示されるように、この条件で作製したキャパシタでも、Alがリッチになるほどフラットバンド電圧が正側へシフトしている様子が観測される。図3及び図4の結果から、LaとAlによるフラットバンド電圧のシフトは、成膜手法や基板極性に依存することなく起こる、材料固有の現象であることが分かる。言うまでもなく、上記で示したフラットバンド電圧のシフトはMISトランジスタにおけるしきい値電圧のシフトと対応している。よって、上記のLaとAlによる作用を踏まえると、ゲート絶縁膜中のLaとAlの濃度比を変更させることで、CMOSトランジスタのしきい値電圧を制御できる。より具体的には、適正なしきい値電圧を与えるCMOSトランジスタを実現させるためには、p型MOSトランジスタにおけるゲート絶縁膜中のAl/La濃度比を、n型MOSトランジスタにおけるゲート絶縁膜中のAl/La濃度比よりも大きく設定することが効果的である。
【0021】
このようなLaとAlがもたらすしきい値電圧のシフト方向が逆である現象は、LaとAlがゲート絶縁膜中にもたらす固定電荷の極性が逆であることに起因していると考えられる。即ち、Alリッチの場合、図5(a)に示すように、基板界面に負の固定電荷が発生し、フラットバンド電圧を正側にシフトさせる。これとは逆にLaリッチの場合、図5(b)に示すように、基板界面に正の固定電荷が発生し、フラットバンド電圧を負側にシフトさせる。このことから、図3、図4の結果はSi基板とLaAlO3 が直接接合した構造のものであるが、LaAlO3 膜とSi基板の間にSi酸化物からなる層が形成されていても上記のシフトは発現すると推察される。
【0022】
図6は、RBSチャネリング法により分析したSi基板界面の深さ方向の引っ張り歪み分析の結果を示す図である。図6に示したように、La濃度が高い方が、引っ張り歪み量が大きくなっていることが分かる。n型MOSトランジスタにおいては、引っ張り歪みが大きくなることは、キャリア移動度向上に繋がるため望ましいことから、前記のようなLa濃度が高いゲート絶縁膜をn型MOSトランジスタへ配置することは、しきい値電圧の制御だけでなく、キャリア移動度の観点からも望ましい。また、このようにゲート絶縁膜に起因して印加された歪みは、界面から10nm離れた深さにおいては完全に消失しているのが確認された。
【0023】
ここで、(特許文献2)では、チャネル上に基板とは異なる格子間隔を有する結晶性金属酸化物絶縁膜をゲート絶縁膜としてエピタキシャル成長させることにより、チャネル領域の格子間隔を変調させ、キャリアの移動度を向上させる方法が提案されている。この現象は、エピタキシャル膜であるが故に、Si基板は界面から50nmの領域にまで、略均一に0.7%程度もの歪み量が含有されるとしている。このような歪み量が50nm以上に亘って存在した場合、機械的衝撃に弱く、僅かな衝撃により、転位即ち結晶欠陥を発生して歪みが緩和され、デバイス特性が劣化してしまう懸念がある上、素子間のばらつきが大きくなってしまう問題点がある。これに対し、La及びAlを含むアモルファスの高誘電率絶縁膜でゲート絶縁膜を形成した場合に生じる歪みには、そのような危惧は無い。さらに、アモルファス絶縁膜の形成の場合は、エピタキシャル成長と比して形成プロセスも極めて簡便である。
【0024】
また、(特許文献3)には、p型MOSトランジスタのゲート絶縁膜の少なくとも金属電極側を、Zr,Hf,Ti,Ta,Nb,V及びLa等の希土類元素の何れかを含む酸化物で形成し、n型MOSトランジスタのゲート絶縁膜の少なくとも金属電極側を、Al,Si,Geの何れかを含む絶縁体で形成したCMOS半導体装置が開示されている。そして、しきい値電圧を制御するためには、金属電極界面に接する原子の電気陰性度の差から、n型MOSトランジスタでAl濃度が高くp型MOSトランジスタでLa濃度が高い必要があることが明記してある。
【0025】
この(特許文献3)におけるn型MOSトランジスタ及びp型MOSトランジスタへのLa及びAlの濃度の高低は本提案とは逆であり、CMOSトランジスタにおけるゲート絶縁膜の構造がはっきりと異なる。これは、しきい値電圧を制御するための現象が、(特許文献3)と本提案とは異なるためである。(特許文献3)では電極との界面に配置された元素の電気陰性度の差を利用しているのに対し、本提案では絶縁膜を形成する元素(La、Al)がもたらす固定電荷を利用しているためである。即ち、ゲート絶縁膜の全体がLa及びAlを含む高誘電率絶縁膜で形成された場合には、(特許文献3)のような電極との界面に配置された元素の電気陰性度の効果よりも、本提案のようなゲート絶縁膜中固定電荷による効果の方が大きいことが先に示した実験結果により判明した。
【0026】
以下では、本発明の詳細を図示の実施形態によって説明する。なお、以下の説明はこの発明における最良の形態の例であって特許請求の範囲内で、変更・修正をして他の実施形態をなすことは容易であり、以下の説明が特許請求の範囲を限定するものではない。
【0027】
(第1の実施形態)
図7は、本発明の第1の実施形態に係わる相補型半導体装置(CMOSトランジスタ)の概略構成を示す断面図である。Si基板30上にSiO2 からなる素子分離絶縁膜31を介してp型及びn型のSi領域10,20が形成されている。なお、基板としては、SOI(Silicon On Insulator)構造の基板を用いてもよい。p型Si領域(第1の半導体領域)10上にはn型MOSトランジスタ、n型Si領域(第2の半導体領域)20上にはp型MOSトランジスタが形成されている。
【0028】
n型MOSトランジスタにおいては、p型Si領域10の上に、ゲート絶縁膜(第1のゲート絶縁膜)11としてAl/La=1の濃度比を持つアモルファスのLaAlO3 膜が、SiO2 界面層を有さずに堆積されている。ゲート絶縁膜11上には、TaCからなるゲート電極(第1のゲート電極)12が形成されている。ゲート絶縁膜11とゲート電極12の側面部には、SiNからなるゲート側壁絶縁膜15が形成されている。p型Si領域10上に浅いエクステンション層(n- 層)13とソース/ドレイン領域(n+ 層)14が形成されている。そして、ソース/ドレイン領域14上には、NiSi層16が形成されている。
【0029】
p型MOSトランジスタにおいては、n型Si領域20の上に、ゲート絶縁膜(第2のゲート絶縁膜)21としてAl/La=1.5の濃度比を持つアモルファスのLaAlO3 膜が、SiO2 界面層を有さずに堆積されている。ゲート絶縁膜21上には、TaCからなるゲート電極(第2のゲート電極)22が形成されている。ゲート絶縁膜21とゲート電極22の側面部には、SiNからなるゲート側壁絶縁膜25が形成されている。n型Si領域20上に浅いエクステンション層(p- 層)23とソース/ドレイン領域(p+ 層)24が形成されている。そして、ソース/ドレイン領域24上には、NiSi層26が形成されている。
【0030】
ここで、ゲート絶縁膜11,21のAl/La濃度比の違いに応じて、n型MOSトランジスタのチャネル領域であるp型Si領域10には、p型MOSトランジスタ下のチャネル領域であるn型Si領域20に比して大きな引張り歪が印加されている。
【0031】
また、上記の各要素を形成した基板上には、12,22の上面と同じ高さまでSiO2 からなる層間絶縁膜36が形成されている。
【0032】
なお、ゲート電極12,22やゲート側壁絶縁膜15,25の構成はこれに限ったものではなく、デバイス用途に応じてその材料を自由に選択できる。
【0033】
また、ゲート絶縁膜11,21中のLa及びAlの深さ方向の分布に関して制限はなく、自由に設定できるが、固定電荷によるしきい値シフトの場合は、固定電荷は電極から離れた位置に存在している方が効果的である。このため、p型MOSトランジスタにおいては、Alは電極界面より基板界面において濃度が高く、n型MOSトランジスタにおいては、Laが電極界面より基板界面において濃度が高く設定している方が望ましい。
【0034】
また、ゲート絶縁膜11,21は、n型MOSトランジスタ及びp型MOSトランジスタ両方のゲート絶縁膜にLa及びAlが含まれていれば、その母材となる材料に制限は無い。例えば、HfSiO,HfO2 ,HfSiON中にLa及びAlが含まれている構造でもよい。さらに、シリコン基板との界面側にLaAlOを配置し、ゲート電極界面側にHfO2 ,HfSiO,HfSiON,HfAlO,HfLaOのような絶縁膜を配置してもよい。ゲート電極界面側にHfO2 ,HfSiO,HfSiON,HfAlO,HfLaOのような絶縁膜を配置した場合、電気陰性度の差を利用した前述の(特許文献3)の効果を得ることも可能となる。
【0035】
本実施形態による上記構造によれば、n型MOSトランジスタの実効仕事関数はTaC固有の値である4.1eVを示すのに対して、p型MOSトランジスタの実効仕事関数はゲート絶縁膜中のAl/La濃度比がn型MOSトランジスタのそれに比べ高いことに起因して、5.2eVを示す。これにより、TaCをn型MOSトランジスタ,p型MOSトランジスタに共通のゲート電極として用いながら、n型MOSトランジスタ,p型MOSトランジスタともに適性なしきい値電圧にて動作させることができる。
【0036】
次に、本実施形態のCMOSトランジスタの製造方法について説明する。
【0037】
まず、図8(a)に示すように、イオン注入法などにより、Si基板(半導体基板)30上にp型Si領域(第1の半導体領域)10及びn型Si領域(第2の半導体領域)20を形成する。続いて、p型Si領域10及びn型Si領域20の境界表面に、シリコン酸化物層からなる素子分離層31を形成する。
【0038】
次いで、図8(b)に示すように、p型Si領域10,n型Si領域20及び素子分離層31の上に、ダミーゲート絶縁膜としてのSiO2 膜32を堆積し、更にその上にダミーゲート電極としての多結晶Si膜33を堆積する。
【0039】
次いで、図8(c)に示すように、RIEなどの公知のエッチング技術を用いてSiO2 膜32及び多結晶Si膜33を加工してダミーゲート電極構造を形成する。
【0040】
次いで、図9(d)に示すように、公知の方法で、ダミーゲート電極構造をマスクとして、n型MOSトランジスタ及びp型MOSトランジスタのそれぞれにn型不純物,p型不純物をイオン注入し、ソース/ドレインのエクステンション層13,23となる拡散層を形成する。ここで、片方のFETにイオン注入する際は、逆側のFETはレジストによりマスクされている。
【0041】
次いで、図9(e)に示すように、公知の方法でSiN層を全面に堆積させた後、RIEでエッチバックすることによりゲート側壁絶縁膜15,25を形成する。
【0042】
次いで、図9(f)に示すように、ダミーゲート電極構造及びゲート側壁絶縁膜15,25をマスクとしてn型MOSトランジスタ及びp型MOSトランジスタのそれぞれにn型不純物,p型不純物をイオン注入し、活性化のための熱処理を施して、浅いエクステンション層13,23を含むソース/ドレイン領域14,24を形成する。ここで、片方のFETにイオン注入する際は、逆側のFETはレジストによりマスクされている。
【0043】
なお、エクステンション層13,23の形成には、選択エピタキシャル成長法を用い、デバイス特性としても短チャネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン構造の形成の際に、同時に不純物を導入してもよい。
【0044】
次に、図10(g)に示すように、PEP(Photo Engraving Process)により、ゲート電極構造部上をレジスト34によりマスクする。続いて、全面に例えばスパッタ法など公知の方法でNi膜35を10nm程度堆積させる。
【0045】
次いで、図10(h)に示すように、400℃程度の熱処理を施すことによりNiとSiを反応させ、その後薬液などにより未反応のNi、ゲート電極構造部上のレジストを除去することで、ソース/ドレイン領域表面にコンタクトとしてNiSi層16,26を形成させる。ソース/ドレイン領域表面はCoSiなど、熱処理により自己整合的に形成される金属シリサイドであればよい。また、これらシリサイド化における熱処理条件は適宜変更できる。
【0046】
次いで、図10(i)に示すように、SiO2 からなる層間絶縁膜36を形成後、表面をCMP法などによって平坦化し、ダミーゲート電極表面を露出させる。
【0047】
次いで、図11(j)に示すように、CF4 のエッチングガスを用いたCDE(Chemical Dry Etching)などによって、ダミーゲート電極33を選択的に除去する。続いて、弗化水素酸によりダミーゲート絶縁膜32を溶解,除去させることにより、ゲート埋め込み用溝を形成する。
【0048】
次いで、図11(k)に示すように、例えばCVD法により、全面に厚さ1μm程度のSi膜を形成し、続いてPEPにより、このSi膜をパターニングし、p型MOSトランジスタのゲート埋め込み溝以外の領域上にSiからなるマスク材37を形成する。
【0049】
次いで、図12(l)に示すように、マスク材37上及びp型MOSトランジスタのゲート埋め込み溝内に、CVD法やスパッタ法など公知の方法を用いて、p型MOSトランジスタ用ゲート絶縁膜21として、Al/La濃度比=1.5のアモルファスのLaAlO3 膜38を約3nmの厚さで形成させる。また、前記のようにゲート絶縁膜21としては、ゲート絶縁膜21中のAl/La濃度比=1.5という条件の下であれば、Al及びLaがHfO2 ,Ta2O5,ZrO2 ,HfSiO,ZrSiO,HfSiON,ZrSiON,HfON,ZrON,HfYOなど他の絶縁膜中に含まれている場合でもよい。また、このときAlがもたらす固定電荷によるしきい値電圧制御の効果を大きくするためには、電極側界面よりSi基板界面側でよりAl濃度が高いことが望ましい。
【0050】
次いで、図12(m)に示すように、Siからなるマスク材37を除去後、同様にしてn型MOSトランジスタのゲート埋め込み溝以外の領域上にSiからなるマスク材(図示せず)を形成し、n型MOSトランジスタ用ゲート絶縁膜11として、Al/La濃度比=1のアモルファスのLaAlO3 膜を約3nmの厚さで形成させ、さらにSiからなるマスク材を除去する。また、n型MOSトランジスタ、p型MOSトランジスタ各々の半導体層上にはSi酸化物を有していてもよい。
【0051】
これ以降は、公知の方法で、TaCをゲート埋め込み用溝のLaAlO3 膜上に堆積させることにより、前記図7に示す構造が得られる。
【0052】
このように本実施形態では、p型MOSトランジスタのゲート絶縁膜21ではAl/La濃度比=1.5、n型MOSトランジスタのゲート絶縁膜11ではAl/La濃度比=1とした。これにより、n型MOSトランジスタ及びp型MOSトランジスタに同じゲート電極材料(TaC)を用いながら、n型MOSトランジスタの実効仕事関数をTaC固有の値である4.1eV、p型MOSトランジスタの実効仕事関数を5.2eVにすることができ、n型MOSトランジスタ,p型MOSトランジスタ共に適性なしきい値電圧にて動作させることができる。
【0053】
また、n型MOSトランジスタ及びp型MOSトランジスタ共に、ゲート絶縁膜中のAl/La濃度比は1以上とした。これは、n型MOSトランジスタではゲート絶縁膜11中の固定電荷が最小となるAl/La濃度比=1とすることで、キャリアである電子の固定電荷による散乱に伴う移動度劣化を抑制し、電子と比して固定電荷による散乱に鈍感な正孔がキャリアとなるp型MOSトランジスタの方で、組成をAl/La濃度比=1からずらして固定電荷を存在させて、しきい値を制御することが望ましいからである。
【0054】
(第2の実施形態)
図13及び図14は、本発明の第2の実施形態に係るCMOSトランジスタの製造工程を示す断面図である。
【0055】
本実施形態においては、ソース/ドレイン領域形成工程前に、ゲート絶縁膜を形成させるCMOSトランジスタの製造工程について説明する。CMOSトランジスタの最終的な構成は、第1の実施形態と同様である。
【0056】
先に説明した第1の実施形態と同様にして、p型Si領域10及びn型Si領域20の境界表面にシリコン酸化物層からなる素子分離層31を形成した後、図13(a)に示すように、p型MOSトランジスタのゲート絶縁膜が形成される面以外の領域上にレジストからなるマスク材41を形成した。続いて、CVD法やスパッタ法など公知の方法を用いて、p型MOSトランジスタ用ゲート絶縁膜21として、Al/La濃度比=1.5のアモルファスのLaAlO3 膜42を約3nmの厚さで形成する。その後、レジストからなるマスク材41を除去する。
【0057】
次いで、図13(b)に示すように、図13(a)の工程と同様にして、n型MOSトランジスタのゲート絶縁膜が形成される面以外の領域上にレジストからなるマスク材43を形成した。続いて、CVD法やスパッタ法など公知の方法を用いてn型MOSトランジスタ用ゲート絶縁膜11として、Al/La濃度比=1のアモルファスのLaAlO3 膜44を約3nmの厚さで形成する。その後、レジストからなるマスク材43を除去する。
【0058】
次いで、図14(c)に示すように、n型MOSトランジスタ及びp型MOSトランジスタのゲート絶縁膜面以外の領域上に、レジストからなるマスク材45を形成した。続いて、公知の方法でゲート電極材料としてTaC膜46を堆積させることにより、マスク材45上及びゲート絶縁膜11,21上にTaC膜46を形成する。
【0059】
次いで、図14(d)に示すように、レジストからなるマスク材45をリフトオフにより除去する。これにより、ゲート部以外のTaC膜46が除去されることになり、ゲート電極12,22が形成される。
【0060】
次いで、図14(e)に示すように、ゲート電極12,22をマスクとして、n型MOSトランジスタ及びp型MOSトランジスタそれぞれにn型不純物、p型不純物をイオン注入することにより、ソース/ドレインのエクステンション層13,23となる拡散層を形成する。続いて、公知の方法でSiN層を全面に堆積させ、RIEによりゲート側壁絶縁膜15,25を形成する。
【0061】
その後、ゲート電極12,22及びゲート側壁15,25をマスクとしてn型MOSトランジスタ及びp型MOSトランジスタ各々のn型不純物、p型不純物をイオン注入し、活性化のための熱処理を施して、浅いエクステンション層13,23を含むソース/ドレイン領域14,25を形成することにより、前記図7に示すCMOSトランジスタが得られる。
【0062】
このように本実施形態においても、p型MOSトランジスタのゲート絶縁膜21ではAl/La濃度比=1.5、n型MOSトランジスタのゲート絶縁膜11ではAl/La濃度比=1としたCMOSトランジスタを得ることができる。従って、先の第1の実施形態と同様の効果が得られる。また、ダミーゲートを作る必要がないため、工程が簡略化される利点もある。
【0063】
(第3の実施形態)
図15は、本発明の第3の実施形態に係るCMOSトランジスタの製造工程を示す断面図である。
【0064】
本実施形態においては、Alのイオン注入によりp型MOSトランジスタのゲート絶縁膜中のAl/La濃度比をn型MOSトランジスタのAl/La濃度比より高くするCMOSトランジスタの製造方法について説明する。CMOSトランジスタの構成は、第1の実施形態と同様である。
【0065】
まず、図15(a)に示すように、先の第1の実施形態と同様にして、p型Si領域10及びn型Si領域20の境界表面にシリコン酸化物層からなる素子分離層31を形成する。続いて、p型Si領域10,n型Si領域20及び素子分離層31の上に、ゲート絶縁膜としてAl/La濃度比=1のアモルファスのLaAlO3 膜51を約3nmの厚さで堆積し、更にその上にゲート電極としてTaC膜52を堆積する。
【0066】
次いで、図15(b)に示すように、RIEなどの公知のエッチング技術を用いてLaAlO3 膜51,TaC膜52を加工してゲート電極構造を形成する。即ち、n型MOSトランジスタ領域にゲート絶縁膜11及びゲート電極12を形成し、p型MOSトランジスタ領域にゲート絶縁膜21’及びゲート電極22を形成する。その後、第1の実施形態における製造工程と同様にして、ゲート側壁絶縁膜15,25、エクステンション層13,23及びソース/ドレイン領域14,24を形成する。
【0067】
ここで、ゲート電極12,22はTaC膜52の加工により形成されるために同じ材料となるが、必ずしもこれに限らない。例えば、p型Si領域10及びn型Si領域20に異なる金属材料を形成しておくことにより、ゲート電極12,22を異なる材料で形成することも可能である。
【0068】
次いで、図15(c)に示すように、PEPによりp型MOSトランジスタのゲート電極面以外の領域をレジストからなるマスク材53によりマスクする。続いて、ゲート絶縁膜領域に注入されるよう設定した加速電圧加速電圧にて、Alを全面にイオン注入し、pMOSトランジスタのゲート絶縁膜21におけるAl/La濃度比を1.5に上げた。その後、例えば酸素雰囲気中のアニール等を施してもよい。
【0069】
これ以降は、レジストを除去することによって、前記図7に示すのと同様のCMOSトランジスタが得られることになる。
【0070】
以上では、p型Si領域10及びn型Si領域20上に、Al/La濃度比=1のアモルファスのLaAlO3 膜51を約3nmの厚さで形成させた後、Alをイオン注入することにより各々のゲート絶縁膜のAl/Laをそれぞれ1及び1.5とする方法を説明した。これとは逆にLaを選択的にイオン注入することにより同じ最終形態を得ることができる。即ち、p型Si領域10及びn型Si領域20上にAl/La濃度比=1.5のアモルファスのLaAlO3 膜を形成し、その後、Laをn型MOSトランジスタのゲート絶縁膜11中のみにイオン注入することによっても、同様の構成を実現することができる。但し、LaはAlに比して重い(原子量が大きい)ため、イオン注入が難しくなる問題があり、従ってAlをイオン注入する方が望ましい。
【0071】
また、本実施形態では、ゲート絶縁膜11,21’及びゲート電極12,22の形成後にソース/ドレイン領域14,24の形成を行ったが、先の第1の実施形態と同様に、ゲート絶縁膜11,21’及びゲート電極12,22の形成前にソース/ドレイン領域14,24を形成することも可能である。さらに、さらに、ゲート絶縁膜へのAlやLaのイオン注入を、ソース/ドレイン領域14,24の形成前に行うことも可能である。
【0072】
(第4の実施形態)
図16は、本発明の第4の実施形態に係わるCMOSトランジスタの製造工程を示す断面図である。
【0073】
本実施形態では、n型MOS、p型MOSトランジスタにおいて、異なるゲート電極材料を用いた例を説明する。具体的には、第1の実施形態のCMOSトランジスタ構成におけるp型MOSトランジスタのゲート電極部がWであることと、p型MOSトランジスタのゲート絶縁膜であるLaAlO3 のAl/La比が1.1であること以外は、第1の実施形態のCMOSトランジスタ構成と同様である。そして第4の実施形態における製造工程は、第1の実施形態の製造工程と、図11(j)のダミーゲート除去後の工程までは同様である。
【0074】
ダミーゲート除去後、本実施形態の製造工程では、図16(a)に示すように、p型MOSトランジスタのゲート埋め込み溝以外の領域上にSiからなるマスク材61を形成する。続いて、マスク材61上及びp型MOSトランジスタのゲート埋め込み溝内に、CVD法やスパッタ法など公知の方法を用いてp型MOSトランジスタ用ゲート絶縁膜としてAl/La濃度比=1.1のアモルファスのLaAlO3 膜62を約3nmの厚さで形成する。その後、LaAlO3 膜62上に、p型MOSトランジスタのゲート電極として、シリコンのエネルギーギャップ中央よりも価電子帯寄りの仕事関数を持つW膜63を堆積する。
【0075】
次いで、Siからなるマスク材61を除去することにより、p型MOSトランジスタ用のゲート絶縁膜210及びゲート電極220が形成される。続いて、図16(b)に示すように、図16(a)の工程と同様にして、n型MOSトランジスタのゲート埋め込み溝以外の領域上にSiからなるマスク材71を形成し、マスク材71上及びn型MOSトランジスタのゲート埋め込み溝内に、n型MOSトランジスタ用ゲート絶縁膜としてAl/La濃度比=1のアモルファスのLaAlO3 膜72を約3nmの厚さで形成する。その後、n型MOSトランジスタのゲート電極として、シリコンのエネルギーギャップ中央よりも伝導帯寄りの仕事関数を持つTaC膜73を堆積する。
【0076】
次いで、図16(c)に示すように、Siからなるマスク材71を除去することにより、n型MOSトランジスタ用のゲート絶縁膜110及びゲート電極120が形成される。Siからなるマスク材71を除去することにより、nMOSトランジスタ領域にゲート絶縁膜110及びゲート電極120が形成される。これにより、Al/La濃度比=1のアモルファスのLaAlO3 膜72からなるゲート絶縁膜110とTaC膜73からなるゲート電極120を有するn型MOSトランジスタと、Al/La濃度比=1.1のアモルファスのLaAlO3 膜62からなるゲート絶縁膜210とW膜63からなるゲート電極220を有するp型MOSトランジスタと、から構成されたCMOSトランジスタが得られる。
【0077】
本実施形態においては、p型MOSトランジスタ及びn型MOSトランジスタのゲート電極にそれぞれW,TaCを用いた例を示したが、ゲート電極材料はこれらの材料に限定されるものではない。p型MOSトランジスタのゲート電極は半導体のエネルギーギャップ中央以下かつ価電子端以上の仕事関数を有していればよく、例えば、Re,Ru,Rh,Pd,Ir,Au,Mo,Niなどを含んだ材料を用いても良い。また、n型MOSトランジスタのゲート電極は半導体のエネルギーギャップ中央以上かつ伝導帯端以下の仕事関数を有ししていればよく、例えばTi,Ag,Ta,Sb,Cr,Cu,Nb,Inなど含んだ材料を用いても良い。
【0078】
このように本実施形態によれば、n型MOSトランジスタにおいては、第1の実施形態と同様に、実効仕事関数はTaC固有の値である4.1eVを示し、p型MOSトランジスタにおいては、ゲート絶縁膜中のAl/La濃度比を1.1としているので、W固有の値である4.6eVよりも大きい5.2eVを示す。従って、第1の実施形態と同様に、n型MOSトランジスタ,p型MOSトランジスタ共に適性なしきい値電圧にて動作させることができる。
【0079】
(第5の実施形態)
図17は、本発明の第5の実施形態に係わるCMOSトランジスタの概略構成を示す斜視図である。
【0080】
本実施形態は、p型及びn型の半導体領域を基板表面から突出させた、いわゆるFinFETに適用した例である。
【0081】
Si基板(半導体基板)80上にSiO2 等の埋め込み絶縁膜81が形成され、この絶縁膜81上に、Fin状のp型Si層(第1の半導体領域)82とFin状のn型Si層(第2の半導体領域)83が平行に形成されている。p型Si層82の上面及び側面の一部には、Al/La=1の濃度比を持つアモルファスのLaAlO3 膜からなるゲート絶縁膜84が形成されている。n型Si層83の上面及び側面の一部には、Al/La=1.5の濃度比を持つアモルファスのLaAlO3 膜からなるゲート絶縁膜85が形成されている。そして、各ゲート絶縁膜84,85を覆うように、TaCからなる共通のゲート電極86が形成されている。また、ゲート電極86の側面には、ゲート側壁絶縁膜87が形成されている。
【0082】
なお、図17では、p型MOSトランジスタ及びn型MOSトランジスタのゲート電極は共通であるが、夫々別のゲート電極を用いてもかまわない。また、図17では、便宜上、一つのトランジスタが一つのFin状のSi層を有しているが、一つのトランジスタが複数のFin状のSi層を有していてもかまわない。
【0083】
このような構成であっても、ゲート絶縁膜84,85中におけるAl/La濃度比をp型MOSトランジスタとn型MOSトランジスタで変えることにより、同じゲート電極材料を用いながら、n型MOSトランジスタ,p型MOSトランジスタ共に適性なしきい値電圧にて動作させることができ、先の第1の実施形態と同様の効果が得られる。
【0084】
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。n型MOSトランジスタ及びp型MOSトランジスタのゲート電極材料は、TaCやWに限るものではなく、仕様に応じて適宜変更可能である。n型MOSトランジスタのゲート電極の形成材料は、p型半導体領域を形成する半導体のエネルギーギャップの中央以上で且つ伝導帯端以下の仕事関数を有するものであればよい。p型MOSトランジスタのゲート電極の形成材料は、n型半導体領域を形成する半導体のエネルギーギャップの中央以下で且つ価電子端以上の仕事関数を有するものであればよい。さらに、ゲート絶縁膜中におけるAl/La濃度比は、必ずしも実施形態に示した値に限定されるものではなく、使用するゲート電極材料に応じて適宜変更可能である。
【0085】
また、実施形態では、ゲート絶縁膜として酸化膜を用いたが、これに限らず窒化膜を用いることも可能である。即ち、本発明はMOSトランジスタに限らずMISトランジスタに適用することが可能である。
【0086】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【0087】
【図1】本発明の原理を説明するためのもので、PLD法によって作製した焼結体ターゲットを用いて成膜した膜の断面TEM像を示す顕微鏡写真。
【図2】図1に示したそれぞれの試料に対して、RBS分析により得た元素の深さ方向分布を示す図。
【図3】PLD法によりp型Si基板上に成膜したLaAlO3 ゲート絶縁膜の組成に依存してフラットバンド電圧がシフトすることを表す、容量−電圧特性を示す図。
【図4】MBE法によりp型Si基板上に成膜したLaAlO3 ゲート絶縁膜の組成に依存してフラットバンド電圧がシフトすることを表す、容量−電圧特性を示す図。
【図5】ゲート絶縁膜の基板界面に形成される固定電荷の様子を示す図。
【図6】La濃度が高いと基板の引っ張り歪み量が大きくなることを表す、引っ張り歪み量の深さ方向分布を示す図。
【図7】第1の実施形態に係わるCMOSトランジスタの概略構成を示す断面図。
【図8】第1の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図9】第1の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図10】第1の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図11】第1の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図12】第1の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図13】第2の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図14】第2の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図15】第3の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図16】第4の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図17】第5の実施形態に係わるCMOSトランジスタの概略構成を示す斜視図。
【符号の説明】
【0088】
10,80…p型Si領域(第1の半導体領域)
11,84,110…ゲート絶縁膜(第1のゲート絶縁膜)
12,120…ゲート電極(第1のゲート電極)
13,23…エクステンション層
14,24…ソース/ドレイン領域
15,25,87…ゲート側壁絶縁膜
16,26…NiSi層
20…n型Si領域(第2の半導体領域)
21,85,210…ゲート絶縁膜(第2のゲート絶縁膜)
22,220…ゲート電極(第2のゲート電極)
30…Si基板(半導体基板)
31…素子分離層
32…SiO2 膜(ダミーゲート絶縁膜)
33…多結晶Si膜(ダミーゲート電極)
34…レジスト
36…相関絶縁膜
37,41,43,53,61,71…マスク材
38,42,44,51,62,72…LaAlO3 膜
46,52,73…TaC膜
63…W膜
81…埋め込み絶縁膜
82…Fin状のp型Si層(第1の半導体領域)
83…Fin状のn型Si層(第2の半導体領域)
86…共通ゲート電極
【技術分野】
【0001】
本発明は、メタルゲート電極及び高誘電率ゲート絶縁膜を用いた相補型半導体装置及びその製造方法に関する。
【背景技術】
【0002】
LSIの高性能化のための素子微細化には、ゲート絶縁膜の薄膜化が要求される。この要求を実現するために、ゲート絶縁膜には、SiO2 よりも高い高誘電率を有する所謂 High-k 膜が、ゲート電極には、多結晶シリコンの空乏化層を排除できるメタルゲート電極の適用がそれぞれ検討されている。そして、これらの新材料導入による実効的なゲート絶縁膜厚の薄膜化によって、SiO2 よりも低い漏れ電流、低消費電力素子の実現が期待されている。
【0003】
メタルゲート電極材料を選択するにあたっての前提は、消費電力を抑えるために、メタルゲート電極が、n型,p型の双方のMOSトランジスタにおいて適正なしきい値電圧を与える仕事関数をゲート絶縁膜との界面で示すことである。具体的には、n型MOSトランジスタにおいては、シリコンの伝導帯端のエネルギーに近い4.1eV程度、さらにp型MOSトランジスタにおいては同じく価電子帯端のエネルギーに近い5.2eV程度の仕事関数を持つことが望ましい。
【0004】
しかしながらn型MOSトランジスタ、p型MOSトランジスタにおいてそれぞれ異なる金属材料をゲート電極として用いる場合は、製造プロセスが極めて煩雑化すると共に製造コストの増大を招く。加えて、n型MOSトランジスタ向け、p型MOSトランジスタ向けの各々のメタルゲート電極において、ソース/ドレイン領域の活性化熱処理等のLSI製造プロセスに耐性があり、且つ前記のような仕事関数を示す金属材料を見出せていないのが現状である。より具体的には、n型MOSトランジスタ用ゲート電極材料では仕事関数が理想値よりも増加し、p型MOSトランジスタ用ゲート電極材料では逆に仕事関数が理想値よりも低下してしまい、各々のトランジスタにおいてしきい値電圧が高くなってしまう傾向がある。
【特許文献1】特開2006−80409号公報
【特許文献2】特開2004−214386号公報
【特許文献3】特開2006−222385号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、メタルゲート電極及び高誘電率ゲート絶縁膜を用いたn型MISトランジスタとp型MISトランジスタの双方において適正なしきい値電圧を得ることのできる相補型半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
上記課題を解決するために本発明は、次のような構成を採用している。
【0007】
即ち、本発明の一態様に係わる相補型半導体装置は、半導体基板と、前記半導体基板の表面部に形成された第1の半導体領域と、前記半導体基板の表面部に形成された第2の半導体領域と、前記第1の半導体領域上に形成された、La及びAlを含む第1のゲート絶縁膜と、該ゲート絶縁膜上に形成された第1のゲート電極とを有するn型MISトランジスタと、前記第2の半導体領域上に形成された、La及びAlを含む第2のゲート絶縁膜と、該ゲート絶縁膜上に形成された第2のゲート電極とを有するp型MISトランジスタと、を具備し、前記第2のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laが、前記第1のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laよりも大きいことを特徴とする。
【0008】
また、本発明の別の一態様に係わる相補型半導体装置の製造方法は、半導体基板の表面部に、第1の半導体領域と第2の半導体領域を形成する工程と、前記第1の半導体領域上に、La及びAlを含む第1のゲート絶縁膜を形成した後、該ゲート絶縁膜上に第1のゲート電極を形成することにより、n型MISトランジスタのゲート部を形成する工程と、前記第2の半導体領域上に、La及びAlを含み、AlのLaに対する原子濃度比Al/Laが、前記第1のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laよりも大きい第2のゲート絶縁膜を形成した後、該ゲート絶縁膜上に第2のゲート電極を形成することにより、p型MISトランジスタのゲート部を形成する工程と、を含むことを特徴とする。
【0009】
また、本発明の別の一態様に係わる相補型半導体装置の製造方法は、半導体基板の表面部に、第1の半導体領域と第2の半導体領域を形成する工程と、前記第1の半導体領域上に、La及びAlを含む第1のゲート絶縁膜を形成し、該第1のゲート絶縁膜上に第1のゲート電極を形成することにより、n型MISトランジスタのゲート部を形成し、且つ前記第2の半導体領域に前記第1のゲート絶縁膜と同じ材料の第2のゲート絶縁膜を形成し、該第2のゲート絶縁膜上に第2のゲート電極を形成することにより、p型MISトランジスタのゲート部を形成する工程と、前記第2のゲート電極を通して前記第2のゲート絶縁膜中にAlをイオン注入、又は前記第1のゲート電極を通して前記第1のゲート絶縁膜中にLaをイオン注入することにより、前記第2のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laを、前記第1のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laよりも大きくする工程と、を含むことを特徴とする。
【発明の効果】
【0010】
本発明によれば、La及びAlを含む絶縁膜でゲート絶縁膜を形成し、p型MISトランジスタとn型MISトランジスタでAlのLaに対する原子濃度比Al/Laを変えることにより、メタルゲート電極及び高誘電率ゲート絶縁膜を用いたn型MISトランジスタとp型MISトランジスタの双方において適正なしきい値電圧を得ることができる。
【発明を実施するための最良の形態】
【0011】
発明の実施形態を説明する前に、本発明の骨子について説明する。
【0012】
本発明の骨子は、p型MISトランジスタのゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laを、同じくn型MISトランジスタのゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laよりも大きく設定することで、n,p双方のMISトランジスタにおいて適正なしきい値電圧を与えることにある。
【0013】
まず、LaAlOかならるゲート絶縁膜をモチーフにして、ゲート絶縁膜中のLaとAlの濃度を制御することによりしきい値電圧を制御できることを示す実験結果について説明する。
【0014】
図1は、PLD(Pulsed laser deposition)法によって、La2O3 とAl2O3 をそれぞれ2:1、1:2、1:1の割合で混合し作製した焼結体ターゲットを用いて成膜した膜のそれぞれの断面TEM像である。用いた基板は希弗酸処理により自然酸化膜を除去したp型のSi基板である。また、成膜条件は全ての膜において共通で、基板温度は600℃、成膜雰囲気は真空中である。
【0015】
図1に示した3種の膜断面構造には大きな差は観測されず、膜は全てアモルファス状態であり、またSiO2 のような低誘電率界面層は観測されない。これは、LaAlO3 単結晶をターゲットとして成膜した場合(例えば、特許文献1参照)と同様の結果である。
【0016】
図2は、図1に示したそれぞれの試料に対して、RBS(Rutherford backscattering spectroscopy)分析により得た元素の深さ方向プロファイルを示す図である。この図2に示されるように、当然のことながらターゲットの組成に依存して、試料間で膜中のLaとAlの濃度に違いは見られるが、それ以外に特徴的な差は観測されていない。
【0017】
図3は、これらの膜をゲート絶縁膜とし、電極としてMoを堆積させて作製したキャパシタの容量−電圧特性を示す図である。図3中には、成膜に用いたターゲットのLa:Al組成比を示す。また、堆積された膜の組成比もほぼターゲットの組成比と同じであったことを付け加えておく。
【0018】
図3に示されるように、ゲート絶縁膜の組成に依存してフラットバンド電圧が変化していることが分かる。より具体的には、La:Al=1:1の試料を中間にして、Alがリッチになるとフラットバンド電圧が正側へシフトし、逆にLaがリッチになるとフラットバンド電圧が負側へシフトしていることが分かる。この結果は、La、Al、Oで構成されるゲート絶縁膜の場合、Alはフラットバンドの正側へのシフトに作用し、Laは同じく負側へのシフトに作用することを示している。また、図3の結果から、シフト量の絶対値を比較すると、Alによるシフトの方がLaによるシフトに比べより大きいことが分かる。
【0019】
図4は、n型のSi基板上にMBE(Molecular beam epitaxy)法により酸素雰囲気中でLaとAlを蒸発させながら、PLD法と同様にLaとAlの濃度比を変化させてLaAlO膜を堆積させ、さらにMoを電極として作製したキャパシタの容量−電圧特性を示す図である。何れの場合においても酸素分圧は同一である。図4中には、ICP−MS(Inductively coupled plasma-mass spectrometry)により元素定量分析した結果得られたAl/La濃度比を示す。
【0020】
図4に示されるように、この条件で作製したキャパシタでも、Alがリッチになるほどフラットバンド電圧が正側へシフトしている様子が観測される。図3及び図4の結果から、LaとAlによるフラットバンド電圧のシフトは、成膜手法や基板極性に依存することなく起こる、材料固有の現象であることが分かる。言うまでもなく、上記で示したフラットバンド電圧のシフトはMISトランジスタにおけるしきい値電圧のシフトと対応している。よって、上記のLaとAlによる作用を踏まえると、ゲート絶縁膜中のLaとAlの濃度比を変更させることで、CMOSトランジスタのしきい値電圧を制御できる。より具体的には、適正なしきい値電圧を与えるCMOSトランジスタを実現させるためには、p型MOSトランジスタにおけるゲート絶縁膜中のAl/La濃度比を、n型MOSトランジスタにおけるゲート絶縁膜中のAl/La濃度比よりも大きく設定することが効果的である。
【0021】
このようなLaとAlがもたらすしきい値電圧のシフト方向が逆である現象は、LaとAlがゲート絶縁膜中にもたらす固定電荷の極性が逆であることに起因していると考えられる。即ち、Alリッチの場合、図5(a)に示すように、基板界面に負の固定電荷が発生し、フラットバンド電圧を正側にシフトさせる。これとは逆にLaリッチの場合、図5(b)に示すように、基板界面に正の固定電荷が発生し、フラットバンド電圧を負側にシフトさせる。このことから、図3、図4の結果はSi基板とLaAlO3 が直接接合した構造のものであるが、LaAlO3 膜とSi基板の間にSi酸化物からなる層が形成されていても上記のシフトは発現すると推察される。
【0022】
図6は、RBSチャネリング法により分析したSi基板界面の深さ方向の引っ張り歪み分析の結果を示す図である。図6に示したように、La濃度が高い方が、引っ張り歪み量が大きくなっていることが分かる。n型MOSトランジスタにおいては、引っ張り歪みが大きくなることは、キャリア移動度向上に繋がるため望ましいことから、前記のようなLa濃度が高いゲート絶縁膜をn型MOSトランジスタへ配置することは、しきい値電圧の制御だけでなく、キャリア移動度の観点からも望ましい。また、このようにゲート絶縁膜に起因して印加された歪みは、界面から10nm離れた深さにおいては完全に消失しているのが確認された。
【0023】
ここで、(特許文献2)では、チャネル上に基板とは異なる格子間隔を有する結晶性金属酸化物絶縁膜をゲート絶縁膜としてエピタキシャル成長させることにより、チャネル領域の格子間隔を変調させ、キャリアの移動度を向上させる方法が提案されている。この現象は、エピタキシャル膜であるが故に、Si基板は界面から50nmの領域にまで、略均一に0.7%程度もの歪み量が含有されるとしている。このような歪み量が50nm以上に亘って存在した場合、機械的衝撃に弱く、僅かな衝撃により、転位即ち結晶欠陥を発生して歪みが緩和され、デバイス特性が劣化してしまう懸念がある上、素子間のばらつきが大きくなってしまう問題点がある。これに対し、La及びAlを含むアモルファスの高誘電率絶縁膜でゲート絶縁膜を形成した場合に生じる歪みには、そのような危惧は無い。さらに、アモルファス絶縁膜の形成の場合は、エピタキシャル成長と比して形成プロセスも極めて簡便である。
【0024】
また、(特許文献3)には、p型MOSトランジスタのゲート絶縁膜の少なくとも金属電極側を、Zr,Hf,Ti,Ta,Nb,V及びLa等の希土類元素の何れかを含む酸化物で形成し、n型MOSトランジスタのゲート絶縁膜の少なくとも金属電極側を、Al,Si,Geの何れかを含む絶縁体で形成したCMOS半導体装置が開示されている。そして、しきい値電圧を制御するためには、金属電極界面に接する原子の電気陰性度の差から、n型MOSトランジスタでAl濃度が高くp型MOSトランジスタでLa濃度が高い必要があることが明記してある。
【0025】
この(特許文献3)におけるn型MOSトランジスタ及びp型MOSトランジスタへのLa及びAlの濃度の高低は本提案とは逆であり、CMOSトランジスタにおけるゲート絶縁膜の構造がはっきりと異なる。これは、しきい値電圧を制御するための現象が、(特許文献3)と本提案とは異なるためである。(特許文献3)では電極との界面に配置された元素の電気陰性度の差を利用しているのに対し、本提案では絶縁膜を形成する元素(La、Al)がもたらす固定電荷を利用しているためである。即ち、ゲート絶縁膜の全体がLa及びAlを含む高誘電率絶縁膜で形成された場合には、(特許文献3)のような電極との界面に配置された元素の電気陰性度の効果よりも、本提案のようなゲート絶縁膜中固定電荷による効果の方が大きいことが先に示した実験結果により判明した。
【0026】
以下では、本発明の詳細を図示の実施形態によって説明する。なお、以下の説明はこの発明における最良の形態の例であって特許請求の範囲内で、変更・修正をして他の実施形態をなすことは容易であり、以下の説明が特許請求の範囲を限定するものではない。
【0027】
(第1の実施形態)
図7は、本発明の第1の実施形態に係わる相補型半導体装置(CMOSトランジスタ)の概略構成を示す断面図である。Si基板30上にSiO2 からなる素子分離絶縁膜31を介してp型及びn型のSi領域10,20が形成されている。なお、基板としては、SOI(Silicon On Insulator)構造の基板を用いてもよい。p型Si領域(第1の半導体領域)10上にはn型MOSトランジスタ、n型Si領域(第2の半導体領域)20上にはp型MOSトランジスタが形成されている。
【0028】
n型MOSトランジスタにおいては、p型Si領域10の上に、ゲート絶縁膜(第1のゲート絶縁膜)11としてAl/La=1の濃度比を持つアモルファスのLaAlO3 膜が、SiO2 界面層を有さずに堆積されている。ゲート絶縁膜11上には、TaCからなるゲート電極(第1のゲート電極)12が形成されている。ゲート絶縁膜11とゲート電極12の側面部には、SiNからなるゲート側壁絶縁膜15が形成されている。p型Si領域10上に浅いエクステンション層(n- 層)13とソース/ドレイン領域(n+ 層)14が形成されている。そして、ソース/ドレイン領域14上には、NiSi層16が形成されている。
【0029】
p型MOSトランジスタにおいては、n型Si領域20の上に、ゲート絶縁膜(第2のゲート絶縁膜)21としてAl/La=1.5の濃度比を持つアモルファスのLaAlO3 膜が、SiO2 界面層を有さずに堆積されている。ゲート絶縁膜21上には、TaCからなるゲート電極(第2のゲート電極)22が形成されている。ゲート絶縁膜21とゲート電極22の側面部には、SiNからなるゲート側壁絶縁膜25が形成されている。n型Si領域20上に浅いエクステンション層(p- 層)23とソース/ドレイン領域(p+ 層)24が形成されている。そして、ソース/ドレイン領域24上には、NiSi層26が形成されている。
【0030】
ここで、ゲート絶縁膜11,21のAl/La濃度比の違いに応じて、n型MOSトランジスタのチャネル領域であるp型Si領域10には、p型MOSトランジスタ下のチャネル領域であるn型Si領域20に比して大きな引張り歪が印加されている。
【0031】
また、上記の各要素を形成した基板上には、12,22の上面と同じ高さまでSiO2 からなる層間絶縁膜36が形成されている。
【0032】
なお、ゲート電極12,22やゲート側壁絶縁膜15,25の構成はこれに限ったものではなく、デバイス用途に応じてその材料を自由に選択できる。
【0033】
また、ゲート絶縁膜11,21中のLa及びAlの深さ方向の分布に関して制限はなく、自由に設定できるが、固定電荷によるしきい値シフトの場合は、固定電荷は電極から離れた位置に存在している方が効果的である。このため、p型MOSトランジスタにおいては、Alは電極界面より基板界面において濃度が高く、n型MOSトランジスタにおいては、Laが電極界面より基板界面において濃度が高く設定している方が望ましい。
【0034】
また、ゲート絶縁膜11,21は、n型MOSトランジスタ及びp型MOSトランジスタ両方のゲート絶縁膜にLa及びAlが含まれていれば、その母材となる材料に制限は無い。例えば、HfSiO,HfO2 ,HfSiON中にLa及びAlが含まれている構造でもよい。さらに、シリコン基板との界面側にLaAlOを配置し、ゲート電極界面側にHfO2 ,HfSiO,HfSiON,HfAlO,HfLaOのような絶縁膜を配置してもよい。ゲート電極界面側にHfO2 ,HfSiO,HfSiON,HfAlO,HfLaOのような絶縁膜を配置した場合、電気陰性度の差を利用した前述の(特許文献3)の効果を得ることも可能となる。
【0035】
本実施形態による上記構造によれば、n型MOSトランジスタの実効仕事関数はTaC固有の値である4.1eVを示すのに対して、p型MOSトランジスタの実効仕事関数はゲート絶縁膜中のAl/La濃度比がn型MOSトランジスタのそれに比べ高いことに起因して、5.2eVを示す。これにより、TaCをn型MOSトランジスタ,p型MOSトランジスタに共通のゲート電極として用いながら、n型MOSトランジスタ,p型MOSトランジスタともに適性なしきい値電圧にて動作させることができる。
【0036】
次に、本実施形態のCMOSトランジスタの製造方法について説明する。
【0037】
まず、図8(a)に示すように、イオン注入法などにより、Si基板(半導体基板)30上にp型Si領域(第1の半導体領域)10及びn型Si領域(第2の半導体領域)20を形成する。続いて、p型Si領域10及びn型Si領域20の境界表面に、シリコン酸化物層からなる素子分離層31を形成する。
【0038】
次いで、図8(b)に示すように、p型Si領域10,n型Si領域20及び素子分離層31の上に、ダミーゲート絶縁膜としてのSiO2 膜32を堆積し、更にその上にダミーゲート電極としての多結晶Si膜33を堆積する。
【0039】
次いで、図8(c)に示すように、RIEなどの公知のエッチング技術を用いてSiO2 膜32及び多結晶Si膜33を加工してダミーゲート電極構造を形成する。
【0040】
次いで、図9(d)に示すように、公知の方法で、ダミーゲート電極構造をマスクとして、n型MOSトランジスタ及びp型MOSトランジスタのそれぞれにn型不純物,p型不純物をイオン注入し、ソース/ドレインのエクステンション層13,23となる拡散層を形成する。ここで、片方のFETにイオン注入する際は、逆側のFETはレジストによりマスクされている。
【0041】
次いで、図9(e)に示すように、公知の方法でSiN層を全面に堆積させた後、RIEでエッチバックすることによりゲート側壁絶縁膜15,25を形成する。
【0042】
次いで、図9(f)に示すように、ダミーゲート電極構造及びゲート側壁絶縁膜15,25をマスクとしてn型MOSトランジスタ及びp型MOSトランジスタのそれぞれにn型不純物,p型不純物をイオン注入し、活性化のための熱処理を施して、浅いエクステンション層13,23を含むソース/ドレイン領域14,24を形成する。ここで、片方のFETにイオン注入する際は、逆側のFETはレジストによりマスクされている。
【0043】
なお、エクステンション層13,23の形成には、選択エピタキシャル成長法を用い、デバイス特性としても短チャネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン構造の形成の際に、同時に不純物を導入してもよい。
【0044】
次に、図10(g)に示すように、PEP(Photo Engraving Process)により、ゲート電極構造部上をレジスト34によりマスクする。続いて、全面に例えばスパッタ法など公知の方法でNi膜35を10nm程度堆積させる。
【0045】
次いで、図10(h)に示すように、400℃程度の熱処理を施すことによりNiとSiを反応させ、その後薬液などにより未反応のNi、ゲート電極構造部上のレジストを除去することで、ソース/ドレイン領域表面にコンタクトとしてNiSi層16,26を形成させる。ソース/ドレイン領域表面はCoSiなど、熱処理により自己整合的に形成される金属シリサイドであればよい。また、これらシリサイド化における熱処理条件は適宜変更できる。
【0046】
次いで、図10(i)に示すように、SiO2 からなる層間絶縁膜36を形成後、表面をCMP法などによって平坦化し、ダミーゲート電極表面を露出させる。
【0047】
次いで、図11(j)に示すように、CF4 のエッチングガスを用いたCDE(Chemical Dry Etching)などによって、ダミーゲート電極33を選択的に除去する。続いて、弗化水素酸によりダミーゲート絶縁膜32を溶解,除去させることにより、ゲート埋め込み用溝を形成する。
【0048】
次いで、図11(k)に示すように、例えばCVD法により、全面に厚さ1μm程度のSi膜を形成し、続いてPEPにより、このSi膜をパターニングし、p型MOSトランジスタのゲート埋め込み溝以外の領域上にSiからなるマスク材37を形成する。
【0049】
次いで、図12(l)に示すように、マスク材37上及びp型MOSトランジスタのゲート埋め込み溝内に、CVD法やスパッタ法など公知の方法を用いて、p型MOSトランジスタ用ゲート絶縁膜21として、Al/La濃度比=1.5のアモルファスのLaAlO3 膜38を約3nmの厚さで形成させる。また、前記のようにゲート絶縁膜21としては、ゲート絶縁膜21中のAl/La濃度比=1.5という条件の下であれば、Al及びLaがHfO2 ,Ta2O5,ZrO2 ,HfSiO,ZrSiO,HfSiON,ZrSiON,HfON,ZrON,HfYOなど他の絶縁膜中に含まれている場合でもよい。また、このときAlがもたらす固定電荷によるしきい値電圧制御の効果を大きくするためには、電極側界面よりSi基板界面側でよりAl濃度が高いことが望ましい。
【0050】
次いで、図12(m)に示すように、Siからなるマスク材37を除去後、同様にしてn型MOSトランジスタのゲート埋め込み溝以外の領域上にSiからなるマスク材(図示せず)を形成し、n型MOSトランジスタ用ゲート絶縁膜11として、Al/La濃度比=1のアモルファスのLaAlO3 膜を約3nmの厚さで形成させ、さらにSiからなるマスク材を除去する。また、n型MOSトランジスタ、p型MOSトランジスタ各々の半導体層上にはSi酸化物を有していてもよい。
【0051】
これ以降は、公知の方法で、TaCをゲート埋め込み用溝のLaAlO3 膜上に堆積させることにより、前記図7に示す構造が得られる。
【0052】
このように本実施形態では、p型MOSトランジスタのゲート絶縁膜21ではAl/La濃度比=1.5、n型MOSトランジスタのゲート絶縁膜11ではAl/La濃度比=1とした。これにより、n型MOSトランジスタ及びp型MOSトランジスタに同じゲート電極材料(TaC)を用いながら、n型MOSトランジスタの実効仕事関数をTaC固有の値である4.1eV、p型MOSトランジスタの実効仕事関数を5.2eVにすることができ、n型MOSトランジスタ,p型MOSトランジスタ共に適性なしきい値電圧にて動作させることができる。
【0053】
また、n型MOSトランジスタ及びp型MOSトランジスタ共に、ゲート絶縁膜中のAl/La濃度比は1以上とした。これは、n型MOSトランジスタではゲート絶縁膜11中の固定電荷が最小となるAl/La濃度比=1とすることで、キャリアである電子の固定電荷による散乱に伴う移動度劣化を抑制し、電子と比して固定電荷による散乱に鈍感な正孔がキャリアとなるp型MOSトランジスタの方で、組成をAl/La濃度比=1からずらして固定電荷を存在させて、しきい値を制御することが望ましいからである。
【0054】
(第2の実施形態)
図13及び図14は、本発明の第2の実施形態に係るCMOSトランジスタの製造工程を示す断面図である。
【0055】
本実施形態においては、ソース/ドレイン領域形成工程前に、ゲート絶縁膜を形成させるCMOSトランジスタの製造工程について説明する。CMOSトランジスタの最終的な構成は、第1の実施形態と同様である。
【0056】
先に説明した第1の実施形態と同様にして、p型Si領域10及びn型Si領域20の境界表面にシリコン酸化物層からなる素子分離層31を形成した後、図13(a)に示すように、p型MOSトランジスタのゲート絶縁膜が形成される面以外の領域上にレジストからなるマスク材41を形成した。続いて、CVD法やスパッタ法など公知の方法を用いて、p型MOSトランジスタ用ゲート絶縁膜21として、Al/La濃度比=1.5のアモルファスのLaAlO3 膜42を約3nmの厚さで形成する。その後、レジストからなるマスク材41を除去する。
【0057】
次いで、図13(b)に示すように、図13(a)の工程と同様にして、n型MOSトランジスタのゲート絶縁膜が形成される面以外の領域上にレジストからなるマスク材43を形成した。続いて、CVD法やスパッタ法など公知の方法を用いてn型MOSトランジスタ用ゲート絶縁膜11として、Al/La濃度比=1のアモルファスのLaAlO3 膜44を約3nmの厚さで形成する。その後、レジストからなるマスク材43を除去する。
【0058】
次いで、図14(c)に示すように、n型MOSトランジスタ及びp型MOSトランジスタのゲート絶縁膜面以外の領域上に、レジストからなるマスク材45を形成した。続いて、公知の方法でゲート電極材料としてTaC膜46を堆積させることにより、マスク材45上及びゲート絶縁膜11,21上にTaC膜46を形成する。
【0059】
次いで、図14(d)に示すように、レジストからなるマスク材45をリフトオフにより除去する。これにより、ゲート部以外のTaC膜46が除去されることになり、ゲート電極12,22が形成される。
【0060】
次いで、図14(e)に示すように、ゲート電極12,22をマスクとして、n型MOSトランジスタ及びp型MOSトランジスタそれぞれにn型不純物、p型不純物をイオン注入することにより、ソース/ドレインのエクステンション層13,23となる拡散層を形成する。続いて、公知の方法でSiN層を全面に堆積させ、RIEによりゲート側壁絶縁膜15,25を形成する。
【0061】
その後、ゲート電極12,22及びゲート側壁15,25をマスクとしてn型MOSトランジスタ及びp型MOSトランジスタ各々のn型不純物、p型不純物をイオン注入し、活性化のための熱処理を施して、浅いエクステンション層13,23を含むソース/ドレイン領域14,25を形成することにより、前記図7に示すCMOSトランジスタが得られる。
【0062】
このように本実施形態においても、p型MOSトランジスタのゲート絶縁膜21ではAl/La濃度比=1.5、n型MOSトランジスタのゲート絶縁膜11ではAl/La濃度比=1としたCMOSトランジスタを得ることができる。従って、先の第1の実施形態と同様の効果が得られる。また、ダミーゲートを作る必要がないため、工程が簡略化される利点もある。
【0063】
(第3の実施形態)
図15は、本発明の第3の実施形態に係るCMOSトランジスタの製造工程を示す断面図である。
【0064】
本実施形態においては、Alのイオン注入によりp型MOSトランジスタのゲート絶縁膜中のAl/La濃度比をn型MOSトランジスタのAl/La濃度比より高くするCMOSトランジスタの製造方法について説明する。CMOSトランジスタの構成は、第1の実施形態と同様である。
【0065】
まず、図15(a)に示すように、先の第1の実施形態と同様にして、p型Si領域10及びn型Si領域20の境界表面にシリコン酸化物層からなる素子分離層31を形成する。続いて、p型Si領域10,n型Si領域20及び素子分離層31の上に、ゲート絶縁膜としてAl/La濃度比=1のアモルファスのLaAlO3 膜51を約3nmの厚さで堆積し、更にその上にゲート電極としてTaC膜52を堆積する。
【0066】
次いで、図15(b)に示すように、RIEなどの公知のエッチング技術を用いてLaAlO3 膜51,TaC膜52を加工してゲート電極構造を形成する。即ち、n型MOSトランジスタ領域にゲート絶縁膜11及びゲート電極12を形成し、p型MOSトランジスタ領域にゲート絶縁膜21’及びゲート電極22を形成する。その後、第1の実施形態における製造工程と同様にして、ゲート側壁絶縁膜15,25、エクステンション層13,23及びソース/ドレイン領域14,24を形成する。
【0067】
ここで、ゲート電極12,22はTaC膜52の加工により形成されるために同じ材料となるが、必ずしもこれに限らない。例えば、p型Si領域10及びn型Si領域20に異なる金属材料を形成しておくことにより、ゲート電極12,22を異なる材料で形成することも可能である。
【0068】
次いで、図15(c)に示すように、PEPによりp型MOSトランジスタのゲート電極面以外の領域をレジストからなるマスク材53によりマスクする。続いて、ゲート絶縁膜領域に注入されるよう設定した加速電圧加速電圧にて、Alを全面にイオン注入し、pMOSトランジスタのゲート絶縁膜21におけるAl/La濃度比を1.5に上げた。その後、例えば酸素雰囲気中のアニール等を施してもよい。
【0069】
これ以降は、レジストを除去することによって、前記図7に示すのと同様のCMOSトランジスタが得られることになる。
【0070】
以上では、p型Si領域10及びn型Si領域20上に、Al/La濃度比=1のアモルファスのLaAlO3 膜51を約3nmの厚さで形成させた後、Alをイオン注入することにより各々のゲート絶縁膜のAl/Laをそれぞれ1及び1.5とする方法を説明した。これとは逆にLaを選択的にイオン注入することにより同じ最終形態を得ることができる。即ち、p型Si領域10及びn型Si領域20上にAl/La濃度比=1.5のアモルファスのLaAlO3 膜を形成し、その後、Laをn型MOSトランジスタのゲート絶縁膜11中のみにイオン注入することによっても、同様の構成を実現することができる。但し、LaはAlに比して重い(原子量が大きい)ため、イオン注入が難しくなる問題があり、従ってAlをイオン注入する方が望ましい。
【0071】
また、本実施形態では、ゲート絶縁膜11,21’及びゲート電極12,22の形成後にソース/ドレイン領域14,24の形成を行ったが、先の第1の実施形態と同様に、ゲート絶縁膜11,21’及びゲート電極12,22の形成前にソース/ドレイン領域14,24を形成することも可能である。さらに、さらに、ゲート絶縁膜へのAlやLaのイオン注入を、ソース/ドレイン領域14,24の形成前に行うことも可能である。
【0072】
(第4の実施形態)
図16は、本発明の第4の実施形態に係わるCMOSトランジスタの製造工程を示す断面図である。
【0073】
本実施形態では、n型MOS、p型MOSトランジスタにおいて、異なるゲート電極材料を用いた例を説明する。具体的には、第1の実施形態のCMOSトランジスタ構成におけるp型MOSトランジスタのゲート電極部がWであることと、p型MOSトランジスタのゲート絶縁膜であるLaAlO3 のAl/La比が1.1であること以外は、第1の実施形態のCMOSトランジスタ構成と同様である。そして第4の実施形態における製造工程は、第1の実施形態の製造工程と、図11(j)のダミーゲート除去後の工程までは同様である。
【0074】
ダミーゲート除去後、本実施形態の製造工程では、図16(a)に示すように、p型MOSトランジスタのゲート埋め込み溝以外の領域上にSiからなるマスク材61を形成する。続いて、マスク材61上及びp型MOSトランジスタのゲート埋め込み溝内に、CVD法やスパッタ法など公知の方法を用いてp型MOSトランジスタ用ゲート絶縁膜としてAl/La濃度比=1.1のアモルファスのLaAlO3 膜62を約3nmの厚さで形成する。その後、LaAlO3 膜62上に、p型MOSトランジスタのゲート電極として、シリコンのエネルギーギャップ中央よりも価電子帯寄りの仕事関数を持つW膜63を堆積する。
【0075】
次いで、Siからなるマスク材61を除去することにより、p型MOSトランジスタ用のゲート絶縁膜210及びゲート電極220が形成される。続いて、図16(b)に示すように、図16(a)の工程と同様にして、n型MOSトランジスタのゲート埋め込み溝以外の領域上にSiからなるマスク材71を形成し、マスク材71上及びn型MOSトランジスタのゲート埋め込み溝内に、n型MOSトランジスタ用ゲート絶縁膜としてAl/La濃度比=1のアモルファスのLaAlO3 膜72を約3nmの厚さで形成する。その後、n型MOSトランジスタのゲート電極として、シリコンのエネルギーギャップ中央よりも伝導帯寄りの仕事関数を持つTaC膜73を堆積する。
【0076】
次いで、図16(c)に示すように、Siからなるマスク材71を除去することにより、n型MOSトランジスタ用のゲート絶縁膜110及びゲート電極120が形成される。Siからなるマスク材71を除去することにより、nMOSトランジスタ領域にゲート絶縁膜110及びゲート電極120が形成される。これにより、Al/La濃度比=1のアモルファスのLaAlO3 膜72からなるゲート絶縁膜110とTaC膜73からなるゲート電極120を有するn型MOSトランジスタと、Al/La濃度比=1.1のアモルファスのLaAlO3 膜62からなるゲート絶縁膜210とW膜63からなるゲート電極220を有するp型MOSトランジスタと、から構成されたCMOSトランジスタが得られる。
【0077】
本実施形態においては、p型MOSトランジスタ及びn型MOSトランジスタのゲート電極にそれぞれW,TaCを用いた例を示したが、ゲート電極材料はこれらの材料に限定されるものではない。p型MOSトランジスタのゲート電極は半導体のエネルギーギャップ中央以下かつ価電子端以上の仕事関数を有していればよく、例えば、Re,Ru,Rh,Pd,Ir,Au,Mo,Niなどを含んだ材料を用いても良い。また、n型MOSトランジスタのゲート電極は半導体のエネルギーギャップ中央以上かつ伝導帯端以下の仕事関数を有ししていればよく、例えばTi,Ag,Ta,Sb,Cr,Cu,Nb,Inなど含んだ材料を用いても良い。
【0078】
このように本実施形態によれば、n型MOSトランジスタにおいては、第1の実施形態と同様に、実効仕事関数はTaC固有の値である4.1eVを示し、p型MOSトランジスタにおいては、ゲート絶縁膜中のAl/La濃度比を1.1としているので、W固有の値である4.6eVよりも大きい5.2eVを示す。従って、第1の実施形態と同様に、n型MOSトランジスタ,p型MOSトランジスタ共に適性なしきい値電圧にて動作させることができる。
【0079】
(第5の実施形態)
図17は、本発明の第5の実施形態に係わるCMOSトランジスタの概略構成を示す斜視図である。
【0080】
本実施形態は、p型及びn型の半導体領域を基板表面から突出させた、いわゆるFinFETに適用した例である。
【0081】
Si基板(半導体基板)80上にSiO2 等の埋め込み絶縁膜81が形成され、この絶縁膜81上に、Fin状のp型Si層(第1の半導体領域)82とFin状のn型Si層(第2の半導体領域)83が平行に形成されている。p型Si層82の上面及び側面の一部には、Al/La=1の濃度比を持つアモルファスのLaAlO3 膜からなるゲート絶縁膜84が形成されている。n型Si層83の上面及び側面の一部には、Al/La=1.5の濃度比を持つアモルファスのLaAlO3 膜からなるゲート絶縁膜85が形成されている。そして、各ゲート絶縁膜84,85を覆うように、TaCからなる共通のゲート電極86が形成されている。また、ゲート電極86の側面には、ゲート側壁絶縁膜87が形成されている。
【0082】
なお、図17では、p型MOSトランジスタ及びn型MOSトランジスタのゲート電極は共通であるが、夫々別のゲート電極を用いてもかまわない。また、図17では、便宜上、一つのトランジスタが一つのFin状のSi層を有しているが、一つのトランジスタが複数のFin状のSi層を有していてもかまわない。
【0083】
このような構成であっても、ゲート絶縁膜84,85中におけるAl/La濃度比をp型MOSトランジスタとn型MOSトランジスタで変えることにより、同じゲート電極材料を用いながら、n型MOSトランジスタ,p型MOSトランジスタ共に適性なしきい値電圧にて動作させることができ、先の第1の実施形態と同様の効果が得られる。
【0084】
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。n型MOSトランジスタ及びp型MOSトランジスタのゲート電極材料は、TaCやWに限るものではなく、仕様に応じて適宜変更可能である。n型MOSトランジスタのゲート電極の形成材料は、p型半導体領域を形成する半導体のエネルギーギャップの中央以上で且つ伝導帯端以下の仕事関数を有するものであればよい。p型MOSトランジスタのゲート電極の形成材料は、n型半導体領域を形成する半導体のエネルギーギャップの中央以下で且つ価電子端以上の仕事関数を有するものであればよい。さらに、ゲート絶縁膜中におけるAl/La濃度比は、必ずしも実施形態に示した値に限定されるものではなく、使用するゲート電極材料に応じて適宜変更可能である。
【0085】
また、実施形態では、ゲート絶縁膜として酸化膜を用いたが、これに限らず窒化膜を用いることも可能である。即ち、本発明はMOSトランジスタに限らずMISトランジスタに適用することが可能である。
【0086】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【0087】
【図1】本発明の原理を説明するためのもので、PLD法によって作製した焼結体ターゲットを用いて成膜した膜の断面TEM像を示す顕微鏡写真。
【図2】図1に示したそれぞれの試料に対して、RBS分析により得た元素の深さ方向分布を示す図。
【図3】PLD法によりp型Si基板上に成膜したLaAlO3 ゲート絶縁膜の組成に依存してフラットバンド電圧がシフトすることを表す、容量−電圧特性を示す図。
【図4】MBE法によりp型Si基板上に成膜したLaAlO3 ゲート絶縁膜の組成に依存してフラットバンド電圧がシフトすることを表す、容量−電圧特性を示す図。
【図5】ゲート絶縁膜の基板界面に形成される固定電荷の様子を示す図。
【図6】La濃度が高いと基板の引っ張り歪み量が大きくなることを表す、引っ張り歪み量の深さ方向分布を示す図。
【図7】第1の実施形態に係わるCMOSトランジスタの概略構成を示す断面図。
【図8】第1の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図9】第1の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図10】第1の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図11】第1の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図12】第1の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図13】第2の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図14】第2の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図15】第3の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図16】第4の実施形態に係わるCMOSトランジスタの製造工程を示す断面図。
【図17】第5の実施形態に係わるCMOSトランジスタの概略構成を示す斜視図。
【符号の説明】
【0088】
10,80…p型Si領域(第1の半導体領域)
11,84,110…ゲート絶縁膜(第1のゲート絶縁膜)
12,120…ゲート電極(第1のゲート電極)
13,23…エクステンション層
14,24…ソース/ドレイン領域
15,25,87…ゲート側壁絶縁膜
16,26…NiSi層
20…n型Si領域(第2の半導体領域)
21,85,210…ゲート絶縁膜(第2のゲート絶縁膜)
22,220…ゲート電極(第2のゲート電極)
30…Si基板(半導体基板)
31…素子分離層
32…SiO2 膜(ダミーゲート絶縁膜)
33…多結晶Si膜(ダミーゲート電極)
34…レジスト
36…相関絶縁膜
37,41,43,53,61,71…マスク材
38,42,44,51,62,72…LaAlO3 膜
46,52,73…TaC膜
63…W膜
81…埋め込み絶縁膜
82…Fin状のp型Si層(第1の半導体領域)
83…Fin状のn型Si層(第2の半導体領域)
86…共通ゲート電極
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の表面部に形成された第1の半導体領域と、
前記半導体基板の表面部に形成された第2の半導体領域と、
前記第1の半導体領域上に形成された、La及びAlを含む第1のゲート絶縁膜と、該ゲート絶縁膜上に形成された第1のゲート電極とを有するn型MISトランジスタと、
前記第2の半導体領域上に形成された、La及びAlを含む第2のゲート絶縁膜と、該ゲート絶縁膜上に形成された第2のゲート電極とを有するp型MISトランジスタと、
を具備し、
前記第2のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laが、前記第1のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laよりも大きいことを特徴とする相補型半導体装置。
【請求項2】
前記第1及び第2のゲート絶縁膜の、AlのLaに対する原子濃度比Al/Laが共に1以上であることを特徴とする請求項1に記載の相補型半導体装置。
【請求項3】
前記第1の半導体領域のうち、前記第1のゲート絶縁膜との界面から10nm以内において、前記基板の表面と平行方向に格子が伸びる歪みが印加され、
前記第2の半導体領域のうち、前記第2のゲート絶縁膜との界面から10nm以内において、前記基板の表面と平行方向に格子が伸びる歪みが印加され、
前記第1の半導体領域における前記歪みの量の方が前記第2の半導体領域における前記歪みの量よりも大きいことを特徴とする請求項1又は2に記載の相補型半導体装置。
【請求項4】
前記n型MISトランジスタ及び前記p型MISトランジスタの各ゲート電極が、同一の材料で形成されていることを特徴とする請求項1〜3の何れかに記載の相補型半導体装置。
【請求項5】
前記第2のゲート絶縁膜におけるAl濃度は基板界面側とゲート電極界面側で異なり、基板界面におけるAl濃度の方がゲート電極界面におけるAl濃度よりも高いことを特徴とする請求項1〜4の何れかに記載の相補型半導体装置。
【請求項6】
前記第1のゲート絶縁膜におけるLa濃度は基板界面側とゲート電極界面側で異なり、基板界面におけるLa濃度の方がゲート電極界面におけるLa濃度よりも高いことを特徴とする請求項1〜4の何れかに記載の相補型半導体装置。
【請求項7】
前記第1のゲート電極の形成材料は、前記第1の半導体領域を形成する半導体のエネルギーギャップの中央以上で且つ伝導帯端以下の仕事関数を有し、
前記第2のゲート電極の形成材料は、前記第2の半導体領域を形成する半導体のエネルギーギャップの中央以下で且つ価電子端以上の仕事関数を有することを特徴とする請求項1に記載の相補型半導体装置。
【請求項8】
前記第1及び第2のゲート絶縁膜の少なくともゲート電極側に、HfO2 ,HfSiO,HfSiON,HfAlO,HfLaOの何れかからなる絶縁層を有することを特徴とする請求項1に記載の相補型半導体装置。
【請求項9】
半導体基板の表面部に、第1の半導体領域と第2の半導体領域を形成する工程と、
前記第1の半導体領域上に、La及びAlを含む第1のゲート絶縁膜を形成した後、該ゲート絶縁膜上に第1のゲート電極を形成することにより、n型MISトランジスタのゲート部を形成する工程と、
前記第2の半導体領域上に、La及びAlを含み、AlのLaに対する原子濃度比Al/Laが、前記第1のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laよりも大きい第2のゲート絶縁膜を形成した後、該ゲート絶縁膜上に第2のゲート電極を形成することにより、p型MISトランジスタのゲート部を形成する工程と、
を含むことを特徴とする相補型半導体装置の製造方法。
【請求項10】
半導体基板の表面部に、第1の半導体領域と第2の半導体領域を形成する工程と、
前記第1の半導体領域上に、La及びAlを含む第1のゲート絶縁膜を形成し、該第1のゲート絶縁膜上に第1のゲート電極を形成することにより、n型MISトランジスタのゲート部を形成し、且つ前記第2の半導体領域に前記第1のゲート絶縁膜と同じ材料の第2のゲート絶縁膜を形成し、該第2のゲート絶縁膜上に第2のゲート電極を形成することにより、p型MISトランジスタのゲート部を形成する工程と、
前記第2のゲート電極を通して前記第2のゲート絶縁膜中にAlをイオン注入、又は前記第1のゲート電極を通して前記第1のゲート絶縁膜中にLaをイオン注入することにより、前記第2のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laを、前記第1のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laよりも大きくする工程と、
を含むことを特徴とする相補型半導体装置の製造方法。
【請求項1】
半導体基板と、
前記半導体基板の表面部に形成された第1の半導体領域と、
前記半導体基板の表面部に形成された第2の半導体領域と、
前記第1の半導体領域上に形成された、La及びAlを含む第1のゲート絶縁膜と、該ゲート絶縁膜上に形成された第1のゲート電極とを有するn型MISトランジスタと、
前記第2の半導体領域上に形成された、La及びAlを含む第2のゲート絶縁膜と、該ゲート絶縁膜上に形成された第2のゲート電極とを有するp型MISトランジスタと、
を具備し、
前記第2のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laが、前記第1のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laよりも大きいことを特徴とする相補型半導体装置。
【請求項2】
前記第1及び第2のゲート絶縁膜の、AlのLaに対する原子濃度比Al/Laが共に1以上であることを特徴とする請求項1に記載の相補型半導体装置。
【請求項3】
前記第1の半導体領域のうち、前記第1のゲート絶縁膜との界面から10nm以内において、前記基板の表面と平行方向に格子が伸びる歪みが印加され、
前記第2の半導体領域のうち、前記第2のゲート絶縁膜との界面から10nm以内において、前記基板の表面と平行方向に格子が伸びる歪みが印加され、
前記第1の半導体領域における前記歪みの量の方が前記第2の半導体領域における前記歪みの量よりも大きいことを特徴とする請求項1又は2に記載の相補型半導体装置。
【請求項4】
前記n型MISトランジスタ及び前記p型MISトランジスタの各ゲート電極が、同一の材料で形成されていることを特徴とする請求項1〜3の何れかに記載の相補型半導体装置。
【請求項5】
前記第2のゲート絶縁膜におけるAl濃度は基板界面側とゲート電極界面側で異なり、基板界面におけるAl濃度の方がゲート電極界面におけるAl濃度よりも高いことを特徴とする請求項1〜4の何れかに記載の相補型半導体装置。
【請求項6】
前記第1のゲート絶縁膜におけるLa濃度は基板界面側とゲート電極界面側で異なり、基板界面におけるLa濃度の方がゲート電極界面におけるLa濃度よりも高いことを特徴とする請求項1〜4の何れかに記載の相補型半導体装置。
【請求項7】
前記第1のゲート電極の形成材料は、前記第1の半導体領域を形成する半導体のエネルギーギャップの中央以上で且つ伝導帯端以下の仕事関数を有し、
前記第2のゲート電極の形成材料は、前記第2の半導体領域を形成する半導体のエネルギーギャップの中央以下で且つ価電子端以上の仕事関数を有することを特徴とする請求項1に記載の相補型半導体装置。
【請求項8】
前記第1及び第2のゲート絶縁膜の少なくともゲート電極側に、HfO2 ,HfSiO,HfSiON,HfAlO,HfLaOの何れかからなる絶縁層を有することを特徴とする請求項1に記載の相補型半導体装置。
【請求項9】
半導体基板の表面部に、第1の半導体領域と第2の半導体領域を形成する工程と、
前記第1の半導体領域上に、La及びAlを含む第1のゲート絶縁膜を形成した後、該ゲート絶縁膜上に第1のゲート電極を形成することにより、n型MISトランジスタのゲート部を形成する工程と、
前記第2の半導体領域上に、La及びAlを含み、AlのLaに対する原子濃度比Al/Laが、前記第1のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laよりも大きい第2のゲート絶縁膜を形成した後、該ゲート絶縁膜上に第2のゲート電極を形成することにより、p型MISトランジスタのゲート部を形成する工程と、
を含むことを特徴とする相補型半導体装置の製造方法。
【請求項10】
半導体基板の表面部に、第1の半導体領域と第2の半導体領域を形成する工程と、
前記第1の半導体領域上に、La及びAlを含む第1のゲート絶縁膜を形成し、該第1のゲート絶縁膜上に第1のゲート電極を形成することにより、n型MISトランジスタのゲート部を形成し、且つ前記第2の半導体領域に前記第1のゲート絶縁膜と同じ材料の第2のゲート絶縁膜を形成し、該第2のゲート絶縁膜上に第2のゲート電極を形成することにより、p型MISトランジスタのゲート部を形成する工程と、
前記第2のゲート電極を通して前記第2のゲート絶縁膜中にAlをイオン注入、又は前記第1のゲート電極を通して前記第1のゲート絶縁膜中にLaをイオン注入することにより、前記第2のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laを、前記第1のゲート絶縁膜におけるAlのLaに対する原子濃度比Al/Laよりも大きくする工程と、
を含むことを特徴とする相補型半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2009−117557(P2009−117557A)
【公開日】平成21年5月28日(2009.5.28)
【国際特許分類】
【出願番号】特願2007−287870(P2007−287870)
【出願日】平成19年11月5日(2007.11.5)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年5月28日(2009.5.28)
【国際特許分類】
【出願日】平成19年11月5日(2007.11.5)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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