電界効果トランジスタ
【課題】 動作時のオン抵抗を充分に小さくすることが可能な高耐圧のＦＥＴ及びその製造方法を提供することを目的とする。
【解決手段】 ｐ型ＧａＮチャネル層１６がその上下をｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって挟まれた積層構造をメサ形状に加工してその側面に傾斜面を形成し、この傾斜面におけるｐ型ＧａＮチャネル層１６の傾斜した側面上にＳｉＯ２ ゲート絶縁膜２４を介してゲート電極４０Ｇａ、４０Ｇｂを設けている。即ち、ｐ型ＧａＮチャネル層１６の傾斜した側面をチャネル領域としている。このため、そのチャネル長をｐ型ＧａＮチャネル層１６の厚さによって制御することが可能となり、容易かつ高精度に短チャネル長化を達成することができる。
【解決手段】 ｐ型ＧａＮチャネル層１６がその上下をｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって挟まれた積層構造をメサ形状に加工してその側面に傾斜面を形成し、この傾斜面におけるｐ型ＧａＮチャネル層１６の傾斜した側面上にＳｉＯ２ ゲート絶縁膜２４を介してゲート電極４０Ｇａ、４０Ｇｂを設けている。即ち、ｐ型ＧａＮチャネル層１６の傾斜した側面をチャネル領域としている。このため、そのチャネル長をｐ型ＧａＮチャネル層１６の厚さによって制御することが可能となり、容易かつ高精度に短チャネル長化を達成することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＥＴ（Field Effect Transistor；電界効果トランジスタ）及びその製造方法に係り、特に、チャネル層にワイドギャップ半導体を用いたＭＩＳ（Metal-Insulator-Semiconductor）ＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮやＡｌＧａＮ等のワイドギャップ半導体をチャネル層に用いたＭＩＳＦＥＴは、ＳｉやＧａＡｓ等を用いたＭＩＳＦＥＴに比べ、動作時のオン抵抗が１桁以上も小さく、高耐圧で高温動作や大電流動作が可能となるデバイスとして注目されている。
【０００３】
従来のＧａＮ系ＭＩＳＦＥＴの一例を、図１５を用いて説明する。サファイア基板５０上に、ＧａＮバッファ層（図示せず）、アンドープＧａＮ層（図示せず）、Ｍｇ（マグネシウム）不純物がドープされたｐ型ＧａＮチャネル層５２が順に積層されている。また、このｐ型ＧａＮチャネル層５２の表面には、ｐ型ＧａＮチャネル層５２上にフォトリソグラフィ技術を用いて形成したレジストパターンをマスクとして例えばＳｉ（シリコン）等のｎ型不純物を添加することにより、ｎ型ＧａＮソース領域５４及びｎ型ＧａＮドレイン領域５６がｎ型不純物を添加しない中央部の両側に相対して形成されている。
【０００４】
また、ｎ型ＧａＮソース領域５４及びｎ型ＧａＮドレイン領域５６の上には、例えばＡｌ（アルミニウム）及びＴｉ（チタン）を順に蒸着して積層したＡｌ／Ｔｉ積層構造のソース電極５８及びドレイン電極６０がそれぞれ形成されている。また、ｎ型ＧａＮソース領域５４とｎ型ＧａＮドレイン領域５６とに挟まれた中央部のｐ型ＧａＮチャネル層５２上には、例えばＳｉＯ２膜からなるゲート絶縁膜６２を介して、Ａｌ／Ｔｉ積層構造のゲート電極６４が形成されている。
【０００５】
ここで、相対するｎ型ＧａＮソース領域５４とｎ型ＧａＮドレイン領域５６とに挟まれたｐ型ＧａＮチャネル層５２がこのＭＩＳＦＥＴのチャネル領域となり、その長さがチャネル長Ｌとなる。このように従来のＧａＮ系ＭＩＳＦＥＴにおいては、ＳｉやＧａＡｓを用いるＭＩＳＦＥＴの場合と略同様のプレーナ構造をなしている。
【０００６】
また、ソース領域及びドレイン領域の形成に関しては、上記した方法の代わりに、ｐ型ＧａＮチャネル層５２上にフォトリソグラフィ技術を用いてレジストパターンを形成し、このレジストパターンをマスクとしてｐ型ＧａＮチャネル層５２を選択的にエッチングして２つの凹部を相対して形成し、この凹部内にｎ型ＧａＮ層を選択的に埋め込み成長させる方法もある。
【０００７】
何れの場合においても、ｎ型ＧａＮソース領域５４とｎ型ＧａＮドレイン領域５６とに挟まれたｐ型ＧａＮチャネル層５２の長さ、即ちチャネル長Ｌは、ｐ型ＧａＮチャネル層５２上に形成されるレジストパターンの寸法精度に規定されるので、余り短くすることできず、通常の場合、ＧａＮ系ＭＩＳＦＥＴのチャネル長Ｌは６μｍ程度であった。
【特許文献１】特開２００１−２３０４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように従来のＧａＮ系のＭＩＳＦＥＴにおいては、チャネル長Ｌがフォトリソグラフィ技術による加工精度に規定されるため、充分な短チャネル長化を図ることには限界があった。このために、ｐ型ＧａＮチャネル層５２はＳｉやＧａＡｓ等よりも広いバンドギャップをもっているにも拘らず、ＭＩＳＦＥＴの動作時のオン抵抗を充分に小さくすることができないという問題があった。
【０００９】
また、Ａｌ／Ｔｉ積層構造のソース電極５８及びドレイン電極６０を用いているため、ｎ型ＧａＮソース領域５４及びｎ型ＧａＮドレイン領域５６とのコンタクト抵抗は、例えば平均で２×１０-４Ωｃｍ２と非常に高くなるという問題もあった。このようにＧａＮやＡｌＧａＮ等のワイドギャップ半導体をチャネル層に用いる従来のＭＩＳＦＥＴは、ＳｉやＧａＡｓを用いるＭＩＳＦＥＴと比較して、理論的に動作時のオン抵抗を１桁以上も小さくすることが可能であるにも拘らず、このようなワイドギャップ半導体の利点を活用するための好適なデバイス構造は未だ不明であった。
【００１０】
本発明は、上記事情を考慮してなされたものであって、動作時のオン抵抗を充分に小さくすることが可能な高耐圧のＦＥＴ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記した目的を達成するために、本発明においては、ワイドギャップ半導体からなるチャネル層の上下にソース層及びドレイン層が配置されている積層構造を有し、この積層構造の側面は、所定の角度をもつ傾斜面又は垂直面になっており、この傾斜面又は垂直面におけるチャネル層の側面を含む箇所に、ゲート絶縁膜を介してゲート電極が設けられていることを特徴とするＦＥＴが提供される。
【００１２】
また、本発明においては、上記のＦＥＴにおいて、傾斜面又は垂直面が、積層構造をメサ形状に加工した側面であり、このメサ形状の複数の側面のそれぞれの傾斜面又は垂直面におけるチャネル層の側面を含む箇所に、ゲート絶縁膜を介してゲート電極が設けられているＦＥＴが提供される。なお、本明細書において、「メサ形状」という用語は、台形形状のみならず、矩形形状を含むものとして用いる。
【００１３】
また、本発明においては、基板上に、連続的な結晶成長を行って、ワイドギャップ半導体からなるチャネル層の上下にソース層及びドレイン層が配置された積層構造を形成する第１の工程と、この積層構造を選択的にエッチング除去して、積層構造の側面に所定の角度をもつ傾斜面又は垂直面を表出させると共に、ソース層及びドレイン層の表面を表出させる第２の工程と、これらソース層及びドレイン層並びに傾斜面又は垂直面の全面に、ゲート絶縁膜を形成した後、このゲート絶縁膜上に、絶縁膜を形成する第３の工程と、この絶縁膜を選択的にエッチング除去して、傾斜面又は垂直面におけるチャネル層の箇所にゲート絶縁膜が露出するコンタクトホールを開口した後、このコンタクトホール内に所定の導電性材料を充填して、ゲート電極を形成する第４の工程と、を有することを特徴とするＦＥＴの製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、ワイドギャップ半導体からなるチャネル層の上下をソース層及びドレイン層によって挟まれた積層構造に設けられた傾斜面又は垂直面におけるチャネル層側面上にゲート絶縁膜を介してゲート電極が設けられているため、この傾斜面又は垂直面におけるチャネル層の側面がチャネル領域となり、そのチャネル長をチャネル層の厚さによって制御することが可能となる。従って、容易かつ高精度に短チャネル長化を達成することができ、オン抵抗の充分に小さいスイッチング動作が可能なＭＩＳＦＥＴを実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の一実施の形態について添付図面を参照しつつ説明する。図１に示されるように、本実施形態に係るＧａＮ系ＭＩＳＦＥＴの一例においては、例えば半絶縁性のサファイア基板１０上に、ＧａＮバッファ層（図示せず）、アンドープＧａＮ層１２、ｎ型ＧａＮドレイン層１４、例えば厚さ３０ｎｍのｐ型ＧａＮチャネル層１６、及びｎ型ＧａＮソース層１８が順に積層されている。即ち、ｐ型ＧａＮチャネル層１６の上下にｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４が配置された積層構造を有している。
【００１６】
また、これらｎ型ＧａＮソース層１８、ｐ型ＧａＮチャネル層１６、及びｎ型ＧａＮドレイン層１４からなる積層構造は、両側面がそれぞれ積層方向に所定の角度をもった傾斜面となるメサ形状に加工されている。即ち、ｐ型ＧａＮチャネル層１６の両側面がそれぞ
れこのメサ形状の傾斜面の一部をなしている。また、このメサ形状の全面にＳｉＯ２ゲート絶縁膜２４が形成されており、このＳｉＯ２ゲート絶縁膜２４によって、ｐ型ＧａＮチャネル層１６の傾斜した両側面が被覆されている。また、このＳｉＯ２ゲート絶縁膜２４上には、前述した積層構造の傾斜面以外の箇所と後述するゲート電極、ソース電極、及びドレイン電極の箇所を除いた部分に、耐圧・耐熱性樹脂としてのポリイミドからなる層間絶縁膜２６が形成されている。
【００１７】
そして、層間絶縁膜２６及びＳｉＯ２ゲート絶縁膜２４に開口されたコンタクトホールを介して、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４にそれぞれオーミック接続するソース電極３２Ｓ及び２つのドレイン電極３２Ｄａ、３２Ｄｂが形成されており、また層間絶縁膜２６及びＳｉＯ２ゲート絶縁膜２４に開口されたコンタクトホールを介して、ｐ型ＧａＮチャネル層１６の傾斜した両側面上のＳｉＯ２ゲート絶縁膜２４にそれぞれ接触する２つのゲート電極４０Ｇａ、４０Ｇｂが形成されている。
【００１８】
そして、ソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂは、ＳｉＯ２ゲート絶縁膜２４との密着性が良好でｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４とのコンタクト抵抗の小さい電極材料であるＴａＳｉ及びＡｕ（金）が下から順に積層されたＴａＳｉ／Ａｕ積層構造となっている。また、ゲート電極４０Ｇａ、４０Ｇｂは、Ｎｉ（ニッケル）及びＡｕが順に積層されたＮｉ／Ａｕ積層構造となっている。
【００１９】
ここで、ソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂ、ゲート電極４０Ｇａ、４０Ｇｂ、並びに層間絶縁膜２６からなる表面は面一の平坦面となっている。こうして、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４にそれぞれソース電極３２Ｓ及びドレイン電極３２Ｄａがオーミック接続し、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって上下を挟まれたｐ型ＧａＮチャネル層１６の傾斜した一方の側面上にＳｉＯ２ゲート絶縁膜２４を介してゲート電極４０Ｇａが設けられ、エンハンスメント型の第１のＭＩＳＦＥＴ４２ａを構成している。
【００２０】
同様に、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４にそれぞれソース電極３２Ｓ及びドレイン電極３２Ｄｂがオーミック接続し、ｐ型ＧａＮチャネル層１６の傾斜した他方の側面上にＳｉＯ２ゲート絶縁膜２４を介してゲート電極４０Ｇｂが設けられ、エンハンスメント型の第２のＭＩＳＦＥＴ４２ｂを構成している。そして、これら第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂは、メサ形状の相対する両側に隣接して配置されている。
【００２１】
このＦＥＴ構造において、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４により上下を挟まれた厚さ３０ｎｍのｐ型ＧａＮチャネル層１６の傾斜した両側面の近傍が、図で示したチャネル長Ｌを有するチャネル領域となる。このチャネル長Ｌは、チャネル層１６の厚さと積層構造に形成した傾斜面の立ち上がり角度との関数である。例えばこの傾斜面の立ち上がり角度をθ、チャネル層１６の厚さをｄとすると、ｄ・ｓｉｎ-1θとなる。
【００２２】
それ故、このＦＥＴ構造におけるチャネル長Ｌは、積層構造の傾斜面の立ち上がり角度θが同じであるとすれば、ｐ型ＧａＮチャネル層１６の厚さによって制御することが可能となるため、従来のレジストパターンの寸法精度で制御していたμｍオーダーからｎｍオーダーへの飛躍的な短チャネル長化を容易かつ高精度に達成することができる。従って、オン抵抗の充分に小さいスイッチング動作が可能なＭＩＳＦＥＴを実現することができる。
【００２３】
このように本実施形態によれば、ＳｉやＧａＡｓ等と比較してバンドギャップが充分に大きいｐ型ＧａＮチャネル層１６を用いるため、高温動作が可能になると共に、ゲート耐圧を大幅に高くすることができる。因みに、本発明者らが図１に示されるようなＧａＮ系ＭＩＳＦＥＴを試作し、その特性を測定したところ、ゲート・ソース間電圧ＶGS＝０Ｖのときのオン抵抗は、従来の場合よりも１桁程度小さくなり、１０ｍΩ／ｃｍ２となった。また、ゲート耐圧は４００Ｖを超える値が得られた。
【００２４】
また、メサ形状の相対する２つの傾斜面を利用して第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂを形成しているため、これら２個のＭＩＳＦＥＴを組み合わせることにより、大電流動作が容易に可能になる。また、これらのＭＩＳＦＥＴから構成される集積回路の高密度化・高集積化に寄与することができる。なお、上記実施形態においては、厚さ３０ｎｍのｐ型ＧａＮチャネル層１６を用い、このｐ型ＧａＮチャネル層１６の傾斜面に沿ったチャネル長Ｌが４０ｎｍとなる場合について説明したが、ｐ型ＧａＮチャネル層１６の厚さ及びこの厚さ及び傾斜角度に規定されるチャネル長Ｌは上記の場合に限定されるものではなく、要求されるＭＩＳＦＥＴ特性に応じて種々の値をとることが可能である。
【００２５】
因みに、本発明者らがｐ型ＧａＮチャネル層１６の厚さを変化させた場合のオン抵抗の変化を計算したところ、図２のグラフに示されるような結果になった。このグラフから明らかなように、ｐ型ＧａＮチャネル層１６の厚さが薄くなるにつれてオン抵抗が小さくなることが確認される。但し、ｐ型ＧａＮチャネル層１６が余り薄くなり過ぎると、ゲートのコントロールが効かなくなり、良好なＦＥＴ動作が困難になるという点にも留意する必要がある。
【００２６】
また、上記実施形態のようにメサ形状の相対する２つの傾斜面を利用して第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂを隣接して形成する代わりに、一方の傾斜面のみを利用して１個のＭＩＳＦＥＴを形成することも当然に可能である。また、この場合と逆に、メサ形状が多角錐台、例えば四角錐台形状であれば、その４つの傾斜面を利用して４個のＭＩＳＦＥＴを隣接して形成することが可能になる。この場合、更なる大電流動作が可能になると共に、集積回路の更なる高密度化・高集積化に寄与することができる。
【００２７】
また、メサ形状として矩形形状を採用して、メサ形状の側面を垂直面にし、上記実施形態における傾斜面の代わりに、この垂直面を利用してＭＩＳＦＥＴを形成することも可能である。この場合のＦＥＴ構造においては、ｎ型ＧａＮソース層及びｎ型ＧａＮドレイン層により上下を挟まれたｐ型ＧａＮチャネル層の垂直側面の近傍がチャネル領域となり、ｐ型ＧａＮチャネル層の厚さが、即チャネル長Ｌとなる。
【００２８】
また、半絶縁性のサファイア基板１０の代わりに、例えばＳｉＣ、Ｓｉ、ＧａＡｓ、ＧａＰ等からなる導電性の半導体基板を用いてもよい。また、ｐ型ＧａＮチャネル層１６の代わりに、Ｍｇ不純物をドープしたＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰ、若しくはＡｌＩｎＧａＮＰ、又はＡｌ不純物若しくはＢ（硼素）不純物をドープしたＳｉＣからなるｐ型チャネル層を用いてもよい。
【００２９】
更に、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４の代わりに、Ｓｉ不純物をドープしたＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰ、若しくはＡｌＩｎＧａＮＰ、又はＮ（窒素）不純物若しくはＰ（リン）不純物をドープしたＳｉＣからなるｎ型ソース層及びｎ型ドレイン層を用いてもよい。
【００３０】
上記実施形態に係るＧａＮ系ＭＩＳＦＥＴの製造方法の一例について、図３〜図１４を用いて説明する。先ず、半絶縁性のサファイア基板１０上に、例えば超真空成長装置を用いたガスソースＭＢＥ（Molecular Beam Epitaxy；分子線エピタキシャル成長）法により、一連の結晶成長を行った。
【００３１】
即ち、成長温度６４０℃において、原料ガスとして分圧４×１０-５ＰａのＧａ（ガリウム）とラジカル化した分圧４×１０-４ＰａのＮを用い、ＧａＮバッァ層（図示せず）を厚さ５０ｎｍに成長させた。連続して、成長温度８５０℃において、分圧１．３３×１０-３ＰａのＧａと分圧６．６５×１０-３ＰａのＮを用い、アンドープＧａＮ層１２を厚さ１０００ｎｍに成長させた。
【００３２】
また連続して、成長温度８５０℃において、分圧６．６５×１０-４ＰａのＧａと分圧６．６５×１０-３ＰａのＮを用い、分圧６．６５×１０-６ＰａのＳｉをドーパントとして加え、キャリア濃度１×１０１９ｃｍ-３程度のｎ型ＧａＮドレイン層１４を厚さ２００ｎｍに成長させた。更に連続して、成長温度８５０℃において、分圧６．６５×１０-７ＰａのＧａと分圧６．６５×１０-３ＰａのＮを用い、分圧６．６５×１０-６ＰａのＭｇをドーパントとして加えて、キャリア濃度５×１０18ｃｍ-３程度のｐ型ＧａＮチャネル層１６を厚さ３０ｎｍに成長させた。
【００３３】
更に連続して、成長温度８５０℃において、分圧６．６５×１０-４ＰａのＧａと分圧６．６５×１０-３ＰａのＮを用い、分圧６．６５×１０-４ＰａのＳｉをドーパントとして加え、キャリア濃度１×１０19ｃｍ-３程度のｎ型ＧａＮソース層１８を厚さ２００ｎｍに成長させた。こうして、ｐ型ＧａＮチャネル層１６がその上下をｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって挟まれた積層構造を形成した（図３参照）。
【００３４】
なお、このとき、Ｇａ源には、例えばＴＥＧ（Ｇａ（Ｃ２Ｈ５）３；トリエチルガリウム）やＴＭＧ（Ｇａ（ＣＨ３）３；トリメチルガリウム）等の有機金属ガスを用いた。また、Ｎ源には、例えば（ＣＨ３）３・Ｎ２Ｈ４；ジメチルヒドラジン）や（ＣＨ３）２・Ｎ２Ｈ４；ジメチルヒドラジン）やＮＨ３（アンモニア）等を用いた。また、Ｓｉ源には、ＳｉＨ４（モノシラン）等を用いた。また、Ｍｇ源には、例えばジシクロペンタジエニエルＭｇ等の有機系Ｍｇを用いた。
【００３５】
また、ガスソースＭＢＥ法の代わりに、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition；有機金属化学気相成長）法を用いて一連の結晶成長を行ってもよい。次いで、ｎ型ＧａＮソース層１８上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition；化学的気相成長）法により、ＳｉＯ２膜２０を厚さ２００ｎｍに形成した。なお、このＳｉＯ２膜２０の代わりに、ＳｉＮＸ膜やＡｌＮ膜を形成してもよい。続いて、ＳｉＯ２膜２０上にレジスト膜を塗布した後、リソグラフィ技術を用いてパターニングし、所定の形状のレジストパターン２２を形成した（図４参照）。
【００３６】
次いで、このレジストパターン２２をマスクとして、例えばＢＨＦを用いたウエットエッチング法又はＣＦ４を用いたドライエッチング法により、ＳｉＯ２膜２０を選択的にエッチング除去して、所定の形状にパターニングした。その後、例えばアセトンやメタノールを用いた方法やＯ２アッシング法により、レジストパターン２２を除去した。
【００３７】
続いて、メタン系ガスを用いたＥＣＲ（Electron Cyclotron Resonance；電子サイクロトロン共鳴）プラズマエッチング法又はＲＩＢＥ（Reactive IonBeamEtching；反応性イオンビームエッチング）法により、パターニングされたＳｉＯ２膜２０をマスクとして、ｎ型ＧａＮソース層１８、ｐ型ＧａＮチャネル層１６、及びｎ型ＧａＮドレイン層１４の一部を順に選択的にエッチング除去し、メサ形状を形成した。このメサ形状の相対する両側面は、ｎ型ＧａＮソース層１８、ｐ型ＧａＮチャネル層１６、及びｎ型ＧａＮドレイン層１４の一部が露出した傾斜面となった。即ち、ｐ型ＧａＮチャネル層１６の傾斜した側面が、メサ形状の傾斜面の一部をなした。
【００３８】
このとき、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって上下を挟まれたｐ型ＧａＮチャネル層１６の傾斜した両側面が、作製予定のＭＩＳＦＥＴのチャネル領域となり、このチャネル領域の傾斜面に沿った長さがチャネル長Ｌとなった。このチャネル長Ｌは、ｐ型ＧａＮチャネル層１６の厚さとメサ加工の条件によって規定され、主要にはｐ型ＧａＮチャネル層１６の厚さによって規定され、ここでは４０ｎｍとなった（図５参照）。
【００３９】
次いで、ＳｉＯ２膜２０を除去した後、メサ形状の全面に、例えば熱ＣＶＤ法やプラズマＣＶＤ法により、ＳｉＯ２ゲート絶縁膜２４を厚さ５０ｎｍに形成した。こうしてｐ型ＧａＮチャネル層１６の傾斜した両側面をＳｉＯ２ゲート絶縁膜２４によって被覆した。続いて、ＳｉＯ２ゲート絶縁膜２４の全面に、耐圧・耐熱性樹脂としてのポリイミドから構成される層間絶縁膜２６を厚さ３０００ｎｍに形成した（図６および７参照）。
【００４０】
次いで、この層間絶縁膜２６上にＥＢ（Electron Beam；電子線）レジスト膜を塗布した後、ＥＢリソグラフィ技術を用いてパターニングし、ソース及びドレイン形成予定領域を開口するレジストパターン２８を形成した（図７参照）。次いで、このレジストパターン２８をマスクとして、ドライエッチング装置を用いたＲＩＢＥ法により、層間絶縁膜２６及びＳｉＯ２ゲート絶縁膜２４を選択的に順にエッチング除去して、ｎ型ＧａＮソース層１８が露出するコンタクトホール３０Ｓを開口すると同時に、ｎ型ＧａＮドレイン層１４が露出する２つのコンタクトホール３０Ｄａ、３０Ｄｂを開口した。その後、例えばアセトンやメタノールを用いた方法やＯ２アッシング法により、レジストパターン２８を除去した（図８参照）。
【００４１】
次いで、コンタクトホール３０Ｓ、３０Ｄａ、３０Ｄｂが開口された層間絶縁膜２６全面に、例えばＡｒプラズマを用いたスパッタ蒸着法により、ＳｉＯ２ゲート絶縁膜２４との密着性が良好でｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４とのコンタクト抵抗の小さい電極材料であるＴａＳｉ及びＡｕを下から順に積層して、ＴａＳｉ／Ａｕ層３２を形成すると共に、このＴａＳｉ／Ａｕ層３２によってコンタクトホール３０Ｓ、３０Ｄａ、３０Ｄｂ内を充填した。なお、このＴａＳｉ／Ａｕ層３２の代わりに、例えばＷＳｉ／Ａｕ層やＴａＳｉ層やＡｌＳｉ／Ａｕ層やＮｉＳｉ／Ａｕ層等を形成してもよい（図９参照）。
【００４２】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing；化学的機械研磨）法により、ＴａＳｉ／Ａｕ層３２及び層間絶縁膜２６を研磨し、コンタクトホール３０Ｓ、３０Ｄａ、３０Ｄｂ内のみにＴａＳｉ／Ａｕ層３２を分離して残存させると共に、このＴａＳｉ／Ａｕ層３２及び層間絶縁膜２６からなる表面を面一の平坦面とした。
【００４３】
こうして、ｎ型ＧａＮソース層１８にオーミック接続するコンタクトホール３０Ｓ内のＴａＳｉ／Ａｕ層３２からなるソース電極３２Ｓを形成した。同時に、ｎ型ＧａＮドレイン層１４にオーミック接続するコンタクトホール３０Ｄａ、３０Ｄｂ内のＴａＳｉ／Ａｕ層３２からなる２つのドレイン電極３２Ｄａ、３２Ｄｂを形成した（図１０参照）。
【００４４】
次いで、層間絶縁膜２６並びにソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂの全面に、例えばプラズマＣＶＤ法により、ＳｉＯ２膜３４を厚さ２００ｎｍに形成した。続いて、このＳｉＯ２膜３４上にＥＢレジスト膜を塗布した後、ＥＢリソグラフィ技術を用いてパターニングし、ゲート形成予定領域を開口するレジストパターン３６を形成した（図１１参照）。
【００４５】
次いで、このレジストパターン３６をマスクとして、ドライエッチング装置を用いたＲＩＢＥ法により、ＳｉＯ２膜３４及び層間絶縁膜２６を選択的に順にエッチング除去して、ｐ型ＧａＮチャネル層１６の傾斜した両側面を被覆するＳｉＯ２ゲート絶縁膜２４が露出する２つのコンタクトホール３８Ｇａ、３８Ｇｂを開口した。その後、例えばアセトンやメタノールを用いた方法やＯ２アッシング法により、レジストパターン３６を除去した。（図１２参照）。
【００４６】
次いで、コンタクトホール３８Ｇａ、３８Ｇｂが開口されたＳｉＯ２膜３４の全面に、例えばＡｒプラズマを用いたスパッタ蒸着法により、Ｎｉ及びＡｕを下から順に積層して、Ｎｉ／Ａｕ層４０を形成すると共に、このＮｉ／Ａｕ層４０によってコンタクトホール３８Ｇａ、３８Ｇｂ内を充填する（図１３参照）。次いで、例えばＣＭＰ法により、Ｎｉ／Ａｕ層４０及びＳｉＯ２ 膜３４をソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂ等の表面が露出するまで研磨して、コンタクトホール３８Ｇａ、３８Ｇｂ内のみにＮｉ／Ａｕ層４０を分離して残存させると共に、このＮｉ／Ａｕ層４０、ソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂ、並びに層間絶縁膜２６からなる表面を面一の平坦面とした。そして、ＳｉＯ２ ゲート絶縁膜２４に接触するコンタクトホール３８Ｇａ、３８Ｇｂ内のＮｉ／Ａｕ層４０からなる２つのゲート電極４０Ｇａ、４０Ｇｂを形成した。
【００４７】
こうして、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４にそれぞれソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂがオーミック接続し、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって上下を挟まれたｐ型ＧａＮチャネル層１６の傾斜した両方の側面上にＳｉＯ２ゲート絶縁膜２４を介してゲート電極４０Ｇａ、４０Ｇｂが設けられたエンハンスメント型の第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂを隣接して形成した（図１４参照）。
【００４８】
次いで、図示は省略するが、多層配線技術を用いて、これらの各電極及び層間絶縁膜２６の上に例えばポリイミドからなる層間絶縁膜を形成し、この層間絶縁膜に開口したコンタクトホールを介して、ソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂ並びにゲート電極４０Ｇａ、４０Ｇｂに適宜接続する配線層を形成した。こうして配線層によって互いに接続される第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂ等から構成される所定の集積回路を形成した。
【００４９】
以上のような一連の工程を経て、図１に示されるようなＧａＮ系ＭＩＳＦＥＴを作製した。このように本実施例に係る製造方法よれば、ソース電極３２Ｓ、ドレイン電極３２Ｄａ、３２Ｄｂ、及びゲート電極４０Ｇａ、４０Ｇｂの形成の際にＣＭＰ法を用いているため、各電極が接触しているｎ型ＧａＮソース層１８、ｎ型ＧａＮドレイン層１４、及びＳｉＯ２ ゲート絶縁膜２４の高さは互いに異なるものの、これらの電極及び層間絶縁膜２６からなる表面を面一の平坦面とすることが可能になる。従って、第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂの形成後の多層配線工程を容易にすることができる。
【００５０】
また、チャネル層にワイドギャップ半導体を用いるため、高温動作が可能になると共に、ゲート耐圧を大幅に高くすることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態に係るＧａＮ系ＭＩＳＦＥＴを示す概略断面図である。
【図２】図１のＧａＮ系ＭＩＳＦＥＴにおけるｐ型ＧａＮチャネル層の厚さとオン抵抗との関係を示すグラフである。
【図３】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その１）である。
【図４】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その２）である。
【図５】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その３）である。
【図６】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その４）である。
【図７】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その５）である。
【図８】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その６）である。
【図９】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その７）である。
【図１０】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その８）である。
【図１１】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その９）である。
【図１２】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その１０）である。
【図１３】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その１１）である。
【図１４】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その１２）である。
【図１５】従来のＧａＮ系ＭＩＳＦＥＴを示す概略断面図である。
【符号の説明】
【００５２】
１０ サファイア基板
１２ アンドープＧａＮ層
１４ ｎ型ＧａＮドレイン層
１６ ｐ型ＧａＮチャネル層
１８ ｎ型ＧａＮソース層
２０ ＳｉＯ２膜
２２ レジストパターン
２４ ＳｉＯ２ゲート絶縁膜
２６ 層間絶縁膜
２８ レジストパターン
３０Ｓ、３０Ｄａ、３０Ｄｂ コンタクトホール
３２ ＴａＳｉ／Ａｕ層
３２Ｓ ソース電極
３２Ｄａ、３２Ｄｂ ドレイン電極
３４ ＳｉＯ２膜
３６ レジストパターン
３８Ｇａ、３８Ｇｂ コンタクトホール
４０ Ｎｉ／Ａｕ層
４０Ｇａ、４０Ｇｂ ゲート電極
４２ａ 第１のＭＩＳＦＥＴ
４２ｂ 第２のＭＩＳＦＥＴ
Ｌ チャネル長
【技術分野】
【０００１】
本発明は、ＦＥＴ（Field Effect Transistor；電界効果トランジスタ）及びその製造方法に係り、特に、チャネル層にワイドギャップ半導体を用いたＭＩＳ（Metal-Insulator-Semiconductor）ＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮやＡｌＧａＮ等のワイドギャップ半導体をチャネル層に用いたＭＩＳＦＥＴは、ＳｉやＧａＡｓ等を用いたＭＩＳＦＥＴに比べ、動作時のオン抵抗が１桁以上も小さく、高耐圧で高温動作や大電流動作が可能となるデバイスとして注目されている。
【０００３】
従来のＧａＮ系ＭＩＳＦＥＴの一例を、図１５を用いて説明する。サファイア基板５０上に、ＧａＮバッファ層（図示せず）、アンドープＧａＮ層（図示せず）、Ｍｇ（マグネシウム）不純物がドープされたｐ型ＧａＮチャネル層５２が順に積層されている。また、このｐ型ＧａＮチャネル層５２の表面には、ｐ型ＧａＮチャネル層５２上にフォトリソグラフィ技術を用いて形成したレジストパターンをマスクとして例えばＳｉ（シリコン）等のｎ型不純物を添加することにより、ｎ型ＧａＮソース領域５４及びｎ型ＧａＮドレイン領域５６がｎ型不純物を添加しない中央部の両側に相対して形成されている。
【０００４】
また、ｎ型ＧａＮソース領域５４及びｎ型ＧａＮドレイン領域５６の上には、例えばＡｌ（アルミニウム）及びＴｉ（チタン）を順に蒸着して積層したＡｌ／Ｔｉ積層構造のソース電極５８及びドレイン電極６０がそれぞれ形成されている。また、ｎ型ＧａＮソース領域５４とｎ型ＧａＮドレイン領域５６とに挟まれた中央部のｐ型ＧａＮチャネル層５２上には、例えばＳｉＯ２膜からなるゲート絶縁膜６２を介して、Ａｌ／Ｔｉ積層構造のゲート電極６４が形成されている。
【０００５】
ここで、相対するｎ型ＧａＮソース領域５４とｎ型ＧａＮドレイン領域５６とに挟まれたｐ型ＧａＮチャネル層５２がこのＭＩＳＦＥＴのチャネル領域となり、その長さがチャネル長Ｌとなる。このように従来のＧａＮ系ＭＩＳＦＥＴにおいては、ＳｉやＧａＡｓを用いるＭＩＳＦＥＴの場合と略同様のプレーナ構造をなしている。
【０００６】
また、ソース領域及びドレイン領域の形成に関しては、上記した方法の代わりに、ｐ型ＧａＮチャネル層５２上にフォトリソグラフィ技術を用いてレジストパターンを形成し、このレジストパターンをマスクとしてｐ型ＧａＮチャネル層５２を選択的にエッチングして２つの凹部を相対して形成し、この凹部内にｎ型ＧａＮ層を選択的に埋め込み成長させる方法もある。
【０００７】
何れの場合においても、ｎ型ＧａＮソース領域５４とｎ型ＧａＮドレイン領域５６とに挟まれたｐ型ＧａＮチャネル層５２の長さ、即ちチャネル長Ｌは、ｐ型ＧａＮチャネル層５２上に形成されるレジストパターンの寸法精度に規定されるので、余り短くすることできず、通常の場合、ＧａＮ系ＭＩＳＦＥＴのチャネル長Ｌは６μｍ程度であった。
【特許文献１】特開２００１−２３０４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように従来のＧａＮ系のＭＩＳＦＥＴにおいては、チャネル長Ｌがフォトリソグラフィ技術による加工精度に規定されるため、充分な短チャネル長化を図ることには限界があった。このために、ｐ型ＧａＮチャネル層５２はＳｉやＧａＡｓ等よりも広いバンドギャップをもっているにも拘らず、ＭＩＳＦＥＴの動作時のオン抵抗を充分に小さくすることができないという問題があった。
【０００９】
また、Ａｌ／Ｔｉ積層構造のソース電極５８及びドレイン電極６０を用いているため、ｎ型ＧａＮソース領域５４及びｎ型ＧａＮドレイン領域５６とのコンタクト抵抗は、例えば平均で２×１０-４Ωｃｍ２と非常に高くなるという問題もあった。このようにＧａＮやＡｌＧａＮ等のワイドギャップ半導体をチャネル層に用いる従来のＭＩＳＦＥＴは、ＳｉやＧａＡｓを用いるＭＩＳＦＥＴと比較して、理論的に動作時のオン抵抗を１桁以上も小さくすることが可能であるにも拘らず、このようなワイドギャップ半導体の利点を活用するための好適なデバイス構造は未だ不明であった。
【００１０】
本発明は、上記事情を考慮してなされたものであって、動作時のオン抵抗を充分に小さくすることが可能な高耐圧のＦＥＴ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記した目的を達成するために、本発明においては、ワイドギャップ半導体からなるチャネル層の上下にソース層及びドレイン層が配置されている積層構造を有し、この積層構造の側面は、所定の角度をもつ傾斜面又は垂直面になっており、この傾斜面又は垂直面におけるチャネル層の側面を含む箇所に、ゲート絶縁膜を介してゲート電極が設けられていることを特徴とするＦＥＴが提供される。
【００１２】
また、本発明においては、上記のＦＥＴにおいて、傾斜面又は垂直面が、積層構造をメサ形状に加工した側面であり、このメサ形状の複数の側面のそれぞれの傾斜面又は垂直面におけるチャネル層の側面を含む箇所に、ゲート絶縁膜を介してゲート電極が設けられているＦＥＴが提供される。なお、本明細書において、「メサ形状」という用語は、台形形状のみならず、矩形形状を含むものとして用いる。
【００１３】
また、本発明においては、基板上に、連続的な結晶成長を行って、ワイドギャップ半導体からなるチャネル層の上下にソース層及びドレイン層が配置された積層構造を形成する第１の工程と、この積層構造を選択的にエッチング除去して、積層構造の側面に所定の角度をもつ傾斜面又は垂直面を表出させると共に、ソース層及びドレイン層の表面を表出させる第２の工程と、これらソース層及びドレイン層並びに傾斜面又は垂直面の全面に、ゲート絶縁膜を形成した後、このゲート絶縁膜上に、絶縁膜を形成する第３の工程と、この絶縁膜を選択的にエッチング除去して、傾斜面又は垂直面におけるチャネル層の箇所にゲート絶縁膜が露出するコンタクトホールを開口した後、このコンタクトホール内に所定の導電性材料を充填して、ゲート電極を形成する第４の工程と、を有することを特徴とするＦＥＴの製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、ワイドギャップ半導体からなるチャネル層の上下をソース層及びドレイン層によって挟まれた積層構造に設けられた傾斜面又は垂直面におけるチャネル層側面上にゲート絶縁膜を介してゲート電極が設けられているため、この傾斜面又は垂直面におけるチャネル層の側面がチャネル領域となり、そのチャネル長をチャネル層の厚さによって制御することが可能となる。従って、容易かつ高精度に短チャネル長化を達成することができ、オン抵抗の充分に小さいスイッチング動作が可能なＭＩＳＦＥＴを実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の一実施の形態について添付図面を参照しつつ説明する。図１に示されるように、本実施形態に係るＧａＮ系ＭＩＳＦＥＴの一例においては、例えば半絶縁性のサファイア基板１０上に、ＧａＮバッファ層（図示せず）、アンドープＧａＮ層１２、ｎ型ＧａＮドレイン層１４、例えば厚さ３０ｎｍのｐ型ＧａＮチャネル層１６、及びｎ型ＧａＮソース層１８が順に積層されている。即ち、ｐ型ＧａＮチャネル層１６の上下にｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４が配置された積層構造を有している。
【００１６】
また、これらｎ型ＧａＮソース層１８、ｐ型ＧａＮチャネル層１６、及びｎ型ＧａＮドレイン層１４からなる積層構造は、両側面がそれぞれ積層方向に所定の角度をもった傾斜面となるメサ形状に加工されている。即ち、ｐ型ＧａＮチャネル層１６の両側面がそれぞ
れこのメサ形状の傾斜面の一部をなしている。また、このメサ形状の全面にＳｉＯ２ゲート絶縁膜２４が形成されており、このＳｉＯ２ゲート絶縁膜２４によって、ｐ型ＧａＮチャネル層１６の傾斜した両側面が被覆されている。また、このＳｉＯ２ゲート絶縁膜２４上には、前述した積層構造の傾斜面以外の箇所と後述するゲート電極、ソース電極、及びドレイン電極の箇所を除いた部分に、耐圧・耐熱性樹脂としてのポリイミドからなる層間絶縁膜２６が形成されている。
【００１７】
そして、層間絶縁膜２６及びＳｉＯ２ゲート絶縁膜２４に開口されたコンタクトホールを介して、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４にそれぞれオーミック接続するソース電極３２Ｓ及び２つのドレイン電極３２Ｄａ、３２Ｄｂが形成されており、また層間絶縁膜２６及びＳｉＯ２ゲート絶縁膜２４に開口されたコンタクトホールを介して、ｐ型ＧａＮチャネル層１６の傾斜した両側面上のＳｉＯ２ゲート絶縁膜２４にそれぞれ接触する２つのゲート電極４０Ｇａ、４０Ｇｂが形成されている。
【００１８】
そして、ソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂは、ＳｉＯ２ゲート絶縁膜２４との密着性が良好でｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４とのコンタクト抵抗の小さい電極材料であるＴａＳｉ及びＡｕ（金）が下から順に積層されたＴａＳｉ／Ａｕ積層構造となっている。また、ゲート電極４０Ｇａ、４０Ｇｂは、Ｎｉ（ニッケル）及びＡｕが順に積層されたＮｉ／Ａｕ積層構造となっている。
【００１９】
ここで、ソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂ、ゲート電極４０Ｇａ、４０Ｇｂ、並びに層間絶縁膜２６からなる表面は面一の平坦面となっている。こうして、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４にそれぞれソース電極３２Ｓ及びドレイン電極３２Ｄａがオーミック接続し、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって上下を挟まれたｐ型ＧａＮチャネル層１６の傾斜した一方の側面上にＳｉＯ２ゲート絶縁膜２４を介してゲート電極４０Ｇａが設けられ、エンハンスメント型の第１のＭＩＳＦＥＴ４２ａを構成している。
【００２０】
同様に、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４にそれぞれソース電極３２Ｓ及びドレイン電極３２Ｄｂがオーミック接続し、ｐ型ＧａＮチャネル層１６の傾斜した他方の側面上にＳｉＯ２ゲート絶縁膜２４を介してゲート電極４０Ｇｂが設けられ、エンハンスメント型の第２のＭＩＳＦＥＴ４２ｂを構成している。そして、これら第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂは、メサ形状の相対する両側に隣接して配置されている。
【００２１】
このＦＥＴ構造において、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４により上下を挟まれた厚さ３０ｎｍのｐ型ＧａＮチャネル層１６の傾斜した両側面の近傍が、図で示したチャネル長Ｌを有するチャネル領域となる。このチャネル長Ｌは、チャネル層１６の厚さと積層構造に形成した傾斜面の立ち上がり角度との関数である。例えばこの傾斜面の立ち上がり角度をθ、チャネル層１６の厚さをｄとすると、ｄ・ｓｉｎ-1θとなる。
【００２２】
それ故、このＦＥＴ構造におけるチャネル長Ｌは、積層構造の傾斜面の立ち上がり角度θが同じであるとすれば、ｐ型ＧａＮチャネル層１６の厚さによって制御することが可能となるため、従来のレジストパターンの寸法精度で制御していたμｍオーダーからｎｍオーダーへの飛躍的な短チャネル長化を容易かつ高精度に達成することができる。従って、オン抵抗の充分に小さいスイッチング動作が可能なＭＩＳＦＥＴを実現することができる。
【００２３】
このように本実施形態によれば、ＳｉやＧａＡｓ等と比較してバンドギャップが充分に大きいｐ型ＧａＮチャネル層１６を用いるため、高温動作が可能になると共に、ゲート耐圧を大幅に高くすることができる。因みに、本発明者らが図１に示されるようなＧａＮ系ＭＩＳＦＥＴを試作し、その特性を測定したところ、ゲート・ソース間電圧ＶGS＝０Ｖのときのオン抵抗は、従来の場合よりも１桁程度小さくなり、１０ｍΩ／ｃｍ２となった。また、ゲート耐圧は４００Ｖを超える値が得られた。
【００２４】
また、メサ形状の相対する２つの傾斜面を利用して第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂを形成しているため、これら２個のＭＩＳＦＥＴを組み合わせることにより、大電流動作が容易に可能になる。また、これらのＭＩＳＦＥＴから構成される集積回路の高密度化・高集積化に寄与することができる。なお、上記実施形態においては、厚さ３０ｎｍのｐ型ＧａＮチャネル層１６を用い、このｐ型ＧａＮチャネル層１６の傾斜面に沿ったチャネル長Ｌが４０ｎｍとなる場合について説明したが、ｐ型ＧａＮチャネル層１６の厚さ及びこの厚さ及び傾斜角度に規定されるチャネル長Ｌは上記の場合に限定されるものではなく、要求されるＭＩＳＦＥＴ特性に応じて種々の値をとることが可能である。
【００２５】
因みに、本発明者らがｐ型ＧａＮチャネル層１６の厚さを変化させた場合のオン抵抗の変化を計算したところ、図２のグラフに示されるような結果になった。このグラフから明らかなように、ｐ型ＧａＮチャネル層１６の厚さが薄くなるにつれてオン抵抗が小さくなることが確認される。但し、ｐ型ＧａＮチャネル層１６が余り薄くなり過ぎると、ゲートのコントロールが効かなくなり、良好なＦＥＴ動作が困難になるという点にも留意する必要がある。
【００２６】
また、上記実施形態のようにメサ形状の相対する２つの傾斜面を利用して第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂを隣接して形成する代わりに、一方の傾斜面のみを利用して１個のＭＩＳＦＥＴを形成することも当然に可能である。また、この場合と逆に、メサ形状が多角錐台、例えば四角錐台形状であれば、その４つの傾斜面を利用して４個のＭＩＳＦＥＴを隣接して形成することが可能になる。この場合、更なる大電流動作が可能になると共に、集積回路の更なる高密度化・高集積化に寄与することができる。
【００２７】
また、メサ形状として矩形形状を採用して、メサ形状の側面を垂直面にし、上記実施形態における傾斜面の代わりに、この垂直面を利用してＭＩＳＦＥＴを形成することも可能である。この場合のＦＥＴ構造においては、ｎ型ＧａＮソース層及びｎ型ＧａＮドレイン層により上下を挟まれたｐ型ＧａＮチャネル層の垂直側面の近傍がチャネル領域となり、ｐ型ＧａＮチャネル層の厚さが、即チャネル長Ｌとなる。
【００２８】
また、半絶縁性のサファイア基板１０の代わりに、例えばＳｉＣ、Ｓｉ、ＧａＡｓ、ＧａＰ等からなる導電性の半導体基板を用いてもよい。また、ｐ型ＧａＮチャネル層１６の代わりに、Ｍｇ不純物をドープしたＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰ、若しくはＡｌＩｎＧａＮＰ、又はＡｌ不純物若しくはＢ（硼素）不純物をドープしたＳｉＣからなるｐ型チャネル層を用いてもよい。
【００２９】
更に、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４の代わりに、Ｓｉ不純物をドープしたＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰ、若しくはＡｌＩｎＧａＮＰ、又はＮ（窒素）不純物若しくはＰ（リン）不純物をドープしたＳｉＣからなるｎ型ソース層及びｎ型ドレイン層を用いてもよい。
【００３０】
上記実施形態に係るＧａＮ系ＭＩＳＦＥＴの製造方法の一例について、図３〜図１４を用いて説明する。先ず、半絶縁性のサファイア基板１０上に、例えば超真空成長装置を用いたガスソースＭＢＥ（Molecular Beam Epitaxy；分子線エピタキシャル成長）法により、一連の結晶成長を行った。
【００３１】
即ち、成長温度６４０℃において、原料ガスとして分圧４×１０-５ＰａのＧａ（ガリウム）とラジカル化した分圧４×１０-４ＰａのＮを用い、ＧａＮバッァ層（図示せず）を厚さ５０ｎｍに成長させた。連続して、成長温度８５０℃において、分圧１．３３×１０-３ＰａのＧａと分圧６．６５×１０-３ＰａのＮを用い、アンドープＧａＮ層１２を厚さ１０００ｎｍに成長させた。
【００３２】
また連続して、成長温度８５０℃において、分圧６．６５×１０-４ＰａのＧａと分圧６．６５×１０-３ＰａのＮを用い、分圧６．６５×１０-６ＰａのＳｉをドーパントとして加え、キャリア濃度１×１０１９ｃｍ-３程度のｎ型ＧａＮドレイン層１４を厚さ２００ｎｍに成長させた。更に連続して、成長温度８５０℃において、分圧６．６５×１０-７ＰａのＧａと分圧６．６５×１０-３ＰａのＮを用い、分圧６．６５×１０-６ＰａのＭｇをドーパントとして加えて、キャリア濃度５×１０18ｃｍ-３程度のｐ型ＧａＮチャネル層１６を厚さ３０ｎｍに成長させた。
【００３３】
更に連続して、成長温度８５０℃において、分圧６．６５×１０-４ＰａのＧａと分圧６．６５×１０-３ＰａのＮを用い、分圧６．６５×１０-４ＰａのＳｉをドーパントとして加え、キャリア濃度１×１０19ｃｍ-３程度のｎ型ＧａＮソース層１８を厚さ２００ｎｍに成長させた。こうして、ｐ型ＧａＮチャネル層１６がその上下をｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって挟まれた積層構造を形成した（図３参照）。
【００３４】
なお、このとき、Ｇａ源には、例えばＴＥＧ（Ｇａ（Ｃ２Ｈ５）３；トリエチルガリウム）やＴＭＧ（Ｇａ（ＣＨ３）３；トリメチルガリウム）等の有機金属ガスを用いた。また、Ｎ源には、例えば（ＣＨ３）３・Ｎ２Ｈ４；ジメチルヒドラジン）や（ＣＨ３）２・Ｎ２Ｈ４；ジメチルヒドラジン）やＮＨ３（アンモニア）等を用いた。また、Ｓｉ源には、ＳｉＨ４（モノシラン）等を用いた。また、Ｍｇ源には、例えばジシクロペンタジエニエルＭｇ等の有機系Ｍｇを用いた。
【００３５】
また、ガスソースＭＢＥ法の代わりに、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition；有機金属化学気相成長）法を用いて一連の結晶成長を行ってもよい。次いで、ｎ型ＧａＮソース層１８上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition；化学的気相成長）法により、ＳｉＯ２膜２０を厚さ２００ｎｍに形成した。なお、このＳｉＯ２膜２０の代わりに、ＳｉＮＸ膜やＡｌＮ膜を形成してもよい。続いて、ＳｉＯ２膜２０上にレジスト膜を塗布した後、リソグラフィ技術を用いてパターニングし、所定の形状のレジストパターン２２を形成した（図４参照）。
【００３６】
次いで、このレジストパターン２２をマスクとして、例えばＢＨＦを用いたウエットエッチング法又はＣＦ４を用いたドライエッチング法により、ＳｉＯ２膜２０を選択的にエッチング除去して、所定の形状にパターニングした。その後、例えばアセトンやメタノールを用いた方法やＯ２アッシング法により、レジストパターン２２を除去した。
【００３７】
続いて、メタン系ガスを用いたＥＣＲ（Electron Cyclotron Resonance；電子サイクロトロン共鳴）プラズマエッチング法又はＲＩＢＥ（Reactive IonBeamEtching；反応性イオンビームエッチング）法により、パターニングされたＳｉＯ２膜２０をマスクとして、ｎ型ＧａＮソース層１８、ｐ型ＧａＮチャネル層１６、及びｎ型ＧａＮドレイン層１４の一部を順に選択的にエッチング除去し、メサ形状を形成した。このメサ形状の相対する両側面は、ｎ型ＧａＮソース層１８、ｐ型ＧａＮチャネル層１６、及びｎ型ＧａＮドレイン層１４の一部が露出した傾斜面となった。即ち、ｐ型ＧａＮチャネル層１６の傾斜した側面が、メサ形状の傾斜面の一部をなした。
【００３８】
このとき、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって上下を挟まれたｐ型ＧａＮチャネル層１６の傾斜した両側面が、作製予定のＭＩＳＦＥＴのチャネル領域となり、このチャネル領域の傾斜面に沿った長さがチャネル長Ｌとなった。このチャネル長Ｌは、ｐ型ＧａＮチャネル層１６の厚さとメサ加工の条件によって規定され、主要にはｐ型ＧａＮチャネル層１６の厚さによって規定され、ここでは４０ｎｍとなった（図５参照）。
【００３９】
次いで、ＳｉＯ２膜２０を除去した後、メサ形状の全面に、例えば熱ＣＶＤ法やプラズマＣＶＤ法により、ＳｉＯ２ゲート絶縁膜２４を厚さ５０ｎｍに形成した。こうしてｐ型ＧａＮチャネル層１６の傾斜した両側面をＳｉＯ２ゲート絶縁膜２４によって被覆した。続いて、ＳｉＯ２ゲート絶縁膜２４の全面に、耐圧・耐熱性樹脂としてのポリイミドから構成される層間絶縁膜２６を厚さ３０００ｎｍに形成した（図６および７参照）。
【００４０】
次いで、この層間絶縁膜２６上にＥＢ（Electron Beam；電子線）レジスト膜を塗布した後、ＥＢリソグラフィ技術を用いてパターニングし、ソース及びドレイン形成予定領域を開口するレジストパターン２８を形成した（図７参照）。次いで、このレジストパターン２８をマスクとして、ドライエッチング装置を用いたＲＩＢＥ法により、層間絶縁膜２６及びＳｉＯ２ゲート絶縁膜２４を選択的に順にエッチング除去して、ｎ型ＧａＮソース層１８が露出するコンタクトホール３０Ｓを開口すると同時に、ｎ型ＧａＮドレイン層１４が露出する２つのコンタクトホール３０Ｄａ、３０Ｄｂを開口した。その後、例えばアセトンやメタノールを用いた方法やＯ２アッシング法により、レジストパターン２８を除去した（図８参照）。
【００４１】
次いで、コンタクトホール３０Ｓ、３０Ｄａ、３０Ｄｂが開口された層間絶縁膜２６全面に、例えばＡｒプラズマを用いたスパッタ蒸着法により、ＳｉＯ２ゲート絶縁膜２４との密着性が良好でｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４とのコンタクト抵抗の小さい電極材料であるＴａＳｉ及びＡｕを下から順に積層して、ＴａＳｉ／Ａｕ層３２を形成すると共に、このＴａＳｉ／Ａｕ層３２によってコンタクトホール３０Ｓ、３０Ｄａ、３０Ｄｂ内を充填した。なお、このＴａＳｉ／Ａｕ層３２の代わりに、例えばＷＳｉ／Ａｕ層やＴａＳｉ層やＡｌＳｉ／Ａｕ層やＮｉＳｉ／Ａｕ層等を形成してもよい（図９参照）。
【００４２】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing；化学的機械研磨）法により、ＴａＳｉ／Ａｕ層３２及び層間絶縁膜２６を研磨し、コンタクトホール３０Ｓ、３０Ｄａ、３０Ｄｂ内のみにＴａＳｉ／Ａｕ層３２を分離して残存させると共に、このＴａＳｉ／Ａｕ層３２及び層間絶縁膜２６からなる表面を面一の平坦面とした。
【００４３】
こうして、ｎ型ＧａＮソース層１８にオーミック接続するコンタクトホール３０Ｓ内のＴａＳｉ／Ａｕ層３２からなるソース電極３２Ｓを形成した。同時に、ｎ型ＧａＮドレイン層１４にオーミック接続するコンタクトホール３０Ｄａ、３０Ｄｂ内のＴａＳｉ／Ａｕ層３２からなる２つのドレイン電極３２Ｄａ、３２Ｄｂを形成した（図１０参照）。
【００４４】
次いで、層間絶縁膜２６並びにソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂの全面に、例えばプラズマＣＶＤ法により、ＳｉＯ２膜３４を厚さ２００ｎｍに形成した。続いて、このＳｉＯ２膜３４上にＥＢレジスト膜を塗布した後、ＥＢリソグラフィ技術を用いてパターニングし、ゲート形成予定領域を開口するレジストパターン３６を形成した（図１１参照）。
【００４５】
次いで、このレジストパターン３６をマスクとして、ドライエッチング装置を用いたＲＩＢＥ法により、ＳｉＯ２膜３４及び層間絶縁膜２６を選択的に順にエッチング除去して、ｐ型ＧａＮチャネル層１６の傾斜した両側面を被覆するＳｉＯ２ゲート絶縁膜２４が露出する２つのコンタクトホール３８Ｇａ、３８Ｇｂを開口した。その後、例えばアセトンやメタノールを用いた方法やＯ２アッシング法により、レジストパターン３６を除去した。（図１２参照）。
【００４６】
次いで、コンタクトホール３８Ｇａ、３８Ｇｂが開口されたＳｉＯ２膜３４の全面に、例えばＡｒプラズマを用いたスパッタ蒸着法により、Ｎｉ及びＡｕを下から順に積層して、Ｎｉ／Ａｕ層４０を形成すると共に、このＮｉ／Ａｕ層４０によってコンタクトホール３８Ｇａ、３８Ｇｂ内を充填する（図１３参照）。次いで、例えばＣＭＰ法により、Ｎｉ／Ａｕ層４０及びＳｉＯ２ 膜３４をソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂ等の表面が露出するまで研磨して、コンタクトホール３８Ｇａ、３８Ｇｂ内のみにＮｉ／Ａｕ層４０を分離して残存させると共に、このＮｉ／Ａｕ層４０、ソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂ、並びに層間絶縁膜２６からなる表面を面一の平坦面とした。そして、ＳｉＯ２ ゲート絶縁膜２４に接触するコンタクトホール３８Ｇａ、３８Ｇｂ内のＮｉ／Ａｕ層４０からなる２つのゲート電極４０Ｇａ、４０Ｇｂを形成した。
【００４７】
こうして、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４にそれぞれソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂがオーミック接続し、ｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって上下を挟まれたｐ型ＧａＮチャネル層１６の傾斜した両方の側面上にＳｉＯ２ゲート絶縁膜２４を介してゲート電極４０Ｇａ、４０Ｇｂが設けられたエンハンスメント型の第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂを隣接して形成した（図１４参照）。
【００４８】
次いで、図示は省略するが、多層配線技術を用いて、これらの各電極及び層間絶縁膜２６の上に例えばポリイミドからなる層間絶縁膜を形成し、この層間絶縁膜に開口したコンタクトホールを介して、ソース電極３２Ｓ及びドレイン電極３２Ｄａ、３２Ｄｂ並びにゲート電極４０Ｇａ、４０Ｇｂに適宜接続する配線層を形成した。こうして配線層によって互いに接続される第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂ等から構成される所定の集積回路を形成した。
【００４９】
以上のような一連の工程を経て、図１に示されるようなＧａＮ系ＭＩＳＦＥＴを作製した。このように本実施例に係る製造方法よれば、ソース電極３２Ｓ、ドレイン電極３２Ｄａ、３２Ｄｂ、及びゲート電極４０Ｇａ、４０Ｇｂの形成の際にＣＭＰ法を用いているため、各電極が接触しているｎ型ＧａＮソース層１８、ｎ型ＧａＮドレイン層１４、及びＳｉＯ２ ゲート絶縁膜２４の高さは互いに異なるものの、これらの電極及び層間絶縁膜２６からなる表面を面一の平坦面とすることが可能になる。従って、第１及び第２のＭＩＳＦＥＴ４２ａ、４２ｂの形成後の多層配線工程を容易にすることができる。
【００５０】
また、チャネル層にワイドギャップ半導体を用いるため、高温動作が可能になると共に、ゲート耐圧を大幅に高くすることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態に係るＧａＮ系ＭＩＳＦＥＴを示す概略断面図である。
【図２】図１のＧａＮ系ＭＩＳＦＥＴにおけるｐ型ＧａＮチャネル層の厚さとオン抵抗との関係を示すグラフである。
【図３】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その１）である。
【図４】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その２）である。
【図５】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その３）である。
【図６】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その４）である。
【図７】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その５）である。
【図８】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その６）である。
【図９】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その７）である。
【図１０】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その８）である。
【図１１】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その９）である。
【図１２】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その１０）である。
【図１３】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その１１）である。
【図１４】図１に示されるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための工程断面図（その１２）である。
【図１５】従来のＧａＮ系ＭＩＳＦＥＴを示す概略断面図である。
【符号の説明】
【００５２】
１０ サファイア基板
１２ アンドープＧａＮ層
１４ ｎ型ＧａＮドレイン層
１６ ｐ型ＧａＮチャネル層
１８ ｎ型ＧａＮソース層
２０ ＳｉＯ２膜
２２ レジストパターン
２４ ＳｉＯ２ゲート絶縁膜
２６ 層間絶縁膜
２８ レジストパターン
３０Ｓ、３０Ｄａ、３０Ｄｂ コンタクトホール
３２ ＴａＳｉ／Ａｕ層
３２Ｓ ソース電極
３２Ｄａ、３２Ｄｂ ドレイン電極
３４ ＳｉＯ２膜
３６ レジストパターン
３８Ｇａ、３８Ｇｂ コンタクトホール
４０ Ｎｉ／Ａｕ層
４０Ｇａ、４０Ｇｂ ゲート電極
４２ａ 第１のＭＩＳＦＥＴ
４２ｂ 第２のＭＩＳＦＥＴ
Ｌ チャネル長
【特許請求の範囲】
【請求項１】
窒化物系III−Ｖ族化合物半導体からなるチャネル層の上下にソース層及びドレイン層が配置されている積層構造を有し、
前記積層構造のうち少なくとも前記チャネル層及び前記ソース層の側面は、所定の角度をもつ傾斜面又は垂直面になっており、
前記傾斜面又は前記垂直面における前記チャネル層の側面を含む箇所に、ゲート絶縁膜を介してゲート電極が設けられ、
前記チャネル層の厚さによってオン抵抗が制御されることを特徴とする電界効果トランジスタ。
【請求項２】
前記チャネル層は、厚さが２０ｎｍ以上１００ｎｍ以下である、請求項１記載の電界効果トランジスタ。
【請求項３】
前記窒化物系III−Ｖ族化合物半導体が、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰ、又はＡｌＩｎＧａＮＰである、請求項１又は２記載の電界効果トランジスタ。
【請求項４】
前記ソース層及び前記ドレイン層が、窒化物系III−Ｖ族化合物半導体からなり、前記ソース層及び前記ドレイン層にそれぞれ接続して設けられているソース電極及びドレイン電極が、下から順に形成された金属シリサイド層とＡｕ層との積層構造を有する、請求項１〜３のいずれかに記載の電界効果トランジスタ。
【請求項５】
前記金属シリサイド層が、Ｔａ、Ｗ、Ａｌ、又はＮｉのシリサイド合金からなる、請求項４記載の電界効果トランジスタ。
【請求項６】
前記ゲート絶縁膜が、ＳｉＯ2、ＳｉＮX、又はＡｌＮからなる、請求項１〜５のいずれかに記載の電界効果トランジスタ。
【請求項１】
窒化物系III−Ｖ族化合物半導体からなるチャネル層の上下にソース層及びドレイン層が配置されている積層構造を有し、
前記積層構造のうち少なくとも前記チャネル層及び前記ソース層の側面は、所定の角度をもつ傾斜面又は垂直面になっており、
前記傾斜面又は前記垂直面における前記チャネル層の側面を含む箇所に、ゲート絶縁膜を介してゲート電極が設けられ、
前記チャネル層の厚さによってオン抵抗が制御されることを特徴とする電界効果トランジスタ。
【請求項２】
前記チャネル層は、厚さが２０ｎｍ以上１００ｎｍ以下である、請求項１記載の電界効果トランジスタ。
【請求項３】
前記窒化物系III−Ｖ族化合物半導体が、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰ、又はＡｌＩｎＧａＮＰである、請求項１又は２記載の電界効果トランジスタ。
【請求項４】
前記ソース層及び前記ドレイン層が、窒化物系III−Ｖ族化合物半導体からなり、前記ソース層及び前記ドレイン層にそれぞれ接続して設けられているソース電極及びドレイン電極が、下から順に形成された金属シリサイド層とＡｕ層との積層構造を有する、請求項１〜３のいずれかに記載の電界効果トランジスタ。
【請求項５】
前記金属シリサイド層が、Ｔａ、Ｗ、Ａｌ、又はＮｉのシリサイド合金からなる、請求項４記載の電界効果トランジスタ。
【請求項６】
前記ゲート絶縁膜が、ＳｉＯ2、ＳｉＮX、又はＡｌＮからなる、請求項１〜５のいずれかに記載の電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００８−３１１６７２（Ｐ２００８−３１１６７２Ａ）
【公開日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願番号】特願２００８−１９２３６９（Ｐ２００８−１９２３６９）
【出願日】平成２０年７月２５日（２００８．７．２５）
【分割の表示】特願２００１−３６１１８３（Ｐ２００１−３６１１８３）の分割
【原出願日】平成１３年１１月２７日（２００１．１１．２７）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
【公開日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願日】平成２０年７月２５日（２００８．７．２５）
【分割の表示】特願２００１−３６１１８３（Ｐ２００１−３６１１８３）の分割
【原出願日】平成１３年１１月２７日（２００１．１１．２７）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
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