電界効果トランジスタおよび電界効果トランジスタの製造方法
【課題】耐圧性が高い電界効果トランジスタおよびその製造方法を提供すること。
【解決手段】MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、基板と、前記基板上に形成された、リセス部を有する半導体動作層と、前記リセス部を含む前記半導体動作層上に形成された絶縁膜と、前記リセス部における前記絶縁膜上に形成されたゲート電極と、前記半導体動作層上に前記リセス部を挟んで形成され、前記半導体動作層に電気的に接続されたソース電極およびドレイン電極と、を備え、前記リセス部が前記半導体動作層に対して傾斜して立ち上がっている側壁部を有する。
【解決手段】MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、基板と、前記基板上に形成された、リセス部を有する半導体動作層と、前記リセス部を含む前記半導体動作層上に形成された絶縁膜と、前記リセス部における前記絶縁膜上に形成されたゲート電極と、前記半導体動作層上に前記リセス部を挟んで形成され、前記半導体動作層に電気的に接続されたソース電極およびドレイン電極と、を備え、前記リセス部が前記半導体動作層に対して傾斜して立ち上がっている側壁部を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられる窒化物系化合物からなる電界効果トランジスタおよびその製造方法に関するものである。
【背景技術】
【0002】
III−V族窒化物系化合物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばAlGaN/GaNヘテロ構造を有する電界効果トランジスタ(FET)は、ピエゾ効果によって、界面に2次元電子ガスが発生している。この2次元電子ガスは、高い電子移動度とキャリア密度を有しており、多くの注目を集めている。また、AlGaN/GaNヘテロ構造を用いたヘテロ接合FET(HFET)は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。
【0003】
通常のAlGaN/GaN HFETは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリオン型デバイスである。一方、パワースイッチング応用においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。
【0004】
ノーマリオフ型デバイスを実現するためには、MOS構造を採用する必要がある。たとえば、特許文献1には、AlGaN等からなるキャリア供給層をゲート部分においてエッチオフし、キャリア走行層のエッチング表面上に絶縁層を形成してMOS構造とした電界効果トランジスタ(MOSFET)が開示されている。
【0005】
【特許文献1】国際公開第2003/071607号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1に開示される電界効果トランジスタは、エッチオフしたキャリア供給層の側壁がキャリア走行層のエッチング表面に対してほぼ垂直に形成される。その結果、ゲート−ドレイン間において、キャリア供給層の側壁とキャリア走行層のエッチング表面が形成する直角の角部に電界が集中するため、耐圧性が低下するという問題がある。
【0007】
本発明は、上記に鑑みてなされたものであって、耐圧性が高い電界効果トランジスタおよび電界効果トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、基板と、前記基板上に形成された、リセス部を有する半導体動作層と、前記リセス部を含む前記半導体動作層上に形成された絶縁膜と、前記リセス部における前記絶縁膜上に形成されたゲート電極と、前記半導体動作層上に前記リセス部を挟んで形成され、前記半導体動作層に電気的に接続されたソース電極およびドレイン電極と、を備え、前記リセス部が前記半導体動作層に対して傾斜して立ち上がっている側壁部を有することを特徴とする。
【0009】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層は、アンドープのキャリア走行層と該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とが順次積層して形成され、前記キャリア走行層および前記キャリア供給層の一部を前記下部半導体層に到る深さまで除去して形成したリセス部を有することを特徴とする。
【0010】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層は、前記ソース電極および前記ドレイン電極の直下にコンタクト領域を有することを特徴とする。
【0011】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記コンタクト領域は、前記半導体動作層に不純物イオンを注入して形成されたものであることを特徴とする。
【0012】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層は、n型またはp型の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とが順次積層して形成され、前記キャリア走行層および前記コンタクト層の一部を前記キャリア走行層に到る深さまで除去して形成したリセス部を有することを特徴とする。
【0013】
また、本発明に係る電界効果トランジスタは、MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、n型またはp型の導電型を有する基板上に形成された、前記基板と同一の導電型を有し該基板よりもキャリア濃度が小さい下部半導体層と、前記下部半導体層上の一部の領域に、前記下部半導体層とは反対の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とが順次積層して形成され、前記下部半導体層の表面から傾斜して立ち上がる側壁を有する半導体動作層と、前記半導体動作層上に、前記キャリア走行層および前記コンタクト層の両方に接続するように形成したソース電極と、前記基板の裏面に形成されたドレイン電極と、前記半導体動作層の表面と前記側壁と前記下部半導体層の表面とにわたって形成されたゲート絶縁膜と、前記側壁上を覆うように前記ゲート絶縁膜上に形成されたゲート電極と、を備えたことを特徴とする。
【0014】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層の側壁の立ち上がりの角度は、30°以上75°以下であることを特徴とする。
【0015】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層の側壁の立ち上がりの角度は、65°以下であることを特徴とする。
【0016】
また、本発明に係る電界効果トランジスタの製造方法は、MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、基板上に半導体動作層を形成する半導体動作層形成工程と、前記半導体動作層上に、開口部を有するマスク層を形成し、前記開口部における前記マスク層の側壁をエッチングしながら該開口部内に露出した前記半導体動作層を所定の深さまでエッチングしてリセス部を形成するリセス部形成工程と、前記半導体動作層上に前記リセス部を挟んでソース電極およびドレイン電極を形成するソース/ドレイン電極形成工程と、前記半導体動作層上と前記リセス部内における表面とにわたってゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記リセス部において前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、を含むことを特徴とする。
【0017】
また、本発明に係る電界効果トランジスタの製造方法は、上記の発明において、前記半導体動作層形成工程において、アンドープのキャリア走行層と該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とを順次積層することを特徴とする。
【0018】
また、本発明に係る電界効果トランジスタの製造方法は、上記の発明において、前記半導体動作層形成工程において、n型またはp型の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とを順次積層することを特徴とする。
【0019】
また、本発明に係る電界効果トランジスタの製造方法は、MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、n型またはp型の導電型を有する基板上に、前記基板と同一の導電型を有し該基板よりもキャリア濃度が小さい下部半導体層を形成する下部半導体層形成工程と、前記下部半導体層上に、前記下部半導体層とは反対の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とを順次積層する半導体動作層形成工程と、前記半導体動作層上の一部領域にマスク層を形成し、前記マスク層の側壁をエッチングしながら前記一部領域以外の半導体動作層を前記下部半導体層に到る深さまでエッチングするエッチング工程と、前記半導体動作層上に、前記キャリア走行層および前記コンタクト層の両方に接続するようにソース電極を形成するソース電極形成工程と、前記基板の裏面にドレイン電極を形成するドレイン電極形成工程と、前記半導体動作層の表面と前記側壁と前記下部半導体層の表面とにわたってゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記側壁上を覆うように前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、を含むことを特徴とする。
【発明の効果】
【0020】
本発明によれば、ゲート−ドレイン間における局所的な電界集中が緩和されるので、耐圧性が高い電界効果トランジスタを実現できるという効果を奏する。
【発明を実施するための最良の形態】
【0021】
以下に、図面を参照して本発明に係る電界効果トランジスタおよび電界効果トランジスタの製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【0022】
(実施の形態1)
図1は、本発明の実施の形態1に係るMOSFETの模式的な断面図である。このMOSFET100は、サファイア、SiC、Siなどからなる基板101上に、AlN層102と、GaN層とAlN層とを交互に積層して形成したバッファ層103と、p−GaNからなる下部半導体層104とが形成されている。さらに、下部半導体層104上には、半導体動作層105が形成されている。半導体動作層105は、アンドープGaNからなるキャリア走行層105aと、キャリア走行層105aとはバンドギャップエネルギーが異なるn−AlGaNからなるキャリア供給層105bとを順次積層し、キャリア走行層105aおよびキャリア供給層105bの一部を下部半導体層104に到る深さまで除去してリセス部105cを形成したものである。さらに、半導体動作層105上には、リセス部105cを挟んでソース電極106およびドレイン電極107が形成されている。さらに、半導体動作層105上とリセス部105c内における下部半導体層104の表面104aとにわたってSiO2などからなるゲート絶縁膜108が形成され、さらにリセス部105cにおいてゲート絶縁膜108上にはゲート電極109が形成されている。
【0023】
このMOSFET100は、ノーマリオフ型として動作するとともに、キャリア走行層105aのキャリア供給層105bとの界面に発生した2次元電子ガスによって、低いオン抵抗と、高速のスイッチング動作とを実現できる。
【0024】
また、このMOSFET100においては、リセス部105cのドレイン電極107側の側壁105dが、下部半導体層104の表面104aから角度θ1だけ傾斜して立ち上がっているので、従来のように側壁が下部半導体層の表面から垂直に立ち上がる場合とは異なり、ゲート−ドレイン間の電界の局所的集中が緩和される。その結果、MOSFET100は、耐圧性が高いMOSFETとなる。
【0025】
さらに、このMOSFET100においては、側壁105dが傾斜しているので、キャリア供給層105bの厚さがドレイン電極107側から徐々に薄くなっている。したがって、キャリア走行層105aに発生する2次元電子ガスの密度も、キャリア供給層105bの厚さの減少に対応して徐々に小さくなる。その結果、ゲート電極109の直下において電界集中を緩和するRESURF(REduced SURface Field)領域が形成され、耐圧がさらに向上する。
【0026】
なお、角度θ1は、90°未満であれば電界の局所的集中を緩和できるが、75°以下であればオン抵抗が低くなるので好ましく、65°以下であれば局所的集中をさらに十分に緩和できるので好ましい。また、角度θ1が30°以上であれば、オン抵抗が低いことに加え、ソース−ドレイン間距離が長くなりすぎず、素子の小型化、低コスト化の点で好ましい。
【0027】
また、このMOSFET100においては、リセス部105cのソース電極106側の側壁105eも、下部半導体層104の表面104aから角度θ2だけ傾斜して立ち上がっており、角度θ2の値は角度θ1の値と同じである。しかし、側壁105eについては、角度θ2の値が角度θ1の値と異なってもよいし、表面104aから垂直に立ち上がっていてもよい。
【0028】
つぎに、このMOSFET100の製造方法について説明する。図2〜7は、MOSFET100の製造方法の一例を説明する説明図である。なお、以下では、有機金属気相成長(MOCVD)法を用いた場合について説明するが、特に限定はされない。
【0029】
はじめに、図2に示すように、(111)面を主表面とするSiからなる基板101をMOCVD装置にセットし、濃度100%の水素ガスをキャリアガスとして用い、トリメチルガリウム(TMGa)とトリメチルアルミニウム(TMAl)とNH3とを、それぞれ58μmol/min、100μmol/min、12l/minの流量で導入し、成長温度1050℃で、基板101上に、AlN層102、バッファ層103、p−GaNからなる下部半導体層104を順次エピタキシャル成長させる。なお、下部半導体層104に対するp型のドーピング源としてビスシクロペンタディエニルマグネシウム(Cp2Mg)を用い、Mgの濃度が1×1017cm−3程度になるようにCp2Mgの流量を調整する。つぎに、TMGaとNH3とを、それぞれ19μmol/min、12l/minの流量で導入し、成長温度1050℃で、下部半導体層104上にアンドープGaNからなるキャリア走行層105aをエピタキシャル成長させ、さらに、TMAlとTMGaとNH3とを、それぞれ125μmol/min、19μmol/min、12l/minの流量で導入し、キャリア走行層105a上にAl組成が25%のn−AlGaNからなるキャリア供給層105bをエピタキシャル成長させ、半導体動作層105を形成する。なお、キャリア供給層105bに対するn型のドーピング源としてSiH4を用いる。
【0030】
なお、上記において、バッファ層103は、厚さ200nm/20nmのGaN/AlN複合層を8層だけ積層したものとする。また、AlN層102、下部半導体層104、キャリア走行層105a、キャリア供給層105bの厚さは、それぞれ100nm、500nm、100nm、20nmとする。
【0031】
つぎに、図3に示すように、プラズマ化学気相成長(PCVD)法を用いて、キャリア供給層105b上に、アモルファスシリコン(a−Si)からなるマスク層110を厚さ500nmで形成し、フォトリソグラフィとCF4ガスを用いてパターニングを行い、開口部110aを形成する。
【0032】
つぎに、マスク層110をマスクとして、エッチングガスであるCl2ガスを用いてキャリア走行層105aおよびキャリア供給層105bの一部をエッチング除去してリセス部105cを形成する。ここで、図4に示すように、Cl2ガスは、開口部110a内に露出したキャリア供給層105bの表面とともに、開口部110aの側壁110bもエッチングするので、側壁110bは徐々に後退する。
【0033】
側壁110bが後退するにつれて、キャリア供給層105bの表面が新たに露出して行くが、キャリア供給層105bの新たに露出した表面は、早く露出した部分ほど長い時間エッチングされるためエッチング深さが深くなり、遅く露出した部分ほどエッチング深さが浅くなる。側壁110bの後退は連続的に進行するため、キャリア供給層105b、キャリア走行層105aのエッチング深さも連続して変化し、新たに露出した表面がエッチングされたエッチング面は傾斜したものになる。一方、開口部110aにおいて当初より露出していたキャリア供給層105bの表面の部分は、ほぼ均一な深さでエッチングされる。このエッチングを下部半導体層104に到る深さ約120nmまで行なうと、図5に示すように、平坦な下部半導体層104の表面104aを底面とし、この表面104aから側壁105d、105eが角度θ1、θ2で傾斜して立ち上がっている形状のリセス部105cが形成される。
【0034】
ここで、側壁105d、105eの表面104aに対する立ち上がりの角度θ1、θ2の値は、半導体動作層105とマスク層110とのエッチングレートの比によって決定される。上記のように、半導体動作層105がGaN系の材料であり、エッチングガスがCl2ガスであり、マスク層110がa−Siからなる場合は、角度θ1、θ2の値は約65°となる。また、マスク層110をノボラック系のポジ型レジスト樹脂とした場合は、角度θ1、θ2の値は約43°となる。また、マスク層のエッチングレートをanm/min、半導体動作層のエッチングレートをbnm/minとした場合、立ち上がりの角度θは、θ=tan−1(b/a)程度となる。
【0035】
なお、マスク層110は、開口部110aの側壁110bだけでなく、表面からもエッチングされる。したがって、マスク層110の厚さは、エッチングを下部半導体層104が露出するまで行なった場合に、開口部110a以外の位置のキャリア供給層105bが露出してしまわないように、十分に厚くする。
【0036】
つぎに、図6に示すように、マスク層110を除去し、SiH4とN2Oを原料ガスとしたPCVD法を用いて、半導体動作層105上とリセス部105c内における下部半導体層104の表面104aとにわたってSiO2からなる厚さ60nmのゲート絶縁膜108を形成する。なお、側壁105d、105eが傾斜しているので、側壁が垂直に立ち上がる場合と比較して、ゲート絶縁膜108がいっそう均一な厚さに形成される。
【0037】
つぎに、図7に示すように、ゲート絶縁膜108の一部をフッ酸で除去し、リフトオフ法を用いて半導体動作層105上にソース電極106、ドレイン電極107を形成する。なお、ソース電極106、ドレイン電極107は、いずれも厚さ25nm/300nmのTi/Al構造とする。また、金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極106、ドレイン電極107を形成後、600℃、10分のアニールを行なう。
【0038】
つぎに、リフトオフ法を用いて、リセス部105cにTi/Al/Ti構造のゲート電極109を形成し、図1に示すMOSFET100が完成する。
【0039】
以上説明したように、本実施の形態1に係るMOSFET100は、耐圧性が高いMOSFETとなる。
【0040】
(実施例1、比較例1)
本発明の実施例1−1、1−2、比較例1として、図1に示すMOSFET100と同様の構造のMOSFETを製造した。なお、実施例1−1のMOSFETは、上述した製造方法にしたがい製造した。また、実施例1−2のMOSFETは、ほとんど上述した製造方法に従って製造したが、ノボラック系のポジ型レジスト樹脂(東京応化製TSM8900)からなるマスク層を形成してパターニングを行なった点が異なる。また、比較例1のMOSFETは、ほとんど上述した製造方法に従って製造したが、PCVD法を用いてSiO2からなるマスク層を厚さ300nmで形成し、フォトリソグラフィとCHF3ガスを用いてパターニングを行なった点が異なる。なお、実施例1−1、1−2、比較例1の各MOSFETは、ゲート−ドレイン電極間の距離を24μmとし、MOSFETの基板からキャリア供給層までの厚さに対して十分に大きくした。そして、実施例1−1、1−2、比較例1の各MOSFETのオン抵抗と耐圧を測定し、さらに、各MOSFETの断面を観察し、リセス部における半導体動作層のドレイン電極側の側壁の立ち上がりの角度を測定した。
【0041】
図8は、実施例1−1、1−2、比較例1の各MOSFETの立ち上がりの角度、オン抵抗、および耐圧を示す図である。図8に示すように、比較例1の場合、マスク層であるSiO2はCl2ガスによってはほとんどエッチングされないので、立ち上がりの角度が90°であって傾斜していないが、オン抵抗は25mΩcm2と高く、耐圧は300Vと低かった。一方、実施例1−1、1−2の場合、立ち上がりの角度がそれぞれ65°、43°と傾斜していたが、オン抵抗はそれぞれ12mΩcm2、17mΩcm2と低かった。また、耐圧はそれぞれ650V、700Vと高く、基板からバッファ層を介してキャリア供給層までの積層構造および厚さから見積もられる耐圧である700Vとほぼ同程度の値であった。すなわち、実施例1−1、1−2のMOSFETにおいては、ゲート−ドレイン間において局所的な電界集中が発生していないことが確認された。
【0042】
(実施の形態2)
つぎに、本発明の実施の形態2に係るMOSFETについて説明する。本実施の形態2に係るMOSFETは、図1に示すMOSFET100と同様の構造を有するが、半導体動作層が、ソース電極およびドレイン電極の直下にコンタクト領域を有する点が異なる。
【0043】
図9は、本発明の実施の形態2に係るMOSFETの模式的な断面図である。このMOSFET200は、MOSFET100と同様に、基板201上に、AlN層202と、GaN層とAlN層とを交互に積層して形成したバッファ層203と、p−GaNからなる下部半導体層204とが形成されている。さらに、下部半導体層204上には、半導体動作層205が形成されている。半導体動作層205は、アンドープGaNからなるキャリア走行層205aと、n−AlGaNからなるキャリア供給層205bとを順次積層し、キャリア走行層205aおよびキャリア供給層205bの一部を下部半導体層204に到る深さまで除去してリセス部205cを形成したものである。さらに、半導体動作層205上には、リセス部205cを挟んでソース電極206およびドレイン電極207が形成されている。さらに、半導体動作層205上とリセス部205c内における下部半導体層204の表面204aとにわたってゲート絶縁膜208が形成され、さらにリセス部205cにおいてゲート絶縁膜208上にはゲート電極209が形成されている。
【0044】
また、このMOSFET200においては、リセス部205cのドレイン電極207側の側壁205dおよびソース電極206側の側壁205eが、下部半導体層204の表面204aからそれぞれ角度θ3、θ4だけ傾斜して立ち上がっている。その結果、MOSFET100と同様に、ゲート−ドレイン間の電界の局所的集中が緩和され、耐圧性が高いMOSFETとなる。なお、角度θ3、θ4の好ましい角度としては、実施の形態1に係るMOSFET100における角度θ1、θ2のそれぞれと同様である。
【0045】
さらに、このMOSFET200は、ソース電極206およびドレイン電極207のそれぞれの直下に、導電型がn+型のコンタクト領域211、212を有しており、ソース電極206およびドレイン電極207のコンタクト抵抗が低くなっている。なお、このコンタクト領域211、212は、半導体動作層205から下部半導体層204にいたる深さまで形成されているが、形成深さは適宜設定できる。
【0046】
つぎに、このMOSFET200の製造方法について説明する。図10〜12は、MOSFET200の製造方法の一例を説明する説明図である。
【0047】
はじめに、上述したMOSFET100の製造方法と同様にして、基板201上に、AlN層202と、バッファ層203と、下部半導体層204と、半導体動作層205とを形成する。
【0048】
つぎに、PCVD法を用いて、半導体動作層205上に、厚さ2μmのSiO2層213を形成し、フォトリソグラフィとフッ酸とを用いて、SiO2層213の一部を除去する。つぎに、図10に示すように、n型不純物であるSiイオンのイオン注入を行なう。すると、SiO2層213を除去した領域にSiイオンが打ち込まれ、打ち込み領域214、215が形成される。つぎに、SiO2層213をフッ酸で除去した後、半導体動作層205上に、活性化アニール用の保護膜としてのSiO2膜を厚さ500nmで成膜する。そして、打ち込んだSiイオンを活性化させるために、窒素ガスを流しながら、1150℃、4分の活性化アニールを行なう。その結果、打ち込み領域214、215はそれぞれコンタクト領域211、212となる。
【0049】
つぎに、図11に示すように、PCVD法を用いて、キャリア供給層205b上に、a−Siからなるマスク層210を厚さ500nmで形成し、フォトリソグラフィとCF4ガスを用いてパターニングを行い、開口部210aを形成する。
【0050】
つぎに、マスク層210をマスクとして、Cl2ガスを用いてキャリア走行層205aおよびキャリア供給層205bの一部を下部半導体層204に到る深さまでエッチング除去してリセス部205cを形成する。このとき、実施の形態1と同様に、マスク層210の側壁もエッチングされる。その結果、図12に示すように、リセス部205cは、平坦な下部半導体層204の表面204aを底面とし、この表面204aから側壁205d、205eが角度θ3、θ4で傾斜して立ち上がっている形状となる。
【0051】
つぎに、上述したMOSFET100の製造方法と同様にして、ゲート絶縁膜208、ソース電極206、ドレイン電極207、ゲート電極209を順次形成し、図9に示すMOSFET200が完成する。
【0052】
以上説明したように、本実施の形態2に係るMOSFET200は、耐圧性が高く、さらにソースおよびドレイン電極のコンタクト抵抗が低いMOSFETとなる。
【0053】
なお、上述した製造方法では、イオン注入法を用いてコンタクト領域を形成したが、たとえば拡散法を用いてコンタクト領域を形成してもよい。また、n型不純物はSiに限られず、Ge、Snでもよい。
【0054】
(実施例2、比較例2)
本発明の実施例2−1、2−2、比較例2として、図9に示すMOSFET200と同様の構造のMOSFETを製造した。なお、実施例2−1のMOSFETは、上述した製造方法にしたがい製造した。また、実施例2−2のMOSFETは、ほとんど上述した製造方法にしたがって製造したが、実施例1−2と同様のポジ型レジスト樹脂からなるマスク層を形成してパターニングを行なった点が異なる。また、比較例2のMOSFETは、ほとんど上述した製造方法にしたがって製造したが、比較例1と同様のSiO2からなるマスク層を形成してパターニングを行なった点が異なる。なお、実施例2−1、2−2、比較例2の各MOSFETは、ゲート−ドレイン電極間の距離を24μmとし、MOSFETの基板からキャリア供給層までの厚さに対して十分に大きくした。そして、実施例2−1、2−2、比較例2の各MOSFETのオン抵抗と耐圧を測定し、さらに、リセス部における半導体動作層のドレイン電極側の側壁の立ち上がりの角度を測定した。
【0055】
図13は、実施例2−1、2−2、比較例2の各MOSFETの立ち上がりの角度、オン抵抗、および耐圧を示す図である。図13に示すように、比較例2の場合、オン抵抗は24mΩcm2と高く、耐圧は295Vと低かった。一方、実施例2−1、2−2の場合、オン抵抗はそれぞれ12mΩcm2、18mΩcm2と低かった。また、耐圧はそれぞれ638V、694Vと高かった。すなわち、実施例2−1、2−2のMOSFETにおいては、ゲート−ドレイン間において局所的な電界集中が発生していないことが確認された。
【0056】
(実施の形態3)
つぎに、本発明の実施の形態3に係るMOSFETについて説明する。本実施の形態3に係るMOSFETは、縦型構造を有するMOSFETである。
【0057】
図14は、本発明の実施の形態3に係るMOSFETの模式的な断面図である。このMOSFET300は、n−GaNからなる基板301上に、下部半導体層としての、キャリア濃度が低いn−−GaNからなるドリフト層304が形成されている。さらに、ドリフト層304上の一部の領域には、半導体動作層305が形成されている。この傾斜形成層305は、p−GaNからなるキャリア走行層305aと、n+−GaNからなるコンタクト層305bとを順次積層したものである。さらに、この半導体動作層305は、ドリフト層304の表面304aから傾斜して立ち上がるように側壁305dを形成したものである。さらに、半導体動作層305上に、キャリア走行層305aおよびコンタクト層305bの両方に接続するようにソース電極306が形成されている。なお、コンタクト層305bは、導電型がn+型であるため、ソース電極306のコンタクト抵抗は低くなる。また、基板301の裏面にはドレイン電極307が形成されている。さらに、半導体動作層305の表面と傾斜した側壁305dとドリフト層304の表面304aとにわたってSiO2などからなるゲート絶縁膜308が形成され、さらにゲート絶縁膜308上には、側壁305d上を覆うようにゲート電極309が形成されている。
【0058】
このMOSFET300においては、チャネルはキャリア走行層305aにおいて側壁305dに沿って形成されるが、側壁305dはドリフト層304の表面304aから角度θ5だけ傾斜して立ち上がっているので、側壁がドリフト層の表面から垂直に立ち上がる場合とは異なり、ゲート−ドレイン間の電界の局所的集中が緩和される。その結果、耐圧性が高いMOSFETとなる。なお、角度θ5の好ましい角度としては、実施の形態1に係るMOSFET100における角度θ1と同様である。
【0059】
つぎに、このMOSFET300の製造方法について説明する。図15〜18は、MOSFET300の製造方法の一例を説明する説明図である。
【0060】
はじめに、n−GaNからなる基板301をMOCVD装置にセットし、濃度100%の水素ガスをキャリアガスとして用い、TMGaとNH3とを、それぞれ58μmol/min、12l/minの流量で導入し、成長温度1050℃で、基板301上に、ドリフト層304、キャリア走行層305a、コンタクト層305bを順次エピタキシャル成長させる。なお、キャリア走行層305aに対するp型のドーピング源としてCp2Mgを用い、Mgの濃度が1×1017cm−3程度になるようにCp2Mgの流量を調整する。また、ドリフト層304、コンタクト層305bに対するn型のドーピング源としてSiH4を用い、Siの濃度が、ドリフト層304において5×1016cm−3程度、コンタクト層305bにおいて5×1018cm−3程度になるようにSiH4の流量を調整する。また、ドリフト層304、キャリア走行層305a、コンタクト層305bの厚さは、それぞれ10μm、500nm、100nmとする。
【0061】
つぎに、図15に示すように、PCVD法を用いて、コンタクト層305b上に、a−Siを厚さ500nmで形成し、フォトリソグラフィとCF4ガスを用いてパターニングを行って、コンタクト層305b上の一部領域にマスク層310を形成する。
【0062】
つぎに、マスク層310をマスクとして、Cl2ガスを用いてキャリア走行層305aおよびコンタクト層305bをドリフト層304に到る深さまでエッチング除去する。このとき、実施の形態1、2と同様に、マスク層310の側壁もエッチングされる。その結果、図16に示すように、ドリフト層304の表面304aが露出し、半導体動作層305は、側壁305dが表面304aから角度θ5で傾斜して立ち上がる形状となる。
【0063】
つぎに、図17に示すように、マスク層310を除去し、PCVD法を用いて、半導体動作層305の表面と傾斜した側壁305dとドリフト層304の表面304aとにわたってSiO2からなる厚さ60nmのゲート絶縁膜308を形成する。なお、側壁305dが傾斜しているため、ゲート絶縁膜308がいっそう均一な厚さに形成される。
【0064】
つぎに、図18に示すように、ゲート絶縁膜308の一部をフッ酸で除去し、さらにコンタクト層305bの一部を除去する。そして、リフトオフ法を用いてソース電極306を形成するとともに、基板301の裏面全面にドレイン電極307を形成する。なお、ソース電極306、ドレイン電極307は、いずれも厚さ25nm/300nmのTi/Al構造とする。また、金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極306、ドレイン電極307を形成後、600℃、10分のアニールを行なう。さらに、リフトオフ法を用いて、側壁305d上を覆うようにTi/Au/Ti構造のゲート電極309を形成し、図14に示すMOSFET300が完成する。
【0065】
以上説明したように、本実施の形態3に係るMOSFET300は、耐圧性が高い縦型のMOSFETとなる。
【0066】
(実施例3、比較例3)
本発明の実施例3−1、3−2、比較例3として、図14に示すMOSFET300と同様の構造のMOSFETを製造した。なお、実施例3−1のMOSFETは、上述した製造方法にしたがい製造した。また、実施例3−2のMOSFETは、ほとんど上述した製造方法にしたがって製造したが、実施例1−2と同様のポジ型レジスト樹脂からなるマスク層を形成してパターニングを行なった点が異なる。また、比較例3のMOSFETは、ほとんど上述した製造方法にしたがって製造したが、比較例1と同様のSiO2からなるマスク層を形成してパターニングを行なった点が異なる。そして、実施例3−1、3−2、比較例3の各MOSFETのオン抵抗と耐圧を測定し、さらに、傾斜形成層の側壁の立ち上がりの角度を測定した。
【0067】
図19は、実施例3−1、3−2、比較例3の各MOSFETの立ち上がりの角度、オン抵抗、および耐圧を示す図である。図19に示すように、比較例3の場合、オン抵抗は16mΩcm2と高く、耐圧は200Vと低かった。一方、実施例3−1、3−2の場合、オン抵抗はそれぞれ5mΩcm2、9mΩcm2と低かった。また、耐圧はそれぞれ530V、550Vと高く、ドリフト層の厚さから見積もられる耐圧である600Vとほぼ同程度の値であった。すなわち、実施例3−1、3−2のMOSFETにおいては、ゲート−ドレイン間において局所的な電界集中が発生していないことが確認された。
【0068】
(実施の形態4)
図20は、本発明の実施の形態4に係るMOSFETの模式的な断面図である。このMOSFET400は、実施の形態1に係るMOSFET100と同様に、基板401上に、AlN層402と、GaN層とAlN層とを交互に積層して形成したバッファ層403とが形成されている。さらに、バッファ層403上には、半導体動作層405が形成されている。半導体動作層405は、p−GaNからなるキャリア走行層405aと、キャリア走行層405aとは反対の導電型を有するn−GaNからなるコンタクト層405bとを順次積層し、キャリア走行層405aおよびコンタクト層405bの一部をキャリア走行層405aに到る深さまで除去してリセス部405cを形成したものである。さらに、半導体動作層405上には、リセス部405cを挟んでソース電極406およびドレイン電極407が形成されている。さらに、半導体動作層405上とリセス部405c内におけるキャリア走行層405aの表面405aaとにわたってゲート絶縁膜408が形成され、さらにリセス部405cにおいてゲート絶縁膜408上にはゲート電極409が形成されている。
【0069】
このMOSFET400は、リセス部405cがキャリア走行層405aに到る深さまで形成されているため、ノーマリオフ型として動作する。また、このMOSFET400においては、リセス部405cのドレイン電極407側の側壁405dが、キャリア走行層405aの表面405aaから角度θ6だけ傾斜して立ち上がっているので、MOSFET100と同様に、ゲート−ドレイン間の電界の局所的集中が緩和され、耐圧性が高いMOSFETとなる。また、このMOSFET400においては、リセス部405cのソース電極406側の側壁405eも、キャリア走行層405aの表面405aaから角度θ7だけ傾斜して立ち上がっている。角度θ6、θ7の好ましい角度としては、実施の形態1に係るMOSFET100における角度θ1、θ2のそれぞれと同様である。
【0070】
なお、このMOSFET400は、上述したMOSFET100の製造方法と同様の方法を用いて製造することができる。また、キャリア走行層405aの厚さおよびキャリア濃度は、それぞれたとえば600nm、1×1016cm−3程度とする。また、コンタクト層405bの厚さおよびキャリア濃度は、それぞれたとえば100nm、3×1018cm−3程度とする。また、キャリア走行層405aにおけるリセス部405cの深さは、たとえば150nm程度とする。
【0071】
(実施の形態5)
図21は、本発明の実施の形態5に係るMOSFETの模式的な断面図である。このMOSFET500は、実施の形態4に係るMOSFET400と同様に、基板501上に、AlN層502と、GaN層とAlN層とを交互に積層して形成したバッファ層503とが形成されている。さらに、バッファ層503上には、半導体動作層505が形成されている。半導体動作層505は、p−GaNからなるキャリア走行層505aと、n−GaNからなるコンタクト層505bとを順次積層し、キャリア走行層505aおよびコンタクト層505bの一部をキャリア走行層505aに到る深さまで除去してリセス部505cを形成したものである。さらに、半導体動作層505上には、リセス部505cを挟んでソース電極506およびドレイン電極507が形成されている。さらに、半導体動作層505上とリセス部505c内におけるキャリア走行層505aの表面505aaとにわたってゲート絶縁膜508が形成され、さらにリセス部505cにおいてゲート絶縁膜508上にはゲート電極509が形成されている。さらに、ドレイン電極507側のコンタクト層505bには、ゲート電極509の直下から所定の長さにわたって、コンタクト層505bのドレイン電極507の直下の部分よりもキャリア濃度が低いRESURF領域505baが形成されている。
【0072】
このMOSFET500も、上述したMOSFET400と同様に、リセス部505cがキャリア走行層505aに到る深さまで形成されているため、ノーマリオフ型として動作し、リセス部505cのドレイン電極507側の側壁505dが、キャリア走行層505aの表面505aaから角度θ8だけ傾斜して立ち上がっているので、耐圧性が高いMOSFETとなる。さらに、このMOSFET500は、RESURF領域505baが形成されているため、耐圧がさらに向上する。
【0073】
なお、このMOSFET500において、リセス部505cのソース電極506側の側壁505eは、キャリア走行層505aの表面505aaから角度θ9だけ傾斜して立ち上がっている。角度θ8、θ9の好ましい角度としては、実施の形態1に係るMOSFET100における角度θ1、θ2のそれぞれと同様である。また、このMOSFET500は、上述したMOSFET100の製造方法と同様の方法を用いて製造することができる。また、キャリア走行層505aの厚さおよびキャリア濃度は、それぞれたとえば600nm、1×1016cm−3程度とする。また、コンタクト層505bの厚さおよびキャリア濃度は、それぞれたとえば100nm、5×1019cm−3程度とし、RESURF領域505baのキャリア濃度はたとえば3×1017cm−3程度とする。
【0074】
ここで、シミュレーション計算結果を参照して、MOSFETにおけるリセス部の側壁の傾斜角度と特性との関係についてさらに具体的に説明する。なお、計算に用いたシミュレーションソフトはシノプシス(SYNOPSYS)社のTCADである。
【0075】
はじめに、計算モデル1として、図20に示すMOSFET400の構造のMOSFETを用いて、このMOSFETのソース電位を0Vとして、ドレイン電圧およびゲート電圧を20Vとし、角度θ6、θ7を15°〜90°の間で変化させながら、各角度でのオン抵抗と最大電流値とを求めた。
【0076】
なお、計算モデル1においては、角度θ6と角度θ7を同一とし、コンタクト層405bの上面におけるリセス部405cの幅を一定値にしながら角度θ6、θ7を変化させた。また、キャリア走行層405aの厚さおよびキャリア濃度は、それぞれ600nm、1×1016cm−3とした。また、コンタクト層405bの厚さおよびキャリア濃度は、それぞれ100nm、3×1018cm−3とした。また、キャリア走行層405aにおけるリセス部405cの深さは、150nmとした。
【0077】
図22は、計算モデル1における角度θ6、θ7の角度とオン抵抗との関係を示す図である。また、図23は、計算モデル1における角度θ6、θ7の角度と最大電流値との関係を示す図である。図22、23に示すように、角度θ6、θ7が30°〜75°の場合に、オン抵抗が5mΩcm2以下と低くなり、最大電流値が0.25A/mm以上と大きくなるので、好適である。なお、この計算モデル1について耐圧を計算したところ、角度θ6、θ7が30°〜75°の場合に、耐圧は角度によらずほぼ一定の約50Vであった。
【0078】
つぎに、計算モデル2として、図21に示すMOSFET500の構造のMOSFETを用いて、このMOSFETのソース電位を0Vとして、ドレイン電圧およびゲート電圧を20Vとし、角度θ8、θ9を15°〜90°の間で変化させながら、各角度でのオン抵抗と最大電流値とを求めた。
【0079】
なお、計算モデル2においては、角度θ8と角度θ9を同一とし、コンタクト層505bの上面におけるリセス部505cの幅を一定値にしながら角度θ8、θ9を変化させた。また、キャリア走行層505aの厚さおよびキャリア濃度は、それぞれ600nm、1×1016cm−3とした。また、コンタクト層505bの厚さおよびキャリア濃度は、それぞれ100nm、5×1019cm−3とし、RESURF領域505baのキャリア濃度は3×1017cm−3とした。また、キャリア走行層505aにおけるリセス部505cの深さは、150nmとした。
【0080】
図24は、計算モデル2における角度θ8、θ9の角度とオン抵抗との関係を示す図である。また、図25は、計算モデル2における角度θ8、θ9の角度と最大電流値との関係を示す図である。図24、25に示すように、角度θ8、θ9が30°〜75°の場合に、オン抵抗が20mΩcm2以下と低くなり、最大電流値が0.2A/mm以上と大きくなるので、好適である。なお、この計算モデル2について耐圧を計算したところ、角度θ8、θ9が30°〜75°の場合に、耐圧は角度によらずほぼ一定の約800Vであった。
【0081】
また、上記計算結果は、図20、21に示すMOSFET400、500に対するものであるが、図1、9、14に示すMOSFET100〜300に対しても、そのオン抵抗および最大電流値については上記計算結果とは異なるものの、オン抵抗および最大電流値の角度θ1〜θ5の角度依存性に関しては、上記計算結果と同様の結果となり、角度θ1〜θ5についても30°〜75°の場合が好適であることが確認された。
【0082】
なお、上記実施の形態1、2では、半導体動作層の側壁は、下部半導体層の表面に対する角度が双方向で一様であったが、たとえばキャリア走行層の部分とキャリア供給層の部分とで角度が異なっていてもよいし、直線状でなく湾曲していてもよい。実施の形態3〜5におけるキャリア走行層、コンタクト層についても同様である。また、上記実施の形態3〜5において、MOSFETはキャリアが電子であるn型であるが、本発明はこれに限らず、p型のMOSFETに対しても適用できる。
【図面の簡単な説明】
【0083】
【図1】実施の形態1に係るMOSFETの模式的な断面図である。
【図2】図1に示すMOSFETの製造方法の一例を説明する図である。
【図3】図1に示すMOSFETの製造方法の一例を説明する図である。
【図4】図1に示すMOSFETの製造方法の一例を説明する図である。
【図5】図1に示すMOSFETの製造方法の一例を説明する図である。
【図6】図1に示すMOSFETの製造方法の一例を説明する図である。
【図7】図1に示すMOSFETの製造方法の一例を説明する図である。
【図8】実施例1−1、1−2、比較例1の各MOSFETの立ち上がりの角度、オン抵抗、および耐圧を示す図である。
【図9】実施の形態2に係るMOSFETの模式的な断面図である。
【図10】図9に示すMOSFETの製造方法の一例を説明する図である。
【図11】図9に示すMOSFETの製造方法の一例を説明する図である。
【図12】図9に示すMOSFETの製造方法の一例を説明する図である。
【図13】実施例2−1、2−2、比較例2の各MOSFETの立ち上がりの角度、オン抵抗、および耐圧を示す図である。
【図14】実施の形態3に係るMOSFETの模式的な断面図である。
【図15】図14に示すMOSFETの製造方法の一例を説明する図である。
【図16】図14に示すMOSFETの製造方法の一例を説明する図である。
【図17】図14に示すMOSFETの製造方法の一例を説明する図である。
【図18】図14に示すMOSFETの製造方法の一例を説明する図である。
【図19】実施例3−1、3−2、比較例3の各MOSFETの立ち上がりの角度、オン抵抗、および耐圧を示す図である。
【図20】実施の形態4に係るMOSFETの模式的な断面図である。
【図21】実施の形態5に係るMOSFETの模式的な断面図である。
【図22】計算モデル1における角度とオン抵抗との関係を示す図である。
【図23】計算モデル1における角度と最大電流値との関係を示す図である。
【図24】計算モデル2における角度とオン抵抗との関係を示す図である。
【図25】計算モデル2における角度と最大電流値との関係を示す図である。
【技術分野】
【0001】
本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられる窒化物系化合物からなる電界効果トランジスタおよびその製造方法に関するものである。
【背景技術】
【0002】
III−V族窒化物系化合物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばAlGaN/GaNヘテロ構造を有する電界効果トランジスタ(FET)は、ピエゾ効果によって、界面に2次元電子ガスが発生している。この2次元電子ガスは、高い電子移動度とキャリア密度を有しており、多くの注目を集めている。また、AlGaN/GaNヘテロ構造を用いたヘテロ接合FET(HFET)は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。
【0003】
通常のAlGaN/GaN HFETは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリオン型デバイスである。一方、パワースイッチング応用においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。
【0004】
ノーマリオフ型デバイスを実現するためには、MOS構造を採用する必要がある。たとえば、特許文献1には、AlGaN等からなるキャリア供給層をゲート部分においてエッチオフし、キャリア走行層のエッチング表面上に絶縁層を形成してMOS構造とした電界効果トランジスタ(MOSFET)が開示されている。
【0005】
【特許文献1】国際公開第2003/071607号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1に開示される電界効果トランジスタは、エッチオフしたキャリア供給層の側壁がキャリア走行層のエッチング表面に対してほぼ垂直に形成される。その結果、ゲート−ドレイン間において、キャリア供給層の側壁とキャリア走行層のエッチング表面が形成する直角の角部に電界が集中するため、耐圧性が低下するという問題がある。
【0007】
本発明は、上記に鑑みてなされたものであって、耐圧性が高い電界効果トランジスタおよび電界効果トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、基板と、前記基板上に形成された、リセス部を有する半導体動作層と、前記リセス部を含む前記半導体動作層上に形成された絶縁膜と、前記リセス部における前記絶縁膜上に形成されたゲート電極と、前記半導体動作層上に前記リセス部を挟んで形成され、前記半導体動作層に電気的に接続されたソース電極およびドレイン電極と、を備え、前記リセス部が前記半導体動作層に対して傾斜して立ち上がっている側壁部を有することを特徴とする。
【0009】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層は、アンドープのキャリア走行層と該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とが順次積層して形成され、前記キャリア走行層および前記キャリア供給層の一部を前記下部半導体層に到る深さまで除去して形成したリセス部を有することを特徴とする。
【0010】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層は、前記ソース電極および前記ドレイン電極の直下にコンタクト領域を有することを特徴とする。
【0011】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記コンタクト領域は、前記半導体動作層に不純物イオンを注入して形成されたものであることを特徴とする。
【0012】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層は、n型またはp型の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とが順次積層して形成され、前記キャリア走行層および前記コンタクト層の一部を前記キャリア走行層に到る深さまで除去して形成したリセス部を有することを特徴とする。
【0013】
また、本発明に係る電界効果トランジスタは、MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、n型またはp型の導電型を有する基板上に形成された、前記基板と同一の導電型を有し該基板よりもキャリア濃度が小さい下部半導体層と、前記下部半導体層上の一部の領域に、前記下部半導体層とは反対の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とが順次積層して形成され、前記下部半導体層の表面から傾斜して立ち上がる側壁を有する半導体動作層と、前記半導体動作層上に、前記キャリア走行層および前記コンタクト層の両方に接続するように形成したソース電極と、前記基板の裏面に形成されたドレイン電極と、前記半導体動作層の表面と前記側壁と前記下部半導体層の表面とにわたって形成されたゲート絶縁膜と、前記側壁上を覆うように前記ゲート絶縁膜上に形成されたゲート電極と、を備えたことを特徴とする。
【0014】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層の側壁の立ち上がりの角度は、30°以上75°以下であることを特徴とする。
【0015】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層の側壁の立ち上がりの角度は、65°以下であることを特徴とする。
【0016】
また、本発明に係る電界効果トランジスタの製造方法は、MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、基板上に半導体動作層を形成する半導体動作層形成工程と、前記半導体動作層上に、開口部を有するマスク層を形成し、前記開口部における前記マスク層の側壁をエッチングしながら該開口部内に露出した前記半導体動作層を所定の深さまでエッチングしてリセス部を形成するリセス部形成工程と、前記半導体動作層上に前記リセス部を挟んでソース電極およびドレイン電極を形成するソース/ドレイン電極形成工程と、前記半導体動作層上と前記リセス部内における表面とにわたってゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記リセス部において前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、を含むことを特徴とする。
【0017】
また、本発明に係る電界効果トランジスタの製造方法は、上記の発明において、前記半導体動作層形成工程において、アンドープのキャリア走行層と該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とを順次積層することを特徴とする。
【0018】
また、本発明に係る電界効果トランジスタの製造方法は、上記の発明において、前記半導体動作層形成工程において、n型またはp型の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とを順次積層することを特徴とする。
【0019】
また、本発明に係る電界効果トランジスタの製造方法は、MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、n型またはp型の導電型を有する基板上に、前記基板と同一の導電型を有し該基板よりもキャリア濃度が小さい下部半導体層を形成する下部半導体層形成工程と、前記下部半導体層上に、前記下部半導体層とは反対の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とを順次積層する半導体動作層形成工程と、前記半導体動作層上の一部領域にマスク層を形成し、前記マスク層の側壁をエッチングしながら前記一部領域以外の半導体動作層を前記下部半導体層に到る深さまでエッチングするエッチング工程と、前記半導体動作層上に、前記キャリア走行層および前記コンタクト層の両方に接続するようにソース電極を形成するソース電極形成工程と、前記基板の裏面にドレイン電極を形成するドレイン電極形成工程と、前記半導体動作層の表面と前記側壁と前記下部半導体層の表面とにわたってゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記側壁上を覆うように前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、を含むことを特徴とする。
【発明の効果】
【0020】
本発明によれば、ゲート−ドレイン間における局所的な電界集中が緩和されるので、耐圧性が高い電界効果トランジスタを実現できるという効果を奏する。
【発明を実施するための最良の形態】
【0021】
以下に、図面を参照して本発明に係る電界効果トランジスタおよび電界効果トランジスタの製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【0022】
(実施の形態1)
図1は、本発明の実施の形態1に係るMOSFETの模式的な断面図である。このMOSFET100は、サファイア、SiC、Siなどからなる基板101上に、AlN層102と、GaN層とAlN層とを交互に積層して形成したバッファ層103と、p−GaNからなる下部半導体層104とが形成されている。さらに、下部半導体層104上には、半導体動作層105が形成されている。半導体動作層105は、アンドープGaNからなるキャリア走行層105aと、キャリア走行層105aとはバンドギャップエネルギーが異なるn−AlGaNからなるキャリア供給層105bとを順次積層し、キャリア走行層105aおよびキャリア供給層105bの一部を下部半導体層104に到る深さまで除去してリセス部105cを形成したものである。さらに、半導体動作層105上には、リセス部105cを挟んでソース電極106およびドレイン電極107が形成されている。さらに、半導体動作層105上とリセス部105c内における下部半導体層104の表面104aとにわたってSiO2などからなるゲート絶縁膜108が形成され、さらにリセス部105cにおいてゲート絶縁膜108上にはゲート電極109が形成されている。
【0023】
このMOSFET100は、ノーマリオフ型として動作するとともに、キャリア走行層105aのキャリア供給層105bとの界面に発生した2次元電子ガスによって、低いオン抵抗と、高速のスイッチング動作とを実現できる。
【0024】
また、このMOSFET100においては、リセス部105cのドレイン電極107側の側壁105dが、下部半導体層104の表面104aから角度θ1だけ傾斜して立ち上がっているので、従来のように側壁が下部半導体層の表面から垂直に立ち上がる場合とは異なり、ゲート−ドレイン間の電界の局所的集中が緩和される。その結果、MOSFET100は、耐圧性が高いMOSFETとなる。
【0025】
さらに、このMOSFET100においては、側壁105dが傾斜しているので、キャリア供給層105bの厚さがドレイン電極107側から徐々に薄くなっている。したがって、キャリア走行層105aに発生する2次元電子ガスの密度も、キャリア供給層105bの厚さの減少に対応して徐々に小さくなる。その結果、ゲート電極109の直下において電界集中を緩和するRESURF(REduced SURface Field)領域が形成され、耐圧がさらに向上する。
【0026】
なお、角度θ1は、90°未満であれば電界の局所的集中を緩和できるが、75°以下であればオン抵抗が低くなるので好ましく、65°以下であれば局所的集中をさらに十分に緩和できるので好ましい。また、角度θ1が30°以上であれば、オン抵抗が低いことに加え、ソース−ドレイン間距離が長くなりすぎず、素子の小型化、低コスト化の点で好ましい。
【0027】
また、このMOSFET100においては、リセス部105cのソース電極106側の側壁105eも、下部半導体層104の表面104aから角度θ2だけ傾斜して立ち上がっており、角度θ2の値は角度θ1の値と同じである。しかし、側壁105eについては、角度θ2の値が角度θ1の値と異なってもよいし、表面104aから垂直に立ち上がっていてもよい。
【0028】
つぎに、このMOSFET100の製造方法について説明する。図2〜7は、MOSFET100の製造方法の一例を説明する説明図である。なお、以下では、有機金属気相成長(MOCVD)法を用いた場合について説明するが、特に限定はされない。
【0029】
はじめに、図2に示すように、(111)面を主表面とするSiからなる基板101をMOCVD装置にセットし、濃度100%の水素ガスをキャリアガスとして用い、トリメチルガリウム(TMGa)とトリメチルアルミニウム(TMAl)とNH3とを、それぞれ58μmol/min、100μmol/min、12l/minの流量で導入し、成長温度1050℃で、基板101上に、AlN層102、バッファ層103、p−GaNからなる下部半導体層104を順次エピタキシャル成長させる。なお、下部半導体層104に対するp型のドーピング源としてビスシクロペンタディエニルマグネシウム(Cp2Mg)を用い、Mgの濃度が1×1017cm−3程度になるようにCp2Mgの流量を調整する。つぎに、TMGaとNH3とを、それぞれ19μmol/min、12l/minの流量で導入し、成長温度1050℃で、下部半導体層104上にアンドープGaNからなるキャリア走行層105aをエピタキシャル成長させ、さらに、TMAlとTMGaとNH3とを、それぞれ125μmol/min、19μmol/min、12l/minの流量で導入し、キャリア走行層105a上にAl組成が25%のn−AlGaNからなるキャリア供給層105bをエピタキシャル成長させ、半導体動作層105を形成する。なお、キャリア供給層105bに対するn型のドーピング源としてSiH4を用いる。
【0030】
なお、上記において、バッファ層103は、厚さ200nm/20nmのGaN/AlN複合層を8層だけ積層したものとする。また、AlN層102、下部半導体層104、キャリア走行層105a、キャリア供給層105bの厚さは、それぞれ100nm、500nm、100nm、20nmとする。
【0031】
つぎに、図3に示すように、プラズマ化学気相成長(PCVD)法を用いて、キャリア供給層105b上に、アモルファスシリコン(a−Si)からなるマスク層110を厚さ500nmで形成し、フォトリソグラフィとCF4ガスを用いてパターニングを行い、開口部110aを形成する。
【0032】
つぎに、マスク層110をマスクとして、エッチングガスであるCl2ガスを用いてキャリア走行層105aおよびキャリア供給層105bの一部をエッチング除去してリセス部105cを形成する。ここで、図4に示すように、Cl2ガスは、開口部110a内に露出したキャリア供給層105bの表面とともに、開口部110aの側壁110bもエッチングするので、側壁110bは徐々に後退する。
【0033】
側壁110bが後退するにつれて、キャリア供給層105bの表面が新たに露出して行くが、キャリア供給層105bの新たに露出した表面は、早く露出した部分ほど長い時間エッチングされるためエッチング深さが深くなり、遅く露出した部分ほどエッチング深さが浅くなる。側壁110bの後退は連続的に進行するため、キャリア供給層105b、キャリア走行層105aのエッチング深さも連続して変化し、新たに露出した表面がエッチングされたエッチング面は傾斜したものになる。一方、開口部110aにおいて当初より露出していたキャリア供給層105bの表面の部分は、ほぼ均一な深さでエッチングされる。このエッチングを下部半導体層104に到る深さ約120nmまで行なうと、図5に示すように、平坦な下部半導体層104の表面104aを底面とし、この表面104aから側壁105d、105eが角度θ1、θ2で傾斜して立ち上がっている形状のリセス部105cが形成される。
【0034】
ここで、側壁105d、105eの表面104aに対する立ち上がりの角度θ1、θ2の値は、半導体動作層105とマスク層110とのエッチングレートの比によって決定される。上記のように、半導体動作層105がGaN系の材料であり、エッチングガスがCl2ガスであり、マスク層110がa−Siからなる場合は、角度θ1、θ2の値は約65°となる。また、マスク層110をノボラック系のポジ型レジスト樹脂とした場合は、角度θ1、θ2の値は約43°となる。また、マスク層のエッチングレートをanm/min、半導体動作層のエッチングレートをbnm/minとした場合、立ち上がりの角度θは、θ=tan−1(b/a)程度となる。
【0035】
なお、マスク層110は、開口部110aの側壁110bだけでなく、表面からもエッチングされる。したがって、マスク層110の厚さは、エッチングを下部半導体層104が露出するまで行なった場合に、開口部110a以外の位置のキャリア供給層105bが露出してしまわないように、十分に厚くする。
【0036】
つぎに、図6に示すように、マスク層110を除去し、SiH4とN2Oを原料ガスとしたPCVD法を用いて、半導体動作層105上とリセス部105c内における下部半導体層104の表面104aとにわたってSiO2からなる厚さ60nmのゲート絶縁膜108を形成する。なお、側壁105d、105eが傾斜しているので、側壁が垂直に立ち上がる場合と比較して、ゲート絶縁膜108がいっそう均一な厚さに形成される。
【0037】
つぎに、図7に示すように、ゲート絶縁膜108の一部をフッ酸で除去し、リフトオフ法を用いて半導体動作層105上にソース電極106、ドレイン電極107を形成する。なお、ソース電極106、ドレイン電極107は、いずれも厚さ25nm/300nmのTi/Al構造とする。また、金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極106、ドレイン電極107を形成後、600℃、10分のアニールを行なう。
【0038】
つぎに、リフトオフ法を用いて、リセス部105cにTi/Al/Ti構造のゲート電極109を形成し、図1に示すMOSFET100が完成する。
【0039】
以上説明したように、本実施の形態1に係るMOSFET100は、耐圧性が高いMOSFETとなる。
【0040】
(実施例1、比較例1)
本発明の実施例1−1、1−2、比較例1として、図1に示すMOSFET100と同様の構造のMOSFETを製造した。なお、実施例1−1のMOSFETは、上述した製造方法にしたがい製造した。また、実施例1−2のMOSFETは、ほとんど上述した製造方法に従って製造したが、ノボラック系のポジ型レジスト樹脂(東京応化製TSM8900)からなるマスク層を形成してパターニングを行なった点が異なる。また、比較例1のMOSFETは、ほとんど上述した製造方法に従って製造したが、PCVD法を用いてSiO2からなるマスク層を厚さ300nmで形成し、フォトリソグラフィとCHF3ガスを用いてパターニングを行なった点が異なる。なお、実施例1−1、1−2、比較例1の各MOSFETは、ゲート−ドレイン電極間の距離を24μmとし、MOSFETの基板からキャリア供給層までの厚さに対して十分に大きくした。そして、実施例1−1、1−2、比較例1の各MOSFETのオン抵抗と耐圧を測定し、さらに、各MOSFETの断面を観察し、リセス部における半導体動作層のドレイン電極側の側壁の立ち上がりの角度を測定した。
【0041】
図8は、実施例1−1、1−2、比較例1の各MOSFETの立ち上がりの角度、オン抵抗、および耐圧を示す図である。図8に示すように、比較例1の場合、マスク層であるSiO2はCl2ガスによってはほとんどエッチングされないので、立ち上がりの角度が90°であって傾斜していないが、オン抵抗は25mΩcm2と高く、耐圧は300Vと低かった。一方、実施例1−1、1−2の場合、立ち上がりの角度がそれぞれ65°、43°と傾斜していたが、オン抵抗はそれぞれ12mΩcm2、17mΩcm2と低かった。また、耐圧はそれぞれ650V、700Vと高く、基板からバッファ層を介してキャリア供給層までの積層構造および厚さから見積もられる耐圧である700Vとほぼ同程度の値であった。すなわち、実施例1−1、1−2のMOSFETにおいては、ゲート−ドレイン間において局所的な電界集中が発生していないことが確認された。
【0042】
(実施の形態2)
つぎに、本発明の実施の形態2に係るMOSFETについて説明する。本実施の形態2に係るMOSFETは、図1に示すMOSFET100と同様の構造を有するが、半導体動作層が、ソース電極およびドレイン電極の直下にコンタクト領域を有する点が異なる。
【0043】
図9は、本発明の実施の形態2に係るMOSFETの模式的な断面図である。このMOSFET200は、MOSFET100と同様に、基板201上に、AlN層202と、GaN層とAlN層とを交互に積層して形成したバッファ層203と、p−GaNからなる下部半導体層204とが形成されている。さらに、下部半導体層204上には、半導体動作層205が形成されている。半導体動作層205は、アンドープGaNからなるキャリア走行層205aと、n−AlGaNからなるキャリア供給層205bとを順次積層し、キャリア走行層205aおよびキャリア供給層205bの一部を下部半導体層204に到る深さまで除去してリセス部205cを形成したものである。さらに、半導体動作層205上には、リセス部205cを挟んでソース電極206およびドレイン電極207が形成されている。さらに、半導体動作層205上とリセス部205c内における下部半導体層204の表面204aとにわたってゲート絶縁膜208が形成され、さらにリセス部205cにおいてゲート絶縁膜208上にはゲート電極209が形成されている。
【0044】
また、このMOSFET200においては、リセス部205cのドレイン電極207側の側壁205dおよびソース電極206側の側壁205eが、下部半導体層204の表面204aからそれぞれ角度θ3、θ4だけ傾斜して立ち上がっている。その結果、MOSFET100と同様に、ゲート−ドレイン間の電界の局所的集中が緩和され、耐圧性が高いMOSFETとなる。なお、角度θ3、θ4の好ましい角度としては、実施の形態1に係るMOSFET100における角度θ1、θ2のそれぞれと同様である。
【0045】
さらに、このMOSFET200は、ソース電極206およびドレイン電極207のそれぞれの直下に、導電型がn+型のコンタクト領域211、212を有しており、ソース電極206およびドレイン電極207のコンタクト抵抗が低くなっている。なお、このコンタクト領域211、212は、半導体動作層205から下部半導体層204にいたる深さまで形成されているが、形成深さは適宜設定できる。
【0046】
つぎに、このMOSFET200の製造方法について説明する。図10〜12は、MOSFET200の製造方法の一例を説明する説明図である。
【0047】
はじめに、上述したMOSFET100の製造方法と同様にして、基板201上に、AlN層202と、バッファ層203と、下部半導体層204と、半導体動作層205とを形成する。
【0048】
つぎに、PCVD法を用いて、半導体動作層205上に、厚さ2μmのSiO2層213を形成し、フォトリソグラフィとフッ酸とを用いて、SiO2層213の一部を除去する。つぎに、図10に示すように、n型不純物であるSiイオンのイオン注入を行なう。すると、SiO2層213を除去した領域にSiイオンが打ち込まれ、打ち込み領域214、215が形成される。つぎに、SiO2層213をフッ酸で除去した後、半導体動作層205上に、活性化アニール用の保護膜としてのSiO2膜を厚さ500nmで成膜する。そして、打ち込んだSiイオンを活性化させるために、窒素ガスを流しながら、1150℃、4分の活性化アニールを行なう。その結果、打ち込み領域214、215はそれぞれコンタクト領域211、212となる。
【0049】
つぎに、図11に示すように、PCVD法を用いて、キャリア供給層205b上に、a−Siからなるマスク層210を厚さ500nmで形成し、フォトリソグラフィとCF4ガスを用いてパターニングを行い、開口部210aを形成する。
【0050】
つぎに、マスク層210をマスクとして、Cl2ガスを用いてキャリア走行層205aおよびキャリア供給層205bの一部を下部半導体層204に到る深さまでエッチング除去してリセス部205cを形成する。このとき、実施の形態1と同様に、マスク層210の側壁もエッチングされる。その結果、図12に示すように、リセス部205cは、平坦な下部半導体層204の表面204aを底面とし、この表面204aから側壁205d、205eが角度θ3、θ4で傾斜して立ち上がっている形状となる。
【0051】
つぎに、上述したMOSFET100の製造方法と同様にして、ゲート絶縁膜208、ソース電極206、ドレイン電極207、ゲート電極209を順次形成し、図9に示すMOSFET200が完成する。
【0052】
以上説明したように、本実施の形態2に係るMOSFET200は、耐圧性が高く、さらにソースおよびドレイン電極のコンタクト抵抗が低いMOSFETとなる。
【0053】
なお、上述した製造方法では、イオン注入法を用いてコンタクト領域を形成したが、たとえば拡散法を用いてコンタクト領域を形成してもよい。また、n型不純物はSiに限られず、Ge、Snでもよい。
【0054】
(実施例2、比較例2)
本発明の実施例2−1、2−2、比較例2として、図9に示すMOSFET200と同様の構造のMOSFETを製造した。なお、実施例2−1のMOSFETは、上述した製造方法にしたがい製造した。また、実施例2−2のMOSFETは、ほとんど上述した製造方法にしたがって製造したが、実施例1−2と同様のポジ型レジスト樹脂からなるマスク層を形成してパターニングを行なった点が異なる。また、比較例2のMOSFETは、ほとんど上述した製造方法にしたがって製造したが、比較例1と同様のSiO2からなるマスク層を形成してパターニングを行なった点が異なる。なお、実施例2−1、2−2、比較例2の各MOSFETは、ゲート−ドレイン電極間の距離を24μmとし、MOSFETの基板からキャリア供給層までの厚さに対して十分に大きくした。そして、実施例2−1、2−2、比較例2の各MOSFETのオン抵抗と耐圧を測定し、さらに、リセス部における半導体動作層のドレイン電極側の側壁の立ち上がりの角度を測定した。
【0055】
図13は、実施例2−1、2−2、比較例2の各MOSFETの立ち上がりの角度、オン抵抗、および耐圧を示す図である。図13に示すように、比較例2の場合、オン抵抗は24mΩcm2と高く、耐圧は295Vと低かった。一方、実施例2−1、2−2の場合、オン抵抗はそれぞれ12mΩcm2、18mΩcm2と低かった。また、耐圧はそれぞれ638V、694Vと高かった。すなわち、実施例2−1、2−2のMOSFETにおいては、ゲート−ドレイン間において局所的な電界集中が発生していないことが確認された。
【0056】
(実施の形態3)
つぎに、本発明の実施の形態3に係るMOSFETについて説明する。本実施の形態3に係るMOSFETは、縦型構造を有するMOSFETである。
【0057】
図14は、本発明の実施の形態3に係るMOSFETの模式的な断面図である。このMOSFET300は、n−GaNからなる基板301上に、下部半導体層としての、キャリア濃度が低いn−−GaNからなるドリフト層304が形成されている。さらに、ドリフト層304上の一部の領域には、半導体動作層305が形成されている。この傾斜形成層305は、p−GaNからなるキャリア走行層305aと、n+−GaNからなるコンタクト層305bとを順次積層したものである。さらに、この半導体動作層305は、ドリフト層304の表面304aから傾斜して立ち上がるように側壁305dを形成したものである。さらに、半導体動作層305上に、キャリア走行層305aおよびコンタクト層305bの両方に接続するようにソース電極306が形成されている。なお、コンタクト層305bは、導電型がn+型であるため、ソース電極306のコンタクト抵抗は低くなる。また、基板301の裏面にはドレイン電極307が形成されている。さらに、半導体動作層305の表面と傾斜した側壁305dとドリフト層304の表面304aとにわたってSiO2などからなるゲート絶縁膜308が形成され、さらにゲート絶縁膜308上には、側壁305d上を覆うようにゲート電極309が形成されている。
【0058】
このMOSFET300においては、チャネルはキャリア走行層305aにおいて側壁305dに沿って形成されるが、側壁305dはドリフト層304の表面304aから角度θ5だけ傾斜して立ち上がっているので、側壁がドリフト層の表面から垂直に立ち上がる場合とは異なり、ゲート−ドレイン間の電界の局所的集中が緩和される。その結果、耐圧性が高いMOSFETとなる。なお、角度θ5の好ましい角度としては、実施の形態1に係るMOSFET100における角度θ1と同様である。
【0059】
つぎに、このMOSFET300の製造方法について説明する。図15〜18は、MOSFET300の製造方法の一例を説明する説明図である。
【0060】
はじめに、n−GaNからなる基板301をMOCVD装置にセットし、濃度100%の水素ガスをキャリアガスとして用い、TMGaとNH3とを、それぞれ58μmol/min、12l/minの流量で導入し、成長温度1050℃で、基板301上に、ドリフト層304、キャリア走行層305a、コンタクト層305bを順次エピタキシャル成長させる。なお、キャリア走行層305aに対するp型のドーピング源としてCp2Mgを用い、Mgの濃度が1×1017cm−3程度になるようにCp2Mgの流量を調整する。また、ドリフト層304、コンタクト層305bに対するn型のドーピング源としてSiH4を用い、Siの濃度が、ドリフト層304において5×1016cm−3程度、コンタクト層305bにおいて5×1018cm−3程度になるようにSiH4の流量を調整する。また、ドリフト層304、キャリア走行層305a、コンタクト層305bの厚さは、それぞれ10μm、500nm、100nmとする。
【0061】
つぎに、図15に示すように、PCVD法を用いて、コンタクト層305b上に、a−Siを厚さ500nmで形成し、フォトリソグラフィとCF4ガスを用いてパターニングを行って、コンタクト層305b上の一部領域にマスク層310を形成する。
【0062】
つぎに、マスク層310をマスクとして、Cl2ガスを用いてキャリア走行層305aおよびコンタクト層305bをドリフト層304に到る深さまでエッチング除去する。このとき、実施の形態1、2と同様に、マスク層310の側壁もエッチングされる。その結果、図16に示すように、ドリフト層304の表面304aが露出し、半導体動作層305は、側壁305dが表面304aから角度θ5で傾斜して立ち上がる形状となる。
【0063】
つぎに、図17に示すように、マスク層310を除去し、PCVD法を用いて、半導体動作層305の表面と傾斜した側壁305dとドリフト層304の表面304aとにわたってSiO2からなる厚さ60nmのゲート絶縁膜308を形成する。なお、側壁305dが傾斜しているため、ゲート絶縁膜308がいっそう均一な厚さに形成される。
【0064】
つぎに、図18に示すように、ゲート絶縁膜308の一部をフッ酸で除去し、さらにコンタクト層305bの一部を除去する。そして、リフトオフ法を用いてソース電極306を形成するとともに、基板301の裏面全面にドレイン電極307を形成する。なお、ソース電極306、ドレイン電極307は、いずれも厚さ25nm/300nmのTi/Al構造とする。また、金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極306、ドレイン電極307を形成後、600℃、10分のアニールを行なう。さらに、リフトオフ法を用いて、側壁305d上を覆うようにTi/Au/Ti構造のゲート電極309を形成し、図14に示すMOSFET300が完成する。
【0065】
以上説明したように、本実施の形態3に係るMOSFET300は、耐圧性が高い縦型のMOSFETとなる。
【0066】
(実施例3、比較例3)
本発明の実施例3−1、3−2、比較例3として、図14に示すMOSFET300と同様の構造のMOSFETを製造した。なお、実施例3−1のMOSFETは、上述した製造方法にしたがい製造した。また、実施例3−2のMOSFETは、ほとんど上述した製造方法にしたがって製造したが、実施例1−2と同様のポジ型レジスト樹脂からなるマスク層を形成してパターニングを行なった点が異なる。また、比較例3のMOSFETは、ほとんど上述した製造方法にしたがって製造したが、比較例1と同様のSiO2からなるマスク層を形成してパターニングを行なった点が異なる。そして、実施例3−1、3−2、比較例3の各MOSFETのオン抵抗と耐圧を測定し、さらに、傾斜形成層の側壁の立ち上がりの角度を測定した。
【0067】
図19は、実施例3−1、3−2、比較例3の各MOSFETの立ち上がりの角度、オン抵抗、および耐圧を示す図である。図19に示すように、比較例3の場合、オン抵抗は16mΩcm2と高く、耐圧は200Vと低かった。一方、実施例3−1、3−2の場合、オン抵抗はそれぞれ5mΩcm2、9mΩcm2と低かった。また、耐圧はそれぞれ530V、550Vと高く、ドリフト層の厚さから見積もられる耐圧である600Vとほぼ同程度の値であった。すなわち、実施例3−1、3−2のMOSFETにおいては、ゲート−ドレイン間において局所的な電界集中が発生していないことが確認された。
【0068】
(実施の形態4)
図20は、本発明の実施の形態4に係るMOSFETの模式的な断面図である。このMOSFET400は、実施の形態1に係るMOSFET100と同様に、基板401上に、AlN層402と、GaN層とAlN層とを交互に積層して形成したバッファ層403とが形成されている。さらに、バッファ層403上には、半導体動作層405が形成されている。半導体動作層405は、p−GaNからなるキャリア走行層405aと、キャリア走行層405aとは反対の導電型を有するn−GaNからなるコンタクト層405bとを順次積層し、キャリア走行層405aおよびコンタクト層405bの一部をキャリア走行層405aに到る深さまで除去してリセス部405cを形成したものである。さらに、半導体動作層405上には、リセス部405cを挟んでソース電極406およびドレイン電極407が形成されている。さらに、半導体動作層405上とリセス部405c内におけるキャリア走行層405aの表面405aaとにわたってゲート絶縁膜408が形成され、さらにリセス部405cにおいてゲート絶縁膜408上にはゲート電極409が形成されている。
【0069】
このMOSFET400は、リセス部405cがキャリア走行層405aに到る深さまで形成されているため、ノーマリオフ型として動作する。また、このMOSFET400においては、リセス部405cのドレイン電極407側の側壁405dが、キャリア走行層405aの表面405aaから角度θ6だけ傾斜して立ち上がっているので、MOSFET100と同様に、ゲート−ドレイン間の電界の局所的集中が緩和され、耐圧性が高いMOSFETとなる。また、このMOSFET400においては、リセス部405cのソース電極406側の側壁405eも、キャリア走行層405aの表面405aaから角度θ7だけ傾斜して立ち上がっている。角度θ6、θ7の好ましい角度としては、実施の形態1に係るMOSFET100における角度θ1、θ2のそれぞれと同様である。
【0070】
なお、このMOSFET400は、上述したMOSFET100の製造方法と同様の方法を用いて製造することができる。また、キャリア走行層405aの厚さおよびキャリア濃度は、それぞれたとえば600nm、1×1016cm−3程度とする。また、コンタクト層405bの厚さおよびキャリア濃度は、それぞれたとえば100nm、3×1018cm−3程度とする。また、キャリア走行層405aにおけるリセス部405cの深さは、たとえば150nm程度とする。
【0071】
(実施の形態5)
図21は、本発明の実施の形態5に係るMOSFETの模式的な断面図である。このMOSFET500は、実施の形態4に係るMOSFET400と同様に、基板501上に、AlN層502と、GaN層とAlN層とを交互に積層して形成したバッファ層503とが形成されている。さらに、バッファ層503上には、半導体動作層505が形成されている。半導体動作層505は、p−GaNからなるキャリア走行層505aと、n−GaNからなるコンタクト層505bとを順次積層し、キャリア走行層505aおよびコンタクト層505bの一部をキャリア走行層505aに到る深さまで除去してリセス部505cを形成したものである。さらに、半導体動作層505上には、リセス部505cを挟んでソース電極506およびドレイン電極507が形成されている。さらに、半導体動作層505上とリセス部505c内におけるキャリア走行層505aの表面505aaとにわたってゲート絶縁膜508が形成され、さらにリセス部505cにおいてゲート絶縁膜508上にはゲート電極509が形成されている。さらに、ドレイン電極507側のコンタクト層505bには、ゲート電極509の直下から所定の長さにわたって、コンタクト層505bのドレイン電極507の直下の部分よりもキャリア濃度が低いRESURF領域505baが形成されている。
【0072】
このMOSFET500も、上述したMOSFET400と同様に、リセス部505cがキャリア走行層505aに到る深さまで形成されているため、ノーマリオフ型として動作し、リセス部505cのドレイン電極507側の側壁505dが、キャリア走行層505aの表面505aaから角度θ8だけ傾斜して立ち上がっているので、耐圧性が高いMOSFETとなる。さらに、このMOSFET500は、RESURF領域505baが形成されているため、耐圧がさらに向上する。
【0073】
なお、このMOSFET500において、リセス部505cのソース電極506側の側壁505eは、キャリア走行層505aの表面505aaから角度θ9だけ傾斜して立ち上がっている。角度θ8、θ9の好ましい角度としては、実施の形態1に係るMOSFET100における角度θ1、θ2のそれぞれと同様である。また、このMOSFET500は、上述したMOSFET100の製造方法と同様の方法を用いて製造することができる。また、キャリア走行層505aの厚さおよびキャリア濃度は、それぞれたとえば600nm、1×1016cm−3程度とする。また、コンタクト層505bの厚さおよびキャリア濃度は、それぞれたとえば100nm、5×1019cm−3程度とし、RESURF領域505baのキャリア濃度はたとえば3×1017cm−3程度とする。
【0074】
ここで、シミュレーション計算結果を参照して、MOSFETにおけるリセス部の側壁の傾斜角度と特性との関係についてさらに具体的に説明する。なお、計算に用いたシミュレーションソフトはシノプシス(SYNOPSYS)社のTCADである。
【0075】
はじめに、計算モデル1として、図20に示すMOSFET400の構造のMOSFETを用いて、このMOSFETのソース電位を0Vとして、ドレイン電圧およびゲート電圧を20Vとし、角度θ6、θ7を15°〜90°の間で変化させながら、各角度でのオン抵抗と最大電流値とを求めた。
【0076】
なお、計算モデル1においては、角度θ6と角度θ7を同一とし、コンタクト層405bの上面におけるリセス部405cの幅を一定値にしながら角度θ6、θ7を変化させた。また、キャリア走行層405aの厚さおよびキャリア濃度は、それぞれ600nm、1×1016cm−3とした。また、コンタクト層405bの厚さおよびキャリア濃度は、それぞれ100nm、3×1018cm−3とした。また、キャリア走行層405aにおけるリセス部405cの深さは、150nmとした。
【0077】
図22は、計算モデル1における角度θ6、θ7の角度とオン抵抗との関係を示す図である。また、図23は、計算モデル1における角度θ6、θ7の角度と最大電流値との関係を示す図である。図22、23に示すように、角度θ6、θ7が30°〜75°の場合に、オン抵抗が5mΩcm2以下と低くなり、最大電流値が0.25A/mm以上と大きくなるので、好適である。なお、この計算モデル1について耐圧を計算したところ、角度θ6、θ7が30°〜75°の場合に、耐圧は角度によらずほぼ一定の約50Vであった。
【0078】
つぎに、計算モデル2として、図21に示すMOSFET500の構造のMOSFETを用いて、このMOSFETのソース電位を0Vとして、ドレイン電圧およびゲート電圧を20Vとし、角度θ8、θ9を15°〜90°の間で変化させながら、各角度でのオン抵抗と最大電流値とを求めた。
【0079】
なお、計算モデル2においては、角度θ8と角度θ9を同一とし、コンタクト層505bの上面におけるリセス部505cの幅を一定値にしながら角度θ8、θ9を変化させた。また、キャリア走行層505aの厚さおよびキャリア濃度は、それぞれ600nm、1×1016cm−3とした。また、コンタクト層505bの厚さおよびキャリア濃度は、それぞれ100nm、5×1019cm−3とし、RESURF領域505baのキャリア濃度は3×1017cm−3とした。また、キャリア走行層505aにおけるリセス部505cの深さは、150nmとした。
【0080】
図24は、計算モデル2における角度θ8、θ9の角度とオン抵抗との関係を示す図である。また、図25は、計算モデル2における角度θ8、θ9の角度と最大電流値との関係を示す図である。図24、25に示すように、角度θ8、θ9が30°〜75°の場合に、オン抵抗が20mΩcm2以下と低くなり、最大電流値が0.2A/mm以上と大きくなるので、好適である。なお、この計算モデル2について耐圧を計算したところ、角度θ8、θ9が30°〜75°の場合に、耐圧は角度によらずほぼ一定の約800Vであった。
【0081】
また、上記計算結果は、図20、21に示すMOSFET400、500に対するものであるが、図1、9、14に示すMOSFET100〜300に対しても、そのオン抵抗および最大電流値については上記計算結果とは異なるものの、オン抵抗および最大電流値の角度θ1〜θ5の角度依存性に関しては、上記計算結果と同様の結果となり、角度θ1〜θ5についても30°〜75°の場合が好適であることが確認された。
【0082】
なお、上記実施の形態1、2では、半導体動作層の側壁は、下部半導体層の表面に対する角度が双方向で一様であったが、たとえばキャリア走行層の部分とキャリア供給層の部分とで角度が異なっていてもよいし、直線状でなく湾曲していてもよい。実施の形態3〜5におけるキャリア走行層、コンタクト層についても同様である。また、上記実施の形態3〜5において、MOSFETはキャリアが電子であるn型であるが、本発明はこれに限らず、p型のMOSFETに対しても適用できる。
【図面の簡単な説明】
【0083】
【図1】実施の形態1に係るMOSFETの模式的な断面図である。
【図2】図1に示すMOSFETの製造方法の一例を説明する図である。
【図3】図1に示すMOSFETの製造方法の一例を説明する図である。
【図4】図1に示すMOSFETの製造方法の一例を説明する図である。
【図5】図1に示すMOSFETの製造方法の一例を説明する図である。
【図6】図1に示すMOSFETの製造方法の一例を説明する図である。
【図7】図1に示すMOSFETの製造方法の一例を説明する図である。
【図8】実施例1−1、1−2、比較例1の各MOSFETの立ち上がりの角度、オン抵抗、および耐圧を示す図である。
【図9】実施の形態2に係るMOSFETの模式的な断面図である。
【図10】図9に示すMOSFETの製造方法の一例を説明する図である。
【図11】図9に示すMOSFETの製造方法の一例を説明する図である。
【図12】図9に示すMOSFETの製造方法の一例を説明する図である。
【図13】実施例2−1、2−2、比較例2の各MOSFETの立ち上がりの角度、オン抵抗、および耐圧を示す図である。
【図14】実施の形態3に係るMOSFETの模式的な断面図である。
【図15】図14に示すMOSFETの製造方法の一例を説明する図である。
【図16】図14に示すMOSFETの製造方法の一例を説明する図である。
【図17】図14に示すMOSFETの製造方法の一例を説明する図である。
【図18】図14に示すMOSFETの製造方法の一例を説明する図である。
【図19】実施例3−1、3−2、比較例3の各MOSFETの立ち上がりの角度、オン抵抗、および耐圧を示す図である。
【図20】実施の形態4に係るMOSFETの模式的な断面図である。
【図21】実施の形態5に係るMOSFETの模式的な断面図である。
【図22】計算モデル1における角度とオン抵抗との関係を示す図である。
【図23】計算モデル1における角度と最大電流値との関係を示す図である。
【図24】計算モデル2における角度とオン抵抗との関係を示す図である。
【図25】計算モデル2における角度と最大電流値との関係を示す図である。
【特許請求の範囲】
【請求項1】
MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、
基板と、
前記基板上に形成された、リセス部を有する半導体動作層と、
前記リセス部を含む前記半導体動作層上に形成された絶縁膜と、
前記リセス部における前記絶縁膜上に形成されたゲート電極と、
前記半導体動作層上に前記リセス部を挟んで形成され、前記半導体動作層に電気的に接続されたソース電極およびドレイン電極と、
を備え、前記リセス部が前記半導体動作層に対して傾斜して立ち上がっている側壁部を有することを特徴とする電界効果トランジスタ。
【請求項2】
前記半導体動作層は、アンドープのキャリア走行層と該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とが順次積層して形成され、前記キャリア走行層および前記キャリア供給層の一部を前記下部半導体層に到る深さまで除去して形成したリセス部を有することを特徴とする請求項1に記載の電界効果トランジスタ。
【請求項3】
前記半導体動作層は、前記ソース電極および前記ドレイン電極の直下にコンタクト領域を有することを特徴とする請求項2に記載の電界効果トランジスタ。
【請求項4】
前記コンタクト領域は、前記半導体動作層に不純物イオンを注入して形成されたものであることを特徴とする請求項3に記載の電界効果トランジスタ。
【請求項5】
前記半導体動作層は、n型またはp型の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とが順次積層して形成され、前記キャリア走行層および前記コンタクト層の一部を前記キャリア走行層に到る深さまで除去して形成したリセス部を有することを特徴とする請求項1に記載の電界効果トランジスタ。
【請求項6】
MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、
n型またはp型の導電型を有する基板上に形成された、前記基板と同一の導電型を有し該基板よりもキャリア濃度が小さい下部半導体層と、
前記下部半導体層上の一部の領域に、前記下部半導体層とは反対の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とが順次積層して形成され、前記下部半導体層の表面から傾斜して立ち上がる側壁を有する半導体動作層と、
前記半導体動作層上に、前記キャリア走行層および前記コンタクト層の両方に接続するように形成したソース電極と、
前記基板の裏面に形成されたドレイン電極と、
前記半導体動作層の表面と前記側壁と前記下部半導体層の表面とにわたって形成されたゲート絶縁膜と、
前記側壁上を覆うように前記ゲート絶縁膜上に形成されたゲート電極と、
を備えたことを特徴とする電界効果トランジスタ。
【請求項7】
前記半導体動作層の側壁の立ち上がりの角度は、30°以上75°以下であることを特徴とする請求項1〜6のいずれか1つに記載の電界効果トランジスタ。
【請求項8】
前記半導体動作層の側壁の立ち上がりの角度は、65°以下であることを特徴とする請求項7に記載の電界効果トランジスタ。
【請求項9】
MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、
基板上に半導体動作層を形成する半導体動作層形成工程と、
前記半導体動作層上に、開口部を有するマスク層を形成し、前記開口部における前記マスク層の側壁をエッチングしながら該開口部内に露出した前記半導体動作層を所定の深さまでエッチングしてリセス部を形成するリセス部形成工程と、
前記半導体動作層上に前記リセス部を挟んでソース電極およびドレイン電極を形成するソース/ドレイン電極形成工程と、
前記半導体動作層上と前記リセス部内における表面とにわたってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記リセス部において前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項10】
前記半導体動作層形成工程において、アンドープのキャリア走行層と該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とを順次積層することを特徴とする請求項9に記載の電界効果トランジスタの製造方法。
【請求項11】
前記半導体動作層形成工程において、n型またはp型の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とを順次積層することを特徴とする請求項9に記載の電界効果トランジスタの製造方法。
【請求項12】
MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、
n型またはp型の導電型を有する基板上に、前記基板と同一の導電型を有し該基板よりもキャリア濃度が小さい下部半導体層を形成する下部半導体層形成工程と、
前記下部半導体層上に、前記下部半導体層とは反対の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とを順次積層する半導体動作層形成工程と、
前記半導体動作層上の一部領域にマスク層を形成し、前記マスク層の側壁をエッチングしながら前記一部領域以外の半導体動作層を前記下部半導体層に到る深さまでエッチングするエッチング工程と、
前記半導体動作層上に、前記キャリア走行層および前記コンタクト層の両方に接続するようにソース電極を形成するソース電極形成工程と、
前記基板の裏面にドレイン電極を形成するドレイン電極形成工程と、
前記半導体動作層の表面と前記側壁と前記下部半導体層の表面とにわたってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記側壁上を覆うように前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項1】
MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、
基板と、
前記基板上に形成された、リセス部を有する半導体動作層と、
前記リセス部を含む前記半導体動作層上に形成された絶縁膜と、
前記リセス部における前記絶縁膜上に形成されたゲート電極と、
前記半導体動作層上に前記リセス部を挟んで形成され、前記半導体動作層に電気的に接続されたソース電極およびドレイン電極と、
を備え、前記リセス部が前記半導体動作層に対して傾斜して立ち上がっている側壁部を有することを特徴とする電界効果トランジスタ。
【請求項2】
前記半導体動作層は、アンドープのキャリア走行層と該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とが順次積層して形成され、前記キャリア走行層および前記キャリア供給層の一部を前記下部半導体層に到る深さまで除去して形成したリセス部を有することを特徴とする請求項1に記載の電界効果トランジスタ。
【請求項3】
前記半導体動作層は、前記ソース電極および前記ドレイン電極の直下にコンタクト領域を有することを特徴とする請求項2に記載の電界効果トランジスタ。
【請求項4】
前記コンタクト領域は、前記半導体動作層に不純物イオンを注入して形成されたものであることを特徴とする請求項3に記載の電界効果トランジスタ。
【請求項5】
前記半導体動作層は、n型またはp型の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とが順次積層して形成され、前記キャリア走行層および前記コンタクト層の一部を前記キャリア走行層に到る深さまで除去して形成したリセス部を有することを特徴とする請求項1に記載の電界効果トランジスタ。
【請求項6】
MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、
n型またはp型の導電型を有する基板上に形成された、前記基板と同一の導電型を有し該基板よりもキャリア濃度が小さい下部半導体層と、
前記下部半導体層上の一部の領域に、前記下部半導体層とは反対の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とが順次積層して形成され、前記下部半導体層の表面から傾斜して立ち上がる側壁を有する半導体動作層と、
前記半導体動作層上に、前記キャリア走行層および前記コンタクト層の両方に接続するように形成したソース電極と、
前記基板の裏面に形成されたドレイン電極と、
前記半導体動作層の表面と前記側壁と前記下部半導体層の表面とにわたって形成されたゲート絶縁膜と、
前記側壁上を覆うように前記ゲート絶縁膜上に形成されたゲート電極と、
を備えたことを特徴とする電界効果トランジスタ。
【請求項7】
前記半導体動作層の側壁の立ち上がりの角度は、30°以上75°以下であることを特徴とする請求項1〜6のいずれか1つに記載の電界効果トランジスタ。
【請求項8】
前記半導体動作層の側壁の立ち上がりの角度は、65°以下であることを特徴とする請求項7に記載の電界効果トランジスタ。
【請求項9】
MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、
基板上に半導体動作層を形成する半導体動作層形成工程と、
前記半導体動作層上に、開口部を有するマスク層を形成し、前記開口部における前記マスク層の側壁をエッチングしながら該開口部内に露出した前記半導体動作層を所定の深さまでエッチングしてリセス部を形成するリセス部形成工程と、
前記半導体動作層上に前記リセス部を挟んでソース電極およびドレイン電極を形成するソース/ドレイン電極形成工程と、
前記半導体動作層上と前記リセス部内における表面とにわたってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記リセス部において前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項10】
前記半導体動作層形成工程において、アンドープのキャリア走行層と該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とを順次積層することを特徴とする請求項9に記載の電界効果トランジスタの製造方法。
【請求項11】
前記半導体動作層形成工程において、n型またはp型の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とを順次積層することを特徴とする請求項9に記載の電界効果トランジスタの製造方法。
【請求項12】
MOS構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、
n型またはp型の導電型を有する基板上に、前記基板と同一の導電型を有し該基板よりもキャリア濃度が小さい下部半導体層を形成する下部半導体層形成工程と、
前記下部半導体層上に、前記下部半導体層とは反対の導電型を有するキャリア走行層と該キャリア走行層とは反対の導電型を有するコンタクト層とを順次積層する半導体動作層形成工程と、
前記半導体動作層上の一部領域にマスク層を形成し、前記マスク層の側壁をエッチングしながら前記一部領域以外の半導体動作層を前記下部半導体層に到る深さまでエッチングするエッチング工程と、
前記半導体動作層上に、前記キャリア走行層および前記コンタクト層の両方に接続するようにソース電極を形成するソース電極形成工程と、
前記基板の裏面にドレイン電極を形成するドレイン電極形成工程と、
前記半導体動作層の表面と前記側壁と前記下部半導体層の表面とにわたってゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記側壁上を覆うように前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【公開番号】特開2009−188397(P2009−188397A)
【公開日】平成21年8月20日(2009.8.20)
【国際特許分類】
【出願番号】特願2009−5154(P2009−5154)
【出願日】平成21年1月13日(2009.1.13)
【出願人】(000005290)古河電気工業株式会社 (4,457)
【Fターム(参考)】
【公開日】平成21年8月20日(2009.8.20)
【国際特許分類】
【出願日】平成21年1月13日(2009.1.13)
【出願人】(000005290)古河電気工業株式会社 (4,457)
【Fターム(参考)】
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