【課題】 動作時のオン抵抗を充分に小さくすることが可能な高耐圧のＦＥＴ及びその製造方法を提供することを目的とする。
【解決手段】 ｐ型ＧａＮチャネル層１６がその上下をｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって挟まれた積層構造をメサ形状に加工してその側面に傾斜面を形成し、この傾斜面におけるｐ型ＧａＮチャネル層１６の傾斜した側面上にＳｉＯ_２ ゲート絶縁膜２４を介してゲート電極４０Ｇａ、４０Ｇｂを設けている。即ち、ｐ型ＧａＮチャネル層１６の傾斜した側面をチャネル領域としている。このため、そのチャネル長をｐ型ＧａＮチャネル層１６の厚さによって制御することが可能となり、容易かつ高精度に短チャネル長化を達成することができる。 （もっと読む）

【課題】オン抵抗が低く、耐圧性が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、表面にバッファ層が形成された基板と、エピタキシャル成長によってバッファ層上に形成された、所定の導電型を有する電界緩和層と、電界緩和層上の一部領域に形成された、所定の導電型とは反対の導電型を有する半導体層と、半導体層の中または表面に形成された、所定の導電型と同一の導電型を有するコンタクト層と、コンタクト層上に形成されたソース電極と、電界緩和層上に形成されたドレイン電極と、半導体層上に該半導体層の端面と重畳するように形成されたゲート絶縁膜と、ゲート絶縁膜上に半導体層の端面と重畳するように形成されたゲート電極と、を備え、半導体層の端面近傍に形成されるチャネルと電界緩和層とが電気的に接続する。 （もっと読む）

【課題】ゲート電極が形成される壁面が複数形成されている場合、各ゲート電極での電流特性が大きく変動しないようにしたＧａＮ系半導体素子を提供する。
【解決手段】サファイア基板１上にＧａＮバッファ層２、アンドープＧａＮ層３、ｎ型ＧａＮドレイン層４、ｐ型ＧａＮチャネル層５が積層されており、ｐ型ＧａＮチャネル層５の上には、ｎ型ＧａＮソース層６が形成されている。リッジ部１１側面には、絶縁膜７、ゲート電極８が形成されている。リッジ部１１の形状によって、リッジ部１１が有する壁面の個数は変わるが、リッジ部１１の壁面がいくつであっても、少なくとも２つ以上の壁面が同一の面方位に形成される。 （もっと読む）

【課題】ノーマリオフ型HEMTを得ることが困難であった。
【解決手段】本発明に従うHEMTは、溝２０を有する電子走行層３と、この上を覆う電子供給層４と、電子供給層４の一方の主面上に形成されたソース電極５、ドレイン電極６及びゲート電極７とを有している。ゲート電極７は溝２０の上に配置されている。電子走行層３の溝２０の両側面は他よりも薄い電子供給層４で覆われている。溝２０の両側面の角度及びこの両側面の電子供給層４の厚みはノーマル状態で２ＤＥＧ層１７を分断するように決定される。 （もっと読む）

【課題】パワーデバイスなどへの適用に適したIII族窒化物半導体素子およびその製造方法を提供すること。
【解決手段】この電界効果トランジスタにおける窒化物半導体積層構造部５には、ｎ型ＧａＮ層６、ｐ型ＧａＮ層７およびｎ型ＧａＮ層８に跨る壁面１６を側面とするメサ状積層部１５が形成されている。メサ状積層部１５の壁面１６には、ゲート絶縁膜９が形成され、このゲート絶縁膜９上にはゲート電極１０が形成されている。また、ｎ型ＧａＮ層６（引き出し部１９）にはドレイン電極１２が形成され、ｎ型ＧａＮ層８の上面にはソース電極１１が形成されている。そして、メサ状積層部１５は、窒化物半導体積層構造部５に形成された高転位領域１８および低転位領域１７のうち、低転位領域１７に形成されている。 （もっと読む）

【課題】確実にオン電流を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１の表面に、凹み部３が形成されている。シリコン基板１の表面は（００１）面である。また、凹み部３の底面は（００１）面であり、傾斜面の一方は（１１１）面であり、他方は（−１−１１）面である。凹み部３の底面及び傾斜面上にゲート絶縁膜としてシリコン酸化膜４が形成されている。シリコン絶縁膜４上にゲート電極１１が形成されている。ゲート電極１１は、凹み部３の底面の上方に位置するニッケルシリサイド膜８、及び傾斜面の上方に位置する不純物導入部１０から構成されている。不純物導入部１０は、ニッケルシリサイド膜にｎ型不純物が導入されて構成されている。従って、不純物導入部１０の仕事関数は、ニッケルシリサイド膜８の仕事関数よりも小さくなっている。 （もっと読む）

【課題】サージに対する素子破壊を防止できる半導体装置を提供する。
【解決手段】この半導体装置では、Ｐ型のウエル３とＮ型のウエル２とＰ型の半導体基板１とが構成する寄生トランジスタのパンチスルー耐圧を、ドレイン５−１,５−２とソース５−３,５−４との間の耐圧よりも低くした。したがって、サージ電圧が発生した場合に、ドレイン−ソース間よりも先に上記寄生ＰＮＰトランジスタがブレークダウンするので、ドレイン領域をなすＮ型のドリフト層４−１,４−２またはソース領域をなすＰ型のウエル３へ侵入したサージ電流を上記寄生トランジスタを経由してＰ型の半導体基板１に流すことができる。 （もっと読む）

【課題】セルチャネルイオン注入によるドーピング領域とソース／ドレインイオン注入による接合領域とのオーバーラップ、及び、バルブ型リセスのバルブパターン形成のための等方性エチング時の基板の損傷を防止し、素子のリフレッシュ特性の改善及び工程の安定化が可能な半導体素子の製造方法を提供すること。
【解決手段】素子分離用パッド絶縁膜を用いて半導体基板３１Ｂに素子分離構造３４を形成するステップと、パッド絶縁膜を含む基板の構造全体の上にリセスのためのハードマスクパターンを形成するステップと、ハードマスクパターンをマスクとしてパッド絶縁膜及び基板をエッチングして所定リセスパターンを形成するステップと、エッチングされたパッド絶縁膜をイオン注入バリアとしてセルチャネルイオン注入を行ってローカルチャネル領域３２０を形成するステップと、所定リセスパターン上にゲートパターン３８を形成するステップとを含む。 （もっと読む）

１つの能動領域（１０５Ａ，２０５Ａ，３０５Ａ，４０５Ａ）に、実質的に連続し、かつ均一な半導体合金（１０７，２０７，３０７，４０７）を形成する一方で、第２能動領域（１０５Ｂ，２０５Ｂ，３０５Ｂ，４０５Ｂ）の中央部分にベースの半導体材料（１１３Ｂ，２１３Ｂ，３１３Ｂ、４０１）を提供するために、そこに半導体合金（１０７，２０７，３０７，４０７）をパターニングすることにより、異種の歪みが誘発されうる。一方、前記ベースの半導体材料（１１３Ａ，２１３Ａ，３１３Ａ，４１３Ａ）に対応するカバー層を提供した後に、前記ゲート誘電体（１２２，３２２，４２２）を形成するための確立されたプロセス技術が使用されうる。一部の例示的な実施形態では、実質的な自己整合プロセスが提供される。このプロセスでは、前記層（２０８，３０８）を基に前記ゲート電極（１２１，２２１，３２１，４２１）が形成され、前記層（２０８，３０８）は、前記能動領域（２０５Ｂ、３０５Ｂ）の一方の前記ベースの半導体材料の前記中央部分（２１３Ｂ、３１３Ｂ）を画定するためも使用されうる。このため、単一の半導体合金（１０７，２０７，３０７，４０７）を使用することにより、異なる導電型のトランジスタ（１２０Ａ，１２０Ｂ）の性能が個別に改善されうる。
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【課題】電子供給層と絶縁層との間の界面準位を低減させ、リーク電流やドレイン電流のコラプス等の抑制を可能とすること。
【解決手段】本発明は、基板（１０）上に設けられたＧａＮ電子走行層（１２）と、電子走行層（１２）上に設けられ２次元電子ガス（１３）を電子走行層（１２）に生成するＡｌＧａＮ電子供給層（１４）と、電子供給層（１４）上に設けられたＧａＮ層（２０）と、ＧａＮ層（２０）との間に絶縁膜（３２）を介し設けられたゲート電極（３４）と、を具備する半導体装置である。 （もっと読む）

【課題】エピタキシャル層を利用したトランジスター構造及びその製造方法を提供する。
【解決手段】第１及び第２エピタキシャル層が半導体基板の表面上に互いに一定間隔離れている。ゲート電極は前記基板の表面上に形成され、第１エピタキシャル層と第２エピタキシャル層との間に設けられたギャップ内に延び、ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップされる。第１及び第２不純物領域は、少なくとも部分的に各々第１及び第２エピタキシャル層内に含まれ、ゲート絶縁層は、ゲート電極と半導体基板との間に位置する。非プレーナチャネル領域は、ゲート電極によってオーバーラップされた第１及び第２エピタキシャル層の一定領域及び第１及び第２エピタキシャル層間に位置する半導体基板の一表面領域内に設けられうる。 （もっと読む）

【課題】フィールド・プレート電極下の絶縁膜における電界集中を抑制することを課題とする。
【解決手段】本発明は、フィールド・プレート電極下の絶縁膜の端部形状を緩やかにしている。例えば、本発明に係る半導体装置は、半導体基板と；前記半導体基板上に形成されたゲート絶縁膜と；前記半導体基板上に形成された保護絶縁膜と；前記ゲート絶縁膜上に形成されたゲート電極と；前記保護絶縁膜上に形成され、前記ゲート電極と同電位のフィールド・プレート電極とを備える。そして、前記保護絶縁膜は、前記半導体基板の表面に形成され、当該基板内側には形成しない構造を採用する。 （もっと読む）

【課題】トレンチゲート構造の半導体装置及びその製造方法の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に形成された溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備え、該トレンチゲートトランジスタが半導体基板に複数整列形成されてなり、前記トレンチゲートトランジスタが複数整列形成された半導体基板に、前記各トレンチゲートトランジスタの個々の活性領域のみに対応するように前記溝が単独穴型に形成されている。 （もっと読む）

【課題】本発明は、特性の優れた半導体素子を製造するための金属-絶縁膜-半導体構造を提供する。
【解決手段】炭化珪素単結晶基板の表面に溝部を有するエピタキシャル薄膜を形成し、該溝部の内側面に絶縁膜、及び金属膜を順次形成してなる金属-絶縁膜-半導体構造である。 （もっと読む）

【課題】従来の絶縁ゲート型電界効果トランジスタは、サブスレッショルド・スイング値を小さくすると漏れ電流などの障害が発生するという問題があった。
【解決手段】本発明の絶縁ゲート型電界効果トランジスタは、上部に主絶縁膜を備えるチャネル領域に副活性領域を形成し、その上部には副絶縁膜を設けている。そして、主絶縁膜と副絶縁膜との上部を覆うようにゲート電極を設けている。このような構成とすることによって、副活性領域とゲート電極との間に副ゲート容量が形成されることになり、チャネル領域とゲート電極との間の主ゲート容量にこの副ゲート容量が付加された構造となる。従ってゲート容量が大きくなり、その結果、サブスレッショルド・スイング値を小さくすることができる。 （もっと読む）

【課題】 ドリフト領域の寸法を大きくすることなく、必要な耐圧を確保することができ、あるいはさらに、耐圧の低下がなく、低オン抵抗化を図ることができる半導体装置を提供する。
【解決手段】 リサーフ構造の半導体装置であって、ゲート電極が積層形成されたゲート絶縁膜直下に、周囲をドリフト領域で囲まれたフローティング構造とした不純物領域を備える。この不純物領域の不純物濃度は、ドリフト領域と形成する接合の電界極大点の電界強度が、半導体装置の他の電界極大点の電界強度より小さいか、あるいは一致するよう設定されている。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】第１半導体面１１とこの面につながる面であり、かつ該第1半導体面に対して傾斜を有する第２半導体面１２を有する半導体領域１０と、第１、第２半導体面１１、１２上にゲート絶縁膜２１を介して第１、第２半導体面１１、１２境界上に設けられたゲート電極２２と、ゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするように半導体領域１０に形成されたソース不純物領域２３と、少なくとも第２半導体面１２直下の半導体領域１０に設けられたドレイン不純物領域２４と、ドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、ソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、第１、第２半導体面１１、１２の境界Ｂに近い状態に形成されている。 （もっと読む）

【課題】実用的な動作電流が得られるエンハンスメント型の窒化物半導体を用いたヘテロ構造電界効果トランジスタを実現させること。
【解決手段】六方晶構造の窒化物半導体であるチャネル層半導体１のｃ面に段差を設けて２面とし、段差側面としてａ面あるいはｍ面を形成し、２面のｃ面上、および、ａ面上あるいはｍ面上に、障壁層半導体２とチャネル層半導体１との接合構造である障壁層半導体／チャネル層半導体ヘテロ構造を形成し、２面のｃ面上に形成された障壁層半導体／チャネル層半導体ヘテロ構造の一方の上にソース電極３を形成し、他方の上にドレイン電極５を形成し、段差側面に形成された障壁層半導体／チャネル層半導体ヘテロ構造をゲート電極４によって覆ってなる、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。 （もっと読む）

【課題】トレンチの底部付近でのシリコン電極層の不純物の濃度を高めた溝型ＭＯＳＦＥＴを有する半導体装置の製造方法を提供する。
【解決手段】シリコン基板１１の表面にトレンチ１３を形成する工程と、トレンチ１３の表面にゲート絶縁膜１４を形成する工程と、トレンチ１３内のゲート絶縁膜１４上に、トレンチ１３の表面に平行な酸素混入層が形成されたシリコン電極層１７を堆積する工程と、シリコン電極層１７に不純物を注入する工程と、シリコン電極層１７を熱処理して不純物を拡散する工程と、を順次に有する。 （もっと読む）

【課題】 立体的形状を有するシリコン酸窒化膜中の窒素濃度を、その部位によって区別して把握することが可能な窒素濃度の測定方法を提供する。
【解決手段】 被測定基板表面に形成されたシリコン酸化膜を窒化処理して得られたシリコン酸窒化膜中の窒素濃度を測定する窒素濃度の測定方法であって、シリコン酸窒化膜が形成された被測定基板を再酸化処理し、その再酸化レート減少率ＲＯＲＲを算出して検量線と照合することにより、被測定基板のシリコン酸窒化膜中の窒素濃度を決定する、窒素濃度の測定方法。 （もっと読む）