半導体装置及びその製造方法
【課題】 従来よりも高い温度でも動作できるクーロンブロケードを用いた量子効果素子
を提供すること。
【解決手段】 後方障壁閉じ込めポテンシャルを形成するための下部ＳｉＯ２層４３と上
部ＳｉＯ２層４５と、ｐ−型層４７と、これらＳｉＯ２層４３、４５、ｐ−型層４７各端
と交わる傾斜面５１と、傾斜面５１上にＳｉＯ２活性層６１を介して設けられたゲート電
極３１を有し、このゲート電極３１のうち、ＳｉＯ２層４３、４５の各端を覆うる部分は
狭くなっている。
を提供すること。
【解決手段】 後方障壁閉じ込めポテンシャルを形成するための下部ＳｉＯ２層４３と上
部ＳｉＯ２層４５と、ｐ−型層４７と、これらＳｉＯ２層４３、４５、ｐ−型層４７各端
と交わる傾斜面５１と、傾斜面５１上にＳｉＯ２活性層６１を介して設けられたゲート電
極３１を有し、このゲート電極３１のうち、ＳｉＯ２層４３、４５の各端を覆うる部分は
狭くなっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関わり、特に量子効果素子を有する半導体装
置及びその製造方法に関する。
【背景技術】
【０００２】
バンドギャップの異なる半導体層を重ねることにより、量子効果素子を製造できること
は公知である。ソース領域とドレイン領域との間を流れる電流を、その上にあるゲート電
極に印加する電圧によって変調できるように、キャリヤを閉じ込めるための量子井戸を界
面に隣接して形成することが可能である。
【０００３】
このようなキャリアは通常移動度が高く二次元的に存在して「二次元電子ガス」（２Ｄ
ＥＧ）として振る舞うか、あるいは印加電圧により実質的に一次元的に存在するように、
つまり、しばしば「量子細線」とも呼ばれる「一次元ガス」（１ＤＥＧ）として存在する
ようにできる。
【０００４】
もちろん、多数キャリアをホールとして、二次元ホールガス（２ＤＨＧ）または一次元
ホールガス（１ＤＨＧ）を利用する素子を作ることもできる。ただし、話を単純にするた
めに、ここでは、２ＤＥＧ、１ＤＥＧを広義な意味で用い、特に指摘の無い限り、２ＤＥ
Ｇ、１ＤＥＧは電子、ホールの両者の二次元ガス、一次元ガスを包含しているものとする
。
【０００５】
ところで、障壁ポテンシャルを三次元に形成すれば、１００個ぐらいの電子を一溜まり
として閉じ込めることができるものと推定される。この電子の溜まりは一般に「量子ドッ
ト」または「量子箱」と呼ばれる。このような構成では、電子は三次元のどの次元に関し
ても閉じ込められる。
【０００６】
しかし、ここでは、これら用語（量子ドット、量子箱）は、三次元的に粒子が閉じ込ま
れているが、粒子を閉じ込める体積の線形寸法に比べて、粒子の波動関数が空間的に非常
に小さいために、三次元的な量子作用が生じない場合も含むものとする。
【０００７】
この種の量子ドットによる電子の閉じ込めは従来では次のようにして実現している。す
なわち、２ＤＥＧを有しているヘテロ接合半導体構造の表面に４個以上のデプレッション
型ショットキーゲートを、例えば、回り木戸のように構成することにより実現している。
【０００８】
ショットキーゲートにより電子ガスが押し潰されるので、残った二つの自由度はなくな
る。この付け加えられた押し潰しまたは閉じ込めにより量子ドットの周囲にトンネル障壁
が生じ、このトンネル障壁を介して電子が量子ドットを出入りするようになる。
【０００９】
このような量子ドットを介した電子の移動は、外部から量子ドットに電流や電圧を加え
ると影響を受ける。この外部のバイアスは電子のエネルギーを上昇させるので、電子はト
ンネル障壁を飛び越えたり、透過したりすることができるようになる。
【００１０】
閉じ込め長が十分に短くて（＜３００ｎｍ）、電子の数が十分に少ない（数百以下）場
合であれば、一般にクーロン閉塞（coulomb Blockade）呼ばれている１電子帯電（single
electron charging）が量子ドットの電流電圧特性の変化として現れる。
【００１１】
１電子帯電によるエネルギーであるクーロンエネルギーは、量子ドットとその周囲の電
子の貯蔵部との間に電気的中性状態を形成するのに分数電荷にもかかわらず、量子ドット
に電子１個全体を加えることにより生じるエネルギーペナルティ（energy penalty）であ
る。この帯電エネルギーは、Ｃを量子ドットのキャパシタンスとすると、ｅ２／２Ｃであ
る。
【００１２】
この帯電エネルギーの結果、キャパシタンスＣを介してコンダクタンスや抵抗を量子ド
ットに印加される電圧の関数として測定すると、ｅ／Ｃの周期でコンダクタンスや抵抗の
値が「揺動する」ことが分かる。
【００１３】
あるいは、コンダクタンスや抵抗を閉じ込め幅の関数として測定すると、同様に揺動す
ることが分かる。閉じ込め幅の変化により揺動が生じるのは、閉じ込め幅に応じてキャパ
シタンスが変化するため、電子を量子ドットに入れたり、そこから出したりするのに必要
な放電エネルギーｅ２／２Ｃも変化するからである。
【００１４】
デプレッション型ショットキーゲートにより形成した量子ドットの場合、閉じ込め幅は
、ゲートに印加する電圧（ゲートバイアス）Ｖｆｇにより変化する。したがって、コンダ
クタンスや抵抗の揺動はゲートバイアスＶｆｇの関数となる。
【００１５】
原理的に、クーロンブロケードを用いた量子効果素子の用途範囲は広く、例えば、超小
型トランジスタやメモリなどに用いることができる。しかし、ショットキーゲートを回り
木戸のように構成した従来の構造のクーロンブロケードは、非常に低い温度、例えば、絶
対温度４Ｋ以下でなければ機能しない。したがって、この種のクーロンブロケードを用い
た量子効果素子の動作温度も低いという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述の如く、従来のクーロンブロケードを用いた量子効果素子は動作温度が低いという
問題があった。本発明は、上記事情を考慮してなされたもので、その目的とするところは
、従来よりも高い温度でも動作できるクーロンブロケードを用いた量子効果素子を備えた
半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
本発明は、複数の導電型層とバリア層となる絶縁膜層とを交互に積層することにより、
前記バリア層による後方障壁閉じ込めポテンシャルが形成された積層構造と、
前記積層構造を斜めに横切るように形成され、前記積層構造の各層の端部が露出するよ
うに形成された傾斜面と、
前記傾斜面を覆うように形成され、前記傾斜面に平行な面内であって、前記積層構造の
積層方向にキャリアが流れるための活性層と、
前記活性層の上部に形成され、前記キャリアが、前記積層構造の各層の端部により規定
される傾斜方向にのみ、前記積層構造の各層の端部を越えて流れるようにするための切り
欠き部を有する狭窄領域を備えたゲート電極と、
前記傾斜面の上部であって、前記ゲート電極の一方にインプラント層を介して接続され
たドレインと、
前記傾斜面の下部であって、前記ゲート電極の他方にインプラント層を介して接続され
たソースと、を具備することを特徴とする前記積層構造に形成されたクーロンブロケード
を用いた量子効果素子を備えた半導体装置である。
【００１８】
本発明の好ましい実施態様は、以下の通りである。
【００１９】
（１）前記狭窄領域が、前記複数の層の各端に対して実質的に直角の方向に延びている
こと。
【００２０】
（２）上記の各構成において、狭窄された部分のそれぞれの側に設けられ、キャリアに
接触する第１及び第２のコンタクトを有していること。
【００２１】
（３） 上記の構成において、上記の積層構造の少なくとも１つの層はＳｉＯ２による
層であること。
【００２２】
（４） 上記の各構成において、上記の積層構造は、ドープ量子ウェル誘導層と、それ
ぞれ絶縁バリア層によってドープ量子ウェル誘導層から分離された第１及び第２ドープ層
とを有すること。
【００２３】
（５） 上記の各構成において、前記少なくとも１つの層は、ゲート電極の狭い部分の
下方では狭くなっている。
【００２４】
（６） 上記の各構成において、前記量子ウェル誘導層は、ゲート電極の狭い部分の下
方では狭くなっている。
【００２５】
（７） （６）の構成において、第１及び第２ドープ層は、ゲート電極の狭い部分の下
方では狭くなっている。
【００２６】
（８） （６）又は（７）の構成において、量子ウェル誘導層及び第１、第２ドープ層
は、傾斜面から直立する絶縁又は半絶縁側壁の間に配置されていること。
【００２７】
（９） （８）の構成において、前記側壁は、ＳｉＯ２であること。
【００２８】
（１０） 上記の各構成において、前記狭窄領域が、切り欠きにより形成された狭い部
分を有するゲート電極からなること。
【００２９】
（１１） 上記の各構成において、前記狭窄領域が、前記傾斜面を覆っている領域を構
成する活性層の狭い部分であること。
【００３０】
（１２） 上記の各構成において、前記傾斜面を覆っている層がＨＥＭＴ構造であるこ
と。
【００３１】
（１３） 上記の各構成において、前記傾斜面を覆っている層が不純物ドープされたＡ
ｌＩｎＡｓ層により覆われたＩｎＧａＡｓからなる活性層であること。
【００３２】
（１４） 上記の構成において、前記積層構造が、不純物ドープされたシリコン層内に
設けられた二つのＳｉＯ２層からなること。
【００３３】
（１５） 上記の各構成のいずれかにおける半導体装置を配列して記憶装置とすること
。
【００３４】
また、本発明は、
複数の導電型層とバリア層となる複数の絶縁層とを交互に積層することにより、前記バ
リア層による後方障壁閉じ込めポテンシャルが形成された積層構造体を形成するステップ
と、
前記積層構造体をエッチングして、前記積層構造の各層の端部が露出するように傾斜面
を露出させるステップと、
再成長によってこの傾斜面を覆うように形成され、前記傾斜面に平行な面内であって、
前記積層構造体の積層方向にキャリアが流れるための活性層を形成するステップと、
前記活性層の上部に形成され、前記キャリアが、前記積層構造の各層の端部により規定
される傾斜方向にのみ、前記積層構造の各層の端部を越えて流れるようにするための切り
欠き部を有する狭窄領域を備えたゲート電極を形成するステップと、
を具備することを特徴とする前記積層構造に形成されたクーロンブロケードを用いた量子
効果素子を備えた半導体装置の製造方法である。
【００３５】
本発明の方法の好ましい実施態様は以下の通りである。
【００３６】
（１） ゲート電極が少なくとも１つの層の上部に形成され、かつエッチング処理によ
りその狭くされた領域を形成して、前記狭窄手段を構成し、前記エッチングは、まず前記
少なくとも１つの層に続いて行われ、そして、ゲート電極の狭くされた領域の下方の直立
した部分を残すように前記傾斜面に行われること。
【００３７】
（２） （１）の態様において、エッチング処理が前記少なくとも１つの層に到達した
後に、前記傾斜面へのエッチングを続ける前に、絶縁層を上部ウェファ面に形成すること
。
【００３８】
（３） （２）の態様において、前記絶縁層は窒化シリコンで形成されること。
【００３９】
（４） （１）〜（３）の態様において、絶縁層又は半絶縁側壁が前記直立部分の少な
くとも１部分の周囲に形成されること。
【００４０】
（５） （４）の態様において、前記複数の層は不純物ドープされたシリコン層を具備
し、前記側壁は前記不純物ドープされた少なくともいくつかのシリコンの酸化によって形
成されたＳｉＯ２で形成されること。
【００４１】
本発明に係る半導体装置及び本発明に係る半導体装置の製造方法によって製造した半導
体装置は、従来よりも高い温度で動作するだけではなく、表面が斜めにパターニングされ
た基板を用いることにより、かなり小型化することができる。構造自体は敢然に平坦なシ
ステムよりも狭い空間で済み、外部配線も短縮することができる。配線の短縮は、１個の
ウェファに複数個並べて半導体メモリとして機能させる際に特に重要な因子である。また
、量子ドットの電子をチャージする際の電力消費は非常に少ない。
【００４２】
上記狭窄領域は、装置の構造に応じて幾つかの異なった形態にすることができる。シリ
コンウェファに基づく装置のある形態では、傾斜面上にＳｉＯ２層、ゲート電極を形成し
て、この傾斜面にキャリアを生じさせる。キャリアはゲート電極下の斜傾面にだけに生じ
る。この場合、狭窄領域は複数の層の各端を覆って各端に対して傾斜した方向に延びてい
るゲート電極の狭い部分である。
【００４３】
別の形態では、傾斜面上に（ＨＥＭＴ構造のような）活性層を形成して、この活性層の
下にキャリアを生じさせる。この場合、活性層を覆っているゲート電極により所望部分以
外のキャリアを欠乏させる。このゲート電極はその形状に対応した切り欠き部（cut-away
portion）を有している。この切り欠き部は複数の層の各端を覆って、各端に対して傾斜
した方向に延びている狭い部分を有している。用語「切り欠き」はゲート電極材料がゲー
ト電極の所定領域で存在していないことを意味している。実際には、選択的エッチングで
切り欠きを形成することができる。あるいは、活性層やＨＥＭＴ構造自体を選択的にエッ
チングして、複数の層の各端を覆って各端に対して傾斜した方向に延びる狭い領域を形成
することができる。
【００４４】
本発明に基づく装置は様々な用途のために製造することができる。例えば、トランジス
タとして製造することができる。このようなトランジスタを並べれば、小型の記憶装置を
つくることができる。
【００４５】
典型的なトランジスタ装置では、活性層を狭窄領域の両端の各々に接触させて、両端間
に伝導チャンネルが形成できるように電気的なコンタクトが配備されている。
【００４６】
以下の好ましい実施例の説明から明らかなように、この伝導チャンネルは使用中に「中
断（interrupted）」して、狭窄領域の下に三次元障壁で分離された電子の溜まり、つま
り、「量子ドット」を少なくとも１個形成する。
【００４７】
何らかの理論的説明に限定されることは望まないが、本発明に係る半導体装置は電子の
溜まりである量子ドットを以下のようにして三次元の閉じ込め障壁で分離することにより
形成する。
【００４８】
最初に、キャリアを複数の層の端のできるだけ近くで傾斜面の中または複数の層の端を
覆っているＨＥＭＴ層もしくは活性層の中に２次元的に閉じ込めて、２ＤＥＧを生じさせ
る。複数の層により２ＤＥＧに少なくとも１個の二重閉じ込め障壁を生じさせる。
【００４９】
次に２ＤＥＧのキャリアは、ゲート電極下、特に、ゲート電極の狭い部分の下の狭い領
域内を除いて欠乏することにより、複数の層の端を横切る第３の方向に障壁が生じ、キャ
リアは量子ドット内に閉じ込められる。
【００５０】
実施例の中には、室温で機能できるように、二酸化シリコンからなる層で覆われている
ものがある。丁度傾斜面内にキャリアが生じる。あるいは、最上層をＨＥＭＴ構造の一部
としても良い。
【００５１】
ＨＥＭＴは、バンドギャップの比較的高い材料及びバンドギャップの比較的低い材料、
例えば、ＧａＡｓ／ＡｌＧａＡｓにより構成され、不純物ドープされた層からのキャリア
がバンドギャップの高い材料とバンドギャップの低い材料との境界付近の２ＤＥＧ内に閉
じ込められているものである。このような構造は詳細に研究されている（Japanese Journ
al of Applied Physics, Vol. 21, No. 6,June 1992, p. L381 ）。
【００５２】
分子ビーム成長の進歩及び半導体製造における他の技術において、本発明に係る装置は
再成長工程を使用して容易に形成される。従って、本発明に係る装置は、スタック構造を
形成する工程と、傾斜した側面を露出するためにスタック構造をエッチングする工程と、
再成長による少なくとも１つの層を形成する工程と、前記少なくとも１つの層の上部に狭
窄領域を形成する工程とを具備する方法により作ることができる。
【００５３】
狭窄領域がゲート電極の狭い部分である時、例えば前記少なくとも１つの層がＳｉＯ２
で形成されている時、狭い部分は選択的エッチングによって形成することができ、この選
択的エッチングは、まず、少なくとも１つの層に続いて行われ、次に、ゲート電極の狭い
領域の下部の直立部を残すように傾斜した側面に行われる。
【００５４】
このエッチングの工程が前記少なくとも１つの層に到達した後に、Ｓｉ３Ｎ４のような
絶縁層を上ウェファ面の上部に形成することができる。このエッチングは傾斜された側面
に続いて行うことが可能であり、この絶縁層の上部と狭窄ゲートのいずれかの側方が取り
除かれる。そして、直立部分の露出された側方は、絶縁又は半絶縁側壁構造体で覆うこと
ができる。複数の層がドープされたシリコンで形成されているのであれば、例えばＳｉＯ
２が点在しているのであれば、側壁構造体は酸化工程によりＳｉＯ２を形成することがで
きる。
【００５５】
別の公知のヘテロ構造システム、例えば、不純物ドープされたＡｌＩｎＡｓ層で覆われ
たＩｎＧａＡｓの活性層を最上層とすることもできる。
【００５６】
複数の層は２ＤＥＧの面内で一対の障壁を生じさせ、この一対の障壁の間に井戸が形成
される。好ましい実施例では、井戸に対する障壁の高さ（井戸の深さ）は少なくとも０．
３ｅＶオーダである。
【００５７】
積層構造は、一対の二酸化シリコン層（障壁に相当）を有して、この両層の間に不純物
ドープされたシリコン層が挟まれている。
【発明の効果】
【００５８】
本発明によれば、狭窄領域によりキャリアが流れる領域が制限されるので、制限されな
い場合に比べて、後方障壁閉じ込めポテンシャルのサブバンド間の準位が大きくなる。サ
ブバンド間の準位が大きくなると、その分、温度が上昇しても基底準位のキャリアは励起
され難くなる。したがって、従来よりも高い温度でも正常に動作できるようになる。
【発明を実施するための最良の形態】
【００５９】
図面を参照して本発明の実施形態を説明する。
【００６０】
図１は、本発明の第１の実施形態（参考例）に係る量子効果素子の概略構成を示す断面
図であり、図２は、図１の量子効果素子の平面図である。また、図１は、図２のＡ−Ａ′
断面図になっている。
【００６１】
シリコンからなるｐ−型基板３上には、後方障壁閉じ込めポテンシャルを形成するため
の不純物濃度が１０１３ｃｍ−２オーダの複数のデルタドープ層が以下のように交互に形
成されている。
【００６２】
第１のｎ型デルタドープ層５と第２のｎ型デルタドープ層７との間には第１のｐ型デル
タドープ層９が存在している。第２のｎ型デルタドープ層７とこの第２のｎ型デルタドー
プ層７上の第３のｎ型デルタドープ層１１との間には第２のｐ型デルタドープ層１３が存
在している。これらデルタドープ層より上のウェファの残りの部分は、ｐ−型層１５で構
成されている。
【００６３】
第１のｐ型デルタドープ層９と第２のｐ型デルタドープ層１３との間隔は約１００〜４
００オングストロームである。パターニングによりウェファには傾斜面１７（ウェファの
平面に対して５６°傾いた＜１１１＞面）が形成されている。
【００６４】
また、ドーピング濃度は、ｐ型デルタドープ層の導入により、図３に示すように、傾斜
面に伝導帯（Ｅｃ）に二つのバリア（後方障壁閉じ込めポテンシャル）が生じてクーロン
ブロケードが形成されるように選択する。図３において、ＥＦはフェルミレベルを表して
いる。
【００６５】
エッチングにより露出したウェファの下側の水平面２１には第１のｎ型インプラント層
１９が形成され、エッチングしていないウェファの上側の面には第２のｎ型インプラント
層２３が形成されている。
【００６６】
第１のｎ型インプラント層１９上には下部オーミックコンタクト層（ソース）２５が形
成され、第２のｎ型インプラント層２３上には上部オーミックコンタクト層（ドレイン）
２７が形成されている。
【００６７】
露出された＜１１１＞面は成長法により形成したＳｉＯ２活性層２９により覆われ、こ
のＳｉＯ２活性層２９上にはゲート電極３１が形成されている。ソースである下部オーミ
ックコンタクト層２５は第１のｎ型インプラント層１９を介して、一方、ドレインである
上部オーミックコンタクト層２７は第２のｎ型インプラント２３層を介して傾斜面１７の
下部に形成されている二次元電子ガス（２ＤＥＧ）に接触している。
【００６８】
図２の平面図から明らかなように、ゲート電極３１は、ソースである下部オーミックコ
ンタクト層２５に向かって延びる下部の広い部分３３と、ドレインである上部オーミック
コンタクト２７に向かって延びる上部の広い部分３５とを有している。
【００６９】
また、下部の広い部分３３と上部の広い部分３５とは狭い部分３７により相互に接続さ
れている。この狭い部分３７は傾斜面１７に沿って全デルタドープ層の端を覆っている。
狭い部分３７は、デルタドープ層の端の延びている方向に対して９０°の角度をなして延
びるように配置され、そして、ＳｉＯ２活性層２９によりデルタドープ層から隔離されて
いる。
【００７０】
ただし、キャリアを内部に閉じ込める活性層を再成長により形成した実施形態では、「
狭窄領域」には以下の通り２種類がある。第１の種類は、活性層またはＨＥＭＴを覆うゲ
ート電極（depleting gate）を形成するものである。このゲート電極は傾斜面を覆うこと
ができればどのような形状をしていても構わないが、図２に示したゲート電極の形状に合
わせて切り欠き部（材料のない部分）を有していなければならない。
【００７１】
第２の種類は、活性層またはＨＥＭＴを選択的にエッチングして狭い部分を形成し、図
２のゲート電極と同じ形状にするものである。本実施形態によれば、後方障壁閉じ込めポ
テンシャルが形成されている斜傾面１７上にはゲート電極３１の狭い部分３７が位置して
いるので、そこではキャリアの流通経路は狭くなる。
【００７２】
これにより、後方障壁閉じ込めポテンシャルのサブバンド間の準位が大きくなる。サブ
バンド間の準位が大きくなると、その分、温度が上昇しても基底準位のキャリアは励起さ
れ難くなる。したがって、従来よりも高い温度でも正常に動作できるようになる。
【００７３】
図４及び図５は、本発明の第２の実施形態に係る量子効果素子の概略構成を示す断面図
である。なお、以下の図において、前出した図と同一符号は同一部分または相当部分を示
し、詳細な説明は省略する。
【００７４】
本実施形態の量子効果素子の全体的な構造は第１の実施形態のそれとほぼ同じであるが
、ｐ−型基板４１はデルタドープ層の代わりに下部ＳｉＯ２層４３と上部ＳｉＯ２層４５
とを有している。
【００７５】
下部ＳｉＯ２層４３と上部ＳｉＯ２層４５との間にはｐ−型層４７が存在している。両
ＳｉＯ２層４３、４５の厚さは約２０オングストローム未満であり、両ＳｉＯ２層４３、
４５の間隔は約１０００オングストローム未満である。この層構造より上のウェファの残
りはｐ−型層４９で覆われている。
【００７６】
ドライエッチングにより＜１１１＞面である垂直面５１が露出され、下部ｎ型インプラ
ント層５３及び上部ｎ型インプラント層５５がそれぞれ第１の実施形態の量子効果素子の
対応する下部ｎ型インプラント層１９及び上部ｎ型インプラント層２３と同じ位置に形成
されている。
【００７７】
オーミックコンタクト層（ソース）５７は下部ｎ型インプラント層５３に接触するよう
に形成され、オーミックコンタクト層（ドレイン）５９は上部ｎ型インプラント層５５に
接触するように形成されている。
【００７８】
本実施形態では、傾斜面５１（後方垂直）を覆うようにＳｉＯ２活性層６１が再成長に
より形成され、このＳｉＯ２活性層６１上にはそれと同じ形状のゲート電極３１が形成さ
れている。
【００７９】
また、本実施形態では、オーミックコンタクト層５３、５５、ｎ型インプラント層５７
、５９が、第１の実施形態と同じように、傾斜面５１の下の二次元電子ガス（２ＤＥＧ）
に接触するための機能を果たしている。
【００８０】
バリア層を形成する好適な方法はシリコン再結晶技術である。図６は再結晶処理を示す
概略図である。以下に更に詳細に説明するが、この技術は、図４に示す構造体の変形を作
るのに有効に使用することができるので、狭くされたゲート領域３７のみならず、ＳｉＯ
２層６１の狭くされた領域によって規定された狭くされた伝導領域と、バリア層４３及び
４５と、ウェル層４７と、ｐ−シリコン領域４１、４９が形成される。ここで、狭く規定
された量子箱領域はＵＬＳＩ技術を使って作ることができる。
【００８１】
第１のＳｉＯ２バリア層４３が成長した後に、図６に示すように、領域４０内のシリコ
ン基板を露出するようにパターンニングされる。そして、Ｓｉ層が全面を覆うようにＳｉ
を堆積する。これに熱をかけて結晶化を行う。通常の環境では、この処理によりポリシリ
コンになる。しかし、露出したシリコン面は、ＳｉＯ２端からいくらかの距離にあるポリ
シリコン領域４４の形成によって中断されるまで、ＳｉＯ２層上に成長するように単結晶
Ｓｉができるようなシリコン結晶の種結晶中心として振る舞う。境界面とＳｉＯ２端との
距離は再結晶工程と非結晶Ｓｉ層４２の厚さに依存する。一般的に、厚さが厚くなるほど
、距離は大きくなる。しかし、ＳｉＯ２層４３が非常に薄ければ（１〜２ｎｍ）、この方
向は、可逆であり、シリコン層は約１μｍを越える。
【００８２】
これは、仕上げリソグラフィ装置の状態を更に処理するのに十分な長さであって、これ
らの条件下において、バリア層４３、４５を作るのに優れた処理である。
【００８３】
この技術は、ＵＬＳＩ互換であるばかりでなく、結晶粒界などによる多大な収率の損失
を生じさせない。臨界処理工程は、非常に薄いＳｉ層のみを必要とするような、第１の再
結晶工程である。第２及び最後の再結晶Ｓｉ層は浮遊容量を減少させるために相対的にあ
つく（＞２００ｎｍ）でなければならない。
【００８４】
図７は、完全なバリア層・量子ウェル構造体を形成するための概略説明図である。Ｓｉ
Ｏ２バリア層４３、４５は異なる幅を有する。これにより、ソース・ドレインの掃引が１
電子のトンネル効果によるコンダクタンスにおいて階段状の特性を示すことが確実である
。トンネル確率がバリア４３及び４５の両方で同じであれば、理論的には、ソース・ドレ
イン掃引における構造体は観測されない。しかし、共鳴は、ゲートバイアスの機能として
ソース・ドレインコンダクタンスで観測されると思われる。
【００８５】
再結晶により第２Ｓｉ層４６の第１のポリシリコン領域４４の上部へのデポジションが
繰り返され、端部における第２のポリシリコン領域４８が残される。ＭＯＳＵＬＳＩサブ
ミクロンゲートテクノロジに対する薄膜酸化成長の進行にもかかわらず、そのような装置
に要求される酸化膜の厚さは、均一性が相対的に大きい領域の上にあるピンホールによる
誘電性の破壊強度を減少することができることを意味する。誘電率及び組成のような特性
は、同様に、電位の制御が困難である。しかし、最終的な装置の活性領域は１０−１１ｃ
ｍ−２よりも小さくなるように設計されるので、機器設計は非常に高いピンホール密度を
許容できるし、高収率を達成することもできる。例えば、バリア酸化層に対してちょうど
９９％の収率では、欠陥密度は１０９ｃｍ−２より小さいことが要求されるのみである。
【００８６】
図７の基礎的なバリア層・量子ウェル構造体から図４の完全な構造体を製作するための
工程の流れを図８〜図１１を参照して説明する。技術の概略を述べるが、狭く規定された
ゲート領域と伝導チャネルはウェル誘導層４７を覆うように作成することができる。埋め
込みＳｉＯ２層を製作する他の方法は、ダブルバンド及びエッチバックによる。
【００８７】
まず、ＳｉＯ２層６１を熱成長により１００ｎｍの厚さにする。切子面と（１００）平
面との間の酸化膜の厚さの変化は酸化膜の成長プロセスと（１１０）平面に関連する切子
面の方向に依存する。
【００８８】
図１２は、（１００）ウェファに対するウェファ面への９０°エッチングで形成された
様々な合成側壁結晶面を示す。メサ方向が（０１１）方向に対して４５°であれば、側壁
面はすべて（１００）のような平面である。従って、酸化膜成長率は、近似的に、側壁及
び（１００）基板面上と同じであるべきである。メサ面が（０１１）平面に対して４５°
であれば、その面は（００１）平面の１つになるので、酸化膜の成長は均一になる。処理
ポイントの観点からすれば、これは、すべての酸化膜が（１００）のような平面で成長す
るので、最適な方向である。
【００８９】
次に、ポリｎ−Ｓｉ層５０が堆積され、アニールされ、Ｓｉ３Ｎ４層５２で覆われる。
このＳｉ３Ｎ４層５２は、ドライエッチマスクとして振る舞い、下記のようなその後のＳ
ｉエッチングに対してポリＳｉを防護する。そして、メインゲート構造体はエッチングに
よって規定され、切子面の領域における狭い１００ｎｍの制限を形成する。ポリｎ−Ｓｉ
の狭くされた領域５０はゲート電極の制限された領域３７を示す。ソース・ドレインコン
タクトが規定されるこの領域は、未パターンのままとされる。
【００９０】
そして、さらなるＳｉ３Ｎ４層５４が全体のウェファ表面に堆積される（図８）。これ
によって、ポリｎ−Ｓｉ側壁が窒化物層５４によって不動態化される。従って、それに続
く基板の酸化はレムナントポリｎ−Ｓｉ５０の有意な酸化にはならない。第２の窒化物層
５４の厚さは最小であり、この技術は、次の態様においてエッチングされたシリコンに対
するライン幅を増加する。しかし、十分な窒化物としては、ポリｎ−Ｓｉの有効酸化率が
（１００）ｐ−Ｓｉよりも小さいこと必要である。初期の窒化物層（層５２）が酸化物層
よりも厚いのであれば、酸化物から窒化物への選択性は、酸化物層がエッチングされると
きに、１くらいに低くできる。ＳｉＯ２層６１及び層５２に直接コンタクトするＳｉ３Ｎ
４層５４の平面領域は異方性ドライエッチングを使ってエッチングする（図９）。エッチ
ングは、再結晶Ｓｉ層４４、４６及び薄膜ＳｉＯ２バリア層４３、４５を通り抜けて４０
０ｎｍ以上の深さになるまで続けられる。このエッチングで図１０に見られるような基板
の直立するプラウド（proud）のゲート領域が残る。
【００９１】
そして、ＳｉＯ２は露出した側壁５６、５８上で成長する（図１１）。先のエッチング
工程で露出した露出（００１）側壁により、酸化膜は第１の熱酸化領域６１で、すなわち
制限された伝導チャネル６０を残すような狭いゲート内で成長する。
【００９２】
図１３は、本発明の第３の実施形態（参考例）に係る量子効果素子の概略構成を示す断
面図である。厚さ１０００オングストロームの第１のｎ+型ＧａＡｓ層６５は厚さ５００
０オングストロームの半絶縁性ＧａＡｓ層６７で覆われている。
【００９３】
ＧａＡｓのｎ型デルタドープ層及びｐ型デルタドープ層を交互に形成するために、第１
の実施形態と全く同じように、デルタドーピングが用いられている。下部ｎ型デルタドー
プ層６９と中間ｎ型デルタドープ層７１との間には第１のｐ型デルタドープ層７３が存
在している。また、中間ｎ型デルタドープ層７１と上部ｎ型デルタドープ層７５との間に
は第２のｐ型デルタドープ層７７が存在している。上部ｎ型デルタドープ層７５上には厚
さ５０００オングストロームの上部半絶縁層７９が設けられている。
【００９４】
ｎ型デルタドープ層６９、７５はいずれも約５０オングストロームの厚さであり、ｐ型
デルタドープ層７３、７７の間隔は１０００オングストローム未満のオーダである。
【００９５】
ウェファの最上部には厚さ４００オングストロームの第２のｎ＋型ＧａＡｓ層８１が形
成されている。選択エッチングにより全デルタドープ層と交差する傾斜した＜３１１＞Ｂ
面の傾斜面８３が形成されている。
【００９６】
この構造を覆う厚さ１００オングストローム未満のＧａＡｓ層８５が再成長により形成
され、このＧａＡｓ層８５はＨＥＭＴ構造８７により覆われている。ゲート電極３１は既
に述べたように切り欠き部を有している。あるいはＨＥＭＴ構造８７を選択的にエッチン
グしてこの形状にする。
【００９７】
ソースとしての下部オーミックコンタクト層８９、ドレインとしての上部オーミックコ
ンタクト層９１は、それぞれ、第１のｎ＋型ＧａＡｓ層６５、第２のｎ＋型ＧａＡｓ層８
１に接触して、ＨＥＭＴ構造８７の活性層内の二次元電子ガス（２ＤＥＧ）に電気的に接
触している。
【００９８】
図１４は、本発明の第４の実施形態（参考例）に係る量子効果素子の概略構成を示す断
面図である。本実施形態の量子効果素子が第３の実施形態のそれと異なる点は、基になる
ウェファとしてＧａＡｓを用いていることにある。このウェファは、下部ＧａＡｓ層９５
、この下部ＧａＡｓ層９５上に設けられた下部ＡｌＧａＡｓ層９７及び上部ＡｌＧａＡｓ
層９９を有している。
【００９９】
上下のＡｌＧａＡｓ層９７、９９の間にはＧａＡｓ層１０１が存在しており、ウェファ
の頂部はＧａＡｓ層１０３となっている。このＧａＡｓ層１０３層は第３の実施形態と同
様に、第２のｎ＋型ＧａＡｓ層８１により覆われ、そして、選択エッチングにより傾斜面
８３が形成され、上下の両オーミックコンタクト層８９、９１が形成される。この場合、
ＡｌＧａＡｓ層９７、９９により量子ドットを分離する一対の障壁が形成される。
【０１００】
図１５は、本発明の第５の実施形態（参考例）に係る量子効果素子の概略構成を示す断
面図である。本実施形態でも最初の三つの実施形態と同様にインプラント層及びオーミッ
クコンタクト層（ソース、ドレイン）を用いるが、簡単にするために、これを図１５に図
示することはしない。ソース、ドレインは、ｎ型ＡｌＩｎＡｓ層１０９で覆われているＩ
ｎＧａＡｓ層１０７（活性層）に接触している。ＩｎＧａＡｓ層１０７、ｎ型ＡｌＩｎＡ
ｓ層１０９は、選択エッチングにより（３１１）Ｂ面を露出させて形成し傾斜面１１１を
有するウェファを覆うように、再成長により形成されたものである。
【０１０１】
このエッチングしたウェファは下部ｎ型ＩｎＰ層１１３を有している。この下部ｎ型Ｉ
ｎＰ層１１３上には１０００オングストロームより厚いＩｎＧａＡｓ層１１５が存在して
いる。下部ＩｎＰ層１１７と上部ＩｎＰ層１１９との間には厚さ１００〜４００オングス
トロームの下部ＩｎＧａＡｓ層１２１が存在し、上部ＩｎＰ層１１９上には上部ＩｎＧａ
Ａｓ層（ｐ−型Ｉｎ０．５３Ｇａ０．４７Ａｓ）層１２３が存在する。
【０１０２】
図１６は、本発明の量子効果素子の積層構造中で後方障壁閉じ込めポテンシャル（クー
ロンブロケード）を形成する１対の層に対するゲート電圧Ｖｇとコンダクタンスとの関係
を示す特性図である（曲線Ｂ）。
【０１０３】
なお、図１６には従来のＦＥＴのゲート電圧Ｖｇとコンダクタンスとの関係も示してあ
る（曲線Ａ）。図１６からコンダクタンスは最初のうちはゲート電圧Ｖｇの上昇とともに
増大するが、その後、コンダクタンスはゲート電圧Ｖｇの上昇とともに低くなることが分
かる。
【０１０４】
ただし、本発明の場合、曲線Ｂから分かるように、コンダクタンスは揺動（脈動）して
いる。このことから、電子１個が量子ドットに入ったり、量子ドットから出たりしている
ことが分かる。すなわち、クーロンブロケードが有効に機能していることが分かる。
【０１０５】
図１７は、本発明の量子効果素子の積層構造中で後方障壁閉じ込めポテンシャル（クー
ロンブロケード）を形成する１対の層に対するソース・ドレイン間電圧ＶDSとコンダクタ
ンスとの関係を示す特性図である（曲線Ｄ）。
【０１０６】
なお、図１７には従来のＦＥＴのソース・ドレイン間電圧ＶDSとコンダクタンスとの関
係も示してある（曲線Ｄ）。図１７から、コンダクタンスは最初のうちはソース・ドレイ
ン間電圧ＶDSの上昇とともに増大するが、その後、コンダクタンスは飽和することが分か
る。
【０１０７】
ただし、本発明の場合、曲線Ｄから分かるように、コンダクタンスは揺動（脈動）しな
がら増大している。一方、従来の場合、曲線Ｃから分かるように、コンダクタンスは直線
的に増大している。このことから、電子１個が量子ドットに入ったり、量子ドットから出
たりしていることが分かる。すなわち、クーロンブロケードが有効に機能していることが
分かる。
【０１０８】
図１６、図１７に示したように、コンダクタンスが変化することから明らかなように、
量子ドットでは電子が存在していたり存在していなかったりするので、この装置をメモリ
セルとして利用することができる。
【０１０９】
したがって、上記実施形態の量子効果素子を多数個配列することにより、低消費で超小
型の記憶装置を実現することができる。しかも、単一のウェファプロセスでそのようなメ
モリ装置を製造することができる。このような量子効果素子を用いたメモリ装置等の本
発明に係る半導体装置によれば、上述した効果（手段の項で述べた配線の圧縮）が得られ
る。
【０１１０】
なお、本発明は上述した実施形態に限定されるものではない。例えば、エッチングを施
した基本的なウェファ（傾斜面を有するウェファ）により多くの層を設けて複数の障壁対
を形成し、より多くの量子ドットを形成しても良い。
【０１１１】
この場合、ゲート電極の細長い部分を引き延ばして各障壁を覆うようにしなければなら
ない。このようにすると、電化結合素子（ＣＣＤ）やシフトレジスタの動作のように１個
の電子を量子ドットから量子ドットへと連続的に通過させることができる。
【０１１２】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。本発明は、上記
の発明の実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲で種々変
形して実施できるのは勿論である。
【図面の簡単な説明】
【０１１３】
【図１】本発明の第１の実施形態に係る量子効果素子の概略構成を示す断面図。
【図２】本発明の第１の実施形態に係る量子効果素子の平面図。
【図３】ｐ型デルタドープ層の導入による伝導帯の変化を示す図。
【図４】本発明の第２の実施形態に係る量子効果素子の概略構成を示す断面図。
【図５】本発明の第２の実施形態に係る量子効果素子の概略構成を示す断面図。
【図６】再結晶処理を示す概略図。
【図７】バリア層・量子ウェル構造体を形成するための概略説明図。
【図８】図７のバリア層・量子ウェル構造体から図４の構造体を製作するための工程の流れを示す図。
【図９】図７のバリア層・量子ウェル構造体から図４の構造体を製作するための工程の流れを示す図。
【図１０】図７のバリア層・量子ウェル構造体から図４の構造体を製作するための工程の流れを示す図。
【図１１】図７のバリア層・量子ウェル構造体から図４の構造体を製作するための工程の流れを示す図。
【図１２】（１００）ウェファに対するウェファ面への９０°エッチングで形成された様々な合成側壁結晶面を示す図。
【図１３】本発明の第３の実施形態に係る量子効果素子の概略構成を示す断面図。
【図１４】本発明の第４の実施形態に係る量子効果素子の概略構成を示す断面図。
【図１５】本発明の第５の実施形態に係る量子効果素子の概略構成を示す断面図。
【図１６】ゲート電圧Ｖとコンダクタンスとの関係を示す特性図。
【図１７】ソース・ドレイン間電圧とコンダクタンスとの関係を示す特性図。
【符号の説明】
【０１１４】
３…ｐ−型基板
５…第１のｎ型デルタドープ層
７…第２のｎ型デルタドープ層
９…第１のｐ型デルタドープ層
１１…第３のｎ型デルタドープ層
１３…第２のｐ型デルタドープ層
１５…上部ｐ- 型層
１７…傾斜面
１９…第１のｎ型インプラント層
２１…水平面
２３…第２のｎ型インプラント層
２５…下部オーミックコンタクト層（ソース）
２７…上部オーミックコンタクト層（ドレイン）
２９…ＳｉＯ２活性層
３１…ゲート電極
３３…ゲート電極の広い部分
３５…ゲート電極の広い部分
３７…ゲート電極の狭い部分（狭窄領域）
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関わり、特に量子効果素子を有する半導体装
置及びその製造方法に関する。
【背景技術】
【０００２】
バンドギャップの異なる半導体層を重ねることにより、量子効果素子を製造できること
は公知である。ソース領域とドレイン領域との間を流れる電流を、その上にあるゲート電
極に印加する電圧によって変調できるように、キャリヤを閉じ込めるための量子井戸を界
面に隣接して形成することが可能である。
【０００３】
このようなキャリアは通常移動度が高く二次元的に存在して「二次元電子ガス」（２Ｄ
ＥＧ）として振る舞うか、あるいは印加電圧により実質的に一次元的に存在するように、
つまり、しばしば「量子細線」とも呼ばれる「一次元ガス」（１ＤＥＧ）として存在する
ようにできる。
【０００４】
もちろん、多数キャリアをホールとして、二次元ホールガス（２ＤＨＧ）または一次元
ホールガス（１ＤＨＧ）を利用する素子を作ることもできる。ただし、話を単純にするた
めに、ここでは、２ＤＥＧ、１ＤＥＧを広義な意味で用い、特に指摘の無い限り、２ＤＥ
Ｇ、１ＤＥＧは電子、ホールの両者の二次元ガス、一次元ガスを包含しているものとする
。
【０００５】
ところで、障壁ポテンシャルを三次元に形成すれば、１００個ぐらいの電子を一溜まり
として閉じ込めることができるものと推定される。この電子の溜まりは一般に「量子ドッ
ト」または「量子箱」と呼ばれる。このような構成では、電子は三次元のどの次元に関し
ても閉じ込められる。
【０００６】
しかし、ここでは、これら用語（量子ドット、量子箱）は、三次元的に粒子が閉じ込ま
れているが、粒子を閉じ込める体積の線形寸法に比べて、粒子の波動関数が空間的に非常
に小さいために、三次元的な量子作用が生じない場合も含むものとする。
【０００７】
この種の量子ドットによる電子の閉じ込めは従来では次のようにして実現している。す
なわち、２ＤＥＧを有しているヘテロ接合半導体構造の表面に４個以上のデプレッション
型ショットキーゲートを、例えば、回り木戸のように構成することにより実現している。
【０００８】
ショットキーゲートにより電子ガスが押し潰されるので、残った二つの自由度はなくな
る。この付け加えられた押し潰しまたは閉じ込めにより量子ドットの周囲にトンネル障壁
が生じ、このトンネル障壁を介して電子が量子ドットを出入りするようになる。
【０００９】
このような量子ドットを介した電子の移動は、外部から量子ドットに電流や電圧を加え
ると影響を受ける。この外部のバイアスは電子のエネルギーを上昇させるので、電子はト
ンネル障壁を飛び越えたり、透過したりすることができるようになる。
【００１０】
閉じ込め長が十分に短くて（＜３００ｎｍ）、電子の数が十分に少ない（数百以下）場
合であれば、一般にクーロン閉塞（coulomb Blockade）呼ばれている１電子帯電（single
electron charging）が量子ドットの電流電圧特性の変化として現れる。
【００１１】
１電子帯電によるエネルギーであるクーロンエネルギーは、量子ドットとその周囲の電
子の貯蔵部との間に電気的中性状態を形成するのに分数電荷にもかかわらず、量子ドット
に電子１個全体を加えることにより生じるエネルギーペナルティ（energy penalty）であ
る。この帯電エネルギーは、Ｃを量子ドットのキャパシタンスとすると、ｅ２／２Ｃであ
る。
【００１２】
この帯電エネルギーの結果、キャパシタンスＣを介してコンダクタンスや抵抗を量子ド
ットに印加される電圧の関数として測定すると、ｅ／Ｃの周期でコンダクタンスや抵抗の
値が「揺動する」ことが分かる。
【００１３】
あるいは、コンダクタンスや抵抗を閉じ込め幅の関数として測定すると、同様に揺動す
ることが分かる。閉じ込め幅の変化により揺動が生じるのは、閉じ込め幅に応じてキャパ
シタンスが変化するため、電子を量子ドットに入れたり、そこから出したりするのに必要
な放電エネルギーｅ２／２Ｃも変化するからである。
【００１４】
デプレッション型ショットキーゲートにより形成した量子ドットの場合、閉じ込め幅は
、ゲートに印加する電圧（ゲートバイアス）Ｖｆｇにより変化する。したがって、コンダ
クタンスや抵抗の揺動はゲートバイアスＶｆｇの関数となる。
【００１５】
原理的に、クーロンブロケードを用いた量子効果素子の用途範囲は広く、例えば、超小
型トランジスタやメモリなどに用いることができる。しかし、ショットキーゲートを回り
木戸のように構成した従来の構造のクーロンブロケードは、非常に低い温度、例えば、絶
対温度４Ｋ以下でなければ機能しない。したがって、この種のクーロンブロケードを用い
た量子効果素子の動作温度も低いという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述の如く、従来のクーロンブロケードを用いた量子効果素子は動作温度が低いという
問題があった。本発明は、上記事情を考慮してなされたもので、その目的とするところは
、従来よりも高い温度でも動作できるクーロンブロケードを用いた量子効果素子を備えた
半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
本発明は、複数の導電型層とバリア層となる絶縁膜層とを交互に積層することにより、
前記バリア層による後方障壁閉じ込めポテンシャルが形成された積層構造と、
前記積層構造を斜めに横切るように形成され、前記積層構造の各層の端部が露出するよ
うに形成された傾斜面と、
前記傾斜面を覆うように形成され、前記傾斜面に平行な面内であって、前記積層構造の
積層方向にキャリアが流れるための活性層と、
前記活性層の上部に形成され、前記キャリアが、前記積層構造の各層の端部により規定
される傾斜方向にのみ、前記積層構造の各層の端部を越えて流れるようにするための切り
欠き部を有する狭窄領域を備えたゲート電極と、
前記傾斜面の上部であって、前記ゲート電極の一方にインプラント層を介して接続され
たドレインと、
前記傾斜面の下部であって、前記ゲート電極の他方にインプラント層を介して接続され
たソースと、を具備することを特徴とする前記積層構造に形成されたクーロンブロケード
を用いた量子効果素子を備えた半導体装置である。
【００１８】
本発明の好ましい実施態様は、以下の通りである。
【００１９】
（１）前記狭窄領域が、前記複数の層の各端に対して実質的に直角の方向に延びている
こと。
【００２０】
（２）上記の各構成において、狭窄された部分のそれぞれの側に設けられ、キャリアに
接触する第１及び第２のコンタクトを有していること。
【００２１】
（３） 上記の構成において、上記の積層構造の少なくとも１つの層はＳｉＯ２による
層であること。
【００２２】
（４） 上記の各構成において、上記の積層構造は、ドープ量子ウェル誘導層と、それ
ぞれ絶縁バリア層によってドープ量子ウェル誘導層から分離された第１及び第２ドープ層
とを有すること。
【００２３】
（５） 上記の各構成において、前記少なくとも１つの層は、ゲート電極の狭い部分の
下方では狭くなっている。
【００２４】
（６） 上記の各構成において、前記量子ウェル誘導層は、ゲート電極の狭い部分の下
方では狭くなっている。
【００２５】
（７） （６）の構成において、第１及び第２ドープ層は、ゲート電極の狭い部分の下
方では狭くなっている。
【００２６】
（８） （６）又は（７）の構成において、量子ウェル誘導層及び第１、第２ドープ層
は、傾斜面から直立する絶縁又は半絶縁側壁の間に配置されていること。
【００２７】
（９） （８）の構成において、前記側壁は、ＳｉＯ２であること。
【００２８】
（１０） 上記の各構成において、前記狭窄領域が、切り欠きにより形成された狭い部
分を有するゲート電極からなること。
【００２９】
（１１） 上記の各構成において、前記狭窄領域が、前記傾斜面を覆っている領域を構
成する活性層の狭い部分であること。
【００３０】
（１２） 上記の各構成において、前記傾斜面を覆っている層がＨＥＭＴ構造であるこ
と。
【００３１】
（１３） 上記の各構成において、前記傾斜面を覆っている層が不純物ドープされたＡ
ｌＩｎＡｓ層により覆われたＩｎＧａＡｓからなる活性層であること。
【００３２】
（１４） 上記の構成において、前記積層構造が、不純物ドープされたシリコン層内に
設けられた二つのＳｉＯ２層からなること。
【００３３】
（１５） 上記の各構成のいずれかにおける半導体装置を配列して記憶装置とすること
。
【００３４】
また、本発明は、
複数の導電型層とバリア層となる複数の絶縁層とを交互に積層することにより、前記バ
リア層による後方障壁閉じ込めポテンシャルが形成された積層構造体を形成するステップ
と、
前記積層構造体をエッチングして、前記積層構造の各層の端部が露出するように傾斜面
を露出させるステップと、
再成長によってこの傾斜面を覆うように形成され、前記傾斜面に平行な面内であって、
前記積層構造体の積層方向にキャリアが流れるための活性層を形成するステップと、
前記活性層の上部に形成され、前記キャリアが、前記積層構造の各層の端部により規定
される傾斜方向にのみ、前記積層構造の各層の端部を越えて流れるようにするための切り
欠き部を有する狭窄領域を備えたゲート電極を形成するステップと、
を具備することを特徴とする前記積層構造に形成されたクーロンブロケードを用いた量子
効果素子を備えた半導体装置の製造方法である。
【００３５】
本発明の方法の好ましい実施態様は以下の通りである。
【００３６】
（１） ゲート電極が少なくとも１つの層の上部に形成され、かつエッチング処理によ
りその狭くされた領域を形成して、前記狭窄手段を構成し、前記エッチングは、まず前記
少なくとも１つの層に続いて行われ、そして、ゲート電極の狭くされた領域の下方の直立
した部分を残すように前記傾斜面に行われること。
【００３７】
（２） （１）の態様において、エッチング処理が前記少なくとも１つの層に到達した
後に、前記傾斜面へのエッチングを続ける前に、絶縁層を上部ウェファ面に形成すること
。
【００３８】
（３） （２）の態様において、前記絶縁層は窒化シリコンで形成されること。
【００３９】
（４） （１）〜（３）の態様において、絶縁層又は半絶縁側壁が前記直立部分の少な
くとも１部分の周囲に形成されること。
【００４０】
（５） （４）の態様において、前記複数の層は不純物ドープされたシリコン層を具備
し、前記側壁は前記不純物ドープされた少なくともいくつかのシリコンの酸化によって形
成されたＳｉＯ２で形成されること。
【００４１】
本発明に係る半導体装置及び本発明に係る半導体装置の製造方法によって製造した半導
体装置は、従来よりも高い温度で動作するだけではなく、表面が斜めにパターニングされ
た基板を用いることにより、かなり小型化することができる。構造自体は敢然に平坦なシ
ステムよりも狭い空間で済み、外部配線も短縮することができる。配線の短縮は、１個の
ウェファに複数個並べて半導体メモリとして機能させる際に特に重要な因子である。また
、量子ドットの電子をチャージする際の電力消費は非常に少ない。
【００４２】
上記狭窄領域は、装置の構造に応じて幾つかの異なった形態にすることができる。シリ
コンウェファに基づく装置のある形態では、傾斜面上にＳｉＯ２層、ゲート電極を形成し
て、この傾斜面にキャリアを生じさせる。キャリアはゲート電極下の斜傾面にだけに生じ
る。この場合、狭窄領域は複数の層の各端を覆って各端に対して傾斜した方向に延びてい
るゲート電極の狭い部分である。
【００４３】
別の形態では、傾斜面上に（ＨＥＭＴ構造のような）活性層を形成して、この活性層の
下にキャリアを生じさせる。この場合、活性層を覆っているゲート電極により所望部分以
外のキャリアを欠乏させる。このゲート電極はその形状に対応した切り欠き部（cut-away
portion）を有している。この切り欠き部は複数の層の各端を覆って、各端に対して傾斜
した方向に延びている狭い部分を有している。用語「切り欠き」はゲート電極材料がゲー
ト電極の所定領域で存在していないことを意味している。実際には、選択的エッチングで
切り欠きを形成することができる。あるいは、活性層やＨＥＭＴ構造自体を選択的にエッ
チングして、複数の層の各端を覆って各端に対して傾斜した方向に延びる狭い領域を形成
することができる。
【００４４】
本発明に基づく装置は様々な用途のために製造することができる。例えば、トランジス
タとして製造することができる。このようなトランジスタを並べれば、小型の記憶装置を
つくることができる。
【００４５】
典型的なトランジスタ装置では、活性層を狭窄領域の両端の各々に接触させて、両端間
に伝導チャンネルが形成できるように電気的なコンタクトが配備されている。
【００４６】
以下の好ましい実施例の説明から明らかなように、この伝導チャンネルは使用中に「中
断（interrupted）」して、狭窄領域の下に三次元障壁で分離された電子の溜まり、つま
り、「量子ドット」を少なくとも１個形成する。
【００４７】
何らかの理論的説明に限定されることは望まないが、本発明に係る半導体装置は電子の
溜まりである量子ドットを以下のようにして三次元の閉じ込め障壁で分離することにより
形成する。
【００４８】
最初に、キャリアを複数の層の端のできるだけ近くで傾斜面の中または複数の層の端を
覆っているＨＥＭＴ層もしくは活性層の中に２次元的に閉じ込めて、２ＤＥＧを生じさせ
る。複数の層により２ＤＥＧに少なくとも１個の二重閉じ込め障壁を生じさせる。
【００４９】
次に２ＤＥＧのキャリアは、ゲート電極下、特に、ゲート電極の狭い部分の下の狭い領
域内を除いて欠乏することにより、複数の層の端を横切る第３の方向に障壁が生じ、キャ
リアは量子ドット内に閉じ込められる。
【００５０】
実施例の中には、室温で機能できるように、二酸化シリコンからなる層で覆われている
ものがある。丁度傾斜面内にキャリアが生じる。あるいは、最上層をＨＥＭＴ構造の一部
としても良い。
【００５１】
ＨＥＭＴは、バンドギャップの比較的高い材料及びバンドギャップの比較的低い材料、
例えば、ＧａＡｓ／ＡｌＧａＡｓにより構成され、不純物ドープされた層からのキャリア
がバンドギャップの高い材料とバンドギャップの低い材料との境界付近の２ＤＥＧ内に閉
じ込められているものである。このような構造は詳細に研究されている（Japanese Journ
al of Applied Physics, Vol. 21, No. 6,June 1992, p. L381 ）。
【００５２】
分子ビーム成長の進歩及び半導体製造における他の技術において、本発明に係る装置は
再成長工程を使用して容易に形成される。従って、本発明に係る装置は、スタック構造を
形成する工程と、傾斜した側面を露出するためにスタック構造をエッチングする工程と、
再成長による少なくとも１つの層を形成する工程と、前記少なくとも１つの層の上部に狭
窄領域を形成する工程とを具備する方法により作ることができる。
【００５３】
狭窄領域がゲート電極の狭い部分である時、例えば前記少なくとも１つの層がＳｉＯ２
で形成されている時、狭い部分は選択的エッチングによって形成することができ、この選
択的エッチングは、まず、少なくとも１つの層に続いて行われ、次に、ゲート電極の狭い
領域の下部の直立部を残すように傾斜した側面に行われる。
【００５４】
このエッチングの工程が前記少なくとも１つの層に到達した後に、Ｓｉ３Ｎ４のような
絶縁層を上ウェファ面の上部に形成することができる。このエッチングは傾斜された側面
に続いて行うことが可能であり、この絶縁層の上部と狭窄ゲートのいずれかの側方が取り
除かれる。そして、直立部分の露出された側方は、絶縁又は半絶縁側壁構造体で覆うこと
ができる。複数の層がドープされたシリコンで形成されているのであれば、例えばＳｉＯ
２が点在しているのであれば、側壁構造体は酸化工程によりＳｉＯ２を形成することがで
きる。
【００５５】
別の公知のヘテロ構造システム、例えば、不純物ドープされたＡｌＩｎＡｓ層で覆われ
たＩｎＧａＡｓの活性層を最上層とすることもできる。
【００５６】
複数の層は２ＤＥＧの面内で一対の障壁を生じさせ、この一対の障壁の間に井戸が形成
される。好ましい実施例では、井戸に対する障壁の高さ（井戸の深さ）は少なくとも０．
３ｅＶオーダである。
【００５７】
積層構造は、一対の二酸化シリコン層（障壁に相当）を有して、この両層の間に不純物
ドープされたシリコン層が挟まれている。
【発明の効果】
【００５８】
本発明によれば、狭窄領域によりキャリアが流れる領域が制限されるので、制限されな
い場合に比べて、後方障壁閉じ込めポテンシャルのサブバンド間の準位が大きくなる。サ
ブバンド間の準位が大きくなると、その分、温度が上昇しても基底準位のキャリアは励起
され難くなる。したがって、従来よりも高い温度でも正常に動作できるようになる。
【発明を実施するための最良の形態】
【００５９】
図面を参照して本発明の実施形態を説明する。
【００６０】
図１は、本発明の第１の実施形態（参考例）に係る量子効果素子の概略構成を示す断面
図であり、図２は、図１の量子効果素子の平面図である。また、図１は、図２のＡ−Ａ′
断面図になっている。
【００６１】
シリコンからなるｐ−型基板３上には、後方障壁閉じ込めポテンシャルを形成するため
の不純物濃度が１０１３ｃｍ−２オーダの複数のデルタドープ層が以下のように交互に形
成されている。
【００６２】
第１のｎ型デルタドープ層５と第２のｎ型デルタドープ層７との間には第１のｐ型デル
タドープ層９が存在している。第２のｎ型デルタドープ層７とこの第２のｎ型デルタドー
プ層７上の第３のｎ型デルタドープ層１１との間には第２のｐ型デルタドープ層１３が存
在している。これらデルタドープ層より上のウェファの残りの部分は、ｐ−型層１５で構
成されている。
【００６３】
第１のｐ型デルタドープ層９と第２のｐ型デルタドープ層１３との間隔は約１００〜４
００オングストロームである。パターニングによりウェファには傾斜面１７（ウェファの
平面に対して５６°傾いた＜１１１＞面）が形成されている。
【００６４】
また、ドーピング濃度は、ｐ型デルタドープ層の導入により、図３に示すように、傾斜
面に伝導帯（Ｅｃ）に二つのバリア（後方障壁閉じ込めポテンシャル）が生じてクーロン
ブロケードが形成されるように選択する。図３において、ＥＦはフェルミレベルを表して
いる。
【００６５】
エッチングにより露出したウェファの下側の水平面２１には第１のｎ型インプラント層
１９が形成され、エッチングしていないウェファの上側の面には第２のｎ型インプラント
層２３が形成されている。
【００６６】
第１のｎ型インプラント層１９上には下部オーミックコンタクト層（ソース）２５が形
成され、第２のｎ型インプラント層２３上には上部オーミックコンタクト層（ドレイン）
２７が形成されている。
【００６７】
露出された＜１１１＞面は成長法により形成したＳｉＯ２活性層２９により覆われ、こ
のＳｉＯ２活性層２９上にはゲート電極３１が形成されている。ソースである下部オーミ
ックコンタクト層２５は第１のｎ型インプラント層１９を介して、一方、ドレインである
上部オーミックコンタクト層２７は第２のｎ型インプラント２３層を介して傾斜面１７の
下部に形成されている二次元電子ガス（２ＤＥＧ）に接触している。
【００６８】
図２の平面図から明らかなように、ゲート電極３１は、ソースである下部オーミックコ
ンタクト層２５に向かって延びる下部の広い部分３３と、ドレインである上部オーミック
コンタクト２７に向かって延びる上部の広い部分３５とを有している。
【００６９】
また、下部の広い部分３３と上部の広い部分３５とは狭い部分３７により相互に接続さ
れている。この狭い部分３７は傾斜面１７に沿って全デルタドープ層の端を覆っている。
狭い部分３７は、デルタドープ層の端の延びている方向に対して９０°の角度をなして延
びるように配置され、そして、ＳｉＯ２活性層２９によりデルタドープ層から隔離されて
いる。
【００７０】
ただし、キャリアを内部に閉じ込める活性層を再成長により形成した実施形態では、「
狭窄領域」には以下の通り２種類がある。第１の種類は、活性層またはＨＥＭＴを覆うゲ
ート電極（depleting gate）を形成するものである。このゲート電極は傾斜面を覆うこと
ができればどのような形状をしていても構わないが、図２に示したゲート電極の形状に合
わせて切り欠き部（材料のない部分）を有していなければならない。
【００７１】
第２の種類は、活性層またはＨＥＭＴを選択的にエッチングして狭い部分を形成し、図
２のゲート電極と同じ形状にするものである。本実施形態によれば、後方障壁閉じ込めポ
テンシャルが形成されている斜傾面１７上にはゲート電極３１の狭い部分３７が位置して
いるので、そこではキャリアの流通経路は狭くなる。
【００７２】
これにより、後方障壁閉じ込めポテンシャルのサブバンド間の準位が大きくなる。サブ
バンド間の準位が大きくなると、その分、温度が上昇しても基底準位のキャリアは励起さ
れ難くなる。したがって、従来よりも高い温度でも正常に動作できるようになる。
【００７３】
図４及び図５は、本発明の第２の実施形態に係る量子効果素子の概略構成を示す断面図
である。なお、以下の図において、前出した図と同一符号は同一部分または相当部分を示
し、詳細な説明は省略する。
【００７４】
本実施形態の量子効果素子の全体的な構造は第１の実施形態のそれとほぼ同じであるが
、ｐ−型基板４１はデルタドープ層の代わりに下部ＳｉＯ２層４３と上部ＳｉＯ２層４５
とを有している。
【００７５】
下部ＳｉＯ２層４３と上部ＳｉＯ２層４５との間にはｐ−型層４７が存在している。両
ＳｉＯ２層４３、４５の厚さは約２０オングストローム未満であり、両ＳｉＯ２層４３、
４５の間隔は約１０００オングストローム未満である。この層構造より上のウェファの残
りはｐ−型層４９で覆われている。
【００７６】
ドライエッチングにより＜１１１＞面である垂直面５１が露出され、下部ｎ型インプラ
ント層５３及び上部ｎ型インプラント層５５がそれぞれ第１の実施形態の量子効果素子の
対応する下部ｎ型インプラント層１９及び上部ｎ型インプラント層２３と同じ位置に形成
されている。
【００７７】
オーミックコンタクト層（ソース）５７は下部ｎ型インプラント層５３に接触するよう
に形成され、オーミックコンタクト層（ドレイン）５９は上部ｎ型インプラント層５５に
接触するように形成されている。
【００７８】
本実施形態では、傾斜面５１（後方垂直）を覆うようにＳｉＯ２活性層６１が再成長に
より形成され、このＳｉＯ２活性層６１上にはそれと同じ形状のゲート電極３１が形成さ
れている。
【００７９】
また、本実施形態では、オーミックコンタクト層５３、５５、ｎ型インプラント層５７
、５９が、第１の実施形態と同じように、傾斜面５１の下の二次元電子ガス（２ＤＥＧ）
に接触するための機能を果たしている。
【００８０】
バリア層を形成する好適な方法はシリコン再結晶技術である。図６は再結晶処理を示す
概略図である。以下に更に詳細に説明するが、この技術は、図４に示す構造体の変形を作
るのに有効に使用することができるので、狭くされたゲート領域３７のみならず、ＳｉＯ
２層６１の狭くされた領域によって規定された狭くされた伝導領域と、バリア層４３及び
４５と、ウェル層４７と、ｐ−シリコン領域４１、４９が形成される。ここで、狭く規定
された量子箱領域はＵＬＳＩ技術を使って作ることができる。
【００８１】
第１のＳｉＯ２バリア層４３が成長した後に、図６に示すように、領域４０内のシリコ
ン基板を露出するようにパターンニングされる。そして、Ｓｉ層が全面を覆うようにＳｉ
を堆積する。これに熱をかけて結晶化を行う。通常の環境では、この処理によりポリシリ
コンになる。しかし、露出したシリコン面は、ＳｉＯ２端からいくらかの距離にあるポリ
シリコン領域４４の形成によって中断されるまで、ＳｉＯ２層上に成長するように単結晶
Ｓｉができるようなシリコン結晶の種結晶中心として振る舞う。境界面とＳｉＯ２端との
距離は再結晶工程と非結晶Ｓｉ層４２の厚さに依存する。一般的に、厚さが厚くなるほど
、距離は大きくなる。しかし、ＳｉＯ２層４３が非常に薄ければ（１〜２ｎｍ）、この方
向は、可逆であり、シリコン層は約１μｍを越える。
【００８２】
これは、仕上げリソグラフィ装置の状態を更に処理するのに十分な長さであって、これ
らの条件下において、バリア層４３、４５を作るのに優れた処理である。
【００８３】
この技術は、ＵＬＳＩ互換であるばかりでなく、結晶粒界などによる多大な収率の損失
を生じさせない。臨界処理工程は、非常に薄いＳｉ層のみを必要とするような、第１の再
結晶工程である。第２及び最後の再結晶Ｓｉ層は浮遊容量を減少させるために相対的にあ
つく（＞２００ｎｍ）でなければならない。
【００８４】
図７は、完全なバリア層・量子ウェル構造体を形成するための概略説明図である。Ｓｉ
Ｏ２バリア層４３、４５は異なる幅を有する。これにより、ソース・ドレインの掃引が１
電子のトンネル効果によるコンダクタンスにおいて階段状の特性を示すことが確実である
。トンネル確率がバリア４３及び４５の両方で同じであれば、理論的には、ソース・ドレ
イン掃引における構造体は観測されない。しかし、共鳴は、ゲートバイアスの機能として
ソース・ドレインコンダクタンスで観測されると思われる。
【００８５】
再結晶により第２Ｓｉ層４６の第１のポリシリコン領域４４の上部へのデポジションが
繰り返され、端部における第２のポリシリコン領域４８が残される。ＭＯＳＵＬＳＩサブ
ミクロンゲートテクノロジに対する薄膜酸化成長の進行にもかかわらず、そのような装置
に要求される酸化膜の厚さは、均一性が相対的に大きい領域の上にあるピンホールによる
誘電性の破壊強度を減少することができることを意味する。誘電率及び組成のような特性
は、同様に、電位の制御が困難である。しかし、最終的な装置の活性領域は１０−１１ｃ
ｍ−２よりも小さくなるように設計されるので、機器設計は非常に高いピンホール密度を
許容できるし、高収率を達成することもできる。例えば、バリア酸化層に対してちょうど
９９％の収率では、欠陥密度は１０９ｃｍ−２より小さいことが要求されるのみである。
【００８６】
図７の基礎的なバリア層・量子ウェル構造体から図４の完全な構造体を製作するための
工程の流れを図８〜図１１を参照して説明する。技術の概略を述べるが、狭く規定された
ゲート領域と伝導チャネルはウェル誘導層４７を覆うように作成することができる。埋め
込みＳｉＯ２層を製作する他の方法は、ダブルバンド及びエッチバックによる。
【００８７】
まず、ＳｉＯ２層６１を熱成長により１００ｎｍの厚さにする。切子面と（１００）平
面との間の酸化膜の厚さの変化は酸化膜の成長プロセスと（１１０）平面に関連する切子
面の方向に依存する。
【００８８】
図１２は、（１００）ウェファに対するウェファ面への９０°エッチングで形成された
様々な合成側壁結晶面を示す。メサ方向が（０１１）方向に対して４５°であれば、側壁
面はすべて（１００）のような平面である。従って、酸化膜成長率は、近似的に、側壁及
び（１００）基板面上と同じであるべきである。メサ面が（０１１）平面に対して４５°
であれば、その面は（００１）平面の１つになるので、酸化膜の成長は均一になる。処理
ポイントの観点からすれば、これは、すべての酸化膜が（１００）のような平面で成長す
るので、最適な方向である。
【００８９】
次に、ポリｎ−Ｓｉ層５０が堆積され、アニールされ、Ｓｉ３Ｎ４層５２で覆われる。
このＳｉ３Ｎ４層５２は、ドライエッチマスクとして振る舞い、下記のようなその後のＳ
ｉエッチングに対してポリＳｉを防護する。そして、メインゲート構造体はエッチングに
よって規定され、切子面の領域における狭い１００ｎｍの制限を形成する。ポリｎ−Ｓｉ
の狭くされた領域５０はゲート電極の制限された領域３７を示す。ソース・ドレインコン
タクトが規定されるこの領域は、未パターンのままとされる。
【００９０】
そして、さらなるＳｉ３Ｎ４層５４が全体のウェファ表面に堆積される（図８）。これ
によって、ポリｎ−Ｓｉ側壁が窒化物層５４によって不動態化される。従って、それに続
く基板の酸化はレムナントポリｎ−Ｓｉ５０の有意な酸化にはならない。第２の窒化物層
５４の厚さは最小であり、この技術は、次の態様においてエッチングされたシリコンに対
するライン幅を増加する。しかし、十分な窒化物としては、ポリｎ−Ｓｉの有効酸化率が
（１００）ｐ−Ｓｉよりも小さいこと必要である。初期の窒化物層（層５２）が酸化物層
よりも厚いのであれば、酸化物から窒化物への選択性は、酸化物層がエッチングされると
きに、１くらいに低くできる。ＳｉＯ２層６１及び層５２に直接コンタクトするＳｉ３Ｎ
４層５４の平面領域は異方性ドライエッチングを使ってエッチングする（図９）。エッチ
ングは、再結晶Ｓｉ層４４、４６及び薄膜ＳｉＯ２バリア層４３、４５を通り抜けて４０
０ｎｍ以上の深さになるまで続けられる。このエッチングで図１０に見られるような基板
の直立するプラウド（proud）のゲート領域が残る。
【００９１】
そして、ＳｉＯ２は露出した側壁５６、５８上で成長する（図１１）。先のエッチング
工程で露出した露出（００１）側壁により、酸化膜は第１の熱酸化領域６１で、すなわち
制限された伝導チャネル６０を残すような狭いゲート内で成長する。
【００９２】
図１３は、本発明の第３の実施形態（参考例）に係る量子効果素子の概略構成を示す断
面図である。厚さ１０００オングストロームの第１のｎ+型ＧａＡｓ層６５は厚さ５００
０オングストロームの半絶縁性ＧａＡｓ層６７で覆われている。
【００９３】
ＧａＡｓのｎ型デルタドープ層及びｐ型デルタドープ層を交互に形成するために、第１
の実施形態と全く同じように、デルタドーピングが用いられている。下部ｎ型デルタドー
プ層６９と中間ｎ型デルタドープ層７１との間には第１のｐ型デルタドープ層７３が存
在している。また、中間ｎ型デルタドープ層７１と上部ｎ型デルタドープ層７５との間に
は第２のｐ型デルタドープ層７７が存在している。上部ｎ型デルタドープ層７５上には厚
さ５０００オングストロームの上部半絶縁層７９が設けられている。
【００９４】
ｎ型デルタドープ層６９、７５はいずれも約５０オングストロームの厚さであり、ｐ型
デルタドープ層７３、７７の間隔は１０００オングストローム未満のオーダである。
【００９５】
ウェファの最上部には厚さ４００オングストロームの第２のｎ＋型ＧａＡｓ層８１が形
成されている。選択エッチングにより全デルタドープ層と交差する傾斜した＜３１１＞Ｂ
面の傾斜面８３が形成されている。
【００９６】
この構造を覆う厚さ１００オングストローム未満のＧａＡｓ層８５が再成長により形成
され、このＧａＡｓ層８５はＨＥＭＴ構造８７により覆われている。ゲート電極３１は既
に述べたように切り欠き部を有している。あるいはＨＥＭＴ構造８７を選択的にエッチン
グしてこの形状にする。
【００９７】
ソースとしての下部オーミックコンタクト層８９、ドレインとしての上部オーミックコ
ンタクト層９１は、それぞれ、第１のｎ＋型ＧａＡｓ層６５、第２のｎ＋型ＧａＡｓ層８
１に接触して、ＨＥＭＴ構造８７の活性層内の二次元電子ガス（２ＤＥＧ）に電気的に接
触している。
【００９８】
図１４は、本発明の第４の実施形態（参考例）に係る量子効果素子の概略構成を示す断
面図である。本実施形態の量子効果素子が第３の実施形態のそれと異なる点は、基になる
ウェファとしてＧａＡｓを用いていることにある。このウェファは、下部ＧａＡｓ層９５
、この下部ＧａＡｓ層９５上に設けられた下部ＡｌＧａＡｓ層９７及び上部ＡｌＧａＡｓ
層９９を有している。
【００９９】
上下のＡｌＧａＡｓ層９７、９９の間にはＧａＡｓ層１０１が存在しており、ウェファ
の頂部はＧａＡｓ層１０３となっている。このＧａＡｓ層１０３層は第３の実施形態と同
様に、第２のｎ＋型ＧａＡｓ層８１により覆われ、そして、選択エッチングにより傾斜面
８３が形成され、上下の両オーミックコンタクト層８９、９１が形成される。この場合、
ＡｌＧａＡｓ層９７、９９により量子ドットを分離する一対の障壁が形成される。
【０１００】
図１５は、本発明の第５の実施形態（参考例）に係る量子効果素子の概略構成を示す断
面図である。本実施形態でも最初の三つの実施形態と同様にインプラント層及びオーミッ
クコンタクト層（ソース、ドレイン）を用いるが、簡単にするために、これを図１５に図
示することはしない。ソース、ドレインは、ｎ型ＡｌＩｎＡｓ層１０９で覆われているＩ
ｎＧａＡｓ層１０７（活性層）に接触している。ＩｎＧａＡｓ層１０７、ｎ型ＡｌＩｎＡ
ｓ層１０９は、選択エッチングにより（３１１）Ｂ面を露出させて形成し傾斜面１１１を
有するウェファを覆うように、再成長により形成されたものである。
【０１０１】
このエッチングしたウェファは下部ｎ型ＩｎＰ層１１３を有している。この下部ｎ型Ｉ
ｎＰ層１１３上には１０００オングストロームより厚いＩｎＧａＡｓ層１１５が存在して
いる。下部ＩｎＰ層１１７と上部ＩｎＰ層１１９との間には厚さ１００〜４００オングス
トロームの下部ＩｎＧａＡｓ層１２１が存在し、上部ＩｎＰ層１１９上には上部ＩｎＧａ
Ａｓ層（ｐ−型Ｉｎ０．５３Ｇａ０．４７Ａｓ）層１２３が存在する。
【０１０２】
図１６は、本発明の量子効果素子の積層構造中で後方障壁閉じ込めポテンシャル（クー
ロンブロケード）を形成する１対の層に対するゲート電圧Ｖｇとコンダクタンスとの関係
を示す特性図である（曲線Ｂ）。
【０１０３】
なお、図１６には従来のＦＥＴのゲート電圧Ｖｇとコンダクタンスとの関係も示してあ
る（曲線Ａ）。図１６からコンダクタンスは最初のうちはゲート電圧Ｖｇの上昇とともに
増大するが、その後、コンダクタンスはゲート電圧Ｖｇの上昇とともに低くなることが分
かる。
【０１０４】
ただし、本発明の場合、曲線Ｂから分かるように、コンダクタンスは揺動（脈動）して
いる。このことから、電子１個が量子ドットに入ったり、量子ドットから出たりしている
ことが分かる。すなわち、クーロンブロケードが有効に機能していることが分かる。
【０１０５】
図１７は、本発明の量子効果素子の積層構造中で後方障壁閉じ込めポテンシャル（クー
ロンブロケード）を形成する１対の層に対するソース・ドレイン間電圧ＶDSとコンダクタ
ンスとの関係を示す特性図である（曲線Ｄ）。
【０１０６】
なお、図１７には従来のＦＥＴのソース・ドレイン間電圧ＶDSとコンダクタンスとの関
係も示してある（曲線Ｄ）。図１７から、コンダクタンスは最初のうちはソース・ドレイ
ン間電圧ＶDSの上昇とともに増大するが、その後、コンダクタンスは飽和することが分か
る。
【０１０７】
ただし、本発明の場合、曲線Ｄから分かるように、コンダクタンスは揺動（脈動）しな
がら増大している。一方、従来の場合、曲線Ｃから分かるように、コンダクタンスは直線
的に増大している。このことから、電子１個が量子ドットに入ったり、量子ドットから出
たりしていることが分かる。すなわち、クーロンブロケードが有効に機能していることが
分かる。
【０１０８】
図１６、図１７に示したように、コンダクタンスが変化することから明らかなように、
量子ドットでは電子が存在していたり存在していなかったりするので、この装置をメモリ
セルとして利用することができる。
【０１０９】
したがって、上記実施形態の量子効果素子を多数個配列することにより、低消費で超小
型の記憶装置を実現することができる。しかも、単一のウェファプロセスでそのようなメ
モリ装置を製造することができる。このような量子効果素子を用いたメモリ装置等の本
発明に係る半導体装置によれば、上述した効果（手段の項で述べた配線の圧縮）が得られ
る。
【０１１０】
なお、本発明は上述した実施形態に限定されるものではない。例えば、エッチングを施
した基本的なウェファ（傾斜面を有するウェファ）により多くの層を設けて複数の障壁対
を形成し、より多くの量子ドットを形成しても良い。
【０１１１】
この場合、ゲート電極の細長い部分を引き延ばして各障壁を覆うようにしなければなら
ない。このようにすると、電化結合素子（ＣＣＤ）やシフトレジスタの動作のように１個
の電子を量子ドットから量子ドットへと連続的に通過させることができる。
【０１１２】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。本発明は、上記
の発明の実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲で種々変
形して実施できるのは勿論である。
【図面の簡単な説明】
【０１１３】
【図１】本発明の第１の実施形態に係る量子効果素子の概略構成を示す断面図。
【図２】本発明の第１の実施形態に係る量子効果素子の平面図。
【図３】ｐ型デルタドープ層の導入による伝導帯の変化を示す図。
【図４】本発明の第２の実施形態に係る量子効果素子の概略構成を示す断面図。
【図５】本発明の第２の実施形態に係る量子効果素子の概略構成を示す断面図。
【図６】再結晶処理を示す概略図。
【図７】バリア層・量子ウェル構造体を形成するための概略説明図。
【図８】図７のバリア層・量子ウェル構造体から図４の構造体を製作するための工程の流れを示す図。
【図９】図７のバリア層・量子ウェル構造体から図４の構造体を製作するための工程の流れを示す図。
【図１０】図７のバリア層・量子ウェル構造体から図４の構造体を製作するための工程の流れを示す図。
【図１１】図７のバリア層・量子ウェル構造体から図４の構造体を製作するための工程の流れを示す図。
【図１２】（１００）ウェファに対するウェファ面への９０°エッチングで形成された様々な合成側壁結晶面を示す図。
【図１３】本発明の第３の実施形態に係る量子効果素子の概略構成を示す断面図。
【図１４】本発明の第４の実施形態に係る量子効果素子の概略構成を示す断面図。
【図１５】本発明の第５の実施形態に係る量子効果素子の概略構成を示す断面図。
【図１６】ゲート電圧Ｖとコンダクタンスとの関係を示す特性図。
【図１７】ソース・ドレイン間電圧とコンダクタンスとの関係を示す特性図。
【符号の説明】
【０１１４】
３…ｐ−型基板
５…第１のｎ型デルタドープ層
７…第２のｎ型デルタドープ層
９…第１のｐ型デルタドープ層
１１…第３のｎ型デルタドープ層
１３…第２のｐ型デルタドープ層
１５…上部ｐ- 型層
１７…傾斜面
１９…第１のｎ型インプラント層
２１…水平面
２３…第２のｎ型インプラント層
２５…下部オーミックコンタクト層（ソース）
２７…上部オーミックコンタクト層（ドレイン）
２９…ＳｉＯ２活性層
３１…ゲート電極
３３…ゲート電極の広い部分
３５…ゲート電極の広い部分
３７…ゲート電極の狭い部分（狭窄領域）
【特許請求の範囲】
【請求項１】
複数の導電型層とバリア層となる複数の絶縁層とを交互に積層することにより、前記バ
リア層による後方障壁閉じ込めポテンシャルが形成された積層構造と、
前記積層構造を斜めに横切るように形成され、前記積層構造の各層の端部が露出するよ
うに形成された傾斜面と、
前記傾斜面を覆うように形成され、前記傾斜面に平行な面内であって、前記積層構造の
積層方向にキャリアが流れるための活性層と、
前記活性層の上部に形成され、前記キャリアが、前記積層構造の各層の端部により規定
される傾斜方向にのみ、前記積層構造の各層の端部を越えて流れるようにするための切り
欠き部を有する狭窄領域を備えたゲート電極と、
前記傾斜面の上部であって、前記ゲート電極の一方にインプラント層を介して接続され
たドレインと、
前記傾斜面の下部であって、前記ゲート電極の他方にインプラント層を介して接続され
たソースと、を具備することを特徴とする前記積層構造に形成されたクーロンブロケード
を用いた量子効果素子を備えた半導体装置。
【請求項２】
前記絶縁層がＳｉＯ２層であることを特徴とする請求項１記載の半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記活性層が、前記ゲート電極と同じ形状を有す
る狭窄領域を備えたことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、前記導電型層の厚みが、略１００〜４００オング
ストロームであることを特徴とする半導体装置。
【請求項５】
複数の導電型層とバリア層となる複数の絶縁層とを交互に積層することにより、前記バリ
ア層による後方障壁閉じ込めポテンシャルが形成された積層構造体を形成するステップと
、
前記積層構造体をエッチングして、前記積層構造の各層の端部が露出するように傾斜面
を露出させるステップと、
再成長によってこの傾斜面を覆うように形成され、前記傾斜面に平行な面内であって、
前記積層構造体の積層方向にキャリアが流れるための活性層を形成するステップと、
前記活性層の上部に形成され、前記キャリアが、前記積層構造の各層の端部により規定
される傾斜方向にのみ、前記積層構造の各層の端部を越えて流れるようにするための切り
欠き部を有する狭窄領域を備えたゲート電極を形成するステップと、
を具備することを特徴とする前記積層構造に形成されたクーロンブロケードを用いた量子
効果素子を備えた半導体装置の製造方法。
【請求項１】
複数の導電型層とバリア層となる複数の絶縁層とを交互に積層することにより、前記バ
リア層による後方障壁閉じ込めポテンシャルが形成された積層構造と、
前記積層構造を斜めに横切るように形成され、前記積層構造の各層の端部が露出するよ
うに形成された傾斜面と、
前記傾斜面を覆うように形成され、前記傾斜面に平行な面内であって、前記積層構造の
積層方向にキャリアが流れるための活性層と、
前記活性層の上部に形成され、前記キャリアが、前記積層構造の各層の端部により規定
される傾斜方向にのみ、前記積層構造の各層の端部を越えて流れるようにするための切り
欠き部を有する狭窄領域を備えたゲート電極と、
前記傾斜面の上部であって、前記ゲート電極の一方にインプラント層を介して接続され
たドレインと、
前記傾斜面の下部であって、前記ゲート電極の他方にインプラント層を介して接続され
たソースと、を具備することを特徴とする前記積層構造に形成されたクーロンブロケード
を用いた量子効果素子を備えた半導体装置。
【請求項２】
前記絶縁層がＳｉＯ２層であることを特徴とする請求項１記載の半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記活性層が、前記ゲート電極と同じ形状を有す
る狭窄領域を備えたことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、前記導電型層の厚みが、略１００〜４００オング
ストロームであることを特徴とする半導体装置。
【請求項５】
複数の導電型層とバリア層となる複数の絶縁層とを交互に積層することにより、前記バリ
ア層による後方障壁閉じ込めポテンシャルが形成された積層構造体を形成するステップと
、
前記積層構造体をエッチングして、前記積層構造の各層の端部が露出するように傾斜面
を露出させるステップと、
再成長によってこの傾斜面を覆うように形成され、前記傾斜面に平行な面内であって、
前記積層構造体の積層方向にキャリアが流れるための活性層を形成するステップと、
前記活性層の上部に形成され、前記キャリアが、前記積層構造の各層の端部により規定
される傾斜方向にのみ、前記積層構造の各層の端部を越えて流れるようにするための切り
欠き部を有する狭窄領域を備えたゲート電極を形成するステップと、
を具備することを特徴とする前記積層構造に形成されたクーロンブロケードを用いた量子
効果素子を備えた半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００６−５４４７８（Ｐ２００６−５４４７８Ａ）
【公開日】平成１８年２月２３日（２００６．２．２３）
【国際特許分類】
【出願番号】特願２００５−２６８９８４（Ｐ２００５−２６８９８４）
【出願日】平成１７年９月１５日（２００５．９．１５）
【分割の表示】特願平７−３０５９６２の分割
【原出願日】平成７年１１月２４日（１９９５．１１．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年２月２３日（２００６．２．２３）
【国際特許分類】
【出願日】平成１７年９月１５日（２００５．９．１５）
【分割の表示】特願平７−３０５９６２の分割
【原出願日】平成７年１１月２４日（１９９５．１１．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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