【課題】製造が容易であり、デバイス特性の変動を抑制できるワイドバンドギャップ半導体デバイスを得る。
【解決手段】ＳｉＣ基板１上にＡｌＮ格子緩和層２、ＧａＮチャネル層３、及びＡｌＧａＮ電子供給層４が順に設けられている。これらは、１．４２ｅＶより広いバンドギャップを持つ半導体材料からなる。ＡｌＧａＮ電子供給層４に、トランジスタを含む活性領域９が設けられている。ＳｉＣ基板１は、光学的な不純物又は格子欠陥により着色され、可視光領域の光を吸収する。従って、このデバイスは波長３６０ｎｍ〜８３０ｎｍの可視光領域の光に対して不透明である。 （もっと読む）

【課題】テラヘルツ波を発生又は検出するテラヘルツ波素子において、単色性が良いテラヘルツ波を効率良く出射する。
【解決手段】テラヘルツ波素子は、基板１０１の上に形成された第１の半導体層１０２と、第１の半導体層１０２の上に形成された第２の半導体層１０４と、第２の半導体層１０４の上に形成されたゲート電極１０６と、第２の半導体層１０４の上にゲート電極１０６を挟んで対向するように形成されたソース電極１０７及びドレイン電極１０８と、第２の半導体層１０４の上におけるゲート電極１０６とソース電極１０７との間及びゲート電極１０６とドレイン電極１０８との間に形成され、複数の金属膜１０９が周期的に配置された周期構造を有する周期金属膜１０９Ａ，１０９Ｂと、ゲート電極１０６及び複数の金属膜１０９の上方に配置された第１のミラー１１１と、基板１０１の下に形成された第２のミラー１１２とを備えている。 （もっと読む）

【課題】印刷等の簡便なプロセスで成膜できる溶解性を有し、成膜後は簡単な処理により不溶化し、後工程でのダメージを軽減できると共に、不溶化処理後は良好な半導体特性を示すジチエノベンゾジチオフェン誘導体からなる有機半導体材料前駆体、該前駆体を含有するインク、該インクを用いて作製された絶縁部材、電荷輸送性部材、有機電子デバイスの提供。
【解決手段】下記一般式（Ｉ）で表されるジチエノベンゾジチオフェン誘導体からなることを特徴とする有機半導体材料前駆体。


〔上記式中、Ｘ及びＹは、外部刺激によりＸとＹが結合してＸ−Ｙとして一般式（Ｉ）の化合物から脱離する基を表し、Ｒ^１及びＲ^２はそれぞれ独立に、アルキル基、又はアリール基を表し、Ｒ^３〜Ｒ^１０はそれぞれ独立に、水素、アルキル基、アルコキシ基、アルキルチオ基、又はアリール基を表す。〕 （もっと読む）

【課題】鉄砒素系超伝導体の高品質な超伝導薄膜を備えた超伝導体構造、その製造方法、及び電子素子を提供すること。
【解決手段】基板と、前記基板上に形成され、III-V族半導体から成るバッファ層と、前記バッファ層上に形成され、下記式（１）で表される組成を有する超伝導薄膜と、を含み、前記超伝導薄膜におけるＡｓ−Ａｓ間隔は、前記III-V族半導体におけるV族原子間距離の約１倍であることを特徴とする超伝導体構造。式（１）ＬｎＦｅＡｓＯ_1-pＦ_q（式（１）において、Ｌｎは１種以上のランタノイド元素であり、０＜ｐ＜１、０≦ｑ＜１） （もっと読む）

【課題】高効率でテラヘルツ波を受信することが可能であるテラヘルツ受信素子を提供する。
【解決手段】本発明のテラヘルツ受信素子Ａは、高抵抗基板１と、前記高抵抗基板１の第１の主面上に形成されているグランド面１０と、前記高抵抗基板１の前記第１の主面に対向する第２の主面上に形成され、ヘテロ接合により形成されるチャネル層３を含む半導体層と、前記半導体層に形成され、前記チャネル層３とともに電界効果型トランジスタを形成するソース電極５、ゲート電極９及びドレイン電極６とを備え、前記半導体層は、前記ゲート電極９とショットキー接合されたストライプ状の凸部７を有し、前記ストライプ状の凸部７に含まれる複数の凸部それぞれは、前記ゲート電極９の下方において前記ソース電極５、前記ゲート電極９及び前記ドレイン電極６の並び方向に直交する。 （もっと読む）

【課題】線形性に優れた半導体抵抗素子を提供する。
【解決手段】本発明の半導体装置は、ＧａＡｓ基板１０１上に形成され、３−５族化合物半導体から構成されるＨＢＴ１３０と、ＧａＡｓ基板１０１上に形成され、ＨＢＴ１３０を構成する半導体エピタキシャル層の少なくとも１層から構成される半導体抵抗素子１２０とを備え、半導体抵抗素子１２０は、ヘリウム不純物を含む。 （もっと読む）

【課題】良好な絶縁性を確保しつつ極めて高い誘電率を有するゲート絶縁膜の機能と、空乏層が形成されることのない金属性のゲート電極の機能とを備え、ゲート電圧のチャネル領域への静電的支配力を可及的に大きくすることのできる半導体装置を提供することを可能にする。
【解決手段】第１導電型の第１半導体層１２に離間して設けられた第２導電型の第１ソース領域１２ａおよび第１ドレイン領域１２ｂと、第１ソース領域と第１ドレイン領域との間の第１半導体層に設けられる第１チャネル領域１２ｃと、第１チャネル領域上に設けられたハーフメタル強磁性金属の第１ゲート電極６０と、第１ソース領域に接続するように設けられたハーフメタル強磁性金属の第１ソース電極５０ａと、を備え、第１ゲート電極の磁化６４ｃの向きが、第１ソース電極の磁化６４ａの向きと略反平行である。 （もっと読む）

【課題】超高感度な超伝導量子干渉素子を提供する。
【解決手段】磁束を捕捉するための領域５を開けた二次元電子ガス３に超伝導体電極１，２を接続することにより、超伝導体−二次元電子ガス−超伝導体接合を超高感度な超伝導量子干渉素子として利用することができる。また、ゲート電極４を備える。これにより、超伝導量子干渉素子の臨界電流値Ｉ_Cや抵抗値Ｒ_Nを可変することができる。 （もっと読む）

【課題】ゲート絶縁膜に起因する問題を排除し、微細化に適した電界効果トランジスタを含む半導体装置を提供する。
【解決手段】半導体で形成されるチャネル領域１０２と、チャネル領域１０２上に形成されるゲート電極３１０と、チャネル領域１０２を挟んで両側に形成される同一導電型を有するソース領域２１０およびドレイン領域２２０とを具備する電界効果トランジスタを含む半導体装置であって、ゲート電極３２０が金属原子を含有する導電体によって形成され、チャネル領域１０２の少なくとも一部とゲート電極３１０が接触しており、チャネル領域１０２と、ソース領域２１０およびドレイン領域２２０が異なる導電型を有することを特徴とする半導体装置。 （もっと読む）

【課題】スピンＦＥＴ／スピンメモリの低消費電力と高信頼性を実現する。
【解決手段】本発明の例に関わるスピンＦＥＴは、磁化方向が固定される磁気固着層１２と、磁化方向が変化する磁気フリー層１３と、磁気固着層１２と磁気フリー層１３との間のチャネルと、チャネル上にゲート絶縁層１８を介して配置されるゲート電極１９と、磁気フリー層１３上に配置され、電場により磁化方向が変化する磁性層１５とを備える。 （もっと読む）

【課題】バンドギャップを小さくすると共に電子散乱が抑制され、炭化珪素を用いたチャネル領域でのキャリア移動度を向上させた半導体素子、並びにレーザを発振する発光素子を提供する。
【解決手段】ＳｉＣ基板１１上に、ＡｌドープされたＳｉ_０．９Ｍ_０．１Ｃ混晶（Ｍは、Ｇｅ，Ｓｎ，Ｐｂの少なくとも一種）よりなる薄膜または細線のＡｌドープＳｉＭＣ層１４が設けられている。また、ＳｉＣ基板１１の内部に、ＡｌドープされたＳｉ_０．９Ｍ_０．１Ｃ混晶（Ｍは、Ｇｅ，Ｓｎ，Ｐｂの少なくとも一種）よりなる薄膜または細線のＡｌドープＳｉＭＣ層１４が設け発光させる。 （もっと読む）

【課題】 空間的非一様Rashbaスピン軌道相互作用を用いてキャリアスピンの上向き下向きを分離し、さらにスピン偏極度に依存して、ドレイン電流が流れる超伝導接合を用いてドレイン電流の大きさをゲート電極で制御する。
【解決手段】 強磁性体ではなく常伝導体により構成された常伝導電極（ソース）１０１と、超伝導電極（ドレイン）１０２と、電極１２０と、ゲート電極１０３と、ゲートコンタクト層１０４と、二次元電子ガスが形成されているチャネル層１０５と、スペーサ層１０６と、キャリア供給層１０７と、バッファ層１０８と、基板１０９と、ゲート絶縁層１１０を備えて、空間的非一様Rashbaスピン軌道相互作用により、キャリアのスピン上向き下向きを分離することを可能とするゲート電極と、超伝導体により形成されたドレイン電極を用い、スピン偏極度によりドレイン電流を制御可能とし、磁場や磁性体を一切使わずにスピントランジスタを形成する。 （もっと読む）

本発明は、導電性または半導性ナノワイヤのアレイを製造する方法に関する。この方法は一般に、基板上に階段状原子テラスの微斜面を形成し、ドーパント材料の部分層を堆積させて、原子テラスの幅より狭い幅を有するナノストライプを形成し、好ましくはナノストライプおよび露出テラス面をオーバー層で被覆して多層構造体を形成し、場合によりこの多層構造体をアニールし、ドーパントナノストライプの原子を基板およびオーバー層のいずれか又は両方の内部へ拡散させてナノワイヤを形成する工程を含む。この方法は、規則的トポグラフィーパターンを備えた他の基板にも適用できる。本発明は、これらのナノワイヤを用いて作製した各種エレクトロニクスデバイスにも関する。
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【課題】 製造が容易で信頼性が高く、かつ、トンネル絶縁膜を必要としない記憶素子、記憶装置、および、発光素子を提供すること。
【解決手段】 この記憶素子は、導電性を有するリング１３と、磁性体１０と、第１の配線１４と、第２の配線１５とを備える。上記磁性体１０は、リング１３の貫通穴に挿通されている。第１の配線１４は、リング１３の外周面の第１部分から延び、第２の配線１５は、上記外周面上における第２部分から延びている。この記憶素子は、第２の配線１５から第１の配線１４に電子を移動させた場合において、第１の配線１４に流れる電流の電流値を検出することによって、磁性体１０に書き込まれた記憶情報を読み取るようになっている。 （もっと読む）

【課題】半導体ＦＥＴデバイスの機能及び高周波性能を改善するために用いることができる、ゲート電圧バイアス供給回路素子を備えたエピタキシャル積層構造を提供する。
【解決手段】半導体電界効果トランジスタ（ＦＥＴ）デバイスの性能を改善するためのゲート電圧バイアス供給回路素子を備えたエピタキシャル積層構造は、基板と、該基板上にエピタキシャルに成長したｎ型またはｐ型の第１の層の半導体膜であって、基板と第１の層膜との間にバッファ層が存在する可能性がある第１の層の半導体膜と、第１の半導体層上にエピタキシャルに成長した活性半導体層であって、活性層の導電型が第１の半導体層の導電型と反対であり、またＦＥＴを形成するのに十分なゲート、ドレイン、ソースへの電気コンタクトを備えたゲート領域及びドレイン領域及びソース領域を有する活性半導体層と、基板または第１の半導体層上の電気コンタクトと、デバイス性能を向上させるのに十分な電圧極性及び大きさで、ゲートコンタクト及び基板または第１の半導体層に電気的に接続されたゲート電圧バイアス供給回路素子と、からなる構造を利用する。
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【課題】単一のデバイスで双方向に流れる電流を制御できる双方向型電界効果トランジスタおよびこれを用いたマトリクスコンバータを提供する。
【解決手段】双方向型電界効果トランジスタは、半導体基板１と、半導体基板１上に設けられ、該基板１の主面に平行なチャネルと該チャネルのコンダクタンスを制御するためのゲート電極１３ａとを含むゲート領域と、チャネルの第１端側に設けられた第１領域と、チャネルの第２端側に設けられた第２領域とを備え、第１領域の第１電極１１ａからチャネルを介して第２領域の第２電極１２ａへ流れる順方向電流および第２電極１２ａからチャネルを介して第１電極１１ａへ流れる逆方向電流が、ゲート電極１３ａに印加されるゲート電圧によって制御される。 （もっと読む）

【課題】原子核スピンを利用して一素子の中で多量子ビットを実現する。
【解決手段】原子核スピンの角運動量が１／２よりも大きい原子核を含む領域を備えた素子１に対し、当該領域における各エネルギー準位間のエネルギー差にそれぞれ対応した複数のマイクロ波を照射する。これにより、素子内部でマイクロ波による光子と原子核スピンとが結合するとともに核磁気共鳴が生じ、それぞれの原子核スピン間の遷移をコヒーレントに制御することを可能にする。 （もっと読む）

【課題】 トランジスタ特性が優れ、また高効率で紫外線発光が可能なダイヤモンド半導体素子及びその製造方法を提供する。
【解決手段】 ダイヤモンド基板１上に、高濃度にＢがドープされ夫々ソース及びドレインとなる高ドープダイヤモンド層２及び３を局所的に形成する。また、高ドープダイヤモンド層２と高ドープダイヤモンド層３との間には、極低濃度にＢがドープされチャネル層となる低ドープダイヤモンド層４、Ｂがドープされゲートとなるドープダイヤモンド層６、及び極低濃度にＢがドープされチャネル層となる低ドープダイヤモンド層５をこの順に形成する。更に、高ドープダイヤモンド層２上にソース電極となる金属電極７、高ドープダイヤモンド層３上にドレン電極となる金属電極８、ドープダイヤモンド層６上に、ゲート電極となる金属電極９を形成し、ダイヤモンドトランジスタ１０にする。 （もっと読む）

【課題】 単一の材料を含む種々の材料により良好なヘテロティック相を形成することができ、磁気センシングなどが可能な量子リング、この量子リングを用いた磁気センサおよびその使用方法、さらにはこの量子リングを用いた半導体装置を提供する。
【解決手段】 第１のランダムポテンシャルにより電子が局在的な振舞いをする物理系が発現する第１の領域１１と、この第１の領域１１を取り囲むようにこれに接して設けられ、第１のランダムポテンシャルより強度が小さい第２のランダムポテンシャルにより電子が波動的な振舞いをする物理系が発現する第２の領域１３と、第２の領域１３を取り囲むようにこれに接して設けられ、第２のランダムポテンシャルより強度が大きい第３のランダムポテンシャルにより電子が局在的な振舞いをする物理系が発現する第３の領域１２により量子リングを構成する。 （もっと読む）

【課題】 従来よりも高い温度でも動作できるクーロンブロケードを用いた量子効果素子
を提供すること。
【解決手段】 後方障壁閉じ込めポテンシャルを形成するための下部ＳｉＯ_２層４３と上
部ＳｉＯ_２層４５と、ｐ⁻型層４７と、これらＳｉＯ_２層４３、４５、ｐ⁻型層４７各端
と交わる傾斜面５１と、傾斜面５１上にＳｉＯ_２活性層６１を介して設けられたゲート電
極３１を有し、このゲート電極３１のうち、ＳｉＯ_２層４３、４５の各端を覆うる部分は
狭くなっている。 （もっと読む）