【課題】スピンＦＥＴ／スピンメモリの低消費電力と高信頼性を実現する。
【解決手段】本発明の例に関わるスピンＦＥＴは、磁化方向が固定される磁気固着層１２と、磁化方向が変化する磁気フリー層１３と、磁気固着層１２と磁気フリー層１３との間のチャネルと、チャネル上にゲート絶縁層１８を介して配置されるゲート電極１９と、磁気フリー層１３上に配置され、電場により磁化方向が変化する磁性層１５とを備える。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、新しい原理に基づいたスピンＦＥＴ(spin field effect transistor)及びスピンメモリに関する。
【背景技術】
【０００２】
近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの実用化を目指して研究開発が日々盛んに行われている。例えば、磁気ランダムアクセスメモリ(MRAM: magnetic random access memory)や、ハードディスクの再生磁気ヘッドなどのＴＭＲ(tunnel magneto-resistance)効果を利用するデバイスは、その代表例である。
【０００３】
最近では、次世代スピンデバイスとしてスピンＦＥＴが提案されている。
【０００４】
スピンＦＥＴは、２値データを記憶する磁気記録部を有する点に特長を有し、メモリセルや、リコンフィギャブル(re-configurable)なロジック回路の構成要素などに使用される。スピンＦＥＴによりロジック回路を構成する場合、１種類の回路の磁気記録部のデータを書き換えるだけで、AND、NOR、OR、EX-ORなどの全てのロジックを選択的に実現できる可能性がある。
【０００５】
これが実現されると、ロジック回路の種類に応じてトランジスタのレイアウトを変える必要がなくなるため、設計／開発期間の大幅な短縮と製造コストの大幅な削減が図れる。
【０００６】
従って、このようなロジック回路を磁気ランダムアクセスメモリや強誘電体メモリ(FeRAM: ferroelectric random access memory)などの不揮発性半導体メモリと組み合わせて使用することが検討されている。
【０００７】
しかし、現状のスピンＦＥＴでは、磁気記録部に対するデータ書き込みを電流磁場(書き込み電流により発生する磁場)又はスピン注入電流（スピン偏極電子）により行っている。
【０００８】
このため、前者の電流磁場を使用する場合には、素子サイズが小さくなると、書き込み電流の値が大きくなって消費電力が増大する、という問題が発生し、後者のスピン注入電流を使用する場合には、データ書き込みに大きな電流密度を必要とするためにトンネルバリアの破壊という信頼性上の問題が発生する。
【０００９】
このような問題は、電子のスピン自由度を利用して書き込み／読み出しを行うスピンメモリにおいても同様に生じる。
【非特許文献１】JAP97, 10C514 (2005)
【非特許文献２】Science 30, 2004 vol.303 pp.661.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の例では、スピンＦＥＴ及びスピンメモリの低消費電力化及び高信頼性を実現し、また、スピンＦＥＴの場合には、不揮発性半導体メモリと混載可能なリコンフィギャブルなロジック回路を実現する。
【課題を解決するための手段】
【００１１】
本発明の例に関わるスピンＦＥＴは、磁化方向が固定される磁気固着層と、磁化方向が変化する磁気フリー層と、磁気固着層と磁気フリー層との間のチャネルと、チャネル上にゲート絶縁層を介して配置されるゲート電極と、磁気フリー層上に配置され、電場により磁化方向が変化する磁性層とを備える。
【００１２】
本発明の例に関わるスピンＦＥＴは、磁化方向が固定される磁気固着層と、磁化方向が変化する磁気フリー層と、磁気固着層と磁気フリー層との間のチャネルと、チャネル上にゲート絶縁層を介して配置されるゲート電極とを備え、磁気フリー層は、電場により磁化方向が変化する磁性層から構成される。
【００１３】
本発明の例に関わるスピンメモリは、磁化方向が固定される磁気固着層と、磁化方向が変化する磁気フリー層と、磁気固着層と磁気フリー層との間のトンネルバリア層と、磁気フリー層に隣接して配置され、電場により磁化方向が変化する磁性層とから構成されるメモリセルを備える。
【００１４】
本発明の例に関わるスピンメモリは、磁化方向が固定される磁気固着層と、磁化方向が変化する磁気フリー層と、磁気固着層と磁気フリー層との間のトンネルバリア層とから構成されるメモリセルを備え、磁気フリー層は、電場により磁化方向が変化する磁性層から構成される。
【発明の効果】
【００１５】
本発明の例によれば、スピンＦＥＴ及びスピンメモリの低消費電力化及び高信頼性を実現でき、また、スピンＦＥＴの場合には、不揮発性半導体メモリと混載可能なリコンフィギャブルなロジック回路を実現できる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１７】
１． 概要
本発明の例では、スピンＦＥＴの磁気記録部又はスピンメモリのメモリセルに対するデータ書き込みに関して、少なくとも電場により書き込みデータの値、即ち、スピンの向きを制御する新しい原理を提案する。
【００１８】
そのために、電場により磁化方向が変化する材料、例えば、強磁性強誘電体、フェリ磁性強誘電体または反強磁性強誘電体であり隣接する強磁性層との界面での磁気モーメントの総和がゼロでないもの、強磁性ナノ構造と強誘電ナノ構造とを有する複合材料などをスピンＦＥＴの磁気記録部又はスピンメモリのメモリセルに使用する。
【００１９】
ここで、RMnO₃ 及びR₂MnO₅ (但し、Rは、希土類を表す)は、電圧により磁性を発現することが知られているが、この特長は、数１０Ｋという低温でのみ現れ、かつ、磁化方向を制御するものではないため、これをデバイスとして応用することは難しい。
【００２０】
Cr₂O₃/Pt(0.7nm)/[Co(0.3nm)Pt(1.2nm)]₃/Pt(3.1nm)については(括弧内の数値は膜厚を表す)、150Kでこれに電圧を印加するとCoPtの磁化がゼロ磁場で反転していることが確認されている（非特許文献１を参照）。
【００２１】
また、BaTiO₃-CoFe₂O₄ ナノ構造については、常温において電磁気効果が見出されている（非特許文献２を参照）。
【００２２】
さらに、Cr₂O₃, Bi₂FeCrO₆, BiFeO₃,PbTiO₃-CoFe₂O₄ナノ構造などの材料についても、電場により磁化方向が変化する。
【００２３】
そこで、本発明の例では、これらの材料を利用してスピンＦＥＴ又はスピンメモリを構成する。
【００２４】
このようなスピンＦＥＴ及びスピンメモリによれば、データ書き込み時に電場により書き込みデータの値を制御するため、低消費電力化と高信頼性とを同時に実現できる。
【００２５】
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
【００２６】
(1) スピンＦＥＴ
まず、本発明の例をスピンＦＥＴに適用した場合について説明する。
【００２７】
A. 第１基本構造
図１は、スピンＦＥＴの第１基本構造を示している。
第１基本構造は、スピン注入書き込み方式によりデータ書き込みを実行するショットキーバリアタイプスピンＦＥＴに関する。
【００２８】
半導体基板１１内には、強磁性層から構成されるソース／ドレイン領域１２，１３が形成される。ソース／ドレイン領域１２は、磁気固着層(ハード層)であり、反強磁性層(anti-ferromagnetic layer)１４により磁化方向が固着される。ソース／ドレイン領域１３は、磁化方向が変化する磁気フリー層(ソフト層)である。
【００２９】
磁気フリー層としてのソース／ドレイン領域１３上には、電場により磁化方向が変化する磁性層１５が形成される。磁性層１５は、磁気フリー層の磁化方向を制御する制御層として機能し、例えば、強磁性強誘電体、フェリ磁性強誘電体または反強磁性強誘電体であり隣接する強磁性層との界面での磁気モーメントの総和がゼロでないもの、強磁性ナノ構造と強誘電ナノ構造とを有する複合材料などから構成される。
【００３０】
即ち、磁性層１５の磁化方向は、磁性層１５に印加される電圧の向きにより変化する。そして、この磁性層１５の磁化による磁気結合により、スピン注入書き込み方式による磁化反転をアシストする。
【００３１】
また、磁性層１５は、書き込み時にスピン方向の揃った伝導電子（スピン偏極電子）を取り出し、これにより磁気フリー層の磁化を反転させるスピンフィルター層としての機能を有していてもよい。
【００３２】
反強磁性層１４上及び磁性層１５上には、それぞれ電極１６，１７が形成される。
【００３３】
電極１６は、スピン注入電流を発生させるためのドライバ／シンカー、即ち、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１に接続される。同様に、電極１７は、スピン注入電流を発生させるためのドライバ／シンカー、即ち、ＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２に接続される。
【００３４】
ソース／ドレイン領域１２，１３間のチャネル上には、ゲート絶縁層１８を介してゲート電極１９が形成される。
【００３５】
このような構造のスピンＦＥＴにおいて、データ書き込みは、ゲート電極１９に書き込みゲート電圧Ｗを与え、半導体基板１１とソース／ドレイン領域１２，１３との間に発生するショットキーバリアの障壁の厚さを薄くし、磁気フリー層としてのソース／ドレイン領域１３にスピン注入電流を流すことにより行う。
【００３６】
書き込みデータの値は、スピン注入電流の向きにより決定され、スピン注入電流の向きは、制御信号Ａ，Ｂ，Ｃ，ＤによるＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２のオン／オフにより制御される。
【００３７】
ここで、スピン注入書き込み時、磁性層１５には一定電圧が印加され、その内部には電場が発生する。これに起因して、磁性層１５には歪が生じ、まず、磁性層１５の磁化が反転する。そして、磁性層１５の磁化が磁気フリー層としてのソース／ドレイン領域１３の磁化反転をアシストする。
【００３８】
例えば、ソース／ドレイン領域１２，１３の磁気モーメントを反平行（磁化方向が逆向き）にするときには、スピン注入電流をＰチャネルＭＯＳトランジスタＰ１からＮチャネルＭＯＳトランジスタＮ２に向かって流す。
【００３９】
この時、磁性層１５には、ソース／ドレイン領域１３側がプラス、電極１７側がマイナスとなる電場が発生し、まず、磁性層１５の磁化が磁気固着層としてのソース／ドレイン領域１２の磁化に対して反平行となる。
【００４０】
従って、磁気フリー層としてのソース／ドレイン領域１３の磁化は、磁性層１５との磁気結合により、磁性層１５の磁化と同じ方向を向き易くなる。
【００４１】
この状態で、スピンフィルター層としての磁性層１５からソース／ドレイン領域１３にスピン偏極電子が注入されると共に、磁気固着層としてのソース／ドレイン領域１２で反射されたスピン偏極電子がソース／ドレイン領域１３に注入される結果、ソース／ドレイン領域１３の磁化は、ソース／ドレイン領域１２の磁化に対して反平行となる。
【００４２】
また、ソース／ドレイン領域１２，１３の磁気モーメントを平行（磁化方向が同じ向き）にするときには、スピン注入電流をＰチャネルＭＯＳトランジスタＰ２からＮチャネルＭＯＳトランジスタＮ１に向かって流す。
【００４３】
この時、磁性層１５には、ソース／ドレイン領域１３側がマイナス、電極１７側がプラスとなる電場が発生し、磁性層１５の磁化が磁気固着層としてのソース／ドレイン領域１２の磁化に対して平行となる。
【００４４】
従って、磁気フリー層としてのソース／ドレイン領域１３の磁化は、磁性層１５との磁気結合により、磁性層１５の磁化と同じ方向を向き易くなる。
【００４５】
この状態で、磁気固着層としてのソース／ドレイン領域１２から磁気フリー層としてのソース／ドレイン領域１３にスピン偏極電子が注入される結果、ソース／ドレイン領域１３の磁化は、ソース／ドレイン領域１２の磁化に対して平行となる。
【００４６】
このように、第１基本構造によれば、磁性層１５がスピン注入磁化反転をアシストするため、スピン注入電流の電流密度を、スピン注入書き込み方式のみで磁化反転を行う場合のそれよりも小さくすることができ、低消費電力化と共に信頼性の向上を図ることができる。
【００４７】
データ読み出しは、例えば、図１１に示すように、ゲート電極１９に読み出しゲート電圧Ｒを与え、磁気フリー層としてのソース／ドレイン領域１３に読み出し電流を流すことにより行う。
【００４８】
読み出し電流は、読み出し時における誤書き込みを防止するためにスピン注入電流よりも小さな値とする。
【００４９】
ソース／ドレイン領域１２，１３の磁気モーメントが平行の場合には、ソース／ドレイン領域１２，１３を通常の金属から構成した場合と同じとなるため、スピンＦＥＴには大きな読み出し電流が流れる。
【００５０】
また、ソース／ドレイン領域１２，１３の磁気モーメントが反平行の場合には、アップ(UP)スピンがアップスピンバンドに、ダウン(DOWN)スピンがダウンスピンバンドに、それぞれショットキーバリアを介してトンネルする結果、スピンＦＥＴに流れる読み出し電流は極端に小さくなる。
【００５１】
従って、第１基本構造によれば、磁気記録部に書き込んだデータに応じて、スピンＦＥＴを、ゲート電圧によりスイッチングが制御される通常のトランジスタとして、又は、ゲート電圧によらず、常にオフ状態のトランジスタとして選択的に使用できる。また、磁気記録部のデータを書き換えることにより、リコンフィギャブルなロジック回路を実現できる。
【００５２】
尚、ソース／ドレイン領域１２，１３は、大きなMR(magneto-resistive)比を実現するために、磁性半導体や、磁性化合物などの高抵抗な強磁性体から構成することが好ましい。
【００５３】
また、ショットキーバリアタイプスピンＦＥＴの場合、半導体基板１１は、真性半導体を用いることが好ましい。但し、半導体基板１１内に多少の不純物が混在していても構わない。
【００５４】
以上、説明したように、第１基本構造によれば、電場により磁化方向が変化する磁性層を利用した新しい書き込み原理のスピンＦＥＴを実現できる。これにより、低消費電力、高信頼性のリコンフィギャブルなロジック回路を実現できる。
【００５５】
B. 第２基本構造
図２は、スピンＦＥＴの第２基本構造を示している。
第２基本構造は、スピン注入書き込み方式によりデータ書き込みを実行するトンネルバリアタイプスピンＦＥＴに関する。
【００５６】
第２基本構造は、第１基本構造と比べると、半導体基板１１とソース／ドレイン領域１２，１３との間に、それぞれトンネルバリア層（絶縁層）２０，２１が設けられている点が異なり、その他については第１基本構造と同じである。
【００５７】
データ書き込みは、第１基本構造と同様に、ゲート電極１９に書き込みゲート電圧Ｗを与えてSi価電子帯のバンド端を制御し、これにより発生したスピン偏極電子を磁気フリー層としてのソース／ドレイン領域１３に注入することにより行う。この時の磁性層１５のふるまいについては、第１基本構造の場合と同じである。
【００５８】
データ読み出しは、第１基本構造と同様に、ゲート電極１９に読み出しゲート電圧Ｒを与え、磁気フリー層としてのソース／ドレイン領域１３に読み出し電流を流すことにより行う。
【００５９】
尚、トンネルバリアタイプスピンＦＥＴの場合、ソース／ドレイン領域１２，１３は、磁性半導体、磁性化合物、強磁性金属（金属、合金、化合物を含む）などから選択できる。
【００６０】
また、半導体基板１１については、ソース／ドレイン領域１２，１３に直接接触することがないため、真性半導体、ｎ型又はｐ型不純物がドーピングされた半導体などから選択できる。
【００６１】
第２基本構造によれば、第１基本構造と同様の効果を得ることができる他、トンネルバリア層２０，２１により半導体基板１１とソース／ドレイン領域１２，１３とが分離されるため、半導体基板１１及びソース／ドレイン領域１２，１３を構成する材料の選択の幅が広がり、素子設計の自由度が増す。
【００６２】
C. 第３基本構造
図３は、スピンＦＥＴの第３基本構造を示している。
第３基本構造は、電場のみでデータ書き込みを実行する新たな原理のショットキーバリアタイプスピンＦＥＴに関する。
【００６３】
デバイス構造については第１基本構造と同じであるため、ここでは、その説明を省略する。
【００６４】
第３基本構造では、スピン注入書き込み方式を利用せず、電場のみで磁気記録部に対するデータ書き込みを実行する。
【００６５】
具体的には、データ書き込みは、電極１７に書き込み電圧Ｖ１を与え、ゲート電極１９に書き込み電圧Ｖ２を与え、磁性層１５の内部に電場を発生させることにより行う。
【００６６】
例えば、ソース／ドレイン領域１２，１３の磁気モーメントを反平行にするときには、電圧Ｖ１，Ｖ２の関係を、Ｖ２＞Ｖ１にする。
【００６７】
この時、磁性層１５の内部では、ソース／ドレイン領域１３側がプラス、電極１７側がマイナスとなる電場が発生し、磁性層１５の磁化が磁気固着層としてのソース／ドレイン領域１２の磁化に対して反平行となる。これに伴い、磁気フリー層としてのソース／ドレイン領域１３の磁化も、磁性層１５との磁気結合によって、磁気固着層としてのソース／ドレイン領域１２の磁化に対して反平行となる。
【００６８】
また、ソース／ドレイン領域１２，１３の磁気モーメントを平行にするときには、電圧Ｖ１，Ｖ２の関係を、Ｖ１＞Ｖ２にする。
【００６９】
この時、磁性層１５の内部では、ソース／ドレイン領域１３側がマイナス、電極１７側がプラスとなる電場が発生し、磁性層１５の磁化が磁気固着層としてのソース／ドレイン領域１２の磁化に対して平行となる。これに伴い、磁気フリー層としてのソース／ドレイン領域１３の磁化も、磁性層１５との磁気結合によって、磁気固着層としてのソース／ドレイン領域１２の磁化に対して平行となる。
【００７０】
このように、第３基本構造によれば、磁性層１５に電場を作用させるだけでスピンＦＥＴの磁気記録部に対するデータ書き込みを行うことができるため、低消費電力化及び高信頼性を実現できる。
【００７１】
データ読み出しは、第１基本構造と同様に、ゲート電極１９に読み出しゲート電圧Ｒを与え、磁気フリー層としてのソース／ドレイン領域１３に読み出し電流を流すことにより行う。
【００７２】
ソース／ドレイン領域１２，１３の磁気モーメントが平行の場合には、ソース／ドレイン領域１２，１３を通常の金属から構成した場合と同じとなるため、スピンＦＥＴには大きな読み出し電流が流れる。
【００７３】
また、ソース／ドレイン領域１２，１３の磁気モーメントが反平行の場合には、アップ(UP)スピンがアップスピンバンドに、ダウン(DOWN)スピンがダウンスピンバンドに、それぞれショットキーバリアを介してトンネルする結果、スピンＦＥＴに流れる読み出し電流は極端に小さくなる。
【００７４】
従って、第３基本構造によれば、磁気記録部に書き込んだデータに応じて、スピンＦＥＴを、ゲート電圧によりスイッチングが制御される通常のトランジスタとして、又は、ゲート電圧によらず、常にオフ状態のトランジスタとして選択的に使用できる。また、磁気記録部のデータを書き換えることにより、リコンフィギャブルなロジック回路を実現できる。
【００７５】
尚、ゲート電極１９に電圧Ｖ２を与えることに代えて、半導体基板１１にバックゲートバイアスとして電圧Ｖ２を与えてもよい。また、半導体基板１１とゲート電極１９の双方に電圧Ｖ２を与えるようにしてもよい。
【００７６】
また、ソース／ドレイン領域１２，１３は、大きなMR比を実現するために、磁性半導体や、磁性化合物などの高抵抗な強磁性体から構成することが好ましい。
【００７７】
また、ショットキーバリアタイプスピンＦＥＴの場合、半導体基板１１は、真性半導体を用いることが好ましい。但し、半導体基板１１内に多少の不純物が混在していても構わない。
【００７８】
以上、説明したように、第３基本構造によれば、電場により磁化方向が変化する磁性層を利用した新しい書き込み原理のスピンＦＥＴを実現できる。これにより、低消費電力、高信頼性のリコンフィギャブルなロジック回路を実現できる。
【００７９】
D. 第４基本構造
図４は、スピンＦＥＴの第４基本構造を示している。
第４基本構造は、電場のみでデータ書き込みを実行する新たな原理のトンネルバリアタイプスピンＦＥＴに関する。
【００８０】
第４基本構造は、第３基本構造と比べると、半導体基板１１とソース／ドレイン領域１２，１３との間に、それぞれトンネルバリア層（絶縁層）２０，２１が設けられている点が異なり、その他については第３基本構造と同じである。
【００８１】
データ書き込みは、第３基本構造と同様に、電極１７に書き込み電圧Ｖ１を与え、ゲート電極１９に書き込み電圧Ｖ２を与え、磁性層１５の内部に電場を発生させることにより行う。
【００８２】
データ読み出しは、第１基本構造と同様に、ゲート電極１９に読み出しゲート電圧Ｒを与え、磁気フリー層としてのソース／ドレイン領域１３に読み出し電流を流すことにより行う。
【００８３】
尚、ゲート電極１９に電圧Ｖ２を与えずに、半導体基板１１にバックゲートバイアスとして電圧Ｖ２を与えてもよい。また、半導体基板１１とゲート電極１９の双方に電圧Ｖ２を与えるようにしてもよい。
【００８４】
また、トンネルバリアタイプスピンＦＥＴの場合、ソース／ドレイン領域１２，１３を構成する材料については、磁性半導体、磁性化合物、強磁性金属（金属、合金、化合物を含む）などから選択できる。
【００８５】
また、半導体基板１１を構成する材料については、ソース／ドレイン領域１２，１３に直接接触することがないため、真性半導体、ｎ型又はｐ型不純物がドーピングされた半導体などから選択できる。
【００８６】
第４基本構造によれば、第３基本構造と同様の効果を得ることができる他、トンネルバリア層２０，２１により半導体基板１１とソース／ドレイン領域１２，１３とが分離されるため、半導体基板１１及びソース／ドレイン領域１２，１３を構成する材料の選択の幅が広がり、素子設計の自由度が増す。
【００８７】
E. 第５基本構造
図５は、スピンＦＥＴの第５基本構造を示している。
第５基本構造は、スピン注入書き込み方式によりデータ書き込みを実行するショットキーバリアタイプスピンＦＥＴに関する。
【００８８】
半導体基板１１内には、強磁性層から構成されるソース／ドレイン領域１２，２２が形成される。ソース／ドレイン領域１２は、磁気固着層(ハード層)であり、反強磁性層１４により磁化方向が固着される。ソース／ドレイン領域２２は、磁化方向が変化する磁気フリー層(ソフト層)である。
【００８９】
磁気フリー層としてのソース／ドレイン領域２２は、電場により磁化方向が変化する磁性層、例えば、強磁性強誘電体、フェリ磁性強誘電体または反強磁性強誘電体であり隣接する強磁性層との界面での磁気モーメントの総和がゼロでないもの、強磁性ナノ構造と強誘電ナノ構造とを有する複合材料などから構成される。
【００９０】
即ち、ソース／ドレイン領域２２の磁化方向は、ソース／ドレイン領域２２に印加される電圧の向きにより変化する。また、ソース／ドレイン領域２２は、書き込み時にスピン方向の揃った伝導電子（スピン偏極電子）を取り出すスピンフィルター層としての機能を有していてもよい。
【００９１】
反強磁性層１４上及びソース／ドレイン領域２２上には、それぞれ電極１６，１７が形成される。
【００９２】
電極１６は、スピン注入電流を発生させるためのドライバ／シンカー、即ち、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１に接続される。同様に、電極１７は、スピン注入電流を発生させるためのドライバ／シンカー、即ち、ＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２に接続される。
【００９３】
ソース／ドレイン領域１２，２２間のチャネル上には、ゲート絶縁層１８を介してゲート電極１９が形成される。
【００９４】
このような構造のスピンＦＥＴにおいて、データ書き込みは、ゲート電極１９に書き込みゲート電圧Ｗを与え、半導体基板１１とソース／ドレイン領域１２，２２との間に発生するショットキーバリアの障壁の厚さを薄くし、磁気フリー層としてのソース／ドレイン領域２２にスピン注入電流を流すことにより行う。
【００９５】
書き込みデータの値は、スピン注入電流の向きにより決定され、スピン注入電流の向きは、制御信号Ａ，Ｂ，Ｃ，ＤによるＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２のオン／オフにより制御される。
【００９６】
ここで、スピン注入書き込み時、ソース／ドレイン領域２２には一定電圧が印加され、その内部には電場が発生する。この電場に起因して、ソース／ドレイン領域２２には歪が生じるため、スピン注入磁化反転が行い易くなる。
【００９７】
例えば、ソース／ドレイン領域１２，２２の磁気モーメントを反平行にするときには、スピン注入電流をＰチャネルＭＯＳトランジスタＰ１からＮチャネルＭＯＳトランジスタＮ２に向かって流す。
【００９８】
この時、第１実施の形態と同様の原理でスピン偏極電子が発生すると共に、ソース／ドレイン領域２２には、半導体基板１１側がプラス、電極１７側がマイナスとなる電場が発生する結果、ソース／ドレイン領域２２の磁化は、磁気固着層としてのソース／ドレイン領域１２の磁化に対して反平行となる。
【００９９】
また、ソース／ドレイン領域１２，２２の磁気モーメントを平行にするときには、スピン注入電流をＰチャネルＭＯＳトランジスタＰ２からＮチャネルＭＯＳトランジスタＮ１に向かって流す。
【０１００】
この時、第１実施の形態と同様の原理でスピン偏極電子が発生すると共に、ソース／ドレイン領域２２には、半導体基板１１側がマイナス、電極１７側がプラスとなる電場が発生する結果、ソース／ドレイン領域２２の磁化は、磁気固着層としてのソース／ドレイン領域１２の磁化に対して平行となる。
【０１０１】
このように、第５基本構造によれば、スピン注入電流の電流密度を、スピン注入書き込み方式のみで磁化反転を行う場合のそれよりも小さくすることができ、低消費電力化と共に信頼性の向上を図ることができる。
【０１０２】
データ読み出しは、第１基本構造と同様に行うことができる。
【０１０３】
尚、ソース／ドレイン領域１２，１３については、大きなMR比を実現するために、磁性半導体や、磁性化合物などの高抵抗な強磁性体から構成することが好ましい。
【０１０４】
また、ショットキーバリアタイプスピンＦＥＴの場合、半導体基板１１は、真性半導体を用いることが好ましい。但し、半導体基板１１内に多少の不純物が混在していても構わない。
【０１０５】
以上、説明したように、第５基本構造によれば、電場により磁化方向が変化する磁性層を利用した新しい書き込み原理のスピンＦＥＴを実現できる。これにより、低消費電力、高信頼性のリコンフィギャブルなロジック回路を実現できる。
【０１０６】
F. 第６基本構造
図６は、スピンＦＥＴの第６基本構造を示している。
第６基本構造は、スピン注入書き込み方式によりデータ書き込みを実行するトンネルバリアタイプスピンＦＥＴに関する。
【０１０７】
第６基本構造は、第５基本構造と比べると、半導体基板１１とソース／ドレイン領域１２，２２との間に、それぞれトンネルバリア層（絶縁層）２０，２１が設けられている点が異なり、その他については第５基本構造と同じである。
【０１０８】
データ書き込みは、第５基本構造と同様に、ゲート電極１９に書き込みゲート電圧Ｗを与えてSi価電子帯のバンド端を制御し、これにより発生したスピン偏極電子を磁気フリー層としてのソース／ドレイン領域２２に注入することにより行う。この時のソース／ドレイン領域２２のふるまいについては、第５基本構造の場合と同じである。
【０１０９】
尚、トンネルバリアタイプスピンＦＥＴの場合、ソース／ドレイン領域１２は、磁性半導体、磁性化合物、強磁性金属（金属、合金、化合物を含む）などから選択できる。
【０１１０】
また、半導体基板１１については、ソース／ドレイン領域１２，１３に直接接触することがないため、真性半導体、ｎ型又はｐ型不純物がドーピングされた半導体などから選択できる。
【０１１１】
第６基本構造によれば、第５基本構造と同様の効果を得ることができる他、トンネルバリア層２０，２１により半導体基板１１とソース／ドレイン領域１２，１３とが分離されるため、半導体基板１１及びソース／ドレイン領域１２，１３を構成する材料の選択の幅が広がり、素子設計の自由度が増す。
【０１１２】
G. 第７基本構造
図７は、スピンＦＥＴの第７基本構造を示している。
第７基本構造は、電場のみでデータ書き込みを実行する新たな原理のショットキーバリアタイプスピンＦＥＴに関する。
【０１１３】
デバイス構造については第５基本構造と同じであるため、ここでは、その説明を省略する。
【０１１４】
第７基本構造では、スピン注入書き込み方式を利用せず、電場のみで磁気記録部に対するデータ書き込みを実行する。
【０１１５】
具体的には、データ書き込みは、電極１７に書き込み電圧Ｖ１を与え、ゲート電極１９に書き込み電圧Ｖ２を与え、磁性層１５の内部に電場を発生させることにより行う。
【０１１６】
例えば、ソース／ドレイン領域１２，２２の磁気モーメントを反平行にするときには、電圧Ｖ１，Ｖ２の関係を、Ｖ２＞Ｖ１にする。
【０１１７】
この時、ソース／ドレイン領域２２の内部では、半導体基板１１側がプラス、電極１７側がマイナスとなる電場が発生する結果、ソース／ドレイン領域２２の磁化は、磁気固着層としてのソース／ドレイン領域１２の磁化に対して反平行となる。
【０１１８】
また、ソース／ドレイン領域１２，２２の磁気モーメントを平行にするときには、電圧Ｖ１，Ｖ２の関係を、Ｖ１＞Ｖ２にする。
【０１１９】
この時、ソース／ドレイン領域２２の内部では、半導体基板１１側がマイナス、電極１７側がプラスとなる電場が発生する結果、ソース／ドレイン領域２２の磁化は、磁気固着層としてのソース／ドレイン領域１２の磁化に対して平行となる。
【０１２０】
このように、第７基本構造によれば、ソース／ドレイン領域２２に電場を作用させるだけでスピンＦＥＴの磁気記録部に対するデータ書き込みを行うことができるため、低消費電力化及び高信頼性を実現できる。
【０１２１】
データ読み出しは、第１基本構造と同様に行うことができる。
【０１２２】
尚、ゲート電極１９に電圧Ｖ２を与えることに代えて、半導体基板１１にバックゲートバイアスとして電圧Ｖ２を与えてもよい。また、半導体基板１１とゲート電極１９の双方に電圧Ｖ２を与えるようにしてもよい。
【０１２３】
また、ソース／ドレイン領域１２は、磁性半導体や、磁性化合物などの高抵抗な強磁性体から構成することが好ましい。
【０１２４】
また、ショットキーバリアタイプスピンＦＥＴの場合、半導体基板１１は、真性半導体を用いることが好ましい。但し、半導体基板１１内に多少の不純物が混在していても構わない。
【０１２５】
以上、説明したように、第７基本構造によれば、電場により磁化方向が変化する磁性層を利用した新しい書き込み原理のスピンＦＥＴを実現できる。これにより、低消費電力、高信頼性のリコンフィギャブルなロジック回路を実現できる。
【０１２６】
H. 第８基本構造
図８は、スピンＦＥＴの第８基本構造を示している。
第８基本構造は、電場のみでデータ書き込みを実行する新たな原理のトンネルバリアタイプスピンＦＥＴに関する。
【０１２７】
第８基本構造は、第７基本構造と比べると、半導体基板１１とソース／ドレイン領域１２，１３との間に、それぞれトンネルバリア層（絶縁層）２０，２１が設けられている点が異なり、その他については第７基本構造と同じである。
【０１２８】
データ書き込みは、第７基本構造と同様に、電極１７に書き込み電圧Ｖ１を与え、ゲート電極１９に書き込み電圧Ｖ２を与え、ソース／ドレイン領域（スピンフィルター層）２２の内部に電場を発生させることにより行う。
【０１２９】
尚、第７基本構造と同様に、ゲート電極１９に電圧Ｖ２を与えずに、半導体基板１１にバックゲートバイアスとして電圧Ｖ２を与えてもよい。また、半導体基板１１とゲート電極１９の双方に電圧Ｖ２を与えるようにしてもよい。
【０１３０】
また、トンネルバリアタイプスピンＦＥＴの場合、ソース／ドレイン領域１２を構成する材料については、磁性半導体、磁性化合物、強磁性金属（金属、合金、化合物を含む）などから選択できる。
【０１３１】
また、半導体基板１１については、ソース／ドレイン領域１２，１３に直接接触することがないため、真性半導体、ｎ型又はｐ型不純物がドーピングされた半導体などから選択できる。
【０１３２】
第８基本構造によれば、第７基本構造と同様の効果を得ることができる他、トンネルバリア層２０，２１により半導体基板１１とソース／ドレイン領域１２，１３とが分離されるため、半導体基板１１及びソース／ドレイン領域１２，１３を構成する材料の選択の幅が広がり、素子設計の自由度が増す。
【０１３３】
I. 第９基本構造
図９は、スピンＦＥＴの第９基本構造を示している。
第９基本構造は、電場のみでデータ書き込みを実行する新たな原理のショットキーバリアタイプスピンＦＥＴに関する。
【０１３４】
第９基本構造は、第７基本構造と比べると、磁気固着層としてのソース／ドレイン領域２３が磁気フリー層としてのソース／ドレイン領域２２と同じ材料から構成される点が異なり、その他については第７基本構造と同じである。
【０１３５】
第９基本構造では、スピン注入書き込み方式を利用せず、電場のみで磁気記録部に対するデータ書き込みを実行する。
【０１３６】
具体的には、データ書き込みは、電極１７に書き込み電圧Ｖ１を与え、ゲート電極１９に書き込み電圧Ｖ２を与え、ソース／ドレイン領域２２の内部に電場を発生させることにより行う。
【０１３７】
例えば、ソース／ドレイン領域２２，２３の磁気モーメントを反平行にするときには、電圧Ｖ１，Ｖ２の関係を、Ｖ２＞Ｖ１にする。
【０１３８】
この時、ソース／ドレイン領域２２の内部では、半導体基板１１側がプラス、電極１７側がマイナスとなる電場が発生する結果、ソース／ドレイン領域２２の磁化は、磁気固着層としてのソース／ドレイン領域２３の磁化に対して反平行となる。
【０１３９】
また、ソース／ドレイン領域２２，２３の磁気モーメントを平行にするときには、電圧Ｖ１，Ｖ２の関係を、Ｖ１＞Ｖ２にする。
【０１４０】
この時、ソース／ドレイン領域２２の内部では、半導体基板１１側がマイナス、電極１７側がプラスとなる電場が発生する結果、ソース／ドレイン領域２２の磁化は、磁気固着層としてのソース／ドレイン領域２３の磁化に対して平行となる。
【０１４１】
ここで、データ書き込み時には、ソース／ドレイン領域２３の内部に電場が発生しないように、電極１６については、フローティング状態にするか、又は、電圧Ｖ２を与えておくことが好ましい。
【０１４２】
従って、第９基本構造によれば、ソース／ドレイン領域２２に電場を作用させるだけでスピンＦＥＴの磁気記録部に対するデータ書き込みを行うことができるため、低消費電力化及び高信頼性を実現できる。
【０１４３】
データ読み出しは、第１基本構造と同様に行うことができる。
【０１４４】
尚、ゲート電極１９に電圧Ｖ２を与えることに代えて、半導体基板１１にバックゲートバイアスとして電圧Ｖ２を与えてもよい。また、半導体基板１１とゲート電極１９の双方に電圧Ｖ２を与えるようにしてもよい。
【０１４５】
また、ショットキーバリアタイプスピンＦＥＴの場合、半導体基板１１は、真性半導体を用いることが好ましい。但し、半導体基板１１内に多少の不純物が混在していても構わない。
【０１４６】
以上、説明したように、第９基本構造によれば、電場により磁化方向が変化する磁性層を利用した新しい書き込み原理のスピンＦＥＴを実現できる。これにより、低消費電力、高信頼性のリコンフィギャブルなロジック回路を実現できる。
【０１４７】
J. 第１０基本構造
図１０は、スピンＦＥＴの第１０基本構造を示している。
第１０基本構造は、電場のみでデータ書き込みを実行する新たな原理のトンネルバリアタイプスピンＦＥＴに関する。
【０１４８】
第１０基本構造は、第９基本構造と比べると、半導体基板１１とソース／ドレイン領域１２，１３との間に、それぞれトンネルバリア層（絶縁層）２０，２１が設けられている点が異なり、その他については第９基本構造と同じである。
【０１４９】
データ書き込みは、第９基本構造と同様に、電極１７に書き込み電圧Ｖ１を与え、ゲート電極１９に書き込み電圧Ｖ２を与え、ソース／ドレイン領域２２の内部に電場を発生させることにより行う。
【０１５０】
尚、ゲート電極１９に電圧Ｖ２を与えずに、半導体基板１１にバックゲートバイアスとして電圧Ｖ２を与えてもよい。また、半導体基板１１とゲート電極１９の双方に電圧Ｖ２を与えるようにしてもよい。
【０１５１】
また、半導体基板１１については、ソース／ドレイン領域２２，２３に直接接触することがないため、真性半導体、ｎ型又はｐ型不純物がドーピングされた半導体などから選択できる。
【０１５２】
第１０基本構造によれば、第９基本構造と同様の効果を得ることができる他、トンネルバリア層２０，２１により半導体基板１１とソース／ドレイン領域２２，２３とが分離されるため、半導体基板１１及びソース／ドレイン領域２２，２３を構成する材料の選択の幅が広がり、素子設計の自由度が増す。
【０１５３】
(2) スピンメモリ
次に、本発明の例をスピンメモリに適用した場合について説明する。
【０１５４】
本発明の例を適用するに当たっては、メモリセルアレイの構造に特に制限されることはないが、説明を分かり易くするため、まず、本発明の例の適用が可能なメモリセルアレイの代表例を説明する。
【０１５５】
図１２は、メモリセルアレイの例を示している。
【０１５６】
メモリセルＣの一端は、ビット線ＢＬに接続される。
【０１５７】
ビット線ＢＬの一端は、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ１を経由してセンスアンプＳ／Ａに接続される。センスアンプＳ／Ａは、メモリセルＣからの読み出し電位Ｖｒと参照電位Ｖｒｅｆとを比較し、出力信号ＤＡＴＡを出力する。尚、Ｒｆは、帰還抵抗である。
【０１５８】
ビット線ＢＬの他端は、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ２を経由して、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１に接続される。
【０１５９】
メモリセルＣの他端は、下部電極Ｌに接続される。下部電極Ｌは、選択スイッチとしてのＭＯＳトランジスタＳＴ３を経由してソース線ＳＬに接続される。ソース線ＳＬは、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ４を経由して、ＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２に接続される。
【０１６０】
また、ソース線ＳＬは、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ５を経由して接地点Ｖｓｓに接続される。ＭＯＳトランジスタＳＴ３のゲートは、ワード線ＷＬに接続される。ワード線ＷＬは、ビット線ＢＬが延びる方向に対して交差する方向に延びる。
【０１６１】
この構造のスピンメモリでは、データ書き込みは、例えば、スピン注入書き込み方式により行う。即ち、制御信号Ａ，Ｂ，Ｃ，ＤによるＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２のオン／オフによりメモリセルＣに流れるスピン注入電流の向きを制御し、データ書き込みを実行する。
【０１６２】
また、メモリセルＣは、電場により磁化方向が変化する磁性層、例えば、強磁性強誘電体、フェリ磁性強誘電体または反強磁性強誘電体であり隣接する強磁性層との界面での磁気モーメントの総和がゼロでないもの、強磁性ナノ構造と強誘電ナノ構造とを有する複合材料などを含んでいる。
【０１６３】
電場により磁化方向が変化する磁性層は、スピン注入書き込み方式による磁化反転をアシストするため、スピン注入電流の電流密度をスピン注入書き込み方式のみで磁化反転を行う場合のそれよりも小さくすることができ、低消費電力化と共に信頼性の向上を図ることができる。
【０１６４】
尚、データ書き込みは、スピン注入書き込み方式によらず、電場のみでメモリセルＣに対するデータ書き込みを実行する原理を採用することもできる。
【０１６５】
また、例えば、図１３に示すように、書き込み電流線ＷＷＬをメモリセルアレイ内に配置し、書き込み電流線ＷＷＬに流れる書き込み電流により発生する磁場を磁化反転のアシストとしてさらに使用してもよい。
【０１６６】
以下、図１２のメモリセルアレイを例にして、本発明の例に関わるスピンメモリのメモリセルの基本構造について説明する。
【０１６７】
A. 第１基本構造
図１４は、スピンメモリの第１基本構造を示している。
【０１６８】
第１基本構造は、スピン注入書き込み方式又は電場のみによりデータ書き込みを実行するスピンメモリに関する。
【０１６９】
半導体基板１１内には、ＳＴＩ(shallow trench isolation)構造の素子分離層３２が形成される。素子分離層３２に囲まれた素子領域内には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ３が形成される。
【０１７０】
ＭＯＳトランジスタＳＴ３は、ソース拡散領域３３、ドレイン拡散領域３４及びこれらの間のチャネルの上部に形成されるゲート電極３５を有する。ゲート電極３５は、図１２のワード線ＷＬに対応する。
【０１７１】
ソース拡散領域３３は、コンタクトプラグ３６を経由してソース線ＳＬに接続される。ドレイン拡散領域３４は、中間層３７を経由して下部電極３８に接続される。
【０１７２】
下部電極３８上には、アモルファスバッファ層３９を経由して本発明の例に関わるメモリセルが形成される。
【０１７３】
メモリセルは、トップピン型ＭＴＪ(magnetic tunnel junction)素子と電場により磁化方向が変化する磁性層４０とから構成される。
【０１７４】
磁性層４０は、アモルファスバッファ層３９上に配置され、例えば、強磁性強誘電体、フェリ磁性強誘電体または反強磁性強誘電体であり隣接する強磁性層との界面での磁気モーメントの総和がゼロでないもの、強磁性ナノ構造と強誘電ナノ構造とを有する複合材料などから構成される。磁性層４０は、スピン注入書き込み方式による磁化反転をアシストする。
【０１７５】
また、磁性層４０は、書き込み時にスピン方向の揃った伝導電子（スピン偏極電子）を取り出し、これによりＭＴＪ素子の磁気フリー層の磁化を反転させるスピンフィルター層としての機能を有していてもよい。
【０１７６】
ＭＴＪ素子の構造については、特に制限されることはないが、本例では、ＭＴＪ素子は、磁性層４０上の強磁性層４１と、強磁性層４１上の非磁性層４２と、非磁性層４２上の強磁性層４３と、強磁性層４３上のトンネルバリア層４４と、トンネルバリア層４４上の強磁性層４５と、強磁性層４５上の反強磁性層４６とから構成される。
【０１７７】
磁気フリー層は、強磁性層４１、非磁性層４２及び強磁性層４３の積層から構成され、いわゆるＳＡＦ(synthetic anti-ferromagnetic)構造を有している。即ち、２つの強磁性層４１，４３は、反強磁性相互作用により互いに磁気結合している。
【０１７８】
磁気固着層は、強磁性層４５から構成され、反強磁性層４６により磁化方向が固着される。磁気固着層の磁化方向を固着するには、反強磁性層４６を付与することに代えて、強磁性層４５の保持力を大きくすることによっても行える。但し、安定性及び長期的信頼性の観点からすると、反強磁性層４６により磁気固着層の磁化方向を固着するのが好ましい。
【０１７９】
ＭＴＪ素子の上面は、ＭＴＪ素子を保護する機能を持つキャップ層４７及びコンタクト層（例えば、金属）４８を経由してビット線ＢＬに接続される。メモリセル及び選択スイッチは、絶縁層４９に覆われ、ビット線ＢＬは、例えば、絶縁層４９上に配置される。
【０１８０】
このような構造のスピンメモリにおいて、データ書き込みは、例えば、ＭＯＳトランジスタＳＴ３をオンにしてメモリセルにスピン注入電流を流すことにより行う。
【０１８１】
書き込みデータの値は、例えば、図１２のＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２のオン／オフにより、スピン注入電流の向きを制御することで決定する。
【０１８２】
ここで、スピン注入書き込み時、磁性層４０には一定電圧が印加され、その内部には電場が発生する。これに起因して、磁性層４０には歪が生じ、まず、磁性層４０の磁化が反転する。そして、磁性層４０の磁化がＭＴＪ素子の磁気フリー層の磁化反転をアシストする。
【０１８３】
即ち、ＭＴＪ素子の磁気フリー層は、磁性層４０と磁気結合しているため、その磁化は、磁性層４０の磁化方向と同じ方向を向こうとする。従って、ＭＴＪ素子の磁気フリー層について、スピン偏極電子による磁化反転が行い易くなる。
【０１８４】
また、本例の構造の場合、スピン注入書き込み方式に代えて、電場のみでデータ書き込みを実行することもできる。この場合、ＭＴＪ素子の磁気フリー層の磁化は、磁性層４０の磁化反転と共に反転する。
【０１８５】
データ読み出しは、例えば、ＭＯＳトランジスタＳＴ３をオンにしてメモリセルに読み出し電流を流すことにより行う。読み出し電流は、読み出し時における誤書き込みを防止するためにスピン注入電流よりも小さな値とする。
【０１８６】
従って、第１基本構造によれば、スピン注入電流の電流密度を、スピン注入書き込み方式のみで磁化反転を行う場合のそれよりも小さくすることができ、低消費電力化と共に信頼性の向上を図ることができる。
【０１８７】
本例では、ＭＴＪ素子をトップピン型としたが、これに限られず、例えば、図１５に示すように、ボトムピン型であってもよい。
【０１８８】
トップピン型の場合には、図１４に示すように、アモルファスバッファ３９上に、磁性層（スピンフィルター層）４０、強磁性層４１、非磁性層４２、強磁性層４３、トンネルバリア層４４、強磁性層４５、反強磁性層４６の順で形成される。
【０１８９】
これに対し、ボトムピン型の場合には、図１５に示すように、アモルファスバッファ３９上に、反強磁性層４６、強磁性層４５、トンネルバリア層４４、強磁性層４３、非磁性層４２、強磁性層４１、磁性層（スピンフィルター層）４０の順で形成される。
【０１９０】
その他の構成については、両者同じである。
【０１９１】
尚、トップピン型ＭＴＪ素子は、製造プロセス上及び特性上、ボトムピン型ＭＴＪ素子よりも好ましい。
【０１９２】
以上、説明したように、第１基本構造によれば、電場により磁化方向が変化する磁性層を利用した新しい書き込み原理により、低消費電力、高信頼性のスピンメモリを実現できる。
【０１９３】
B. 第２基本構造
図１６は、スピンメモリの第２基本構造を示している。
【０１９４】
第２基本構造は、スピン注入書き込み方式又は電場のみによりデータ書き込みを実行するスピンメモリに関する。
【０１９５】
半導体基板１１内には、ＳＴＩ構造の素子分離層３２が形成される。素子分離層３２に囲まれた素子領域内には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ３が形成される。ＭＯＳトランジスタＳＴ３の構造は、第１基本構造と同じである。
【０１９６】
下部電極３８上には、アモルファスバッファ層３９を経由して本発明の例に関わるメモリセルが形成される。
【０１９７】
メモリセルは、トップピン型ＭＴＪ素子と電場により磁化方向が変化する磁性層４０とから構成される。
【０１９８】
磁性層４０は、アモルファスバッファ層３９上に配置され、例えば、強磁性強誘電体、フェリ磁性強誘電体または反強磁性強誘電体であり隣接する強磁性層との界面での磁気モーメントの総和がゼロでないもの、強磁性ナノ構造と強誘電ナノ構造とを有する複合材料などから構成される。磁性層４０は、例えば、スピン注入書き込み方式による磁化反転をアシストする。
【０１９９】
また、磁性層４０は、書き込み時にスピン方向の揃った伝導電子（スピン偏極電子）を取り出し、これによりＭＴＪ素子の磁気フリー層の磁化を反転させるスピンフィルター層としての機能を有していてもよい。
【０２００】
ＭＴＪ素子は、磁性層４０上の強磁性層４３と、強磁性層４３上のトンネルバリア層４４と、トンネルバリア層４４上の強磁性層４５と、強磁性層４５上の反強磁性層４６とから構成される。磁気フリー層は、強磁性層４３から構成され、磁気固着層は、強磁性層４５から構成される。
【０２０１】
強磁性層４５の磁化方向は、反強磁性層４６により固着される。強磁性層４５の磁化方向を固着するには、反強磁性層４６を付与することに代えて、強磁性層４５の保持力を大きくすることによっても行える。
【０２０２】
但し、安定性及び長期的信頼性の観点からすると、反強磁性層４６により磁気固着層の磁化方向を固着するのが好ましい。
【０２０３】
ＭＴＪ素子の上面は、ＭＴＪ素子を保護する機能を持つキャップ層４７及びコンタクト層（例えば、金属）４８を経由してビット線ＢＬに接続される。メモリセル及び選択スイッチは、絶縁層４９に覆われ、ビット線ＢＬは、例えば、絶縁層４９上に配置される。
【０２０４】
このような構造のスピンメモリにおいて、データ書き込みは、例えば、ＭＯＳトランジスタＳＴ３をオンにしてメモリセルにスピン注入電流を流すことにより行う。
【０２０５】
書き込みデータの値は、例えば、図１２のＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２のオン／オフにより、スピン注入電流の向きを制御することで決定する。
【０２０６】
ここで、スピン注入書き込み時、磁性層４０には一定電圧が印加され、その内部には電場が発生する。これに起因して、磁性層４０には歪が生じ、まず、磁性層４０の磁化が反転する。そして、磁性層４０の磁化がＭＴＪ素子の磁気フリー層の磁化反転をアシストする。
【０２０７】
即ち、ＭＴＪ素子の磁気フリー層は、磁性層４０と磁気結合しているため、その磁化は、磁性層４０の磁化方向と同じ方向を向こうとする。従って、ＭＴＪ素子の磁気フリー層について、スピン偏極電子による磁化反転が行い易くなる。
【０２０８】
また、本例の構造の場合、スピン注入書き込み方式に代えて、電場のみでデータ書き込みを実行することもできる。この場合、ＭＴＪ素子の磁気フリー層の磁化は、磁性層４０の磁化反転と共に反転する。
【０２０９】
データ読み出しは、例えば、ＭＯＳトランジスタＳＴ３をオンにしてメモリセルに読み出し電流を流すことにより行う。読み出し電流は、読み出し時における誤書き込みを防止するためにスピン注入電流よりも小さな値とする。
【０２１０】
従って、第２基本構造によれば、スピン注入電流の電流密度を、スピン注入書き込み方式のみで磁化反転を行う場合のそれよりも小さくすることができ、低消費電力化と共に信頼性の向上を図ることができる。
【０２１１】
本例では、ＭＴＪ素子をトップピン型としたが、これに限られず、例えば、図１７に示すように、ボトムピン型であってもよい。
【０２１２】
トップピン型の場合には、図１６に示すように、アモルファスバッファ３９上に、磁性層（スピンフィルター層）４０、強磁性層４３、トンネルバリア層４４、強磁性層４５、反強磁性層４６の順で形成される。
【０２１３】
これに対し、ボトムピン型の場合には、図１７に示すように、アモルファスバッファ３９上に、反強磁性層４６、強磁性層４５、トンネルバリア層４４、強磁性層４３、磁性層（スピンフィルター層）４０の順で形成される。
【０２１４】
その他の構成については、両者同じである。
【０２１５】
尚、トップピン型ＭＴＪ素子は、製造プロセス上及び特性上、ボトムピン型ＭＴＪ素子よりも好ましい。
【０２１６】
以上、説明したように、第２基本構造によれば、電場により磁化方向が変化する磁性層を利用した新しい書き込み原理により、低消費電力、高信頼性のスピンメモリを実現できる。
【０２１７】
C. 第３基本構造
図１８は、スピンメモリの第３基本構造を示している。
【０２１８】
第３基本構造は、スピン注入書き込み方式又は電場のみによりデータ書き込みを実行するスピンメモリに関する。
【０２１９】
半導体基板１１内には、ＳＴＩ構造の素子分離層３２が形成される。素子分離層３２に囲まれた素子領域内には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ３が形成される。ＭＯＳトランジスタＳＴ３の構造は、第１基本構造と同じである。
【０２２０】
下部電極３８上には、アモルファスバッファ層３９を経由して本発明の例に関わるメモリセルが形成される。
【０２２１】
メモリセルは、トップピン型ＭＴＪ素子と電場により磁化方向が変化する磁性層４０とから構成される。
【０２２２】
磁性層４０は、アモルファスバッファ層３９上に配置され、例えば、強磁性強誘電体、フェリ磁性強誘電体または反強磁性強誘電体であり隣接する強磁性層との界面での磁気モーメントの総和がゼロでないもの、強磁性ナノ構造と強誘電ナノ構造とを有する複合材料などから構成される。磁性層４０は、例えば、スピン注入書き込み方式による磁化反転をアシストする。
【０２２３】
また、磁性層４０は、書き込み時にスピン方向の揃った伝導電子（スピン偏極電子）を取り出し、これによりＭＴＪ素子の磁気フリー層の磁化を反転させるスピンフィルター層としての機能を有していてもよい。
【０２２４】
ＭＴＪ素子は、強磁性層４３と、強磁性層４３上のトンネルバリア層４４と、トンネルバリア層４４上の強磁性層４５と、強磁性層４５上の反強磁性層４６とから構成される。磁気フリー層は、強磁性層４３から構成され、磁気固着層は、強磁性層４５から構成される。
【０２２５】
強磁性層４５の磁化方向は、反強磁性層４６により固着される。強磁性層４５の磁化方向を固着するには、反強磁性層４６を付与することに代えて、強磁性層４５の保持力を大きくすることによっても行える。
【０２２６】
但し、安定性及び長期的信頼性の観点からすると、反強磁性層４６により磁気固着層の磁化方向を固着するのが好ましい。
【０２２７】
磁性層４０と強磁性層４３との間には、両者の磁気結合の強さを調整するための非磁性層５０が配置される。非磁性層５０の材質は、特に制限されないため、例えば、絶縁体、導電体などを使用できる。
【０２２８】
ＭＴＪ素子の上面は、ＭＴＪ素子を保護する機能を持つキャップ層４７及びコンタクト層（例えば、金属）４８を経由してビット線ＢＬに接続される。メモリセル及び選択スイッチは、絶縁層４９に覆われ、ビット線ＢＬは、例えば、絶縁層４９上に配置される。
【０２２９】
このような構造のスピンメモリにおいて、データ書き込みは、例えば、ＭＯＳトランジスタＳＴ３をオンにしてメモリセルにスピン注入電流を流すことにより行う。
【０２３０】
書き込みデータの値は、例えば、図１２のＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２のオン／オフにより、スピン注入電流の向きを制御することで決定する。
【０２３１】
ここで、スピン注入書き込み時、磁性層４０には一定電圧が印加され、その内部には電場が発生する。これに起因して、磁性層４０には歪が生じ、まず、磁性層４０の磁化が反転する。そして、磁性層４０の磁化がＭＴＪ素子の磁気フリー層の磁化反転をアシストする。
【０２３２】
即ち、ＭＴＪ素子の磁気フリー層は、磁性層４０の磁化の影響を受けるため、その磁化は、磁性層４０の磁化方向と同じ方向を向こうとする。従って、ＭＴＪ素子の磁気フリー層について、スピン偏極電子による磁化反転が行い易くなる。
【０２３３】
また、本例の構造の場合、スピン注入書き込み方式に代えて、電場のみでデータ書き込みを実行することもできる。この場合、ＭＴＪ素子の磁気フリー層の磁化は、磁性層４０の磁化反転と共に反転する。
【０２３４】
データ読み出しは、例えば、ＭＯＳトランジスタＳＴ３をオンにしてメモリセルに読み出し電流を流すことにより行う。読み出し電流は、読み出し時における誤書き込みを防止するためにスピン注入電流よりも小さな値とする。
【０２３５】
従って、第３基本構造によれば、スピン注入電流の電流密度を、スピン注入書き込み方式のみで磁化反転を行う場合のそれよりも小さくすることができ、低消費電力化と共に信頼性の向上を図ることができる。
【０２３６】
本例では、ＭＴＪ素子をトップピン型としたが、これに限られず、例えば、図１９に示すように、ボトムピン型であってもよい。
【０２３７】
トップピン型の場合には、図１８に示すように、アモルファスバッファ３９上に、磁性層（スピンフィルター層）４０、非磁性層５０、強磁性層４３、トンネルバリア層４４、強磁性層４５、反強磁性層４６の順で形成される。
【０２３８】
これに対し、ボトムピン型の場合には、図１９に示すように、アモルファスバッファ３９上に、反強磁性層４６、強磁性層４５、トンネルバリア層４４、強磁性層４３、非磁性層５０、磁性層（スピンフィルター層）４０の順で形成される。
【０２３９】
その他の構成については、両者同じである。
【０２４０】
尚、トップピン型ＭＴＪ素子は、製造プロセス上及び特性上、ボトムピン型ＭＴＪ素子よりも好ましい。
【０２４１】
以上、説明したように、第３基本構造によれば、電場により磁化方向が変化する磁性層を利用した新しい書き込み原理により、低消費電力、高信頼性のスピンメモリを実現できる。
【０２４２】
C. 第４基本構造
図２０は、スピンメモリの第４基本構造を示している。
【０２４３】
第４基本構造は、スピン注入書き込み方式又は電場のみによりデータ書き込みを実行するスピンメモリに関する。
【０２４４】
半導体基板１１内には、ＳＴＩ構造の素子分離層３２が形成される。素子分離層３２に囲まれた素子領域内には、選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ３が形成される。ＭＯＳトランジスタＳＴ３の構造は、第１基本構造と同じである。
【０２４５】
下部電極３８上には、アモルファスバッファ層３９を経由して本発明の例に関わるメモリセルが形成される。
【０２４６】
メモリセルは、トップピン型ＭＴＪ素子から構成される。ＭＴＪ素子は、磁性層（強磁性層）５１と、磁性層５１上のトンネルバリア層４４と、トンネルバリア層４４上の強磁性層４５と、強磁性層４５上の反強磁性層４６とから構成される。
【０２４７】
磁気フリー層は、磁性層５１から構成される。磁性層５１は、アモルファスバッファ層３９上に配置され、電場により磁化方向が変化する材料、例えば、強磁性強誘電体、フェリ磁性強誘電体または反強磁性強誘電体であり隣接する強磁性層との界面での磁気モーメントの総和がゼロでないもの、強磁性ナノ構造と強誘電ナノ構造とを有する複合材料などから構成される。
【０２４８】
また、磁性層５１は、書き込み時にスピン方向の揃った伝導電子（スピン偏極電子）を取り出し、これによりＭＴＪ素子の磁気フリー層の磁化を反転させるスピンフィルター層としての機能を有していてもよい。
【０２４９】
磁気固着層は、強磁性層４５から構成される。強磁性層４５の磁化方向は、反強磁性層４６により固着される。強磁性層４５の磁化方向を固着するには、反強磁性層４６を付与することに代えて、強磁性層４５の保持力を大きくすることによっても行える。
【０２５０】
但し、安定性及び長期的信頼性の観点からすると、反強磁性層４６により磁気固着層の磁化方向を固着するのが好ましい。
【０２５１】
ＭＴＪ素子の上面は、ＭＴＪ素子を保護する機能を持つキャップ層４７及びコンタクト層（例えば、金属）４８を経由してビット線ＢＬに接続される。メモリセル及び選択スイッチは、絶縁層４９に覆われ、ビット線ＢＬは、例えば、絶縁層４９上に配置される。
【０２５２】
このような構造のスピンメモリにおいて、データ書き込みは、例えば、ＭＯＳトランジスタＳＴ３をオンにしてメモリセルにスピン注入電流を流すことにより行う。
【０２５３】
書き込みデータの値は、例えば、図１２のＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２のオン／オフにより、スピン注入電流の向きを制御することで決定する。
【０２５４】
ここで、スピン注入書き込み時、磁性層５１には一定電圧が印加され、その内部には電場が発生する。これに起因して、磁性層５１には歪が生じるため、磁気フリー層としての磁性層５１の磁化は、スピン注入書き込み方式により反転し易くなる。
【０２５５】
また、本例の構造の場合、スピン注入書き込み方式に代えて、電場のみでデータ書き込みを実行することもできる。
【０２５６】
データ読み出しは、例えば、ＭＯＳトランジスタＳＴ３をオンにしてメモリセルに読み出し電流を流すことにより行う。読み出し電流は、読み出し時における誤書き込みを防止するためにスピン注入電流よりも小さな値とする。
【０２５７】
従って、第４基本構造によれば、スピン注入電流の電流密度を、スピン注入書き込み方式のみで磁化反転を行う場合のそれよりも小さくすることができ、低消費電力化と共に信頼性の向上を図ることができる。
【０２５８】
本例では、ＭＴＪ素子をトップピン型としたが、これに限られず、例えば、図２１に示すように、ボトムピン型であってもよい。
【０２５９】
トップピン型の場合には、図２０に示すように、アモルファスバッファ３９上に、磁性層（強磁性層）５１、トンネルバリア層４４、強磁性層４５、反強磁性層４６の順で形成される。
【０２６０】
これに対し、ボトムピン型の場合には、図２１に示すように、アモルファスバッファ３９上に、反強磁性層４６、強磁性層４５、トンネルバリア層４４、磁性層（強磁性層）５１の順で形成される。
【０２６１】
その他の構成については、両者同じである。
【０２６２】
尚、トップピン型ＭＴＪ素子は、製造プロセス上及び特性上、ボトムピン型ＭＴＪ素子よりも好ましい。
【０２６３】
以上、説明したように、第４基本構造によれば、電場により磁化方向が変化する磁性層を利用した新しい書き込み原理により、低消費電力、高信頼性のスピンメモリを実現できる。
【０２６４】
３． 材料例
本発明の例に関わるスピンＦＥＴの磁気記録部及びスピンメモリのメモリセルに使用する材料例について説明する。
【０２６５】
電場により磁化方向が変化する磁性層は、強磁性強誘電体、フェリ磁性強誘電体または反強磁性強誘電体で隣接する強磁性層との界面での磁気モーメントの総和（磁化が変化する方向におけるもの）がゼロでないもの、強磁性ナノ構造と強誘電ナノ構造とを有する複合材料などにより構成する。例えば、このような磁性層の例を挙げると、強磁性強誘電体としてBi₂FeCrO₆, BiFeO₃など、フェリ磁性強誘電体または反強磁性強誘電体としてCr₂O₃など、強磁性ナノ構造と強誘電ナノ構造とを有する複合材料としてBaTiO₃-CoFe₂O₄ ナノ構造, PbTiO₃-CoFe₂O₄ナノ構造などがある。Bi₂FeCrO₆, BiFeO₃は高温においても優れた特性を有する。
【０２６６】
また、上述の実施の形態で説明したような特性を持たせるためには、Cr₂O₃については、例えば、その結晶構造を、(111)配向にし、電場は、[111]方向に印加することが好ましく、[111]方向で磁化を変化させることができる。また、Bi₂FeCrO₆, BiFeO₃を用いることも可能であり、例えば、その結晶構造を、(111)配向にし、電場は、[111]方向に印加することが好ましい。また、BaTiO₃-CoFe₂O₄ ナノ構造, PbTiO₃-CoFe₂O₄ナノ構造については、例えば、その結晶構造を、(001)配向にし、電場は、[001]方向に印加することが好ましく、[001]方向に対して垂直な方向で磁化を変化させることができる。
【０２６７】
尚、ナノ構造とは、ナノオーダーで制御された結晶構造のことであり、例えば、複数の結晶柱の集合体からなる構造がそれに相当する。
【０２６８】
このような電場により磁化方向が変化する磁性層以外の磁性層については、例えば、Ni-Fe， Co-Fe, Co-Fe-Niなどの合金、 (Co, Fe, Ni)-(Si, B), (Co, Fe, Ni)-(Si, B)-(P, Al, Mo, Nb, Mn), Co-(Zr, Hf, Nb, Ta, Ti)などのアモルファス材料(括弧は、括弧内の元素のうちの１つを選択することを意味する)、 Co₂(Cr_xFe_1-x)Al (0<x<1)，Co₂(Cr_xFe_1-x)Si (0<x<1)， Co₂MnGe, Co₂MnSiなどのホイスラー合金、及び SiMn, GeMn， Fe₃Siなどの希薄磁性半導体のうちの１つ又はこれらの少なくとも２つによる積層により構成する。
【０２６９】
磁性層の残留磁化の磁化方向については、半導体基板の表面に対して水平方向及び垂直方向のいずれでも構わない。
【０２７０】
まず、残留磁化の磁化方向が半導体基板の表面に対して水平方向を向く場合、図２２及び図２３に示すように、磁性層１５，４０は、強磁性ナノ構造と強誘電ナノ構造とを有する複合材料（ナノ構造強磁性強誘電体）とすることができる。
【０２７１】
図２２は、図２のスピンＦＥＴの第２基本構造に相当し、図２３は、図１６のスピンメモリの第２基本構造におけるメモリセル相当するが、その他の基本構造についても同様のことが言える。
【０２７２】
ナノ構造強磁性強誘電体は、厚さ方向（半導体基板１１の表面に対して垂直方向）に、強磁性体の割合と強誘電体との割合とが連続的に変化する構造とするのが最も好ましい。強磁性体の割合が強誘電体の割合よりも多い状態を磁性体リッチと称し、強誘電体の割合が強磁性体の割合よりも多い状態を誘電体リッチと称する。
【０２７３】
磁性体リッチとなる領域は、磁気フリー層としての強磁性層１３，４３に隣接させる。強磁性層１３，４３の磁化方向（白抜きの矢印で示す）は、磁性層１５，４０の特に磁性体リッチの領域に影響を受ける。
【０２７４】
磁性層１５，４０をこのようなナノ構造強磁性強誘電体により構成すると、強磁性層１３，４３と磁性層１５，４０との物性的な繋がりが連続となり、両者の間に生じる磁気相互作用が均等となるため、電子スピンの向きのばらつきが減少する。
【０２７５】
尚、図２４及び図２５に示すように、強磁性層１３，４３と磁性層１５，４０との間に、貴金属層(例えば、Ru, Rh)５２を配置しても、同様の効果を得ることができる。
【０２７６】
図２６及び図２７に示すスピンＦＥＴは、図６の第６基本構造に相当し、磁気フリー層としての磁性層２２がナノ構造強磁性強誘電体から構成されている例である。
【０２７７】
図２６のスピンＦＥＴでは、磁性層２２の残留磁化の磁化方向（白抜きの矢印で示す）が半導体基板１１の表面に対して水平方向（面内方向）となり、図２７のスピンＦＥＴでは、磁性層２２の残留磁化の磁化方向（白抜きの矢印で示す）が半導体基板１１の表面に対して垂直方向となる。
【０２７８】
ナノ構造強磁性強誘電体は、厚さ方向（半導体基板１１の表面に対して垂直方向）に、強磁性体の割合と強誘電体との割合とが連続的に変化する。
【０２７９】
本例では、読み出し電流の大きさは、主に、磁性体リッチとなる領域の磁化方向に影響を受ける。
【０２８０】
磁性層２２をこのようなナノ構造強磁性強誘電体により構成すると、磁性層２２内の磁性体リッチとなる領域と誘電体リッチとなる領域とが物性的に連続となるため、磁性層２２内における電子スピンの向きのばらつきが減少する。
【０２８１】
尚、図２８は、図２６及び図２７のスピンＦＥＴのエネルギーバンド図を示している。
【０２８２】
図２９及び図３０に示すスピンメモリのメモリセルは、図２０の第４基本構造に相当し、磁気フリー層としての磁性層５１がナノ構造強磁性強誘電体から構成される例である。
【０２８３】
図２９のスピンメモリのメモリセルでは、磁性層５１の残留磁化の磁化方向（白抜きの矢印で示す）が半導体基板１１の表面に対して水平方向（面内方向）となり、図３０のスピンメモリのメモリセルでは、磁性層５１の残留磁化の磁化方向（白抜きの矢印で示す）が半導体基板１１の表面に対して垂直方向となる。
【０２８４】
ナノ構造強磁性強誘電体は、厚さ方向（半導体基板１１の表面に対して垂直方向）に、強磁性体の割合と強誘電体との割合とが連続的に変化する。
【０２８５】
本例では、読み出し電流の大きさは、主に、磁性体リッチとなる領域の磁化方向に影響を受ける。
【０２８６】
磁性層５１をこのようなナノ構造強磁性強誘電体により構成すると、磁性層５１内の磁性体リッチとなる領域と誘電体リッチとなる領域とが物性的に連続となるため、磁性層５１内における電子スピンの向きのばらつきが減少する。
【０２８７】
尚、図３１は、図２９及び図３０のスピンメモリのエネルギーバンド図を示している。
【０２８８】
図３２及び図３３は、磁性層２２をナノ構造強磁性強誘電体から構成したときの最適構造の第１例を示している。
【０２８９】
この構造の特徴は、図２６及び図２７の構造と比較すると、磁性層２２が半導体基板１１に直接接触し、半導体基板１１と磁性層２２との間にトンネルバリア層が存在しない点にある。
【０２９０】
このような構造によれば、磁性層２２内における電子スピンの向きのばらつきが減少すると共に、読み出し時のスピンＦＥＴのオン抵抗を小さくすることができる。
【０２９１】
尚、図３４は、図３２及び図３３のスピンＦＥＴのエネルギーバンド図を示している。
【０２９２】
図３５及び図３６は、磁性層１５，４０をフェリ磁性強誘電体または反強磁性強誘電体から構成したときの最適構造の第２例を示している。
【０２９３】
この構造の特徴は、図２２及び図２３の構造と比較すると、強磁性層１２，１３，４３，４５の残留磁化の磁化方向が厚さ方向（半導体基板１１の表面に対して垂直方向）であり、かつ、磁性層１５，４０がCr₂O₃から構成される点にある。
【０２９４】
このような構造によれば、強磁性層１３，４３と磁性層１５，４０との物性的な繋がりが連続となり、両者の間に生じる磁気相互作用が均等となるため、電子スピンの向きのばらつきが減少する。
【０２９５】
尚、図３７及び図３８に示すように、強磁性層１３，４３と磁性層１５，４０との間に、貴金属層(例えば、Ru, Rh)５２を配置しても、同様の効果を得ることができる。
【０２９６】
図３９及び図４０は、磁性層１５，４０をフェリ磁性強誘電体または反強磁性強誘電体から構成したときの最適構造の第３例を示している。
【０２９７】
この構造の特徴は、図２２及び図２３の構造と比較すると、強磁性層１２，１３，４５がCoFeB/CoPt/Ptの積層から構成され、強磁性層４３がCoPt/CoFeBの積層から構成され、その残留磁化の磁化方向が厚さ方向（半導体基板１１の表面に対して垂直方向）である点、さらには、磁性層１５，４０がCr₂O₃から構成される点にある。
【０２９８】
強磁性層１２，１３，４３，４５に関し、CoFeBをトンネルバリア層２０，２１，４４に隣接させたのは、磁気記録部のMR比(magneto-resistive ratio)を大きくするためである。
【０２９９】
トンネルバリア層２０，２１，４４に隣接させる層は、CoFeBに代えて、例えば、CoFe, CoFeNi, NiFe(Fe rich)を使用することもできる。
【０３００】
強磁性層１２，１３，４３，４５のうちトンネルバリア層２０，２１，４４に隣接していない領域には、強い垂直磁気異方性を持つ材料、例えば、CoPtを使用する。
【０３０１】
このような構造によれば、大きなMR比を持つスピンＦＥＴを実現できる。
【０３０２】
尚、図２４及び図２５の例のように、強磁性層１３，４３と磁性層１５，４０との間に、貴金属層(例えば、Ru, Rh)を配置しても、同様の効果を得ることができる。
【０３０３】
ところで、上述の例のうち、残留磁化の磁化方向が半導体基板の表面に対して垂直方向である場合、磁性層１５，２２，４０，５１を構成する主な材料は、Cr₂O₃， Bi₂FeCrO₆, BiFeO₃のうちの１つであることが好ましい。
【０３０４】
この場合、磁気フリー層及び磁気固着層としての強磁性層１２，１３，４３，４５は、大きな磁気抵抗変化率を有するCoFeと垂直磁気異方性を有するCoPt(又はCo/Pt)とから構成するのが好ましい。また、強磁性層１２，１３，４３，４５は、TbFeCo, FgFeCoなどの合金から構成してもよい。
【０３０５】
また、磁気フリー層としては、軟磁性層／強磁性層という２層構造、強磁性層／軟磁性層／強磁性層という３層構造、強磁性層／非磁性層／強磁性層という３層構造、さらには、強磁性層／非磁性層／強磁性層／非磁性層／強磁性層という５層構造であってもよい。
【０３０６】
磁気フリー層の大きさ（平面サイズ）がサブミクロン以下に微細化された場合には、磁気フリー層を構成する強磁性層１３，４３の磁気相互作用の強さ、種類や厚さなどを制御し、磁化反転時における消費電力の増大を防止する。
【０３０７】
非磁性材料としては、Ag(銀), Cu(銅), Au(金), Al(アルミニウム), Ru(ルテニウム), Os(オスニウム), Re(レニウム), Si(シリコン), Bi(ビスマス), Ta(タンタル), B(ボロン), C(炭素), Pd(パラジウム), Pt(白金), Zr(ジルコニウム), Ir(イリジウム), W(タングステン), Mo(モリブデン), Nb(ニオブ)、又は、これらの合金を使用する。
【０３０８】
強磁性層１２，１３，４３，４５については、これらのなかに、Ag(銀), Cu(銅), Au(金), Al(アルミニウム), Ru(ルテニウム), Os(オスニウム), Re(レニウム), Mg(マグネシウム), Si(シリコン), Bi(ビスマス), Ta(タンタル), B(ボロン), C(炭素), O(酸素), N(窒素), Pd(パラジウム), Pt(白金), Zr(ジルコニウム), Ir(イリジウム), W(タングステン), Mo(モリブデン), Nb(ニオブ), B(ボロン)などの非磁性元素を添加し、磁気特性、結晶性、機械的特性、化学的特性などの物性を調節してもよい。
【０３０９】
強磁性層１２，１３，４３，４５については、超常磁性にならないことが必要であり、そのためには、その厚さを0.4nm以上とする。
【０３１０】
トンネルバリア層２０，２１，４４については、Si, Ge, Al, Ga, Mg, Tiのグループから選択される１つの材料の酸化物又は窒化物とし、その厚さは、0.1nmから100nmの範囲内の値とするのが好ましい。
【０３１１】
特に、トンネルバリア層２０，２１，４４としてMgOを使用する場合、強磁性層１２，１３，４３，４５としてCoFeBを使用すると、大きな磁気抵抗変化率が得られる。
【０３１２】
磁気固着層としての強磁性層１２，４５については、Co(Co-Fe)/Ru(ルテニウム)/Co(Co-Fe), Co(Co-Fe)/Ir(イリジウム)/Co(Co-Fe), Co(Co-Fe)/Os(オスニウム)/Co(Co-Fe), Co(Co-Fe)/Re(レニウム)/Co(Co-Fe), Co-Fe-Bなどのアモルファス材料/Ru(ルテニウム)/ Co-Fe-Bなどのアモルファス材料, Co-Fe-Bなどのアモルファス材料/Ir(イリジウム)/ Co-Fe-Bなどのアモルファス材料, Co-Fe-Bなどのアモルファス材料/Os(オスニウム)/ Co-Fe-Bなどのアモルファス材料, Co-Fe-Bなどのアモルファス材料/Re(レニウム)/ Co-Fe-Bなどのアモルファス材料などの３層構造を使用する。
【０３１３】
この場合、磁気固着層にはその磁化方向を固着する反強磁性層１４を付加するのが好ましく、反強磁性層１４としては、Fe(鉄)-Mn(マンガン), Pt(白金)-Mn(マンガン), Pt(白金)-Cr(クロム)-Mn(マンガン), Ni(ニッケル)-Mn(マンガン), Ir(イリジウム)-Mn(マンガン), NiO(酸化ニッケル), Fe₂O₃(酸化鉄)などの材料から選択して使用する。
【０３１４】
このような組み合わせで材料を選択すると、ビット線やワード線からの磁界が磁気固着層の磁化に影響を与え難くなるため、磁気固着層の磁化がしっかりと固着される。また、磁気固着層からの漏洩磁界（stray field）を減少（又は調節）できるため、磁気固着層を構成する強磁性層１２，４５の厚さにより、磁気フリー層（磁気記録層）の磁化反転の条件を調節できる。
【０３１５】
スピンＦＥＴに関しては、ゲート絶縁層１８とゲート電極１９との間にフローティングゲートを配置するスタックゲート構造としてもよい。また、スピンＦＥＴと通常のＣＭＯＳ回路（ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタ）とを組み合わせて、リコンフィギャブルなロジック回路を構成することができる。
【０３１６】
半導体基板１１については、Si、Geなどの真性半導体、又は、GaAs, ZnSeなどの化合物半導体を使用できる。
【０３１７】
４． 製造方法
次に、本発明の例に関わる製造方法のいくつかの例について説明する。
【０３１８】
スピンメモリのメモリセルについては、複数の層を単純に積み重ねてパターニングするだけなので、ここでは、スピンＦＥＴの製造方法について説明する。
【０３１９】
図４１乃至図４６は、本発明の例に関わるスピンＦＥＴの製造方法の第１例を示している。
【０３２０】
まず、図４１に示すように、ＣＶＤ(chemical vapor deposition)、ＰＥＰ(photo engraving process)、ＲＩＥ(reactive ion etching)などの方法を利用して、半導体基板（例えば、シリコン基板）１１内にＳＴＩ構造の素子分離層２４を形成する。素子分離層２４については、ＳＴＩ構造に代えて、ＬＯＣＯＳ構造にしても構わない。
【０３２１】
また、熱酸化法により半導体基板１１上に絶縁層を形成し、続けて、ＣＶＤ法により絶縁層上に不純物を含んだ導電性ポリシリコン層を形成し、この後、導電性ポリシリコン層上にレジストパターンを形成する。
【０３２２】
このレジストパターンをマスクにして、例えば、ＲＩＥにより、導電性ポリシリコン層及び絶縁層をエッチングし、ゲート絶縁層１８及びゲート電極１９を形成する。続けて、弗素イオンを用いたＲＩＥにより半導体基板１１をエッチングすると、半導体基板１１には、ゲート電極１９の左右にそれぞれ凹部が形成される。この後、レジストパターンは除去される。
【０３２３】
そして、スパッタ法により、少なくとも半導体基板１１の凹部の表面を覆うトンネルバリア層２５を形成する。
【０３２４】
次に、図４２に示すように、強指向性スパッタ法により、半導体基板１１の凹部を満たす強磁性体２６を形成する。
【０３２５】
また、図４３に示すように、半導体基板１１の２つの凹部のうちの一方をマスク材により覆い、マスク材により覆われていないほうの凹部内の強磁性体２６を除去する。この後、マスク材は除去される。
【０３２６】
次に、図４４に示すように、強指向性スパッタ法により、再び、半導体基板１１の凹部を満たす強磁性体（例えば、スピンフィルター層）２７を形成する。
【０３２７】
また、図４５に示すように、半導体基板１１の２つの凹部のうちの他方をマスク材により覆い、マスク材により覆われていないほうの凹部内の強磁性体２６上に存在する強磁性層２７を除去する。この後、マスク材は除去される。
【０３２８】
次に、図４６に示すように、スパッタ法により、強磁性層２６，２７上に、それぞれ電極１６，１７を形成すると、スピンＦＥＴが完成する。
【０３２９】
以上のような製造方法によれば、ソース／ドレイン領域が強磁性体から構成されるトンネルバリアタイプスピンＦＥＴを容易に製造できる。
【０３３０】
５． 実験例
実際にサンプルを作成し、その特性を調べた結果を以下に示す。
【０３３１】
(1) 第１実験例
第１実験例は、図４及び図２２のスピンＦＥＴに関する。
【０３３２】
まず、サンプルを以下の手順で作成する。
【０３３３】
シランガスとアンモニアガスを用いたＣＶＤ法により半導体基板上にSi₃N₄を形成し、ＰＥＰにより素子領域を覆うフォトレジストを形成する。また、フォトレジストをマスクにして、例えば、ＲＩＥによりSi₃N₄をエッチングし、Si₃N₄からなるマスクを形成すると共に、半導体基板をエッチングし、半導体基板に溝を形成する。この後、フォトレジストを除去する。
【０３３４】
そして、半導体基板に形成された溝内にSiO₂を満たし、ＳＴＩ構造の素子分離層を形成する。
【０３３５】
Si₃N₄からなるマスクをリン酸で除去し、弗酸で半導体基板の表面の酸化物を除去した後、熱酸化法により半導体基板上にSiO₂からなるゲート絶縁層を形成する。続けて、ＣＶＤ法により、このゲート絶縁層上に導電性不純物を含んだポリシリコン層を形成する。
【０３３６】
ＰＥＰによりレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、ポリシリコン層及びゲート絶縁層をそれぞれエッチングする。その結果、半導体基板上のゲート絶縁層上には、ゲート電極が形成される。
【０３３７】
続けて、レジストパターンをマスクにして、ＲＩＥにより半導体基板１０をエッチングし、半導体基板に凹部を形成し、レジストパターンを除去する。この後、スパッタ法を用いて、少なくとも半導体基板に形成された凹部を覆うトンネルバリア層を形成する。トンネルバリア層は、例えば、MgOから構成する。
【０３３８】
次に、ソースとなる凹部をフォトレジストにより覆い、ドレインとなる凹部内に、磁気フリー層としての強磁性層と電場により磁化方向が変化する磁性層とを形成する。強磁性層は、CoFeB(強磁性メタル)/Ruの積層から構成し、電場により磁化方向が変化する磁性層は、ナノ構造強磁性強誘電体であるBaTiO₃-CoFe₂O₄から構成する。
【０３３９】
BaTiO₃-CoFe₂O₄は、ＰＬＤ法により形成し、堆積中においては、BaTiO₃とCoFe₂O₄とのレート比を変化させる。
【０３４０】
堆積工程の前半においては、BaTiO₃(0.35%)-CoFe₂O₄(0.65%)の割合とし、後半においては、BaTiO₃(0.65%)-CoFe₂O₄(0.35%)の割合とする。
【０３４１】
また、強指向性スパッタ法により電場により磁化方向が変化する磁性層上に電極を形成し、この後、フォトレジストを除去する。
【０３４２】
次に、ドレインとなる凹部をフォトレジストにより覆い、ソースとなる凹部内に磁気固着層としての強磁性層と反強磁性層とを形成する。強磁性層は、CoFeから構成し、反強磁性層は、IrMn/Ruの積層から構成する。
【０３４３】
また、強指向性スパッタ法により反強磁性層上に電極を形成し、この後、フォトレジストを除去する。
【０３４４】
最後に、層間絶縁層を形成し、この層間絶縁層に、電極に達するコンタクトホールを形成する。また、層間絶縁層上及びコンタクトホール内にアルミ線を形成する。さらに、チャネル長方向（長軸方向）の磁場を磁気フリー層及び磁気固着層に印加しながらアニールを行う。
【０３４５】
このようにして形成されたサンプルに対して、ゲートとドレインとの間に+2.3V（書き込みゲート電圧＝+2.3V, ドレイン側電極＝0V）を印加すると、磁気フリー層の磁化方向が磁気固着層のそれに対して反平行状態となることが確認された。
【０３４６】
また、ゲートとドレインとの間に-2.3V（書き込みゲート電圧＝0V, ドレイン側電極＝+2.3V）を印加すると、磁気フリー層の磁化方向が磁気固着層のそれに対して平行状態となることが確認された。
【０３４７】
図４７は、第１実験例のサンプルに対して、ドレイン電流とソース−ドレイン間電圧（バイアス）との関係を、読み出しゲート電圧V_GATEをパラメータに示したものである。
【０３４８】
これによれば、ソース−ドレイン間電圧が1V以下の領域では、ドレイン電流は、読み出しゲート電圧V_GATEが同じであっても、ソースとドレインの磁化状態（パラレル／アンチパラレル）に応じて異なることが分かる。
【０３４９】
即ち、読み出しゲート電圧V_GATEを大きくするに従い、パラレル状態のときのドレイン電流とアンチパラレル状態のときのドレイン電流との差が大きくなる増幅作用が得られるため、リコンフィギャブルなロジック回路を実現できる。
【０３５０】
但し、読み出しゲート電圧V_GATEについては、磁気記録部に対する誤書き込みを防止するために2.3Vよりも低い値とする。
【０３５１】
(2) 第２実験例
第２実験例も、図４及び図３５のスピンＦＥＴに関する。
【０３５２】
サンプルは、以下の点を除き、第１実験例と同様の方法により作成する。
【０３５３】
本例では、磁気フリー層としての強磁性層は、CoFeB/CoPt/Ptの積層から構成し、電場により磁化方向が変化する磁性層は、強磁性強誘電体であるCr₂O₃から構成する。反強磁性層は、PtMnから構成する。
【０３５４】
このサンプルに対して、ゲートとドレインとの間に+2.1V（書き込みゲート電圧＝+2.1V, ドレイン側電極＝0V）を印加すると、磁気フリー層の磁化方向が磁気固着層のそれに対して反平行状態となることが確認された。
【０３５５】
また、ゲートとドレインとの間に-2.1V（書き込みゲート電圧＝0V, ドレイン側電極＝+2.1V）を印加すると、磁気フリー層の磁化方向が磁気固着層のそれに対して平行状態となることが確認された。
【０３５６】
図４８は、第２実験例のサンプルに対して、ドレイン電流とソース−ドレイン間電圧（バイアス）との関係を、読み出しゲート電圧V_GATEをパラメータに示したものである。
【０３５７】
これによれば、ソース−ドレイン間電圧が0.5VＶ以下の領域では、ドレイン電流は、読み出しゲート電圧V_GATEが同じであっても、ソースとドレインの磁化状態（パラレル／アンチパラレル）に応じて異なることが分かる。
【０３５８】
即ち、読み出しゲート電圧V_GATEを大きくするに従い、パラレル状態のときのドレイン電流とアンチパラレル状態のときのドレイン電流との差が大きくなる増幅作用が得られるため、リコンフィギャブルなロジック回路を実現できる。
【０３５９】
但し、読み出しゲート電圧V_GATEについては、磁気記録部に対する誤書き込みを防止するために2.1Vよりも低い値とする。
【０３６０】
(3) 第３実験例
第３実験例は、図１６及び図２３のスピンメモリに関する。
【０３６１】
まず、サンプルを以下の手順で作成する。
【０３６２】
半導体基板上に、周知の技術により選択スイッチとしてのＮチャネルＭＯＳトランジスタを形成する。また、ＮチャネルＭＯＳトランジスタのドレインに中間層を経由して接続される下部電極(Ta/Cu/Ta)を形成する。
【０３６３】
この後、下部電極上に、CoFeB／MgOの積層からなるバッファ層を形成する。続けて、ＰＬＤ法により、バッファ層上に、電場により磁化方向が変化する磁性層としてナノ構造強磁性強誘電体であるBaTiO₃-CoFe₂O₄を形成する。
【０３６４】
BaTiO₃-CoFe₂O₄は、ＰＬＤ法による堆積中に、BaTiO₃とCoFe₂O₄とのレート比を変化させる。
【０３６５】
具体的には、堆積工程の前半においては、BaTiO₃(0.65%)-CoFe₂O₄(0.35%)の割合とし、後半においては、BaTiO₃(0.35%)-CoFe₂O₄(0.65%)の割合とする。
【０３６６】
電場により磁化方向が変化する磁性層上には、磁気フリー層としてCoFeBを形成し、磁気フリー層上には、トンネルバリア層としてMg/MgOからなる積層を形成する。また、トンネルバリア層上には、磁気固着層として、CoFeB/Ru/Co-Feからなる積層を形成し、続けて、反強磁性層としてIrMn/Ru/Taからなる積層を形成する。
【０３６７】
反強磁性層上には、キャップ層及びコンタクト層を形成する。この後、KrFステッパ、RIE、ミリング装置を用いて、メモリセルのパターンを形成する。
【０３６８】
また、層間絶縁層を形成し、この層間絶縁層を平坦化し、コンタクト層の上面を露出させる。そして、層間絶縁層上に、コンタクト層に接続されるビット線を形成する。さらに、チャネル長方向（長軸方向）の磁場を磁気フリー層及び磁気固着層に印加しながらアニールを行う。
【０３６９】
このようにして形成されたサンプル（スピンメモリ）に対して、ソース線とビット線との間に+1.7V（ソース線＝+1.7V, ビット線＝0V）を印加すると、磁気フリー層の磁化方向が磁気固着層のそれに対して反平行状態となることが確認された。
【０３７０】
また、ソース線とビット線との間に-1.7V（ソース線＝0V, ビット線＝+1.7V）を印加すると、磁気フリー層の磁化方向が磁気固着層のそれに対して平行状態となることが確認された。
【０３７１】
図４９は、第３実験例のサンプルのメモリセルに対して、書き込みパルス(write-in pulse)を ±1.7V, 100nsec で与えた後、メモリセルに対して、書き込みパルスの値よりも低い読み出しゲート電圧0.2Vを与えて、そのときの信号電圧(signal voltage)がどのようになるかを示したものである。
【０３７２】
これによれば、書き込みパルスの種類に応じて、信号電圧の値“０”，“１”、即ち、メモリセルのデータ（パラレル／アンチパラレル）が変わることが分かる。このように、本実験例により、スピンメモリとしての基本動作が確認された。
【０３７３】
(4) 第４実験例
第４実験例は、図１６及び図４０のスピンメモリに関する。
【０３７４】
まず、サンプルを以下の手順で作成する。
【０３７５】
半導体基板上に、周知の技術により選択スイッチとしてのＮチャネルＭＯＳトランジスタを形成する。また、ＮチャネルＭＯＳトランジスタのドレインに中間層を経由して接続される下部電極(Ta/Cu/Ta)を形成する。
【０３７６】
この後、下部電極上に、CoFeB／MgOの積層からなるバッファ層を形成する。続けて、RFスパッタ法により、バッファ層上に、電場により磁化方向が変化する磁性層として強磁性強誘電体であるCr₂O₃を形成する。
【０３７７】
電場により磁化方向が変化する磁性層上には、磁気フリー層としてCoPt/CoFeBからなる積層を形成し、磁気フリー層上には、トンネルバリア層としてMg/MgOからなる積層を形成する。また、トンネルバリア層上には、磁気固着層として、CoFeB/Co-Pt/Ptからなる積層を形成し、続けて、反強磁性層としてPtMn/Ru/Taからなる積層を形成する。
【０３７８】
反強磁性層上には、キャップ層及びコンタクト層を形成する。この後、KrFステッパ、RIE、ミリング装置を用いて、メモリセルのパターンを形成する。
【０３７９】
また、層間絶縁層を形成し、この層間絶縁層を平坦化し、コンタクト層の上面を露出させる。そして、層間絶縁層上に、コンタクト層に接続されるビット線を形成する。さらに、チャネル長方向（長軸方向）の磁場を磁気フリー層及び磁気固着層に印加しながらアニールを行う。
【０３８０】
このようにして形成されたサンプル（スピンメモリ）に対して、ソース線とビット線との間に+1.6V（ソース線＝+1.6V, ビット線＝0V）を印加すると、磁気フリー層の磁化方向が磁気固着層のそれに対して反平行状態となることが確認された。
【０３８１】
また、ソース線とビット線との間に-1.6V（ソース線＝0V, ビット線＝+1.6V）を印加すると、磁気フリー層の磁化方向が磁気固着層のそれに対して平行状態となることが確認された。
【０３８２】
図５０は、第４実験例のサンプルのメモリセルに対して、書き込みパルス(write-in pulse)を ±1.6V, 100nsec で与えた後、メモリセルに対して、書き込みパルスの値よりも低い読み出しゲート電圧0.2Vを与えて、そのときの信号電圧(signal voltage)がどのようになるかを示したものである。
【０３８３】
これによれば、書き込みパルスの種類に応じて、信号電圧の値“０”，“１”、即ち、メモリセルのデータ（パラレル／アンチパラレル）が変わることが分かる。このように、本実験例により、スピンメモリとしての基本動作が確認された。
【０３８４】
(5) 第５実験例
第５実験例は、図３３のスピンＦＥＴに関する。
【０３８５】
サンプルは、以下の点を除き、第１実験例と同様の方法により作成する。
【０３８６】
本例では、磁気フリー層としての強磁性層（電場により磁化方向が変化する磁性層）は、強磁性強誘電体であるCr₂O₃から構成する。また、磁気固着層としての強磁性層は、CoFeB/CoPt/Ptの積層から構成し、反強磁性層は、PtMn/Ru/Taの積層から構成する。
【０３８７】
このサンプルに対して、ゲートとドレインとの間に+2.0V（書き込みゲート電圧＝+2.0V, ドレイン側電極＝0V）を印加すると、磁気フリー層の磁化方向が磁気固着層のそれに対して反平行状態となることが確認された。
【０３８８】
また、ゲートとドレインとの間に-2.0V（書き込みゲート電圧＝0V, ドレイン側電極＝+2.0V）を印加すると、磁気フリー層の磁化方向が磁気固着層のそれに対して平行状態となることが確認された。
【０３８９】
図５１は、第５実験例のサンプルに対して、ドレイン電流とソース−ドレイン間電圧（バイアス）との関係を、読み出しゲート電圧V_GATEをパラメータに示したものである。
【０３９０】
これによれば、ソース−ドレイン間電圧が0.75V以下の領域では、ドレイン電流は、読み出しゲート電圧V_GATEが同じであっても、ソースとドレインの磁化状態（パラレル／アンチパラレル）に応じて異なることが分かる。
【０３９１】
即ち、読み出しゲート電圧V_GATEを大きくするに従い、パラレル状態のときのドレイン電流とアンチパラレル状態のときのドレイン電流との差が大きくなる増幅作用が得られるため、リコンフィギャブルなロジック回路を実現できる。
【０３９２】
但し、読み出しゲート電圧V_GATEについては、磁気記録部に対する誤書き込みを防止するために2.0Vよりも低い値とする。
【０３９３】
(6) 第６実験例
第６実験例は、図３０のスピンメモリに関する。
【０３９４】
サンプルは、以下の点を除き、第３実験例と同様の方法により作成する。
【０３９５】
本例では、磁気フリー層としての強磁性層（電場により磁化方向が変化する磁性層）は、強磁性強誘電体であるCr₂O₃から構成する。また、磁気固着層としての強磁性層は、CoFeB/CoPt/Ptの積層から構成し、反強磁性層は、PtMn/Ru/Taの積層から構成する。
【０３９６】
このサンプル（スピンメモリ）に対して、ソース線とビット線との間に+1.5V（ソース線＝+1.5V, ビット線＝0V）を印加すると、磁気フリー層の磁化方向が磁気固着層のそれに対して反平行状態となることが確認された。
【０３９７】
また、ソース線とビット線との間に-1.5V（ソース線＝0V, ビット線＝+1.5V）を印加すると、磁気フリー層の磁化方向が磁気固着層のそれに対して平行状態となることが確認された。
【０３９８】
第６実験例のサンプルのメモリセルに対して、書き込みパルス(write-in pulse)を ±1.5V, 100nsec で与えた後、メモリセルに対して、書き込みパルスの値よりも低い読み出しゲート電圧0.2Vを与えて、そのときの信号電圧(signal voltage)がどのようになるかを検証した。
【０３９９】
その結果、第３及び第４実験例と同様に、書き込みパルスの種類に応じて、信号電圧の値“０”，“１”、即ち、メモリセルのデータ（パラレル／アンチパラレル）が変わった。このように、本実験例により、スピンメモリとしての基本動作が確認された。
【０４００】
６． 応用例
次に、本発明の例に関わるスピンＦＥＴ及びスピンメモリの応用例について説明する。
【０４０１】
以下では、本発明の例に関わるスピンＦＥＴを、リコンフィギャブルなロジック回路に適用する場合、半導体メモリに適用する場合、チップ上に搭載してシステムを構成する場合についてそれぞれ説明する。
【０４０２】
さらに、本発明の例に関わるスピンＦＥＴをチップ上に搭載してシステムを構成する場合には、本発明の例に関わるスピンメモリとの組み合わせについても言及する。
【０４０３】
(1) リコンフィギャブルなロジック回路に適用する場合
リコンフィギャブル(re-configurable)なロジック回路とは、プログラムデータに基づいて、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できる回路のことである。
【０４０４】
ここで、プログラムデータとは、同一チップ内若しくは別チップ内のＦｅＲＡＭやＭＲＡＭなどの不揮発性メモリに記憶されたデータ、又は、制御データのことである。
【０４０５】
従来のロジック回路では、複数のＭＩＳトランジスタの接続関係によりロジックの種類（ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，Ｅｘ−ＯＲなど）が決定されるため、ロジックが変更されると、再設計により複数のＭＩＳトランジスタの接続関係も変えなければならない。
【０４０６】
そこで、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できるリコンフィギャブルなロジック回路の実現が望まれている。
【０４０７】
本発明の例に関わるスピンＦＥＴを用いれば、リコンフィギャブルなロジック回路の実現が可能になる。
【０４０８】
実際に、スピンＦＥＴを用いてリコンフィギャブルなロジック回路を構成する場合、ＡＮＤとＯＲが実現できれば、その他のロジックは、ＡＮＤとＯＲの組み合わせにより実現できるため、以下では、ＡＮＤとＯＲを選択的に実現できるリコンフィギャブルなロジック回路の例を説明する。
【０４０９】
A. 第１例
図５２は、リコンフィギャブルなロジック回路の第１例を示している。
【０４１０】
本例では、本発明の例に関わるスピンＦＥＴが電源端子Ｖｄｄ，Ｖｓｓの間に直列に接続される。
【０４１１】
スピンＦＥＴ ＳＰは、Ｐチャネルタイプであり、ゲートには、入力信号φａが入力される。スピンＦＥＴ ＳＰについては、磁気記録部の磁化状態（パラレル／アンチパラレル）を書き換えることができる。
【０４１２】
スピンＦＥＴ ＳＰのコンダクタンスＧｍは、例えば、パラレル状態のときの値とアンチパラレル状態のときの値との比が“１００：１”になるように材料やサイズなどが決定される。
【０４１３】
尚、パラレル状態のときのコンダクタンスＧｍとアンチパラレル状態のときのコンダクタンスＧｍとの比は、上記と逆の関係、即ち、“１：１００”であっても構わない。
【０４１４】
スピンＦＥＴ ＳＮは、Ｎチャネルタイプであり、ゲートには、入力信号φｂが入力される。スピンＦＥＴ ＳＮについては、磁気記録部の磁化状態は、固定、本例では、パラレル状態に固定される。スピンＦＥＴ ＳＮのコンダクタンスＧｍは、スピンＦＥＴ ＳＰのコンダクタンスＧｍの比が上記関係にある場合には、“１０”に設定される。
【０４１５】
スピンＦＥＴ ＳＰ，ＳＮに関し、例えば、共通のフローティングゲートを設けることもできる。この場合、フローティングゲートの電圧Ｖｆｇとして（φａ＋φｂ）／２を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。
【０４１６】
スピンＦＥＴ ＳＰ，ＳＮの接続点の信号Ｖ１は、インバータを経由すると出力信号Ｖｏｕｔとなる。
【０４１７】
図５２のリコンフィギャブルなロジック回路において、スピンＦＥＴ ＳＰの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスＧｍを“１００”（スピンＦＥＴ ＳＮのコンダクタンスＧｍを“１０”とした場合）にすると、表１に示すように、出力信号Ｖｏｕｔは、入力信号Ａ，ＢのＡＮＤ（Ｙ＝Ａ・Ｂ）となる。
【表１】

【０４１８】
但し、表１において、ロジック値“１”は、“Ｈ(high)”に相当し、ロジック値“０”は“Ｌ(low)”に相当する。ロジック値“１／２”は、“Ｈ”と“Ｌ”の中間の電圧であることを意味する。
【０４１９】
即ち、入力信号φａ，φｂの双方が“１”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“１”となる。この時、スピンＦＥＴ ＳＰはオフ、スピンＦＥＴ ＳＮはオンとなるため、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
【０４２０】
また、入力信号φａ，φｂの双方が“０”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“０”となる。この時、スピンＦＥＴ ＳＰはオン、スピンＦＥＴ ＳＮはオフとなるため、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
【０４２１】
さらに、入力信号φａ，φｂの一方が“１”、他方が“０”であるときは、共通のフローティングゲートの電圧Ｖｆｇは、“１／２”となる。この時、スピンＦＥＴ ＳＰ，ＳＮは、共に、オンとなる。
【０４２２】
但し、スピンＦＥＴ ＳＰのコンダクタンスＧｍは“１００”に設定され、スピンＦＥＴ ＳＮのコンダクタンスＧｍは“１０”に設定されているため、この時、スピンＦＥＴ ＳＰ、ＳＮに流れる電流の比は、“１００：１０”＝“１０：１”になる。
【０４２３】
従って、Ｖ１をＶｄｄ（＝“１”）にプルアップする能力が、Ｖ１をＶｓｓ（＝“０”）にプルダウンする能力よりも勝り、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
【０４２４】
また、図５２のリコンフィギャブルなロジック回路において、スピンＦＥＴ ＳＰの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスＧｍを“１”（スピンＦＥＴ ＳＮのコンダクタンスＧｍを“１０”とした場合）にすると、表２に示すように、出力信号Ｖｏｕｔは、入力信号φａ，φｂのＯＲ（Ｙ＝Ａ＋Ｂ）となる。
【表２】

【０４２５】
但し、表２において、ロジック値“１”は、“Ｈ(high)”に相当し、ロジック値“０”は“Ｌ(low)”に相当する。ロジック値“１／２”は、“Ｈ”と“Ｌ”の中間の電圧であることを意味する。
【０４２６】
即ち、入力信号φａ，φｂの双方が“１”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“１”となる。この時、スピンＦＥＴ ＳＰはオフ、スピンＦＥＴ ＳＮはオンとなるため、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
【０４２７】
また、入力信号φａ，φｂの双方が“０”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“０”となる。この時、スピンＦＥＴ ＳＰはオン、スピンＦＥＴ ＳＮはオフとなるため、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
【０４２８】
さらに、入力信号φａ，φｂの一方が“１”、他方が“０”であるときは、共通のフローティングゲートの電圧Ｖｆｇは、“１／２”となる。この時、スピンＦＥＴ ＳＰ，ＳＮは、共に、オンとなる。
【０４２９】
但し、スピンＦＥＴ ＳＰのコンダクタンスＧｍは“１”に設定され、スピンＦＥＴ ＳＮのコンダクタンスＧｍは“１０”に設定されているため、この時、スピンＦＥＴ ＳＰ、ＳＮに流れる電流の比は、“１：１０”になる。
【０４３０】
従って、Ｖ１をＶｓｓ（＝“０”）にプルダウンする能力が、Ｖ１をＶｄｄ（＝“１”）にプルアップする能力よりも勝り、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
【０４３１】
このように、本発明の例に関わるスピンＦＥＴが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピンＦＥＴ ＳＰの状態（パラレル／アンチパラレル）を書き換えて、そのコンダクタンスＧｍを変えることにより、再設計することなく、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できる。
【０４３２】
尚、本例のリコンフィギャブルなロジック回路では、ＮチャネルタイプスピンＦＥＴ ＳＮをパラレル状態に固定して、そのコンダクタンスＧｍを“１０”に固定する。
【０４３３】
ここで、スピンＦＥＴ ＳＮについては、そのコンダクタンスＧｍが“１０”に固定されていればよいので、例えば、図５３に示すように、通常のＮチャネルＭＩＳトランジスタＳＮを使用してもよく、さらに、図５４に示すように、アンチパラレル状態のＮチャネルタイプスピンＦＥＴ ＳＮを使用してもよい。
【０４３４】
図５５は、図５２乃至図５４のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Ｖｆｇと出力電圧Ｖｏｕｔとの関係を示したものである。
【０４３５】
その特徴は、共通のフローティングゲートの電圧Ｖｆｇが“１／２”のときに、スピンＦＥＴ ＳＰの状態（パラレル／アンチパラレル）に応じて、出力電圧Ｖｏｕｔが変化する点にある。
【０４３６】
次に、図５２乃至図５４のリコンフィギャブルなロジック回路のデバイス構造の一例について説明する。
【０４３７】
図５６は、図５２乃至図５４のリコンフィギャブルなロジック回路のデバイス構造の平面図、図５７は、図５６のＬＶＩＩ−ＬＶＩＩ線に沿う断面図である。
【０４３８】
このデバイスの特徴は、第一に、スピンＦＥＴ ＳＰ，ＳＮのフローティングゲートＦＧが電気的に接続されている点、第二に、強磁性体６５ａによりスピンＦＥＴ ＳＰ，ＳＮのドレインが構成されている点にある。
【０４３９】
半導体基板６１内には、例えば、ＳＴＩ構造の素子分離層６２が形成される。また、素子分離層６２により取り囲まれた素子領域内には、Ｎ型ウェル領域６３ａ及びＰ型ウェル領域６３ｂが形成される。
【０４４０】
Ｎ型ウェル領域６３ａとＰ型ウェル領域６３ｂとの境界に設けられた凹部内には、磁化方向が固定される磁気固着層としての強磁性体６５ａが形成される。強磁性体６５ａは、スピンＦＥＴ ＳＰ，ＳＮのドレインとなる。
【０４４１】
強磁性体６５ａ上には、反強磁性体６７が形成される。半導体基板６１と強磁性体６５ａとの間には、トンネルバリア層６４ａが形成される。
【０４４２】
Ｎ型ウェル領域６３ａに設けられた凹部内には、磁化方向が変化する磁気フリー層としての強磁性強誘電体（スピンフィルター層）６６が形成される。強磁性強誘電体６６は、スピンＦＥＴ ＳＰのソースとなる。
【０４４３】
Ｐ型ウェル領域６３ｂに設けられた凹部内には、磁化方向が固定される磁気固着層としての強磁性体６５ｂが形成される。強磁性体６５ｂは、スピンＦＥＴ ＳＮのソースとなる。
【０４４４】
強磁性体６５ｂ上には、反強磁性体６７が形成される。半導体基板６１と強磁性体６５ｂとの間、及び、半導体基板６１と強磁性強誘電体６６との間には、それぞれトンネルバリア層６４ｂが形成される。
【０４４５】
強磁性体６５ａと強磁性強誘電体６６との間のチャネル上には、ゲート絶縁層を介してフローティングゲートＦＧが形成される。フローティングゲートＦＧ上には、例えば、ＯＮＯ(oxide/nitride/oxide)からなる絶縁層を介して、入力信号φａが印加されるゲートが形成される。
【０４４６】
同様に、強磁性体６５ａ，６５ｂの間のチャネル上には、ゲート絶縁層を介してフローティングゲートＦＧが形成される。フローティングゲートＦＧ上には、例えば、ＯＮＯからなる絶縁層を介して、入力信号φｂが印加されるゲートが形成される。
【０４４７】
以上、説明したように、第１例によれば、本発明の例に関わるスピンＦＥＴをリコンフィギャブルなロジック回路に適用することで、熱的安定性に優れたリコンフィギャブルなロジック回路を実現できる。
【０４４８】
B. 第２例
図５８は、リコンフィギャブルなロジック回路の第２例を示している。
【０４４９】
本例では、本発明の例に関わるスピンＦＥＴが電源端子Ｖｄｄ，Ｖｓｓの間に直列に接続される。
【０４５０】
スピンＦＥＴ ＳＰは、Ｐチャネルタイプであり、ゲートには、入力信号φａが入力される。スピンＦＥＴ ＳＰについては、磁気記録部の磁化状態は、固定、本例では、パラレル状態に固定される。スピンＦＥＴ ＳＰのコンダクタンスＧｍは、スピンＦＥＴ ＳＮのコンダクタンスＧｍの比が以下に説明する関係にある場合には、“１０”に設定される。
【０４５１】
スピンＦＥＴ ＳＮは、Ｎチャネルタイプであり、ゲートには、入力信号φｂが入力される。スピンＦＥＴ ＳＮについては、磁気記録部の磁化状態（パラレル／アンチパラレル）を書き換えることができる。
【０４５２】
スピンＦＥＴ ＳＮのコンダクタンスＧｍは、例えば、パラレル状態のときの値とアンチパラレル状態のときの値との比が“１００：１”になるように材料やサイズなどが決定される。
【０４５３】
尚、パラレル状態のときのコンダクタンスＧｍとアンチパラレル状態のときのコンダクタンスＧｍとの比は、上記と逆の関係、即ち、“１：１００”であっても構わない。
【０４５４】
スピンＦＥＴ ＳＰ，ＳＮに関し、第１例と同様に、例えば、共通のフローティングゲートを設けることもできる。この場合、フローティングゲートの電圧Ｖｆｇとして（φａ＋φｂ）／２を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。
【０４５５】
スピンＦＥＴ ＳＰ，ＳＮの接続点の信号Ｖ１は、インバータを経由すると出力信号Ｖｏｕｔとなる。
【０４５６】
図５８のリコンフィギャブルなロジック回路において、スピンＦＥＴ ＳＮの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスＧｍを“１００”（スピンＦＥＴ ＳＰのコンダクタンスＧｍを“１０”とした場合）にすると、表３に示すように、出力信号Ｖｏｕｔは、入力信号φａ，φｂのＯＲ（Ｙ＝Ａ＋Ｂ）となる。
【表３】

【０４５７】
但し、表３において、ロジック値“１”は、“Ｈ(high)”に相当し、ロジック値“０”は“Ｌ(low)”に相当する。ロジック値“１／２”は、“Ｈ”と“Ｌ”の中間の電圧であることを意味する。
【０４５８】
即ち、入力信号φａ，φｂの双方が“１”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“１”となる。この時、スピンＦＥＴ ＳＰはオフ、スピンＦＥＴ ＳＮはオンとなるため、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
【０４５９】
また、入力信号φａ，φｂの双方が“０”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“０”となる。この時、スピンＦＥＴ ＳＰはオン、スピンＦＥＴ ＳＮはオフとなるため、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
【０４６０】
さらに、入力信号φａ，φｂの一方が“１”、他方が“０”であるときは、共通のフローティングゲートの電圧Ｖｆｇは、“１／２”となる。この時、スピンＦＥＴ ＳＰ，ＳＮは、共に、オンとなる。
【０４６１】
但し、スピンＦＥＴ ＳＰのコンダクタンスＧｍは“１０”に設定され、スピンＦＥＴ ＳＮのコンダクタンスＧｍは“１００”に設定されているため、この時、スピンＦＥＴ ＳＰ、ＳＮに流れる電流の比は、“１０：１００”＝“１：１０”になる。
【０４６２】
従って、Ｖ１をＶｓｓ（＝“０”）にプルダウンする能力が、Ｖ１をＶｄｄ（＝“１”）にプルアップする能力よりも勝り、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
【０４６３】
また、図５８のリコンフィギャブルなロジック回路において、スピンＦＥＴ ＳＮの磁気記録部の磁化状態をパラレル又はアンチパラレルとし、そのコンダクタンスＧｍを“１”（スピンＦＥＴ ＳＰのコンダクタンスＧｍを“１０”とした場合）にすると、表４に示すように、出力信号Ｖｏｕｔは、入力信号φａ，φｂのＡＮＤ（Ｙ＝Ａ・Ｂ）となる。
【表４】

【０４６４】
但し、表４において、ロジック値“１”は、“Ｈ(high)”に相当し、ロジック値“０”は“Ｌ(low)”に相当する。ロジック値“１／２”は、“Ｈ”と“Ｌ”の中間の電圧であることを意味する。
【０４６５】
即ち、入力信号φａ，φｂの双方が“１”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“１”となる。この時、スピンＦＥＴ ＳＰはオフ、スピンＦＥＴ ＳＮはオンとなるため、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。
【０４６６】
また、入力信号φａ，φｂの双方が“０”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“０”となる。この時、スピンＦＥＴ ＳＰはオン、スピンＦＥＴ ＳＮはオフとなるため、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
【０４６７】
さらに、入力信号φａ，φｂの一方が“１”、他方が“０”であるときは、共通のフローティングゲートの電圧Ｖｆｇは、“１／２”となる。この時、スピンＦＥＴ ＳＰ，ＳＮは、共に、オンとなる。
【０４６８】
但し、スピンＦＥＴ ＳＰのコンダクタンスＧｍは“１０”に設定され、スピンＦＥＴ ＳＮのコンダクタンスＧｍは“１”に設定されているため、この時、スピンＦＥＴ ＳＰ、ＳＮに流れる電流の比は、“１０：１”になる。
【０４６９】
従って、Ｖ１をＶｄｄ（＝“１”）にプルアップする能力が、Ｖ１をＶｓｓ（＝“０”）にプルダウンする能力よりも勝り、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。
【０４７０】
このように、本発明の例に関わるスピンＦＥＴが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピンＦＥＴ ＳＮの状態（パラレル／アンチパラレル）を書き換えて、そのコンダクタンスＧｍを変えることにより、再設計することなく、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できる。
【０４７１】
尚、本例のリコンフィギャブルなロジック回路では、ＰチャネルタイプスピンＦＥＴ ＳＰをパラレル状態に固定して、そのコンダクタンスＧｍを“１０”に固定する。
【０４７２】
ここで、スピンＦＥＴ ＳＰについては、そのコンダクタンスＧｍが“１０”に固定されていればよいので、例えば、図５９に示すように、通常のＰチャネルＭＩＳトランジスタＳＰを使用してもよく、さらに、図６０に示すように、アンチパラレル状態のＰチャネルタイプスピンＦＥＴ ＳＰを使用してもよい。
【０４７３】
図６１は、図５８乃至図６０のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Ｖｆｇと出力電圧Ｖｏｕｔとの関係を示したものである。
【０４７４】
その特徴は、共通のフローティングゲートの電圧Ｖｆｇが“１／２”のときに、スピンＦＥＴ ＳＮの状態（パラレル／アンチパラレル）に応じて、出力電圧Ｖｏｕｔが変化する点にある。
【０４７５】
次に、図５８乃至図６０のリコンフィギャブルなロジック回路のデバイス構造の一例について説明する。
【０４７６】
図６２は、図５８乃至図６０のリコンフィギャブルなロジック回路のデバイス構造の平面図、図６３は、図６２のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う断面図である。
【０４７７】
このデバイスの特徴は、第一に、スピンＦＥＴ ＳＰ，ＳＮのフローティングゲートＦＧが電気的に接続されている点、第二に、強磁性体６５ａによりスピンＦＥＴ ＳＰ，ＳＮのドレインが構成されている点にある。
【０４７８】
半導体基板６１内には、例えば、ＳＴＩ構造の素子分離層６２が形成される。また、素子分離層６２により取り囲まれた素子領域内には、Ｎ型ウェル領域６３ａ及びＰ型ウェル領域６３ｂが形成される。
【０４７９】
Ｎ型ウェル領域６３ａとＰ型ウェル領域６３ｂとの境界に設けられた凹部内には、磁化方向が固定される磁気固着層としての強磁性体６５ａが形成される。強磁性体６５ａは、スピンＦＥＴ ＳＰ，ＳＮのドレインとなる。
【０４８０】
強磁性体６５ａ上には、反強磁性体６７が形成される。半導体基板６１と強磁性体６５ａとの間には、トンネルバリア層６４ａが形成される。
【０４８１】
Ｎ型ウェル領域６３ａに設けられた凹部内には、磁化方向が固定される磁気固着層としての強磁性体６５ｂが形成される。強磁性体６５ｂは、スピンＦＥＴ ＳＰのソースとなる。
【０４８２】
Ｐ型ウェル領域６３ｂに設けられた凹部内には、磁化方向が変化する磁気フリー層としての強磁性強誘電体（スピンフィルター層）６６が形成される。強磁性強誘電体６６は、スピンＦＥＴ ＳＮのソースとなる。
【０４８３】
強磁性体６５ｂ上には、反強磁性体６７が形成される。半導体基板６１と強磁性体６５ｂとの間、及び、半導体基板６１と強磁性強誘電体６６との間には、それぞれトンネルバリア層６４ｂが形成される。
【０４８４】
強磁性体６５ａ，６５ｂの間のチャネル上には、ゲート絶縁層を介してフローティングゲートＦＧが形成される。フローティングゲートＦＧ上には、例えば、ＯＮＯからなる絶縁層を介して、入力信号φａが印加されるゲートが形成される。
【０４８５】
強磁性体６５ａと強磁性強誘電体６６との間のチャネル上には、ゲート絶縁層を介してフローティングゲートＦＧが形成される。フローティングゲートＦＧ上には、例えば、ＯＮＯからなる絶縁層を介して、入力信号φｂが印加されるゲートが形成される。
【０４８６】
以上、説明したように、第２例によれば、本発明の例に関わるスピンＦＥＴをリコンフィギャブルなロジック回路に適用することで、熱的安定性に優れたリコンフィギャブルなロジック回路を実現できる。
【０４８７】
c. その他
尚、上記第１及び第２例においては、ＰチャネルタイプスピンＦＥＴとＮチャネルタイプスピンＦＥＴとをペアで用いたが、同一のロジックが実現できれば、トランジスタの導電型については特に限定されることはない。
【０４８８】
(2) 半導体メモリに適用する場合
次に、本発明の例に関わるスピンＦＥＴを半導体メモリに適用する場合の例について説明する。
【０４８９】
本発明の例に関わるスピンＦＥＴは、それ自体を半導体メモリのメモリセルとして使用できる。
【０４９０】
図６４は、スピンＦＥＴを使用した半導体メモリの例を示している。
【０４９１】
メモリセルアレイは、アレイ状に配置された複数のスピンＦＥＴから構成される。そして、例えば、１つのスピンＦＥＴにより１つのメモリセルが構成される。スピンＦＥＴのソース／ドレインの一方は、ビット線ＢＬ（Ｌ）に接続され、他方は、ビット線ＢＬ（Ｒ）に接続される。ビット線ＢＬ（Ｌ），ＢＬ（Ｒ）は、同じ方向、本例では、共に、カラム方向に延びている。
【０４９２】
ビット線ＢＬ（Ｌ）の一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ１が接続される。ドライバ／シンカーＤＳ１は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、スピン注入電流Ｉｓの発生／遮断を制御するＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１から構成される。
【０４９３】
そして、ビット線ＢＬ（Ｌ）の一端は、ＭＯＳトランジスタＰ１，Ｎ１の接続点に接続され、制御信号Ａは、ＰチャネルＭＯＳトランジスタＰ１のゲートに入力され、制御信号Ｃは、ＮチャネルＭＯＳトランジスタＮ１のゲートに入力される。
【０４９４】
ビット線ＢＬ（Ｌ）の他端には、カラム選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴ１を経由して、センスアンプＳ／Ａが接続される。センスアンプＳ／Ａは、例えば、差動増幅器から構成され、リファレンス電圧Ｖｒｅｆに基づいて、スピンＦＥＴに記憶されたデータの値を判定する。
【０４９５】
センスアンプＳ／Ａの出力信号は、選択されたスピンＦＥＴの読み出しデータＤＡＴＡとなる。
【０４９６】
制御信号φｊは、カラムｊを選択するカラム選択信号であり、ＮチャネルＭＯＳトランジスタＳＴ１のゲートに入力される。
【０４９７】
ビット線ＢＬ（Ｒ）の一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ２が接続される。ドライバ／シンカーＤＳ２は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、スピン注入電流Ｉｓの発生／遮断を制御するＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２を有する。
【０４９８】
そして、ビット線ＢＬ（Ｒ）の一端は、ＭＯＳトランジスタＰ２，Ｎ２の接続点に接続され、制御信号Ｂは、ＰチャネルＭＯＳトランジスタＰ２のゲートに入力され、制御信号Ｄは、ＮチャネルＭＯＳトランジスタＮ２のゲートに入力される。
【０４９９】
ＮチャネルＭＯＳトランジスタＮＥは、ビット線ＢＬ（Ｒ）と電源端子Ｖｓｓとの間に接続され、読み出し時にオンとなる。制御信号Ｅは、ロウｉを選択するロウ選択信号であり、ＭＯＳトランジスタＮＥのゲートに入力される。
【０５００】
このような半導体メモリにおいて、例えば、メモリセルとしてのスピンＦＥＴがＮチャネルタイプである場合、例えば、以下のようにしてスピンＦＥＴの磁気記録部に対する書き込みを行う。
【０５０１】
“０”−書き込みの場合には、制御信号Ｗｉを“Ｈ”、制御信号Ａ，Ｃを“Ｌ”、制御信号Ｂ，Ｄを“Ｈ”にし、スピン注入電流Ｉｓを、ドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かって流す。
【０５０２】
“１”−書き込みの場合には、制御信号Ｗｉを“Ｈ”、制御信号Ａ，Ｃを“Ｈ”、制御信号Ｂ，Ｄを“Ｌ”にし、スピン注入電流Ｉｓを、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かって流す。
【０５０３】
また、データ読み出しは、制御信号Ｗｉを“Ｈ”、制御信号Ａ，Ｂを“Ｈ”、制御信号Ｃ，Ｄを“Ｌ”にし、制御信号Ｅ，φｊを“Ｈ”にして、読み出し電流を、センスアンプＳ／ＡからスピンＦＥＴを経由してＭＯＳトランジスタＮＥに向かって流すことにより行う。
【０５０４】
尚、読み出し電流の値は、スピン注入電流の値よりも小さくし、読み出し時に誤書き込みが発生することを防止する。
【０５０５】
(3) チップ上に搭載してシステムを構成する場合
図６５は、半導体メモリの例である。
【０５０６】
本発明の例に関わるスピンＦＥＴは、半導体メモリの周辺回路に使用する。メモリセルアレイは、例えば、ＭＲＡＭ(magnetic random access memory)、ＦｅＲＡＭ(ferroelectric random access memory)、フラッシュメモリ(NAND型、NOR型など)である。
【０５０７】
また、メモリセルアレイとしては、本発明の例に関わる新たな原理に基づくスピンメモリとすることも可能である。
【０５０８】
図６６は、システムＬＳＩの例である。
システムＬＳＩは、ＳｏＣ(system on chip)を含む。
【０５０９】
本発明の例に関わるスピンＦＥＴは、例えば、システムＬＳＩを構成するロジック回路に使用する。ＣＰＵ(central processing unit)については、通常のＣＭＯＳ回路により構成してもよいし、本発明の例に関わるスピンＦＥＴにより構成してもよい。
【０５１０】
また、ＲＯＭ(read only memory)については、フラッシュメモリなどの不揮発性半導体メモリの他、本発明の例に関わるスピンＦＥＴをメモリセルとする半導体メモリ、本発明の例に関わるスピンメモリなどを使用できる。
【０５１１】
ＲＡＭ(random access memory)は、ＳＲＡＭ，ＤＲＡＭなどの高速動作が可能なメモリにより構成する。
【０５１２】
図６７は、メモリ混載ロジックＬＳＩの例である。
本発明の例に関わるスピンＦＥＴは、ロジック回路に使用する。また、メモリ回路については、通常の半導体メモリの他、本発明の例に関わるスピンＦＥＴをメモリセルとする半導体メモリ、本発明の例に関わるスピンメモリなどを使用できる。
【０５１３】
７． その他
本発明の例によれば、スピンＦＥＴ及びスピンメモリの低消費電力化及び高信頼性を実現でき、また、スピンＦＥＴの場合には、不揮発性半導体メモリと混載可能なリコンフィギャブルなロジック回路を実現できる。
【０５１４】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０５１５】
【図１】スピンＦＥＴの第１基本構造を示す断面図。
【図２】スピンＦＥＴの第２基本構造を示す断面図。
【図３】スピンＦＥＴの第３基本構造を示す断面図。
【図４】スピンＦＥＴの第４基本構造を示す断面図。
【図５】スピンＦＥＴの第５基本構造を示す断面図。
【図６】スピンＦＥＴの第６基本構造を示す断面図。
【図７】スピンＦＥＴの第７基本構造を示す断面図。
【図８】スピンＦＥＴの第８基本構造を示す断面図。
【図９】スピンＦＥＴの第９基本構造を示す断面図。
【図１０】スピンＦＥＴの第１０基本構造を示す断面図。
【図１１】スピンＦＥＴの読み出し時の様子を示す断面図。
【図１２】スピンメモリのメモリセルアレイの例を示す回路図。
【図１３】スピンメモリのメモリセルアレイの例を示す回路図。
【図１４】スピンメモリの第１基本構造を示す断面図。
【図１５】スピンメモリの第１基本構造を示す断面図。
【図１６】スピンメモリの第２基本構造を示す断面図。
【図１７】スピンメモリの第２基本構造を示す断面図。
【図１８】スピンメモリの第３基本構造を示す断面図。
【図１９】スピンメモリの第３基本構造を示す断面図。
【図２０】スピンメモリの第４基本構造を示す断面図。
【図２１】スピンメモリの第４基本構造を示す断面図。
【図２２】スピンＦＥＴの材料例を示す断面図。
【図２３】スピンメモリのメモリセルの材料例を示す断面図。
【図２４】スピンＦＥＴの材料例を示す断面図。
【図２５】スピンメモリのメモリセルの材料例を示す断面図。
【図２６】スピンＦＥＴの材料例を示す断面図。
【図２７】スピンＦＥＴの材料例を示す断面図。
【図２８】図２６及び図２７のスピンＦＥＴのエネルギーバンド図。
【図２９】スピンメモリのメモリセルの材料例を示す断面図。
【図３０】スピンメモリのメモリセルの材料例を示す断面図。
【図３１】図２９及び図３０のスピンメモリのメモリセルのエネルギーバンド図。
【図３２】スピンＦＥＴの材料例を示す断面図。
【図３３】スピンＦＥＴの材料例を示す断面図。
【図３４】図３２及び図３３のスピンＦＥＴのエネルギーバンド図。
【図３５】スピンＦＥＴの材料例を示す断面図。
【図３６】スピンメモリのメモリセルの材料例を示す断面図。
【図３７】スピンＦＥＴの材料例を示す断面図。
【図３８】スピンメモリのメモリセルの材料例を示す断面図。
【図３９】スピンＦＥＴの材料例を示す断面図。
【図４０】スピンメモリのメモリセルの材料例を示す断面図。
【図４１】スピンＦＥＴの製造方法の一工程を示す断面図。
【図４２】スピンＦＥＴの製造方法の一工程を示す断面図。
【図４３】スピンＦＥＴの製造方法の一工程を示す断面図。
【図４４】スピンＦＥＴの製造方法の一工程を示す断面図。
【図４５】スピンＦＥＴの製造方法の一工程を示す断面図。
【図４６】スピンＦＥＴの製造方法の一工程を示す断面図。
【図４７】サンプルの特性を示す図。
【図４８】サンプルの特性を示す図。
【図４９】書き込み／読み出し電流波形を示す図。
【図５０】書き込み／読み出し電流波形を示す図。
【図５１】サンプルの特性を示す図。
【図５２】リコンフィギャブルなロジック回路の第１例を示す回路図。
【図５３】リコンフィギャブルなロジック回路の第１例を示す回路図。
【図５４】リコンフィギャブルなロジック回路の第１例を示す回路図。
【図５５】フローティングゲート電圧Ｖｆｇと出力信号Ｖｏｕｔの関係を示す図。
【図５６】デバイス構造の例を示す平面図。
【図５７】図５６のＬＶＩＩ−ＬＶＩＩ線に沿う断面図。
【図５８】リコンフィギャブルなロジック回路の第２例を示す回路図。
【図５９】リコンフィギャブルなロジック回路の第２例を示す回路図。
【図６０】リコンフィギャブルなロジック回路の第２例を示す回路図。
【図６１】フローティングゲート電圧Ｖｆｇと出力信号Ｖｏｕｔの関係を示す図。
【図６２】デバイス構造の例を示す平面図。
【図６３】図６２のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う断面図。
【図６４】スピンＦＥＴをメモリセルとする半導体メモリの例を示す回路図。
【図６５】メモリチップを示す図。
【図６６】システムＬＳＩを示す図。
【図６７】メモリ混載ロジックＬＳＩを示す図。
【符号の説明】
【０５１６】
１１，３１： 半導体基板、 １２： 磁気固着層、 １３： 磁気フリー層、 １４，４６： 反強磁性層、 １５，４０： 電場により磁化方向が変化する磁性層（制御層）、 １６，１７： 電極、 １８： ゲート絶縁層、 １９，３５： ゲート電極、 ２０，２１，２５，４４： トンネルバリア層、 ２２： 電場により磁化方向が変化する磁性層（磁気フリー層）、 ２４，３２： 素子分離層、 ３３，３４： ソース／ドレイン領域、 ３６： コンタクトプラグ、 ３７： 中間層、 ３８： 下部電極、 ３９： バッファ層、 ４１，４３： 強磁性層（磁気フリー層）、 ４２，５０： 非磁性層、 ４５：強磁性層（磁気固着層）、 ４７： キャップ層、 ４８： コンタクト層、 ４９： 層間絶縁層。

【特許請求の範囲】
【請求項１】
磁化方向が固定される磁気固着層と、磁化方向が変化する磁気フリー層と、前記磁気固着層と前記磁気フリー層との間のチャネルと、前記チャネル上にゲート絶縁層を介して配置されるゲート電極と、前記磁気フリー層上に配置され、電場により磁化方向が変化する磁性層とを具備することを特徴とするスピンＦＥＴ。
【請求項２】
磁化方向が固定される磁気固着層と、磁化方向が変化する磁気フリー層と、前記磁気固着層と前記磁気フリー層との間のチャネルと、前記チャネル上にゲート絶縁層を介して配置されるゲート電極とを具備し、前記磁気フリー層は、電場により磁化方向が変化する磁性層から構成されることを特徴とするスピンＦＥＴ。
【請求項３】
請求項１又は２に記載のスピンＦＥＴにおいて、前記磁気固着層と前記チャネルとの間及び前記磁気フリー層と前記チャネルとの間の少なくとも１つにトンネルバリア層を具備することを特徴とするスピンＦＥＴ。
【請求項４】
前記磁性層の厚さ方向は、半導体基板の表面に対して垂直となる垂直方向であり、前記強磁性体の残留磁化の磁化方向は、前記垂直方向であることを特徴とする請求項１乃至３のいずれか１項に記載のスピンＦＥＴ。
【請求項５】
前記磁性層の厚さ方向は、半導体基板の表面に対して垂直となる垂直方向であり、前記強磁性体の残留磁化の磁化方向は、前記半導体基板の表面に対して水平となる水平方向であることを特徴とする請求項１乃至３のいずれか１項に記載のスピンＦＥＴ。
【請求項６】
前記磁性層は、強磁性強誘電体、及び、強磁性ナノ構造と強誘電ナノ構造とを有する複合材料のうちの１つにより構成されることを特徴とする請求項１乃至５のいずれか１項に記載のスピンＦＥＴ。
【請求項７】
前記磁性層は、Bi₂FeCrO₆、BiFeO₃、BaTiO₃-CoFe₂O₄ ナノ構造及びPbTiO₃-CoFe₂O₄ナノ構造のうちの１つにより構成されることを特徴とする請求項６に記載のスピンＦＥＴ。
【請求項８】
前記磁性層は、強磁性体の割合と強誘電体の割合とが前記磁性層の厚さ方向に連続的に変化する複合材料から構成されることを特徴とする請求項６又は７に記載のスピンＦＥＴ。
【請求項９】
前記磁性層は、フェリ磁性強誘電体、及び、反強磁性強誘電体のうちの１つにより構成されることを特徴とする請求項１、３乃至５のいずれか１項に記載のスピンＦＥＴ。
【請求項１０】
前記磁性層は、Cr₂O₃により構成されることを特徴とする請求項９に記載のスピンＦＥＴ。
【請求項１１】
前記磁性層は、スピン方向の揃った伝導電子を取り出すスピンフィルター層としての機能を有することを特徴とする請求項１乃至１０のいずれか１項に記載のスピンＦＥＴ。
【請求項１２】
磁化方向が固定される磁気固着層と、磁化方向が変化する磁気フリー層と、前記磁気固着層と前記磁気フリー層との間のトンネルバリア層と、前記磁気フリー層に隣接して配置され、電場により磁化方向が変化する磁性層とを備えるメモリセルを具備することを特徴とするスピンメモリ。
【請求項１３】
磁化方向が固定される磁気固着層と、磁化方向が変化する磁気フリー層と、前記磁気固着層と前記磁気フリー層との間のトンネルバリア層とを備えるメモリセルを具備し、前記磁気フリー層は、電場により磁化方向が変化する磁性層から構成されることを特徴とするスピンメモリ。
【請求項１４】
請求項１２に記載のスピンメモリにおいて、前記磁気フリー層と前記磁性層との間に非磁性層を具備することを特徴とするスピンメモリ。
【請求項１５】
前記磁性層の厚さ方向は、半導体基板の表面に対して垂直となる垂直方向であり、前記強磁性体の残留磁化の磁化方向は、前記垂直方向であることを特徴とする請求項１２乃至１４のいずれか１項に記載のスピンメモリ。
【請求項１６】
前記磁性層の厚さ方向は、半導体基板の表面に対して垂直となる垂直方向であり、前記強磁性体の残留磁化の磁化方向は、前記半導体基板の表面に対して水平となる水平方向であることを特徴とする請求項１２乃至１４のいずれか１項に記載のスピンメモリ。
【請求項１７】
前記磁性層は、強磁性強誘電体、及び、強磁性ナノ構造と強誘電ナノ構造とを有する複合材料のうちの１つにより構成されることを特徴とする請求項１２乃至１６のいずれか１項に記載のスピンメモリ。
【請求項１８】
前記磁性層は、Bi₂FeCrO₆、BiFeO₃、BaTiO₃-CoFe₂O₄ ナノ構造及びPbTiO₃-CoFe₂O₄ナノ構造のうちの１つにより構成されることを特徴とする請求項１７に記載のスピンメモリ。
【請求項１９】
前記磁性層は、強磁性体の割合と強誘電体の割合とが前記磁性層の厚さ方向に連続的に変化する複合材料から構成されることを特徴とする請求項１７又は１８に記載のスピンメモリ。
【請求項２０】
前記磁性層は、フェリ磁性強誘電体、及び、反強磁性強誘電体のうちの１つにより構成されることを特徴とする請求項１２、１４乃至１６のいずれか１項に記載のスピンメモリ。
【請求項２１】
前記磁性層は、Cr₂O₃により構成されることを特徴とする請求項２０に記載のスピンメモリ。
【請求項２２】
前記磁性層は、スピン方向の揃った伝導電子を取り出すスピンフィルター層としての機能を有することを特徴とする請求項１２乃至２１のいずれか１項に記載のスピンメモリ。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３】

【図４４】

【図４５】

【図４６】

【図４７】

【図４８】

【図４９】

【図５０】

【図５１】

【図５２】

【図５３】

【図５４】

【図５５】

【図５６】

【図５７】

【図５８】

【図５９】

【図６０】

【図６１】

【図６２】

【図６３】

【図６４】

【図６５】

【図６６】

【図６７】

【公開番号】特開２００７−１９４３００（Ｐ２００７−１９４３００Ａ）
【公開日】平成１９年８月２日（２００７．８．２）
【国際特許分類】
【出願番号】特願２００６−９２６６（Ｐ２００６−９２６６）
【出願日】平成１８年１月１７日（２００６．１．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】