双方向型電界効果トランジスタおよびマトリクスコンバータ
【課題】単一のデバイスで双方向に流れる電流を制御できる双方向型電界効果トランジスタおよびこれを用いたマトリクスコンバータを提供する。
【解決手段】双方向型電界効果トランジスタは、半導体基板１と、半導体基板１上に設けられ、該基板１の主面に平行なチャネルと該チャネルのコンダクタンスを制御するためのゲート電極１３ａとを含むゲート領域と、チャネルの第１端側に設けられた第１領域と、チャネルの第２端側に設けられた第２領域とを備え、第１領域の第１電極１１ａからチャネルを介して第２領域の第２電極１２ａへ流れる順方向電流および第２電極１２ａからチャネルを介して第１電極１１ａへ流れる逆方向電流が、ゲート電極１３ａに印加されるゲート電圧によって制御される。
【解決手段】双方向型電界効果トランジスタは、半導体基板１と、半導体基板１上に設けられ、該基板１の主面に平行なチャネルと該チャネルのコンダクタンスを制御するためのゲート電極１３ａとを含むゲート領域と、チャネルの第１端側に設けられた第１領域と、チャネルの第２端側に設けられた第２領域とを備え、第１領域の第１電極１１ａからチャネルを介して第２領域の第２電極１２ａへ流れる順方向電流および第２電極１２ａからチャネルを介して第１電極１１ａへ流れる逆方向電流が、ゲート電極１３ａに印加されるゲート電圧によって制御される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、双方向に流れる電流を制御可能な双方向型電界効果トランジスタおよび該トランジスタを用いたマトリクスコンバータに関する。
【背景技術】
【０００２】
図７（ａ）は、従来のマトリクスコンバータの一例を示す回路図であり、図７（ｂ）〜（ｄ）は、スイッチング素子の回路図である。マトリクスコンバータＣＶは、ある周波数の交流電力を異なる周波数の交流電力に変換する機能を有する。
【０００３】
三相交流電源ＰＳは、３本のラインＲ，Ｓ，Ｔを通じて周波数Ｆａの三相交流電力を供給する。三相交流モータＭは、３本のラインＵ，Ｖ，Ｗを通じて供給される周波数Ｆｂの三相交流電力によって駆動される。
【０００４】
マトリクスコンバータＣＶは、入力側のラインＲ，Ｓ，Ｔと、出力側のラインＵ，Ｖ，Ｗと、各ラインＲ，Ｓ，Ｔと各ラインＵ，Ｖ，Ｗとの間にマトリクス状に配置され、ライン同士を開閉するための９個のスイッチング素子ＳＷなどで構成される。各スイッチング素子ＳＷは、所望のタイミングでＰＷＭ（パルス幅変調）制御を行う制御回路（不図示）によって駆動される。
【０００５】
各スイッチング素子ＳＷは、順方向および逆方向に流れる交流電流を開閉する必要があることから、一般のパワートランジスタでは実現できない。そのため、何らかの回路配置の工夫が要求される。
【０００６】
従来のマトリクスコンバータは、図７（ｃ）に示すように、ＩＧＢＴ(Insulated Gate Bipolar Transistor)素子Ｑ１とダイオード素子Ｄ１の直列回路と、ＩＧＢＴ素子Ｑ２とダイオード素子Ｄ２の直列回路とを逆並列に接続したものを１つのスイッチング素子ＳＷとして使用している。これは、ＩＧＢＴ素子が一方向電流しか制御できないため、逆並列接続によって双方向電流の制御を可能とし、さらにＩＧＢＴ素子の逆耐圧特性が低いことから、ダイオード素子の直列接続によって逆耐圧特性を改善している。
【０００７】
しかしながら、こうした回路構成では、１つのスイッチング素子ＳＷを実現するために４つのパワーデバイスを必要とする。図７（ａ）に示す三相−三相変換の場合、９個のスイッチング素子ＳＷにつき３６個のパワーデバイスが必要になる。また、個々のパワーデバイスも大きな電圧定格および電流定格が要求されることから、必然的に回路規模が大型化し、多量の発熱を放熱するための冷却機構も大型化してしまう。
【０００８】
こうした課題を解決するため、図７（ｄ）に示すようなＲＢ(Reverse Blocking)−ＩＧＢＴ素子が、下記の非特許文献１で提案されている。
【０００９】
【非特許文献１】Proceedings of 2004 International Symposium on Power Semiconductor Devices & ICs, Kitakyushu, pp. 121-124
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＲＢ−ＩＧＢＴ素子は、ＩＧＢＴ素子が形成された半導体基板の端部にダイオード領域が一体的に形成されたものであり、回路要素としては、図７（ｃ）に示すＩＧＢＴ素子とダイオード素子の直列回路と等価になる。
【００１１】
しかしながら、ＲＢ−ＩＧＢＴ素子を用いた場合でも、双方向電流を制御可能とするために、２つのＲＢ−ＩＧＢＴ素子を逆並列接続しなければならない。そのため、１つのスイッチング素子ＳＷを実現するために、２つのパワーデバイスを必要とし、回路規模の大型化、冷却機構の大型化をもたらす。
【００１２】
本発明の目的は、単一のデバイスで双方向に流れる電流を制御できる双方向型電界効果トランジスタを提供することである。
【００１３】
また本発明の目的は、こうした双方向型電界効果トランジスタを用いて、小型で大容量のマトリクスコンバータを提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明に係る双方向型電界効果トランジスタは、半導体基板と、
半導体基板上に設けられ、該基板の主面に平行なチャネルと該チャネルのコンダクタンスを制御するためのゲート電極とを含むゲート領域と、
チャネルの第１端側に設けられた第１領域と、
チャネルの第２端側に設けられた第２領域とを備え、
第１領域からチャネルを介して第２領域へ流れる第１電流および第２領域からチャネルを介して第１領域へ流れる第２電流が、ゲート電極に印加されるゲート電圧によって制御されることを特徴とする。
【００１５】
本発明において、ゲート領域は、第１領域と第２領域の中心に配置されていることが好ましい。
【００１６】
また本発明において、ゲート電極と第１領域に含まれる第１電極との間隔は、ゲート電極と第２領域に含まれる第２電極との間隔と実質的に等しいことが好ましい。
【００１７】
また本発明において、ゲート領域のチャネルと第１領域に含まれる第１コンタクト層との間隔は、ゲート領域のチャネルと第２領域に含まれる第２コンタクト層との間隔と実質的に等しいことが好ましい。
【００１８】
また本発明において、ゲート領域がｐ−ｎ接合を含む接合型であることが好ましい。
【００１９】
また本発明において、ゲート領域が金属層、絶縁体層、半導体層を含むＭＩＳ型であることが好ましい。
【００２０】
また本発明において、ゲート領域が金属と半導体のショットキー接合を含むＭＥＳ型であることが好ましい。
【００２１】
また本発明において、半導体基板は、ＳｉＣで形成されることが好ましい。
【００２２】
本発明に係るマトリクスコンバータは、第１周波数の交流電流が流れる複数の入力ラインと、
第２周波数の交流電流が流れる複数の出力ラインと、
各入力ラインと各出力ラインとの間を開閉するための複数のスイッチング素子とを備え、
スイッチング素子として、上記の双方向型電界効果トランジスタを用いたことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、半導体基板上に、該基板の主面に平行なチャネルを含むゲート領域を設け、チャネルの第１端側に第１領域を、チャネルの第２端側に第２領域をそれぞれ配置して、第１領域がソースとして、第２領域がドレインとしてそれぞれ機能する順方向モードおよび、第２領域がソースとして、第１領域がドレインとしてそれぞれ機能する逆方向モードが動作可能な双方向型電界効果トランジスタを実現している。順方向電流および逆方向電流は、ゲート電極に印加されるゲート電圧によって制御することができる。従って、単一のデバイスだけで双方向に流れる交流電流を制御することが可能になり、小型で大容量の交流スイッチング素子が得られる。
【００２４】
また、こうした双方向型電界効果トランジスタをスイッチング素子として用いたマトリクスコンバータは、パワーデバイスの数を大幅に低減できることから、従来と比べて回路規模の小型化、冷却機構の小型化、簡素化を図ることができる。
【発明を実施するための最良の形態】
【００２５】
（第１実施形態）
図１（ａ）は、本発明に係るマトリクスコンバータの一例を示す回路図であり、図１（ｂ）（ｃ）は、スイッチング素子の回路図である。マトリクスコンバータＣＶは、ある周波数の交流電力を異なる周波数の交流電力に変換する機能を有する。ここでは、三相−三相変換の例を説明するが、三相−単相変換、単相−三相変換、単相−単相変換、あるいはＭ相−Ｎ相変換も同様に適用できる。
【００２６】
三相交流電源ＰＳは、３本のラインＲ，Ｓ，Ｔを通じて周波数Ｆａの三相交流電力を供給する。三相交流モータＭは、３本のラインＵ，Ｖ，Ｗを通じて供給される周波数Ｆｂの三相交流電力によって駆動される。
【００２７】
マトリクスコンバータＣＶは、入力側のラインＲ，Ｓ，Ｔと、出力側のラインＵ，Ｖ，Ｗと、各ラインＲ，Ｓ，Ｔと各ラインＵ，Ｖ，Ｗとの間にマトリクス状に配置され、ライン同士を開閉するための９個のスイッチング素子ＳＷなどで構成される。各スイッチング素子ＳＷは、所望のタイミングでＰＷＭ（パルス幅変調）制御を行う制御回路（不図示）によって駆動される。
【００２８】
本実施形態では、これらのスイッチング素子ＳＷとして、図１（ｃ）に示すように、単一のデバイスで双方向に流れる交流電流を制御可能な双方向型電界効果トランジスタＱＡを使用している。従って、１つのスイッチング素子ＳＷにつき１つのパワーデバイスで足りるため、マトリクスコンバータで使用するパワーデバイスの数を大幅に低減できることから、従来と比べて回路規模の小型化、冷却機構の小型化、簡素化を図ることができる。
【００２９】
（第２実施形態）
図２は、本発明に係る双方向型電界効果トランジスタの一例を示す断面図である。ここでは、接合型電界効果トランジスタ（Ｊ−ＦＥＴ）として構成した例について説明する。
【００３０】
基板１の上にはバッファ層２が形成され、バッファ層２の上にはチャネル層３が形成される。チャネル層３には、基板１の主面に平行なチャネルを含むゲート領域と、チャネルの第１端側（図の左側）に設けられた第１領域と、チャネルの第２端側（図の右側）に設けられた第２領域とが形成される。
【００３１】
ゲート領域には、チャネルのコンダクタンスを制御するためのゲート電極１３ａが設けられる。第１領域には、ソース電極またはドレイン電極として機能する第１電極１１ａが設けられる。第２領域には、第１電極１１ａとは逆に、ドレイン電極またはソース電極として機能する第２電極１２ａが設けられる。ゲート領域と第１領域との間およびゲート領域と第２領域との間には、多数キャリアが通過するドリフト領域が形成される。
【００３２】
基板１は、Ｓｉ、ＳｉＣ、ＧａＮなどの半導体ウエハで形成可能であり、ここでは比較的高いキャリア濃度のｎ＋層として形成している。基板１の裏面には、コモン電極１０ａが形成され、一般にはグランドに接続される。
【００３３】
特に、基板１および各層２，３の半導体材料としてＳｉＣを使用することが好ましく、Ｓｉと比較して、エネルギーギャップが約３倍、絶縁破壊電界強度が約１０倍、飽和電子速度が約２倍、熱伝導度が約３倍と優れた物性値を有するため、小型で大容量のパワーＦＥＴ素子を実現できる。
【００３４】
バッファ層２は化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長され、ここでは比較的低いキャリア濃度のｐ−層として形成している。
【００３５】
チャネル層３も化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長され、ここでは通常のキャリア濃度を有するｎ層として形成している。
【００３６】
チャネル層３のゲート領域には、ｐ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｐ＋層１３が形成され、このｐ＋層１３の上にゲート電極１３ａが形成される。チャネル層３の第１領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１１が形成され、このｎ＋コンタクト層１１の上に第１電極１１ａが形成される。チャネル層３の第２領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１２が形成され、このｎ＋コンタクト層１２の上に第２電極１２ａが形成される。
【００３７】
次に、素子の動作について説明する。コモン電極１０ａの電位を基準（＝０ボルト）として、第１電極１１ａに正の電圧＋Ｖ、第２電極１２ａに負の電圧−Ｖをそれぞれ印加すると、第１電極１１ａ→ｎ＋コンタクト層１１→左側ドリフト領域→ゲート領域のチャネル→右側ドリフト領域→ｎ＋コンタクト層１２→第２電極１２ａという経路で順方向電流が流れる。この状態でゲート電極１３ａに負のゲート電圧を印加すると、ｐ＋層１３とｎ型チャネル層３からなるｐ−ｎ接合部に空乏層が形成され、ゲート領域のチャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、順方向電流は流れなくなる。
【００３８】
一方、第１電極１１ａに負の電圧−Ｖ、第２電極１２ａに正の電圧＋Ｖをそれぞれ印加すると、第２電極１２ａ→ｎ＋コンタクト層１２→右側ドリフト領域→ゲート領域のチャネル→左側ドリフト領域→ｎ＋コンタクト層１１→第１電極１１ａという経路で逆方向電流が流れる。この状態でゲート電極１３ａに負のゲート電圧を印加すると、ｐ＋層１３とｎ型チャネル層３からなるｐ−ｎ接合部に空乏層が形成され、ゲート領域のチャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、逆方向電流は流れなくなる。
【００３９】
こうして第１電極１１ａおよび第２電極１２ａが交互にソース電極またはドレイン電極として機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電流を制御することができる。
【００４０】
上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効果トランジスタの順方向特性および逆方向特性（例えば、ドレイン電流−ドレイン・ソース間電圧特性、ドレイン電流−ゲート・ソース間電圧特性、オン抵抗、ゲート・ソース間容量、逆電圧特性など）は実質的に等価であることが好ましい。
【００４１】
その手法として、ゲート電極１３ａを含むゲート領域は、第１電極１１ａを含む第１領域と第２電極１２ａを含む第２領域の中心に配置することが好ましく、これにより左側ドリフト領域の長さＬ１および右側ドリフト領域の長さＬ２が一致するようになり、順方向特性および逆方向特性を実質的に等価にすることができる。
【００４２】
別の手法として、ゲート電極１３ａと第１電極１１ａとの間隔は、ゲート電極１３ａと第２電極１２ａとの間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００４３】
さらに別の手法として、ゲート領域のチャネルとｎ＋コンタクト層１１との間隔は、ゲート領域のチャネルとｎ＋コンタクト層１２との間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００４４】
さらに別の手法として、ｎ＋コンタクト層１１のキャリア濃度は、ｎ＋コンタクト層１２のキャリア濃度と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００４５】
さらに別の手法として、ｎ＋コンタクト層１１の深さは、ｎ＋コンタクト層１２の深さと実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００４６】
（第３実施形態）
図３は、本発明に係る双方向型電界効果トランジスタの他の例を示す断面図である。ここでは、リサーフ(RESURF: Reduced Surface Field)層を有する接合型電界効果トランジスタ（Ｊ−ＦＥＴ）として構成した例について説明する。
【００４７】
基板１の上にはバッファ層２が形成され、バッファ層２の上にはチャネル層３が形成され、チャネル層３の上にはリサーフ層４が形成される。チャネル層３およびリサーフ層４には、基板１の主面に平行なチャネルを含むゲート領域と、チャネルの第１端側（図の左側）に設けられた第１領域と、チャネルの第２端側（図の右側）に設けられた第２領域とが形成される。
【００４８】
ゲート領域には、チャネルのコンダクタンスを制御するためのゲート電極１３ａが設けられる。第１領域には、ソース電極またはドレイン電極として機能する第１電極１１ａが設けられる。第２領域には、第１電極１１ａとは逆に、ドレイン電極またはソース電極として機能する第２電極１２ａが設けられる。ゲート領域と第１領域との間およびゲート領域と第２領域との間には、多数キャリアが通過するドリフト領域が形成される。
【００４９】
基板１は、Ｓｉ、ＳｉＣ、ＧａＮなどの半導体ウエハで形成可能であり、ここでは比較的高いキャリア濃度のｎ＋層として形成している。基板１の裏面には、コモン電極１０ａが形成され、一般にはグランドに接続される。
【００５０】
特に、基板１および各層２，３の半導体材料としてＳｉＣを使用することが好ましく、Ｓｉと比較して、エネルギーギャップが約３倍、絶縁破壊電界強度が約１０倍、飽和電子速度が約２倍、熱伝導度が約３倍と優れた物性値を有するため、小型で大容量のパワーＦＥＴ素子を実現できる。
【００５１】
バッファ層２は化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長され、ここでは比較的低いキャリア濃度のｐ−層として形成している。
【００５２】
チャネル層３およびリサーフ層４も化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長される。チャネル層３は、ここでは通常のキャリア濃度を有するｎ層として形成している。
【００５３】
リサーフ層４は、ｐ型ドーパントの拡散やイオン注入によって、通常のキャリア濃度のｐ層として形成している。これによりドリフト領域にもｐ−ｎ接合が存在するようになり、表面近傍の電界集中が緩和して、耐圧特性を改善することができる。
【００５４】
ゲート領域には、ｐ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｐ＋層１３が形成され、このｐ＋層１３の上にゲート電極１３ａが形成される。第１領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１１が形成され、このｎ＋コンタクト層１１の上に第１電極１１ａが形成される。第２領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１２が形成され、このｎ＋コンタクト層１２の上に第２電極１２ａが形成される。
【００５５】
次に、素子の動作について説明する。コモン電極１０ａの電位を基準（＝０ボルト）として、第１電極１１ａに正の電圧＋Ｖ、第２電極１２ａに負の電圧−Ｖをそれぞれ印加すると、第１電極１１ａ→ｎ＋コンタクト層１１→左側ドリフト領域→ゲート領域のチャネル→右側ドリフト領域→ｎ＋コンタクト層１２→第２電極１２ａという経路で順方向電流が流れる。この状態でゲート電極１３ａに負のゲート電圧を印加すると、ｐ＋層１３とｎ型チャネル層３からなるｐ−ｎ接合部に空乏層が形成され、ゲート領域のチャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、順方向電流は流れなくなる。
【００５６】
一方、第１電極１１ａに負の電圧−Ｖ、第２電極１２ａに正の電圧＋Ｖをそれぞれ印加すると、第２電極１２ａ→ｎ＋コンタクト層１２→右側ドリフト領域→ゲート領域のチャネル→左側ドリフト領域→ｎ＋コンタクト層１１→第１電極１１ａという経路で逆方向電流が流れる。この状態でゲート電極１３ａに負のゲート電圧を印加すると、ｐ＋層１３とｎ型チャネル層３からなるｐ−ｎ接合部に空乏層が形成され、ゲート領域のチャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、逆方向電流は流れなくなる。
【００５７】
こうして第１電極１１ａおよび第２電極１２ａが交互にソース電極またはドレイン電極として機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電流を制御することができる。
【００５８】
上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効果トランジスタの順方向特性および逆方向特性（例えば、ドレイン電流−ドレイン・ソース間電圧特性、ドレイン電流−ゲート・ソース間電圧特性、オン抵抗、ゲート・ソース間容量、逆電圧特性など）は実質的に等価であることが好ましい。
【００５９】
その手法として、ゲート電極１３ａを含むゲート領域は、第１電極１１ａを含む第１領域と第２電極１２ａを含む第２領域の中心に配置することが好ましく、これにより左側ドリフト領域の長さＬ１および右側ドリフト領域の長さＬ２が一致するようになり、順方向特性および逆方向特性を実質的に等価にすることができる。
【００６０】
別の手法として、ゲート電極１３ａと第１電極１１ａとの間隔は、ゲート電極１３ａと第２電極１２ａとの間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００６１】
さらに別の手法として、ゲート領域のチャネルとｎ＋コンタクト層１１との間隔は、ゲート領域のチャネルとｎ＋コンタクト層１２との間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００６２】
さらに別の手法として、ｎ＋コンタクト層１１のキャリア濃度は、ｎ＋コンタクト層１２のキャリア濃度と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００６３】
さらに別の手法として、ｎ＋コンタクト層１１の深さは、ｎ＋コンタクト層１２の深さと実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００６４】
（第４実施形態）
図４は、本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図である。ここでは、ゲート領域に金属層、酸化物層、半導体層を含むＭＯＳ(Metal-Oxide-Semiconductor)ＦＥＴとして構成した例について説明する。酸化物層の代わりに一般の電気絶縁層を用いれば、上位概念のＭＩＳ(Metal-Insulator-Semiconductor)型ＦＥＴを構成できる。ＭＩＳ型ＦＥＴの場合、金属層にバイアス電圧が印加されると、半導体層と絶縁層との界面付近に反転層が形成され、この反転層がキャリアのチャネルとして機能する。
【００６５】
基板１の上にはバッファ層２が形成され、バッファ層２の上にはチャネル層３が形成される。チャネル層３には、基板１の主面に平行なチャネルを含むゲート領域と、チャネルの第１端側（図の左側）に設けられた第１領域と、チャネルの第２端側（図の右側）に設けられた第２領域とが形成される。
【００６６】
ゲート領域には、チャネル層３の上に形成された絶縁体層１４と、チャネルのコンダクタンスを制御するためのゲート電極１３ａが設けられる。第１領域には、ソース電極またはドレイン電極として機能する第１電極１１ａが設けられる。第２領域には、第１電極１１ａとは逆に、ドレイン電極またはソース電極として機能する第２電極１２ａが設けられる。ゲート領域と第１領域との間およびゲート領域と第２領域との間には、多数キャリアが通過するドリフト領域が形成される。
【００６７】
基板１は、Ｓｉ、ＳｉＣ、ＧａＮなどの半導体ウエハで形成可能であり、ここでは比較的高いキャリア濃度のｎ＋層として形成している。基板１の裏面には、コモン電極１０ａが形成され、一般にはグランドに接続される。
【００６８】
特に、基板１および各層２，３の半導体材料としてＳｉＣを使用することが好ましく、Ｓｉと比較して、エネルギーギャップが約３倍、絶縁破壊電界強度が約１０倍、飽和電子速度が約２倍、熱伝導度が約３倍と優れた物性値を有するため、小型で大容量のパワーＦＥＴ素子を実現できる。また、チャネル層３をＳｉＣで形成した場合、所定開口を持つマスクを用いて酸化処理を施すことによって、ＳｉベースのＭＯＳＦＥＴと同様に、ＳｉＯ２からなる絶縁体層１４を形成することができる。
【００６９】
バッファ層２は化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長され、ここでは比較的低いキャリア濃度のｐ−層として形成している。
【００７０】
チャネル層３も化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長される。チャネル層３は、ここでは通常のキャリア濃度を有するｎ層として形成している。
【００７１】
ゲート領域には、ｐ型ドーパントの拡散やイオン注入によって、通常のキャリア濃度のｐ層１５が形成され、このｐ層１５の上にゲート電極１３ａが形成される。第１領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１１が形成され、このｎ＋コンタクト層１１の上に第１電極１１ａが形成される。第２領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１２が形成され、このｎ＋コンタクト層１２の上に第２電極１２ａが形成される。
【００７２】
次に、素子の動作について説明する。コモン電極１０ａの電位を基準（＝０ボルト）として、ゲート電極１３ａに正のゲート電圧を印加すると、チャネルとして機能する反転層が誘起される。この状態で第１電極１１ａに正の電圧＋Ｖ、第２電極１２ａに負の電圧−Ｖをそれぞれ印加すると、第１電極１１ａ→ｎ＋コンタクト層１１→左側ドリフト領域→ゲート領域のチャネル→右側ドリフト領域→ｎ＋コンタクト層１２→第２電極１２ａという経路で順方向電流が流れる。次に、ゲート電極１３ａに負のゲート電圧を印加すると、反転層が消滅して、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、順方向電流は流れなくなる。
【００７３】
一方、ゲート電極１３ａに正のゲート電圧を印加した状態で、第１電極１１ａに負の電圧−Ｖ、第２電極１２ａに正の電圧＋Ｖをそれぞれ印加すると、第２電極１２ａ→ｎ＋コンタクト層１２→右側ドリフト領域→ゲート領域のチャネル→左側ドリフト領域→ｎ＋コンタクト層１１→第１電極１１ａという経路で逆方向電流が流れる。次に、ゲート電極１３ａに負のゲート電圧を印加すると、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、逆方向電流は流れなくなる。
【００７４】
こうして第１電極１１ａおよび第２電極１２ａが交互にソース電極またはドレイン電極として機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電流を制御することができる。なお、ゲート電圧を変化させる範囲は、ＭＯＳＦＥＴの特性がエンハンスメント形あるいはディプレッション形であるかに応じて適宜設定される。
【００７５】
上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効果トランジスタの順方向特性および逆方向特性（例えば、ドレイン電流−ドレイン・ソース間電圧特性、ドレイン電流−ゲート・ソース間電圧特性、オン抵抗、ゲート・ソース間容量、逆電圧特性など）は実質的に等価であることが好ましい。
【００７６】
その手法として、ゲート電極１３ａを含むゲート領域は、第１電極１１ａを含む第１領域と第２電極１２ａを含む第２領域の中心に配置することが好ましく、これにより左側ドリフト領域の長さＬ１および右側ドリフト領域の長さＬ２が一致するようになり、順方向特性および逆方向特性を実質的に等価にすることができる。
【００７７】
別の手法として、ゲート電極１３ａと第１電極１１ａとの間隔は、ゲート電極１３ａと第２電極１２ａとの間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００７８】
さらに別の手法として、ゲート領域のチャネルとｎ＋コンタクト層１１との間隔は、ゲート領域のチャネルとｎ＋コンタクト層１２との間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００７９】
さらに別の手法として、ｎ＋コンタクト層１１のキャリア濃度は、ｎ＋コンタクト層１２のキャリア濃度と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００８０】
さらに別の手法として、ｎ＋コンタクト層１１の深さは、ｎ＋コンタクト層１２の深さと実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００８１】
（第５実施形態）
図５は、本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図である。ここでは、ゲート領域に金属と半導体のショットキー接合を含むＭＥＳ(Metal-Semiconductor)型ＦＥＴとして構成した例について説明する。ＭＥＳ型ＦＥＴの場合、ショットキー接合で生ずる空乏層がチャネルのコンダクタンスを変化させる。
【００８２】
基板１の上にはバッファ層２が形成され、バッファ層２の上にはチャネル層３が形成される。チャネル層３には、基板１の主面に平行なチャネルを含むゲート領域と、チャネルの第１端側（図の左側）に設けられた第１領域と、チャネルの第２端側（図の右側）に設けられた第２領域とが形成される。
【００８３】
ゲート領域には、チャネルのコンダクタンスを制御するためのゲート電極１３ａが設けられる。第１領域には、ソース電極またはドレイン電極として機能する第１電極１１ａが設けられる。第２領域には、第１電極１１ａとは逆に、ドレイン電極またはソース電極として機能する第２電極１２ａが設けられる。ゲート領域と第１領域との間およびゲート領域と第２領域との間には、多数キャリアが通過するドリフト領域が形成される。
【００８４】
基板１は、Ｓｉ、ＳｉＣ、ＧａＮなどの半導体ウエハで形成可能であり、ここでは比較的高いキャリア濃度のｎ＋層として形成している。基板１の裏面には、コモン電極１０ａが形成され、一般にはグランドに接続される。
【００８５】
特に、基板１および各層２，３の半導体材料としてＳｉＣを使用することが好ましく、Ｓｉと比較して、エネルギーギャップが約３倍、絶縁破壊電界強度が約１０倍、飽和電子速度が約２倍、熱伝導度が約３倍と優れた物性値を有するため、小型で大容量のパワーＦＥＴ素子を実現できる。
【００８６】
バッファ層２は化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長され、ここでは比較的低いキャリア濃度のｐ−層として形成している。
【００８７】
チャネル層３も化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長される。チャネル層３は、ここでは通常のキャリア濃度を有するｎ層として形成している。
【００８８】
ゲート領域には、チャネル層３の上に直接ゲート電極１３ａが形成される。第１領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１１が形成され、このｎ＋コンタクト層１１の上に第１電極１１ａが形成される。第２領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１２が形成され、このｎ＋コンタクト層１２の上に第２電極１２ａが形成される。
【００８９】
次に、素子の動作について説明する。コモン電極１０ａの電位を基準（＝０ボルト）として、ゲート電極１３ａに正のゲート電圧を印加すると、ゲート領域の空乏層が減少する。この状態で第１電極１１ａに正の電圧＋Ｖ、第２電極１２ａに負の電圧−Ｖをそれぞれ印加すると、第１電極１１ａ→ｎ＋コンタクト層１１→左側ドリフト領域→ゲート領域のチャネル→右側ドリフト領域→ｎ＋コンタクト層１２→第２電極１２ａという経路で順方向電流が流れる。次に、ゲート電極１３ａに負のゲート電圧を印加すると、空乏層が増加して、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、順方向電流は流れなくなる。
【００９０】
一方、ゲート電極１３ａに正のゲート電圧を印加した状態で、第１電極１１ａに負の電圧−Ｖ、第２電極１２ａに正の電圧＋Ｖをそれぞれ印加すると、第２電極１２ａ→ｎ＋コンタクト層１２→右側ドリフト領域→ゲート領域のチャネル→左側ドリフト領域→ｎ＋コンタクト層１１→第１電極１１ａという経路で逆方向電流が流れる。次に、ゲート電極１３ａに負のゲート電圧を印加すると、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、逆方向電流は流れなくなる。
【００９１】
こうして第１電極１１ａおよび第２電極１２ａが交互にソース電極またはドレイン電極として機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電流を制御することができる。
【００９２】
上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効果トランジスタの順方向特性および逆方向特性（例えば、ドレイン電流−ドレイン・ソース間電圧特性、ドレイン電流−ゲート・ソース間電圧特性、オン抵抗、ゲート・ソース間容量、逆電圧特性など）は実質的に等価であることが好ましい。
【００９３】
その手法として、ゲート電極１３ａを含むゲート領域は、第１電極１１ａを含む第１領域と第２電極１２ａを含む第２領域の中心に配置すること、即ち、図５に示すように、ゲート領域の中心線Ｓと第１領域との距離Ｌ１がゲート領域の中心線Ｓと第２領域との距離Ｌ２と等しいことが好ましく、これにより左側ドリフト領域の長さおよび右側ドリフト領域の長さが一致するようになり、順方向特性および逆方向特性を実質的に等価にすることができる。
【００９４】
別の手法として、ゲート電極１３ａと第１電極１１ａとの間隔は、ゲート電極１３ａと第２電極１２ａとの間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００９５】
さらに別の手法として、ゲート領域のチャネルとｎ＋コンタクト層１１との間隔は、ゲート領域のチャネルとｎ＋コンタクト層１２との間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００９６】
さらに別の手法として、ｎ＋コンタクト層１１のキャリア濃度は、ｎ＋コンタクト層１２のキャリア濃度と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００９７】
さらに別の手法として、ｎ＋コンタクト層１１の深さは、ｎ＋コンタクト層１２の深さと実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００９８】
（第６実施形態）
図６は、本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図である。ここでは、フィールドプレート構造を有するＭＥＳ型ＦＥＴとして構成した例について説明する。フィールドプレート構造は、半導体内部での電界集中を緩和して、破壊耐圧を改善するために設けられ、ここではゲート電極に設けた例を説明するが、ソース電極またはドレイン電極に設けても構わない。
【００９９】
基板１の上にはバッファ層２が形成され、バッファ層２の上にはチャネル層３が形成される。チャネル層３には、基板１の主面に平行なチャネルを含むゲート領域と、チャネルの第１端側（図の左側）に設けられた第１領域と、チャネルの第２端側（図の右側）に設けられた第２領域とが形成される。
【０１００】
ゲート領域には、チャネルのコンダクタンスを制御するためのゲート電極１３ａが設けられる。第１領域には、ソース電極またはドレイン電極として機能する第１電極１１ａが設けられる。第２領域には、第１電極１１ａとは逆に、ドレイン電極またはソース電極として機能する第２電極１２ａが設けられる。ゲート領域と第１領域との間およびゲート領域と第２領域との間には、多数キャリアが通過するドリフト領域が形成される。
【０１０１】
基板１は、Ｓｉ、ＳｉＣ、ＧａＮなどの半導体ウエハで形成可能であり、ここでは比較的高いキャリア濃度のｎ＋層として形成している。基板１の裏面には、コモン電極１０ａが形成され、一般にはグランドに接続される。
【０１０２】
特に、基板１および各層２，３の半導体材料としてＳｉＣを使用することが好ましく、Ｓｉと比較して、エネルギーギャップが約３倍、絶縁破壊電界強度が約１０倍、飽和電子速度が約２倍、熱伝導度が約３倍と優れた物性値を有するため、小型で大容量のパワーＦＥＴ素子を実現できる。
【０１０３】
バッファ層２は化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長され、ここでは比較的低いキャリア濃度のｐ−層として形成している。
【０１０４】
チャネル層３も化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長される。チャネル層３は、ここでは通常のキャリア濃度を有するｎ層として形成している。また、チャネル層３の上には、各電極位置を除いてＳｉＯ２からなる絶縁体層１６が形成される。
【０１０５】
ゲート領域には、チャネル層３の上に直接ゲート電極１３ａが形成され、さらにゲート電極１３ａのエッジ周辺を囲むように、導電性のフィールドプレート１３ｂが絶縁体層１６の上に設けられる。チャネル層３の内部において、ゲート電極１３ａのエッジ付近で電界集中が生ずることから、フィールドプレート１３ｂはエッジ付近での電界集中を緩和する機能を果たす。
【０１０６】
第１領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１１が形成され、このｎ＋コンタクト層１１の上に第１電極１１ａが形成される。第２領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１２が形成され、このｎ＋コンタクト層１２の上に第２電極１２ａが形成される。
【０１０７】
次に、素子の動作について説明する。コモン電極１０ａの電位を基準（＝０ボルト）として、ゲート電極１３ａに正のゲート電圧を印加すると、ゲート領域の空乏層が減少する。この状態で第１電極１１ａに正の電圧＋Ｖ、第２電極１２ａに負の電圧−Ｖをそれぞれ印加すると、第１電極１１ａ→ｎ＋コンタクト層１１→左側ドリフト領域→ゲート領域のチャネル→右側ドリフト領域→ｎ＋コンタクト層１２→第２電極１２ａという経路で順方向電流が流れる。次に、ゲート電極１３ａに負のゲート電圧を印加すると、空乏層が増加して、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、順方向電流は流れなくなる。
【０１０８】
一方、ゲート電極１３ａに正のゲート電圧を印加した状態で、第１電極１１ａに負の電圧−Ｖ、第２電極１２ａに正の電圧＋Ｖをそれぞれ印加すると、第２電極１２ａ→ｎ＋コンタクト層１２→右側ドリフト領域→ゲート領域のチャネル→左側ドリフト領域→ｎ＋コンタクト層１１→第１電極１１ａという経路で逆方向電流が流れる。次に、ゲート電極１３ａに負のゲート電圧を印加すると、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、逆方向電流は流れなくなる。
【０１０９】
こうして第１電極１１ａおよび第２電極１２ａが交互にソース電極またはドレイン電極として機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電流を制御することができる。
【０１１０】
上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効果トランジスタの順方向特性および逆方向特性（例えば、ドレイン電流−ドレイン・ソース間電圧特性、ドレイン電流−ゲート・ソース間電圧特性、オン抵抗、ゲート・ソース間容量、逆電圧特性など）は実質的に等価であることが好ましい。
【０１１１】
その手法として、ゲート電極１３ａを含むゲート領域は、第１電極１１ａを含む第１領域と第２電極１２ａを含む第２領域の中心に配置すること、即ち、図６に示すように、ゲート領域の中心線Ｓと第１領域との距離Ｌ１がゲート領域の中心線Ｓと第２領域との距離Ｌ２と等しいことが好ましく、これにより左側ドリフト領域の長さおよび右側ドリフト領域の長さが一致するようになり、順方向特性および逆方向特性を実質的に等価にすることができる。
【０１１２】
別の手法として、ゲート電極１３ａと第１電極１１ａとの間隔は、ゲート電極１３ａと第２電極１２ａとの間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【０１１３】
さらに別の手法として、ゲート領域のチャネルとｎ＋コンタクト層１１との間隔は、ゲート領域のチャネルとｎ＋コンタクト層１２との間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【０１１４】
さらに別の手法として、ｎ＋コンタクト層１１のキャリア濃度は、ｎ＋コンタクト層１２のキャリア濃度と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【０１１５】
さらに別の手法として、ｎ＋コンタクト層１１の深さは、ｎ＋コンタクト層１２の深さと実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【０１１６】
なお上述した各実施形態では、基板１、チャネル層３をｎ導電型とし、バッファ層２、リサーフ層４（図３）、ｐ層１５（図４）をｐ導電型とした例について説明したが、各層について導電型を逆にした構成も同様に本発明は適用可能である。
【産業上の利用可能性】
【０１１７】
本発明は、新規な双方向型電界効果トランジスタを提案するものであり、マトリクスコンバータなどの交流電力制御機器を小型化、大容量化できる点で極めて有用である。
【図面の簡単な説明】
【０１１８】
【図１】図１（ａ）は、本発明に係るマトリクスコンバータの一例を示す回路図であり、図１（ｂ）（ｃ）は、スイッチング素子の回路図である。
【図２】本発明に係る双方向型電界効果トランジスタの一例を示す断面図である。
【図３】本発明に係る双方向型電界効果トランジスタの他の例を示す断面図である。
【図４】本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図である。
【図５】本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図である。
【図６】本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図である。
【図７】図７（ａ）は、従来のマトリクスコンバータの一例を示す回路図であり、図７（ｂ）〜（ｄ）は、スイッチング素子の回路図である。
【符号の説明】
【０１１９】
１ 基板
２ バッファ層
３ チャネル層
４ リサーフ層
１０ａ コモン電極
１１ａ 第１電極
１１，１２ ｎ＋コンタクト層
１２ａ 第２電極
１３ ｐ＋層
１３ａ ゲート電極
１３ｂ フィールドプレート
１４，１６ 絶縁体層
１５ ｐ層
ＣＶ マトリクスコンバータ
【技術分野】
【０００１】
本発明は、双方向に流れる電流を制御可能な双方向型電界効果トランジスタおよび該トランジスタを用いたマトリクスコンバータに関する。
【背景技術】
【０００２】
図７（ａ）は、従来のマトリクスコンバータの一例を示す回路図であり、図７（ｂ）〜（ｄ）は、スイッチング素子の回路図である。マトリクスコンバータＣＶは、ある周波数の交流電力を異なる周波数の交流電力に変換する機能を有する。
【０００３】
三相交流電源ＰＳは、３本のラインＲ，Ｓ，Ｔを通じて周波数Ｆａの三相交流電力を供給する。三相交流モータＭは、３本のラインＵ，Ｖ，Ｗを通じて供給される周波数Ｆｂの三相交流電力によって駆動される。
【０００４】
マトリクスコンバータＣＶは、入力側のラインＲ，Ｓ，Ｔと、出力側のラインＵ，Ｖ，Ｗと、各ラインＲ，Ｓ，Ｔと各ラインＵ，Ｖ，Ｗとの間にマトリクス状に配置され、ライン同士を開閉するための９個のスイッチング素子ＳＷなどで構成される。各スイッチング素子ＳＷは、所望のタイミングでＰＷＭ（パルス幅変調）制御を行う制御回路（不図示）によって駆動される。
【０００５】
各スイッチング素子ＳＷは、順方向および逆方向に流れる交流電流を開閉する必要があることから、一般のパワートランジスタでは実現できない。そのため、何らかの回路配置の工夫が要求される。
【０００６】
従来のマトリクスコンバータは、図７（ｃ）に示すように、ＩＧＢＴ(Insulated Gate Bipolar Transistor)素子Ｑ１とダイオード素子Ｄ１の直列回路と、ＩＧＢＴ素子Ｑ２とダイオード素子Ｄ２の直列回路とを逆並列に接続したものを１つのスイッチング素子ＳＷとして使用している。これは、ＩＧＢＴ素子が一方向電流しか制御できないため、逆並列接続によって双方向電流の制御を可能とし、さらにＩＧＢＴ素子の逆耐圧特性が低いことから、ダイオード素子の直列接続によって逆耐圧特性を改善している。
【０００７】
しかしながら、こうした回路構成では、１つのスイッチング素子ＳＷを実現するために４つのパワーデバイスを必要とする。図７（ａ）に示す三相−三相変換の場合、９個のスイッチング素子ＳＷにつき３６個のパワーデバイスが必要になる。また、個々のパワーデバイスも大きな電圧定格および電流定格が要求されることから、必然的に回路規模が大型化し、多量の発熱を放熱するための冷却機構も大型化してしまう。
【０００８】
こうした課題を解決するため、図７（ｄ）に示すようなＲＢ(Reverse Blocking)−ＩＧＢＴ素子が、下記の非特許文献１で提案されている。
【０００９】
【非特許文献１】Proceedings of 2004 International Symposium on Power Semiconductor Devices & ICs, Kitakyushu, pp. 121-124
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＲＢ−ＩＧＢＴ素子は、ＩＧＢＴ素子が形成された半導体基板の端部にダイオード領域が一体的に形成されたものであり、回路要素としては、図７（ｃ）に示すＩＧＢＴ素子とダイオード素子の直列回路と等価になる。
【００１１】
しかしながら、ＲＢ−ＩＧＢＴ素子を用いた場合でも、双方向電流を制御可能とするために、２つのＲＢ−ＩＧＢＴ素子を逆並列接続しなければならない。そのため、１つのスイッチング素子ＳＷを実現するために、２つのパワーデバイスを必要とし、回路規模の大型化、冷却機構の大型化をもたらす。
【００１２】
本発明の目的は、単一のデバイスで双方向に流れる電流を制御できる双方向型電界効果トランジスタを提供することである。
【００１３】
また本発明の目的は、こうした双方向型電界効果トランジスタを用いて、小型で大容量のマトリクスコンバータを提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明に係る双方向型電界効果トランジスタは、半導体基板と、
半導体基板上に設けられ、該基板の主面に平行なチャネルと該チャネルのコンダクタンスを制御するためのゲート電極とを含むゲート領域と、
チャネルの第１端側に設けられた第１領域と、
チャネルの第２端側に設けられた第２領域とを備え、
第１領域からチャネルを介して第２領域へ流れる第１電流および第２領域からチャネルを介して第１領域へ流れる第２電流が、ゲート電極に印加されるゲート電圧によって制御されることを特徴とする。
【００１５】
本発明において、ゲート領域は、第１領域と第２領域の中心に配置されていることが好ましい。
【００１６】
また本発明において、ゲート電極と第１領域に含まれる第１電極との間隔は、ゲート電極と第２領域に含まれる第２電極との間隔と実質的に等しいことが好ましい。
【００１７】
また本発明において、ゲート領域のチャネルと第１領域に含まれる第１コンタクト層との間隔は、ゲート領域のチャネルと第２領域に含まれる第２コンタクト層との間隔と実質的に等しいことが好ましい。
【００１８】
また本発明において、ゲート領域がｐ−ｎ接合を含む接合型であることが好ましい。
【００１９】
また本発明において、ゲート領域が金属層、絶縁体層、半導体層を含むＭＩＳ型であることが好ましい。
【００２０】
また本発明において、ゲート領域が金属と半導体のショットキー接合を含むＭＥＳ型であることが好ましい。
【００２１】
また本発明において、半導体基板は、ＳｉＣで形成されることが好ましい。
【００２２】
本発明に係るマトリクスコンバータは、第１周波数の交流電流が流れる複数の入力ラインと、
第２周波数の交流電流が流れる複数の出力ラインと、
各入力ラインと各出力ラインとの間を開閉するための複数のスイッチング素子とを備え、
スイッチング素子として、上記の双方向型電界効果トランジスタを用いたことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、半導体基板上に、該基板の主面に平行なチャネルを含むゲート領域を設け、チャネルの第１端側に第１領域を、チャネルの第２端側に第２領域をそれぞれ配置して、第１領域がソースとして、第２領域がドレインとしてそれぞれ機能する順方向モードおよび、第２領域がソースとして、第１領域がドレインとしてそれぞれ機能する逆方向モードが動作可能な双方向型電界効果トランジスタを実現している。順方向電流および逆方向電流は、ゲート電極に印加されるゲート電圧によって制御することができる。従って、単一のデバイスだけで双方向に流れる交流電流を制御することが可能になり、小型で大容量の交流スイッチング素子が得られる。
【００２４】
また、こうした双方向型電界効果トランジスタをスイッチング素子として用いたマトリクスコンバータは、パワーデバイスの数を大幅に低減できることから、従来と比べて回路規模の小型化、冷却機構の小型化、簡素化を図ることができる。
【発明を実施するための最良の形態】
【００２５】
（第１実施形態）
図１（ａ）は、本発明に係るマトリクスコンバータの一例を示す回路図であり、図１（ｂ）（ｃ）は、スイッチング素子の回路図である。マトリクスコンバータＣＶは、ある周波数の交流電力を異なる周波数の交流電力に変換する機能を有する。ここでは、三相−三相変換の例を説明するが、三相−単相変換、単相−三相変換、単相−単相変換、あるいはＭ相−Ｎ相変換も同様に適用できる。
【００２６】
三相交流電源ＰＳは、３本のラインＲ，Ｓ，Ｔを通じて周波数Ｆａの三相交流電力を供給する。三相交流モータＭは、３本のラインＵ，Ｖ，Ｗを通じて供給される周波数Ｆｂの三相交流電力によって駆動される。
【００２７】
マトリクスコンバータＣＶは、入力側のラインＲ，Ｓ，Ｔと、出力側のラインＵ，Ｖ，Ｗと、各ラインＲ，Ｓ，Ｔと各ラインＵ，Ｖ，Ｗとの間にマトリクス状に配置され、ライン同士を開閉するための９個のスイッチング素子ＳＷなどで構成される。各スイッチング素子ＳＷは、所望のタイミングでＰＷＭ（パルス幅変調）制御を行う制御回路（不図示）によって駆動される。
【００２８】
本実施形態では、これらのスイッチング素子ＳＷとして、図１（ｃ）に示すように、単一のデバイスで双方向に流れる交流電流を制御可能な双方向型電界効果トランジスタＱＡを使用している。従って、１つのスイッチング素子ＳＷにつき１つのパワーデバイスで足りるため、マトリクスコンバータで使用するパワーデバイスの数を大幅に低減できることから、従来と比べて回路規模の小型化、冷却機構の小型化、簡素化を図ることができる。
【００２９】
（第２実施形態）
図２は、本発明に係る双方向型電界効果トランジスタの一例を示す断面図である。ここでは、接合型電界効果トランジスタ（Ｊ−ＦＥＴ）として構成した例について説明する。
【００３０】
基板１の上にはバッファ層２が形成され、バッファ層２の上にはチャネル層３が形成される。チャネル層３には、基板１の主面に平行なチャネルを含むゲート領域と、チャネルの第１端側（図の左側）に設けられた第１領域と、チャネルの第２端側（図の右側）に設けられた第２領域とが形成される。
【００３１】
ゲート領域には、チャネルのコンダクタンスを制御するためのゲート電極１３ａが設けられる。第１領域には、ソース電極またはドレイン電極として機能する第１電極１１ａが設けられる。第２領域には、第１電極１１ａとは逆に、ドレイン電極またはソース電極として機能する第２電極１２ａが設けられる。ゲート領域と第１領域との間およびゲート領域と第２領域との間には、多数キャリアが通過するドリフト領域が形成される。
【００３２】
基板１は、Ｓｉ、ＳｉＣ、ＧａＮなどの半導体ウエハで形成可能であり、ここでは比較的高いキャリア濃度のｎ＋層として形成している。基板１の裏面には、コモン電極１０ａが形成され、一般にはグランドに接続される。
【００３３】
特に、基板１および各層２，３の半導体材料としてＳｉＣを使用することが好ましく、Ｓｉと比較して、エネルギーギャップが約３倍、絶縁破壊電界強度が約１０倍、飽和電子速度が約２倍、熱伝導度が約３倍と優れた物性値を有するため、小型で大容量のパワーＦＥＴ素子を実現できる。
【００３４】
バッファ層２は化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長され、ここでは比較的低いキャリア濃度のｐ−層として形成している。
【００３５】
チャネル層３も化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長され、ここでは通常のキャリア濃度を有するｎ層として形成している。
【００３６】
チャネル層３のゲート領域には、ｐ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｐ＋層１３が形成され、このｐ＋層１３の上にゲート電極１３ａが形成される。チャネル層３の第１領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１１が形成され、このｎ＋コンタクト層１１の上に第１電極１１ａが形成される。チャネル層３の第２領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１２が形成され、このｎ＋コンタクト層１２の上に第２電極１２ａが形成される。
【００３７】
次に、素子の動作について説明する。コモン電極１０ａの電位を基準（＝０ボルト）として、第１電極１１ａに正の電圧＋Ｖ、第２電極１２ａに負の電圧−Ｖをそれぞれ印加すると、第１電極１１ａ→ｎ＋コンタクト層１１→左側ドリフト領域→ゲート領域のチャネル→右側ドリフト領域→ｎ＋コンタクト層１２→第２電極１２ａという経路で順方向電流が流れる。この状態でゲート電極１３ａに負のゲート電圧を印加すると、ｐ＋層１３とｎ型チャネル層３からなるｐ−ｎ接合部に空乏層が形成され、ゲート領域のチャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、順方向電流は流れなくなる。
【００３８】
一方、第１電極１１ａに負の電圧−Ｖ、第２電極１２ａに正の電圧＋Ｖをそれぞれ印加すると、第２電極１２ａ→ｎ＋コンタクト層１２→右側ドリフト領域→ゲート領域のチャネル→左側ドリフト領域→ｎ＋コンタクト層１１→第１電極１１ａという経路で逆方向電流が流れる。この状態でゲート電極１３ａに負のゲート電圧を印加すると、ｐ＋層１３とｎ型チャネル層３からなるｐ−ｎ接合部に空乏層が形成され、ゲート領域のチャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、逆方向電流は流れなくなる。
【００３９】
こうして第１電極１１ａおよび第２電極１２ａが交互にソース電極またはドレイン電極として機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電流を制御することができる。
【００４０】
上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効果トランジスタの順方向特性および逆方向特性（例えば、ドレイン電流−ドレイン・ソース間電圧特性、ドレイン電流−ゲート・ソース間電圧特性、オン抵抗、ゲート・ソース間容量、逆電圧特性など）は実質的に等価であることが好ましい。
【００４１】
その手法として、ゲート電極１３ａを含むゲート領域は、第１電極１１ａを含む第１領域と第２電極１２ａを含む第２領域の中心に配置することが好ましく、これにより左側ドリフト領域の長さＬ１および右側ドリフト領域の長さＬ２が一致するようになり、順方向特性および逆方向特性を実質的に等価にすることができる。
【００４２】
別の手法として、ゲート電極１３ａと第１電極１１ａとの間隔は、ゲート電極１３ａと第２電極１２ａとの間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００４３】
さらに別の手法として、ゲート領域のチャネルとｎ＋コンタクト層１１との間隔は、ゲート領域のチャネルとｎ＋コンタクト層１２との間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００４４】
さらに別の手法として、ｎ＋コンタクト層１１のキャリア濃度は、ｎ＋コンタクト層１２のキャリア濃度と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００４５】
さらに別の手法として、ｎ＋コンタクト層１１の深さは、ｎ＋コンタクト層１２の深さと実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００４６】
（第３実施形態）
図３は、本発明に係る双方向型電界効果トランジスタの他の例を示す断面図である。ここでは、リサーフ(RESURF: Reduced Surface Field)層を有する接合型電界効果トランジスタ（Ｊ−ＦＥＴ）として構成した例について説明する。
【００４７】
基板１の上にはバッファ層２が形成され、バッファ層２の上にはチャネル層３が形成され、チャネル層３の上にはリサーフ層４が形成される。チャネル層３およびリサーフ層４には、基板１の主面に平行なチャネルを含むゲート領域と、チャネルの第１端側（図の左側）に設けられた第１領域と、チャネルの第２端側（図の右側）に設けられた第２領域とが形成される。
【００４８】
ゲート領域には、チャネルのコンダクタンスを制御するためのゲート電極１３ａが設けられる。第１領域には、ソース電極またはドレイン電極として機能する第１電極１１ａが設けられる。第２領域には、第１電極１１ａとは逆に、ドレイン電極またはソース電極として機能する第２電極１２ａが設けられる。ゲート領域と第１領域との間およびゲート領域と第２領域との間には、多数キャリアが通過するドリフト領域が形成される。
【００４９】
基板１は、Ｓｉ、ＳｉＣ、ＧａＮなどの半導体ウエハで形成可能であり、ここでは比較的高いキャリア濃度のｎ＋層として形成している。基板１の裏面には、コモン電極１０ａが形成され、一般にはグランドに接続される。
【００５０】
特に、基板１および各層２，３の半導体材料としてＳｉＣを使用することが好ましく、Ｓｉと比較して、エネルギーギャップが約３倍、絶縁破壊電界強度が約１０倍、飽和電子速度が約２倍、熱伝導度が約３倍と優れた物性値を有するため、小型で大容量のパワーＦＥＴ素子を実現できる。
【００５１】
バッファ層２は化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長され、ここでは比較的低いキャリア濃度のｐ−層として形成している。
【００５２】
チャネル層３およびリサーフ層４も化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長される。チャネル層３は、ここでは通常のキャリア濃度を有するｎ層として形成している。
【００５３】
リサーフ層４は、ｐ型ドーパントの拡散やイオン注入によって、通常のキャリア濃度のｐ層として形成している。これによりドリフト領域にもｐ−ｎ接合が存在するようになり、表面近傍の電界集中が緩和して、耐圧特性を改善することができる。
【００５４】
ゲート領域には、ｐ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｐ＋層１３が形成され、このｐ＋層１３の上にゲート電極１３ａが形成される。第１領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１１が形成され、このｎ＋コンタクト層１１の上に第１電極１１ａが形成される。第２領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１２が形成され、このｎ＋コンタクト層１２の上に第２電極１２ａが形成される。
【００５５】
次に、素子の動作について説明する。コモン電極１０ａの電位を基準（＝０ボルト）として、第１電極１１ａに正の電圧＋Ｖ、第２電極１２ａに負の電圧−Ｖをそれぞれ印加すると、第１電極１１ａ→ｎ＋コンタクト層１１→左側ドリフト領域→ゲート領域のチャネル→右側ドリフト領域→ｎ＋コンタクト層１２→第２電極１２ａという経路で順方向電流が流れる。この状態でゲート電極１３ａに負のゲート電圧を印加すると、ｐ＋層１３とｎ型チャネル層３からなるｐ−ｎ接合部に空乏層が形成され、ゲート領域のチャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、順方向電流は流れなくなる。
【００５６】
一方、第１電極１１ａに負の電圧−Ｖ、第２電極１２ａに正の電圧＋Ｖをそれぞれ印加すると、第２電極１２ａ→ｎ＋コンタクト層１２→右側ドリフト領域→ゲート領域のチャネル→左側ドリフト領域→ｎ＋コンタクト層１１→第１電極１１ａという経路で逆方向電流が流れる。この状態でゲート電極１３ａに負のゲート電圧を印加すると、ｐ＋層１３とｎ型チャネル層３からなるｐ−ｎ接合部に空乏層が形成され、ゲート領域のチャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、逆方向電流は流れなくなる。
【００５７】
こうして第１電極１１ａおよび第２電極１２ａが交互にソース電極またはドレイン電極として機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電流を制御することができる。
【００５８】
上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効果トランジスタの順方向特性および逆方向特性（例えば、ドレイン電流−ドレイン・ソース間電圧特性、ドレイン電流−ゲート・ソース間電圧特性、オン抵抗、ゲート・ソース間容量、逆電圧特性など）は実質的に等価であることが好ましい。
【００５９】
その手法として、ゲート電極１３ａを含むゲート領域は、第１電極１１ａを含む第１領域と第２電極１２ａを含む第２領域の中心に配置することが好ましく、これにより左側ドリフト領域の長さＬ１および右側ドリフト領域の長さＬ２が一致するようになり、順方向特性および逆方向特性を実質的に等価にすることができる。
【００６０】
別の手法として、ゲート電極１３ａと第１電極１１ａとの間隔は、ゲート電極１３ａと第２電極１２ａとの間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００６１】
さらに別の手法として、ゲート領域のチャネルとｎ＋コンタクト層１１との間隔は、ゲート領域のチャネルとｎ＋コンタクト層１２との間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００６２】
さらに別の手法として、ｎ＋コンタクト層１１のキャリア濃度は、ｎ＋コンタクト層１２のキャリア濃度と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００６３】
さらに別の手法として、ｎ＋コンタクト層１１の深さは、ｎ＋コンタクト層１２の深さと実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００６４】
（第４実施形態）
図４は、本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図である。ここでは、ゲート領域に金属層、酸化物層、半導体層を含むＭＯＳ(Metal-Oxide-Semiconductor)ＦＥＴとして構成した例について説明する。酸化物層の代わりに一般の電気絶縁層を用いれば、上位概念のＭＩＳ(Metal-Insulator-Semiconductor)型ＦＥＴを構成できる。ＭＩＳ型ＦＥＴの場合、金属層にバイアス電圧が印加されると、半導体層と絶縁層との界面付近に反転層が形成され、この反転層がキャリアのチャネルとして機能する。
【００６５】
基板１の上にはバッファ層２が形成され、バッファ層２の上にはチャネル層３が形成される。チャネル層３には、基板１の主面に平行なチャネルを含むゲート領域と、チャネルの第１端側（図の左側）に設けられた第１領域と、チャネルの第２端側（図の右側）に設けられた第２領域とが形成される。
【００６６】
ゲート領域には、チャネル層３の上に形成された絶縁体層１４と、チャネルのコンダクタンスを制御するためのゲート電極１３ａが設けられる。第１領域には、ソース電極またはドレイン電極として機能する第１電極１１ａが設けられる。第２領域には、第１電極１１ａとは逆に、ドレイン電極またはソース電極として機能する第２電極１２ａが設けられる。ゲート領域と第１領域との間およびゲート領域と第２領域との間には、多数キャリアが通過するドリフト領域が形成される。
【００６７】
基板１は、Ｓｉ、ＳｉＣ、ＧａＮなどの半導体ウエハで形成可能であり、ここでは比較的高いキャリア濃度のｎ＋層として形成している。基板１の裏面には、コモン電極１０ａが形成され、一般にはグランドに接続される。
【００６８】
特に、基板１および各層２，３の半導体材料としてＳｉＣを使用することが好ましく、Ｓｉと比較して、エネルギーギャップが約３倍、絶縁破壊電界強度が約１０倍、飽和電子速度が約２倍、熱伝導度が約３倍と優れた物性値を有するため、小型で大容量のパワーＦＥＴ素子を実現できる。また、チャネル層３をＳｉＣで形成した場合、所定開口を持つマスクを用いて酸化処理を施すことによって、ＳｉベースのＭＯＳＦＥＴと同様に、ＳｉＯ２からなる絶縁体層１４を形成することができる。
【００６９】
バッファ層２は化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長され、ここでは比較的低いキャリア濃度のｐ−層として形成している。
【００７０】
チャネル層３も化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長される。チャネル層３は、ここでは通常のキャリア濃度を有するｎ層として形成している。
【００７１】
ゲート領域には、ｐ型ドーパントの拡散やイオン注入によって、通常のキャリア濃度のｐ層１５が形成され、このｐ層１５の上にゲート電極１３ａが形成される。第１領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１１が形成され、このｎ＋コンタクト層１１の上に第１電極１１ａが形成される。第２領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１２が形成され、このｎ＋コンタクト層１２の上に第２電極１２ａが形成される。
【００７２】
次に、素子の動作について説明する。コモン電極１０ａの電位を基準（＝０ボルト）として、ゲート電極１３ａに正のゲート電圧を印加すると、チャネルとして機能する反転層が誘起される。この状態で第１電極１１ａに正の電圧＋Ｖ、第２電極１２ａに負の電圧−Ｖをそれぞれ印加すると、第１電極１１ａ→ｎ＋コンタクト層１１→左側ドリフト領域→ゲート領域のチャネル→右側ドリフト領域→ｎ＋コンタクト層１２→第２電極１２ａという経路で順方向電流が流れる。次に、ゲート電極１３ａに負のゲート電圧を印加すると、反転層が消滅して、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、順方向電流は流れなくなる。
【００７３】
一方、ゲート電極１３ａに正のゲート電圧を印加した状態で、第１電極１１ａに負の電圧−Ｖ、第２電極１２ａに正の電圧＋Ｖをそれぞれ印加すると、第２電極１２ａ→ｎ＋コンタクト層１２→右側ドリフト領域→ゲート領域のチャネル→左側ドリフト領域→ｎ＋コンタクト層１１→第１電極１１ａという経路で逆方向電流が流れる。次に、ゲート電極１３ａに負のゲート電圧を印加すると、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、逆方向電流は流れなくなる。
【００７４】
こうして第１電極１１ａおよび第２電極１２ａが交互にソース電極またはドレイン電極として機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電流を制御することができる。なお、ゲート電圧を変化させる範囲は、ＭＯＳＦＥＴの特性がエンハンスメント形あるいはディプレッション形であるかに応じて適宜設定される。
【００７５】
上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効果トランジスタの順方向特性および逆方向特性（例えば、ドレイン電流−ドレイン・ソース間電圧特性、ドレイン電流−ゲート・ソース間電圧特性、オン抵抗、ゲート・ソース間容量、逆電圧特性など）は実質的に等価であることが好ましい。
【００７６】
その手法として、ゲート電極１３ａを含むゲート領域は、第１電極１１ａを含む第１領域と第２電極１２ａを含む第２領域の中心に配置することが好ましく、これにより左側ドリフト領域の長さＬ１および右側ドリフト領域の長さＬ２が一致するようになり、順方向特性および逆方向特性を実質的に等価にすることができる。
【００７７】
別の手法として、ゲート電極１３ａと第１電極１１ａとの間隔は、ゲート電極１３ａと第２電極１２ａとの間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００７８】
さらに別の手法として、ゲート領域のチャネルとｎ＋コンタクト層１１との間隔は、ゲート領域のチャネルとｎ＋コンタクト層１２との間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００７９】
さらに別の手法として、ｎ＋コンタクト層１１のキャリア濃度は、ｎ＋コンタクト層１２のキャリア濃度と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００８０】
さらに別の手法として、ｎ＋コンタクト層１１の深さは、ｎ＋コンタクト層１２の深さと実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００８１】
（第５実施形態）
図５は、本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図である。ここでは、ゲート領域に金属と半導体のショットキー接合を含むＭＥＳ(Metal-Semiconductor)型ＦＥＴとして構成した例について説明する。ＭＥＳ型ＦＥＴの場合、ショットキー接合で生ずる空乏層がチャネルのコンダクタンスを変化させる。
【００８２】
基板１の上にはバッファ層２が形成され、バッファ層２の上にはチャネル層３が形成される。チャネル層３には、基板１の主面に平行なチャネルを含むゲート領域と、チャネルの第１端側（図の左側）に設けられた第１領域と、チャネルの第２端側（図の右側）に設けられた第２領域とが形成される。
【００８３】
ゲート領域には、チャネルのコンダクタンスを制御するためのゲート電極１３ａが設けられる。第１領域には、ソース電極またはドレイン電極として機能する第１電極１１ａが設けられる。第２領域には、第１電極１１ａとは逆に、ドレイン電極またはソース電極として機能する第２電極１２ａが設けられる。ゲート領域と第１領域との間およびゲート領域と第２領域との間には、多数キャリアが通過するドリフト領域が形成される。
【００８４】
基板１は、Ｓｉ、ＳｉＣ、ＧａＮなどの半導体ウエハで形成可能であり、ここでは比較的高いキャリア濃度のｎ＋層として形成している。基板１の裏面には、コモン電極１０ａが形成され、一般にはグランドに接続される。
【００８５】
特に、基板１および各層２，３の半導体材料としてＳｉＣを使用することが好ましく、Ｓｉと比較して、エネルギーギャップが約３倍、絶縁破壊電界強度が約１０倍、飽和電子速度が約２倍、熱伝導度が約３倍と優れた物性値を有するため、小型で大容量のパワーＦＥＴ素子を実現できる。
【００８６】
バッファ層２は化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長され、ここでは比較的低いキャリア濃度のｐ−層として形成している。
【００８７】
チャネル層３も化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長される。チャネル層３は、ここでは通常のキャリア濃度を有するｎ層として形成している。
【００８８】
ゲート領域には、チャネル層３の上に直接ゲート電極１３ａが形成される。第１領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１１が形成され、このｎ＋コンタクト層１１の上に第１電極１１ａが形成される。第２領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１２が形成され、このｎ＋コンタクト層１２の上に第２電極１２ａが形成される。
【００８９】
次に、素子の動作について説明する。コモン電極１０ａの電位を基準（＝０ボルト）として、ゲート電極１３ａに正のゲート電圧を印加すると、ゲート領域の空乏層が減少する。この状態で第１電極１１ａに正の電圧＋Ｖ、第２電極１２ａに負の電圧−Ｖをそれぞれ印加すると、第１電極１１ａ→ｎ＋コンタクト層１１→左側ドリフト領域→ゲート領域のチャネル→右側ドリフト領域→ｎ＋コンタクト層１２→第２電極１２ａという経路で順方向電流が流れる。次に、ゲート電極１３ａに負のゲート電圧を印加すると、空乏層が増加して、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、順方向電流は流れなくなる。
【００９０】
一方、ゲート電極１３ａに正のゲート電圧を印加した状態で、第１電極１１ａに負の電圧−Ｖ、第２電極１２ａに正の電圧＋Ｖをそれぞれ印加すると、第２電極１２ａ→ｎ＋コンタクト層１２→右側ドリフト領域→ゲート領域のチャネル→左側ドリフト領域→ｎ＋コンタクト層１１→第１電極１１ａという経路で逆方向電流が流れる。次に、ゲート電極１３ａに負のゲート電圧を印加すると、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、逆方向電流は流れなくなる。
【００９１】
こうして第１電極１１ａおよび第２電極１２ａが交互にソース電極またはドレイン電極として機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電流を制御することができる。
【００９２】
上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効果トランジスタの順方向特性および逆方向特性（例えば、ドレイン電流−ドレイン・ソース間電圧特性、ドレイン電流−ゲート・ソース間電圧特性、オン抵抗、ゲート・ソース間容量、逆電圧特性など）は実質的に等価であることが好ましい。
【００９３】
その手法として、ゲート電極１３ａを含むゲート領域は、第１電極１１ａを含む第１領域と第２電極１２ａを含む第２領域の中心に配置すること、即ち、図５に示すように、ゲート領域の中心線Ｓと第１領域との距離Ｌ１がゲート領域の中心線Ｓと第２領域との距離Ｌ２と等しいことが好ましく、これにより左側ドリフト領域の長さおよび右側ドリフト領域の長さが一致するようになり、順方向特性および逆方向特性を実質的に等価にすることができる。
【００９４】
別の手法として、ゲート電極１３ａと第１電極１１ａとの間隔は、ゲート電極１３ａと第２電極１２ａとの間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００９５】
さらに別の手法として、ゲート領域のチャネルとｎ＋コンタクト層１１との間隔は、ゲート領域のチャネルとｎ＋コンタクト層１２との間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００９６】
さらに別の手法として、ｎ＋コンタクト層１１のキャリア濃度は、ｎ＋コンタクト層１２のキャリア濃度と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００９７】
さらに別の手法として、ｎ＋コンタクト層１１の深さは、ｎ＋コンタクト層１２の深さと実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【００９８】
（第６実施形態）
図６は、本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図である。ここでは、フィールドプレート構造を有するＭＥＳ型ＦＥＴとして構成した例について説明する。フィールドプレート構造は、半導体内部での電界集中を緩和して、破壊耐圧を改善するために設けられ、ここではゲート電極に設けた例を説明するが、ソース電極またはドレイン電極に設けても構わない。
【００９９】
基板１の上にはバッファ層２が形成され、バッファ層２の上にはチャネル層３が形成される。チャネル層３には、基板１の主面に平行なチャネルを含むゲート領域と、チャネルの第１端側（図の左側）に設けられた第１領域と、チャネルの第２端側（図の右側）に設けられた第２領域とが形成される。
【０１００】
ゲート領域には、チャネルのコンダクタンスを制御するためのゲート電極１３ａが設けられる。第１領域には、ソース電極またはドレイン電極として機能する第１電極１１ａが設けられる。第２領域には、第１電極１１ａとは逆に、ドレイン電極またはソース電極として機能する第２電極１２ａが設けられる。ゲート領域と第１領域との間およびゲート領域と第２領域との間には、多数キャリアが通過するドリフト領域が形成される。
【０１０１】
基板１は、Ｓｉ、ＳｉＣ、ＧａＮなどの半導体ウエハで形成可能であり、ここでは比較的高いキャリア濃度のｎ＋層として形成している。基板１の裏面には、コモン電極１０ａが形成され、一般にはグランドに接続される。
【０１０２】
特に、基板１および各層２，３の半導体材料としてＳｉＣを使用することが好ましく、Ｓｉと比較して、エネルギーギャップが約３倍、絶縁破壊電界強度が約１０倍、飽和電子速度が約２倍、熱伝導度が約３倍と優れた物性値を有するため、小型で大容量のパワーＦＥＴ素子を実現できる。
【０１０３】
バッファ層２は化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長され、ここでは比較的低いキャリア濃度のｐ−層として形成している。
【０１０４】
チャネル層３も化学気相成長法（ＣＶＤ）などを用いてエピタキシャル成長される。チャネル層３は、ここでは通常のキャリア濃度を有するｎ層として形成している。また、チャネル層３の上には、各電極位置を除いてＳｉＯ２からなる絶縁体層１６が形成される。
【０１０５】
ゲート領域には、チャネル層３の上に直接ゲート電極１３ａが形成され、さらにゲート電極１３ａのエッジ周辺を囲むように、導電性のフィールドプレート１３ｂが絶縁体層１６の上に設けられる。チャネル層３の内部において、ゲート電極１３ａのエッジ付近で電界集中が生ずることから、フィールドプレート１３ｂはエッジ付近での電界集中を緩和する機能を果たす。
【０１０６】
第１領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１１が形成され、このｎ＋コンタクト層１１の上に第１電極１１ａが形成される。第２領域には、ｎ型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度のｎ＋コンタクト層１２が形成され、このｎ＋コンタクト層１２の上に第２電極１２ａが形成される。
【０１０７】
次に、素子の動作について説明する。コモン電極１０ａの電位を基準（＝０ボルト）として、ゲート電極１３ａに正のゲート電圧を印加すると、ゲート領域の空乏層が減少する。この状態で第１電極１１ａに正の電圧＋Ｖ、第２電極１２ａに負の電圧−Ｖをそれぞれ印加すると、第１電極１１ａ→ｎ＋コンタクト層１１→左側ドリフト領域→ゲート領域のチャネル→右側ドリフト領域→ｎ＋コンタクト層１２→第２電極１２ａという経路で順方向電流が流れる。次に、ゲート電極１３ａに負のゲート電圧を印加すると、空乏層が増加して、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、順方向電流は流れなくなる。
【０１０８】
一方、ゲート電極１３ａに正のゲート電圧を印加した状態で、第１電極１１ａに負の電圧−Ｖ、第２電極１２ａに正の電圧＋Ｖをそれぞれ印加すると、第２電極１２ａ→ｎ＋コンタクト層１２→右側ドリフト領域→ゲート領域のチャネル→左側ドリフト領域→ｎ＋コンタクト層１１→第１電極１１ａという経路で逆方向電流が流れる。次に、ゲート電極１３ａに負のゲート電圧を印加すると、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、逆方向電流は流れなくなる。
【０１０９】
こうして第１電極１１ａおよび第２電極１２ａが交互にソース電極またはドレイン電極として機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電流を制御することができる。
【０１１０】
上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効果トランジスタの順方向特性および逆方向特性（例えば、ドレイン電流−ドレイン・ソース間電圧特性、ドレイン電流−ゲート・ソース間電圧特性、オン抵抗、ゲート・ソース間容量、逆電圧特性など）は実質的に等価であることが好ましい。
【０１１１】
その手法として、ゲート電極１３ａを含むゲート領域は、第１電極１１ａを含む第１領域と第２電極１２ａを含む第２領域の中心に配置すること、即ち、図６に示すように、ゲート領域の中心線Ｓと第１領域との距離Ｌ１がゲート領域の中心線Ｓと第２領域との距離Ｌ２と等しいことが好ましく、これにより左側ドリフト領域の長さおよび右側ドリフト領域の長さが一致するようになり、順方向特性および逆方向特性を実質的に等価にすることができる。
【０１１２】
別の手法として、ゲート電極１３ａと第１電極１１ａとの間隔は、ゲート電極１３ａと第２電極１２ａとの間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【０１１３】
さらに別の手法として、ゲート領域のチャネルとｎ＋コンタクト層１１との間隔は、ゲート領域のチャネルとｎ＋コンタクト層１２との間隔と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【０１１４】
さらに別の手法として、ｎ＋コンタクト層１１のキャリア濃度は、ｎ＋コンタクト層１２のキャリア濃度と実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【０１１５】
さらに別の手法として、ｎ＋コンタクト層１１の深さは、ｎ＋コンタクト層１２の深さと実質的に等しいことが好ましく、これにより順方向特性および逆方向特性を実質的に等価にすることができる。
【０１１６】
なお上述した各実施形態では、基板１、チャネル層３をｎ導電型とし、バッファ層２、リサーフ層４（図３）、ｐ層１５（図４）をｐ導電型とした例について説明したが、各層について導電型を逆にした構成も同様に本発明は適用可能である。
【産業上の利用可能性】
【０１１７】
本発明は、新規な双方向型電界効果トランジスタを提案するものであり、マトリクスコンバータなどの交流電力制御機器を小型化、大容量化できる点で極めて有用である。
【図面の簡単な説明】
【０１１８】
【図１】図１（ａ）は、本発明に係るマトリクスコンバータの一例を示す回路図であり、図１（ｂ）（ｃ）は、スイッチング素子の回路図である。
【図２】本発明に係る双方向型電界効果トランジスタの一例を示す断面図である。
【図３】本発明に係る双方向型電界効果トランジスタの他の例を示す断面図である。
【図４】本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図である。
【図５】本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図である。
【図６】本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図である。
【図７】図７（ａ）は、従来のマトリクスコンバータの一例を示す回路図であり、図７（ｂ）〜（ｄ）は、スイッチング素子の回路図である。
【符号の説明】
【０１１９】
１ 基板
２ バッファ層
３ チャネル層
４ リサーフ層
１０ａ コモン電極
１１ａ 第１電極
１１，１２ ｎ＋コンタクト層
１２ａ 第２電極
１３ ｐ＋層
１３ａ ゲート電極
１３ｂ フィールドプレート
１４，１６ 絶縁体層
１５ ｐ層
ＣＶ マトリクスコンバータ
【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板上に設けられ、該基板の主面に平行なチャネルと該チャネルのコンダクタンスを制御するためのゲート電極とを含むゲート領域と、
チャネルの第１端側に設けられた第１領域と、
チャネルの第２端側に設けられた第２領域とを備え、
第１領域からチャネルを介して第２領域へ流れる第１電流および第２領域からチャネルを介して第１領域へ流れる第２電流が、ゲート電極に印加されるゲート電圧によって制御されることを特徴とする双方向型電界効果トランジスタ。
【請求項２】
ゲート領域は、第１領域と第２領域の中心に配置されていることを特徴とする請求項１記載の双方向型電界効果トランジスタ。
【請求項３】
ゲート電極と第１領域に含まれる第１電極との間隔は、ゲート電極と第２領域に含まれる第２電極との間隔と実質的に等しいことを特徴とする請求項１記載の双方向型電界効果トランジスタ。
【請求項４】
ゲート領域のチャネルと第１領域に含まれる第１コンタクト層との間隔は、ゲート領域のチャネルと第２領域に含まれる第２コンタクト層との間隔と実質的に等しいことを特徴とする請求項１記載の双方向型電界効果トランジスタ。
【請求項５】
ゲート領域がｐ−ｎ接合を含む接合型であることを特徴とする請求項１〜４のいずれかに記載の双方向型電界効果トランジスタ。
【請求項６】
ゲート領域が金属層、絶縁体層、半導体層を含むＭＩＳ型であることを特徴とする請求項１〜４のいずれかに記載の双方向型電界効果トランジスタ。
【請求項７】
ゲート領域が金属と半導体のショットキー接合を含むＭＥＳ型であることを特徴とする請求項１〜４のいずれかに記載の双方向型電界効果トランジスタ。
【請求項８】
半導体基板は、ＳｉＣで形成されることを特徴とする請求項１〜７のいずれかに記載の双方向型電界効果トランジスタ。
【請求項９】
第１周波数の交流電流が流れる複数の入力ラインと、
第２周波数の交流電流が流れる複数の出力ラインと、
各入力ラインと各出力ラインとの間を開閉するための複数のスイッチング素子とを備え、
スイッチング素子として、請求項１〜８のいずれかに記載の双方向型電界効果トランジスタを用いたことを特徴とするマトリクスコンバータ。
【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板上に設けられ、該基板の主面に平行なチャネルと該チャネルのコンダクタンスを制御するためのゲート電極とを含むゲート領域と、
チャネルの第１端側に設けられた第１領域と、
チャネルの第２端側に設けられた第２領域と、
該半導体基板の裏面に設けられ、該半導体基板の電位を固定するためのコモン電極とを備え、
第１領域からチャネルを介して第２領域へ流れる第１電流および第２領域からチャネルを介して第１領域へ流れる第２電流が、ゲート電極に印加されるゲート電圧によって制御されることを特徴とする交流電力制御用双方向型電界効果トランジスタ。
【請求項２】
ゲート領域は、第１領域と第２領域の中心に配置されていることを特徴とする請求項１記載の交流電力制御用双方向型電界効果トランジスタ。
【請求項３】
ゲート電極と第１領域に含まれる第１電極との間隔は、ゲート電極と第２領域に含まれる第２電極との間隔と実質的に等しいことを特徴とする請求項１記載の交流電力制御用双方向型電界効果トランジスタ。
【請求項４】
ゲート領域のチャネルと第１領域に含まれる第１コンタクト層との間隔は、ゲート領域のチャネルと第２領域に含まれる第２コンタクト層との間隔と実質的に等しいことを特徴とする請求項１記載の交流電力制御用双方向型電界効果トランジスタ。
【請求項５】
ゲート領域がｐ−ｎ接合を含む接合型であることを特徴とする請求項１〜４のいずれかに記載の交流電力制御用双方向型電界効果トランジスタ。
【請求項６】
ゲート領域が金属層、絶縁体層、半導体層を含むＭＩＳ型であることを特徴とする請求項１〜４のいずれかに記載の交流電力制御用双方向型電界効果トランジスタ。
【請求項７】
ゲート領域が金属と半導体のショットキー接合を含むＭＥＳ型であることを特徴とする請求項１〜４のいずれかに記載の交流電力制御用双方向型電界効果トランジスタ。
【請求項８】
半導体基板は、ＳｉＣで形成されることを特徴とする請求項１〜７のいずれかに記載の交流電力制御用双方向型電界効果トランジスタ。
【請求項９】
第１周波数の交流電流が流れる複数の入力ラインと、
第２周波数の交流電流が流れる複数の出力ラインと、
各入力ラインと各出力ラインとの間を開閉するための複数のスイッチング素子とを備え、
スイッチング素子として、請求項１〜８のいずれかに記載の交流電力制御用双方向型電界効果トランジスタを用いたことを特徴とするマトリクスコンバータ。
【請求項１】
半導体基板と、
半導体基板上に設けられ、該基板の主面に平行なチャネルと該チャネルのコンダクタンスを制御するためのゲート電極とを含むゲート領域と、
チャネルの第１端側に設けられた第１領域と、
チャネルの第２端側に設けられた第２領域とを備え、
第１領域からチャネルを介して第２領域へ流れる第１電流および第２領域からチャネルを介して第１領域へ流れる第２電流が、ゲート電極に印加されるゲート電圧によって制御されることを特徴とする双方向型電界効果トランジスタ。
【請求項２】
ゲート領域は、第１領域と第２領域の中心に配置されていることを特徴とする請求項１記載の双方向型電界効果トランジスタ。
【請求項３】
ゲート電極と第１領域に含まれる第１電極との間隔は、ゲート電極と第２領域に含まれる第２電極との間隔と実質的に等しいことを特徴とする請求項１記載の双方向型電界効果トランジスタ。
【請求項４】
ゲート領域のチャネルと第１領域に含まれる第１コンタクト層との間隔は、ゲート領域のチャネルと第２領域に含まれる第２コンタクト層との間隔と実質的に等しいことを特徴とする請求項１記載の双方向型電界効果トランジスタ。
【請求項５】
ゲート領域がｐ−ｎ接合を含む接合型であることを特徴とする請求項１〜４のいずれかに記載の双方向型電界効果トランジスタ。
【請求項６】
ゲート領域が金属層、絶縁体層、半導体層を含むＭＩＳ型であることを特徴とする請求項１〜４のいずれかに記載の双方向型電界効果トランジスタ。
【請求項７】
ゲート領域が金属と半導体のショットキー接合を含むＭＥＳ型であることを特徴とする請求項１〜４のいずれかに記載の双方向型電界効果トランジスタ。
【請求項８】
半導体基板は、ＳｉＣで形成されることを特徴とする請求項１〜７のいずれかに記載の双方向型電界効果トランジスタ。
【請求項９】
第１周波数の交流電流が流れる複数の入力ラインと、
第２周波数の交流電流が流れる複数の出力ラインと、
各入力ラインと各出力ラインとの間を開閉するための複数のスイッチング素子とを備え、
スイッチング素子として、請求項１〜８のいずれかに記載の双方向型電界効果トランジスタを用いたことを特徴とするマトリクスコンバータ。
【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板上に設けられ、該基板の主面に平行なチャネルと該チャネルのコンダクタンスを制御するためのゲート電極とを含むゲート領域と、
チャネルの第１端側に設けられた第１領域と、
チャネルの第２端側に設けられた第２領域と、
該半導体基板の裏面に設けられ、該半導体基板の電位を固定するためのコモン電極とを備え、
第１領域からチャネルを介して第２領域へ流れる第１電流および第２領域からチャネルを介して第１領域へ流れる第２電流が、ゲート電極に印加されるゲート電圧によって制御されることを特徴とする交流電力制御用双方向型電界効果トランジスタ。
【請求項２】
ゲート領域は、第１領域と第２領域の中心に配置されていることを特徴とする請求項１記載の交流電力制御用双方向型電界効果トランジスタ。
【請求項３】
ゲート電極と第１領域に含まれる第１電極との間隔は、ゲート電極と第２領域に含まれる第２電極との間隔と実質的に等しいことを特徴とする請求項１記載の交流電力制御用双方向型電界効果トランジスタ。
【請求項４】
ゲート領域のチャネルと第１領域に含まれる第１コンタクト層との間隔は、ゲート領域のチャネルと第２領域に含まれる第２コンタクト層との間隔と実質的に等しいことを特徴とする請求項１記載の交流電力制御用双方向型電界効果トランジスタ。
【請求項５】
ゲート領域がｐ−ｎ接合を含む接合型であることを特徴とする請求項１〜４のいずれかに記載の交流電力制御用双方向型電界効果トランジスタ。
【請求項６】
ゲート領域が金属層、絶縁体層、半導体層を含むＭＩＳ型であることを特徴とする請求項１〜４のいずれかに記載の交流電力制御用双方向型電界効果トランジスタ。
【請求項７】
ゲート領域が金属と半導体のショットキー接合を含むＭＥＳ型であることを特徴とする請求項１〜４のいずれかに記載の交流電力制御用双方向型電界効果トランジスタ。
【請求項８】
半導体基板は、ＳｉＣで形成されることを特徴とする請求項１〜７のいずれかに記載の交流電力制御用双方向型電界効果トランジスタ。
【請求項９】
第１周波数の交流電流が流れる複数の入力ラインと、
第２周波数の交流電流が流れる複数の出力ラインと、
各入力ラインと各出力ラインとの間を開閉するための複数のスイッチング素子とを備え、
スイッチング素子として、請求項１〜８のいずれかに記載の交流電力制御用双方向型電界効果トランジスタを用いたことを特徴とするマトリクスコンバータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−１６５３８７（Ｐ２００６−１６５３８７Ａ）
【公開日】平成１８年６月２２日（２００６．６．２２）
【国際特許分類】
【出願番号】特願２００４−３５６９４７（Ｐ２００４−３５６９４７）
【出願日】平成１６年１２月９日（２００４．１２．９）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成１５年度独立行政法人新エネルギー・産業技術総合開発機構「エネルギー使用合理化技術戦略的開発／極低損失ＳｉＣトランジスタの研究開発」委託研究、産業活力再生特別措置法第３０条の適応を受ける特許出願）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成１８年６月２２日（２００６．６．２２）
【国際特許分類】
【出願日】平成１６年１２月９日（２００４．１２．９）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成１５年度独立行政法人新エネルギー・産業技術総合開発機構「エネルギー使用合理化技術戦略的開発／極低損失ＳｉＣトランジスタの研究開発」委託研究、産業活力再生特別措置法第３０条の適応を受ける特許出願）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
[ Back to top ]