【課題】動作特性の劣化を抑えつつ、それぞれ適切な閾値電圧を設定された、メタルゲート電極を用いたｎ型およびｐ型のＭＩＳＦＥＴを混載する半導体装置を提供する。
【解決手段】半導体基板上に第１のゲート絶縁膜を介して形成された、第１の金属層および前記第１の金属層上の第１の導電層を含む第１のゲート電極を含むｎ型トランジスタと、半導体基板上に第２のゲート絶縁膜を介して形成された、前記第１の金属層よりも厚さが厚く、前記第１の金属層と構成元素の同一な材料からなる第２の金属層、および前記第２の金属層上の第２の導電層を含む第２のゲート電極を含むｐ型トランジスタと、を有する。 （もっと読む）

【課題】互いに異なる金属膜厚からなるゲート電極を有するｎ型及びｐ型ＭＩＳトランジスタを備えた半導体装置において、ゲートリークによる劣化を抑制する。
【解決手段】半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備える。第１のＭＩＳトランジスタは、第１の活性領域１２ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１の金属膜１４ａ、及び、第１の金属膜１４ａ上に形成された第１のシリコン膜１７ａを含む第１のゲート電極２４Ａとを備える。第２のＭＩＳトランジスタは、第２の活性領域１２ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜上に形成された第１の金属膜１４ｂ、第１の金属膜１４ｂ上に形成された第２の金属膜１５ｂ、及び、第２の金属膜１５ｂの上に形成された第２のシリコン膜１７ｂを含む第２のゲート電極２４Ｂとを備えている。 （もっと読む）

【課題】金属ゲートを形成した後に形成される絶縁膜中の水素の影響を抑制して、しきい値電圧Ｖthを所望の値（例えば０．３Ｖ）以下にすることを可能にする。
【解決手段】半導体基板１１上に第１絶縁膜４１が形成され、第１絶縁膜４１に溝部４２が形成され、溝部４２の第１絶縁膜４１側の半導体基板１１上にサイドウォールスペーサ３１が形成され、溝部４２内にゲート絶縁膜２１を介してゲート電極２２が形成され、ゲート電極２２の両側の半導体基板１１にエクステンション領域２３，２４を介してソース・ドレイン領域２５，２６が形成され、第１絶縁膜４１上にゲート電極２２上を被覆する第２絶縁膜４３を有し、サイドウォールスペーサ３１は水素の通過を阻止する絶縁膜からなり、ゲート電極２２上に水素の通過を阻止する水素バリア膜３３が形成され、水素バリア膜３３はゲート電極２２上の周囲でサイドウォールスペーサ３１と接続されている。 （もっと読む）

【課題】基板がシリコン基板の場合に全体的にシリサイド化されるゲート（即ち、金属シリサイドから形成されるゲート）を得ることが可能な技術を提供する。
【解決手段】金属材料及び半導体材料からなる化合物から形成される領域１６が、基板の表面の所定の部分にわたって３ｎｍ乃至５ｎｍの厚さを有するゲルマニウム酸化物層を予め形成するとともに、表面１ａの残りの部分にシリコン酸化物層１２を予め形成することによって、半導体材料から形成される基板１に選択的に製作される。酸化物層上には金属層１４が堆積される。金属材料は、その酸化物がゲルマニウム酸化物よりも熱力学的に安定し且つシリコン酸化物よりも熱力学的に安定しないように選択される。その後、熱アニーリングが行われることにより、前記金属材料によるゲルマニウム酸化物の還元が得られた後、基板１の表面１ａの前記部分の高さで化合物が形成される。その後、金属層１４が除去される。 （もっと読む）

【課題】ゲート電極周辺の基板に生じるエッチングによる基板掘れを低減又は解消し、短チャネル効果を抑制しうる半導体装置の製造方法を提供することにある。
【解決手段】シリコン基板１０上にゲート絶縁膜１２を介してゲート電極１４を形成する工程と、シリコン基板１０上及びゲート電極１４上に、シリコン基板１０及びゲート電極１４を覆うように、引張応力を有する引張応力膜２２を形成する工程と、引張応力膜２２を除去する工程と、引張応力膜２２が除去されたゲート電極１４をマスクとして不純物をシリコン基板１０内に導入し、ゲート電極１４の両側のシリコン基板１０内に不純物層２４を形成する工程とを有している。 （もっと読む）

【課題】半導体素子の製造方法を提供する。
【解決手段】基板上に導電膜パターンを形成する。前記基板表面及び前記導電膜パターンの表面上に酸化膜を形成する。不純物の拡散に要求されるエネルギーが上昇するように前記酸化膜を表面処理して拡散防止膜を形成する。その後、前記拡散防止膜を通じて前記導電膜パターン両側の基板及び前記導電膜パターンに前記不純物を注入して、前記基板に不純物領域を形成する。前記方法によって形成される半導体素子は、導電膜パターン及び基板にドープされている不純物の拡散が減少して高性能を有する。 （もっと読む）

【課題】ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴに適した組成のフルシリサイド相を、少ない工程数で、容易に得ることが可能な製造方法を提供すること。
【解決手段】基板１上に、ゲート絶縁膜２を介して前記ＮＭＯＳＦＥＴ用第１ゲート電極、およびＰＭＯＳＦＥＴ用第２ゲート電極を形成する工程と、前記ゲート電極を覆う層間膜８を形成する工程と、前記層間膜８を平坦化し、前記第１、第２ゲート電極のシリコン層３を露出する工程と、前記第２ゲート電極の上部を選択的に除去する工程と、前記第２のゲート電極および第１のゲート電極のシリコン層３上に金属膜１１を形成し、シリサイド化熱処理を行う工程と、熱処理工程後に未反応の金属膜を除去する工程と、を含み、第２のゲート電極上部を選択的に除去する工程の前に、前記第１および第２のゲート電極の各シリコン層３に、シリサイド相の組成制御のための不純物を同時に導入する工程を含む半導体装置の製造方法。 （もっと読む）

【課題】サリサイド構造を有する半導体装置において、接合リーク特性を劣化させずにゲート細線抵抗を向上することができる半導体装置を得ること。
【解決手段】シリコン基板１上にゲート絶縁膜１２を介して形成されたポリシリコン膜１４およびシリサイド膜１５からなるゲート電極１３と、ゲート電極１３の下部のチャネル領域を挟んで形成された所定の導電型の不純物イオンが拡散された拡散層１７、および拡散層１７の表面に形成されるシリサイド膜１８からなるソース／ドレイン領域と、を有する半導体装置において、ゲート電極１３のシリサイド膜１５の膜厚が、拡散層１７上のシリサイド膜１８の膜厚よりも厚い。 （もっと読む）

【課題】リソグラフィ工程を追加することなく、様々な線幅およびレイアウトで配置された電極を、均一な組成でフルシリサイド化させることが可能な製造方法を提供する。
【解決手段】シリコン基板１上にポリシリコンからなるゲート電極５をパターン形成する。シリコン基板１上を絶縁膜１１で覆った状態で、絶縁膜１１から露出させたゲート電極５を覆ように第１金属材料を主成分とする第１金属膜３１を成膜する。熱処理によってゲート電極５の表面層のみを第1金属膜と反応させる第１回目のシリサイド化を行い上層シリサイド膜３３を形成する。次いで第１金属膜を除去する。上層シリサイド膜３３を覆う状態で、第１金属材料よりも拡散速度の速い第２金属材料を主成分とする第２金属膜３５を成膜する。上層シリサイド膜３３で表面が覆われたゲート電極５の全層を熱処理によって第２金属膜と反応させる第２回目のシリサイド化を行い、ゲート電極５をフルシリサイド化させる。 （もっと読む）

マイクロエレクトロニクス・トランジスタおよび製作方法の性能および製造可能性を強化するための新たな技術を提供する。
【課題】
【解決手段】トランジスタ装置およびそれを形成する方法であって、基板と、基板上の第１のゲート電極と、基板上の第２のゲート電極と、第２のゲート電極に重なり合うフランジ付き端部の対を備えるランディング・パッドとを備え、第２のゲート電極の構造は、ランディング・パッドの構造と不連続である。 （もっと読む）

【課題】チャネル長さ方向が＜100＞結晶軸方向に設置されたｎ型ＭＩＳトランジスタを有する半導体装置において、電流特性の向上を効果的に実現する。
【解決手段】（100）結晶面を主面とするシリコン半導体基板の表面領域に、ＭＩＳトランジスタを構成するための活性領域１と、活性領域１を囲む素子分離領域２とが形成されている。活性領域１の上には、ゲート絶縁膜７およびゲート電極３が形成されている。活性領域１およびゲート電極３の上には、引っ張り応力を有する応力制御膜５が形成されている。応力制御膜５のうちチャネル領域８からゲート幅方向の両側方に位置する部分は、応力制御膜加工領域６となっている。応力制御加工領域６とは、応力制御膜５が非設置の領域、または応力制御膜５が他の領域よりも薄い膜厚で形成されている領域のことをいう。 （もっと読む）

【課題】半導体プロセスの微細化に伴い、信頼性の高い微細なゲート電極の形成がより困難なものとなっている。
【解決手段】ゲート電極１０５の上面に加え、ゲート電極１０５の側面に対しても金属シリサイド１１０を形成することで、ゲート電極１０５を所望の太さの幅に拡大しなくても、信頼性の高いゲート電極１０５を形成することができる。 （もっと読む）

【課題】 デバイス密度を増加させるために、Ｓ／Ｄコンタクト・ホールが、トランジスタ構造体のゲートに近接して形成されるが、ゲートから電気的に絶縁された、トランジスタ構造体（及びその製造方法）を提供すること。
【解決手段】 構造体、及びその製造方法である。この構造体は、（ａ）第１のＳ／Ｄ領域と第２のＳ／Ｄ領域との間に配置されたチャネル領域と、（ｂ）チャネル領域上のゲート誘電体領域と、（ｃ）ゲート誘電体領域上にあり、かつ、ゲート誘電体領域によりチャネル領域から電気的に絶縁されたゲート領域と、（ｄ）ゲート領域上の保護アンブレラ領域であって、保護アンブレラ領域は第１の誘電体材料を含み、ゲート領域が完全に保護アンブレラ領域の影の中にある、保護アンブレラ領域と、（ｅ）（ｉ）第２のＳ／Ｄ領域の真上にあり、これと電気的に接続され、かつ、（ｉｉ）保護アンブレラ領域のエッジと位置合わせされた充填されたコンタクト・ホールであって、コンタクト・ホールは、第１の誘電体材料とは異なる第２の誘電体材料を含む層間誘電体（ＩＬＤ）層によってゲート領域から物理的に分離された充填されたコンタクト・ホールと、を含む。 （もっと読む）

電界効果トランジスタ内に用いられるゲート電極構造及び集積回路及び製造方法が開示される。その方法と構造によって仕事関数と閾値調整が改善される。 （もっと読む）

【課題】 ｐ型チャネルを有する半導体装置において、前記ｐ型チャネル領域に一軸性圧縮応力をＳｉＧｅ混晶層より印加して、前記チャネル領域におけるホール移動度を向上させる。
【解決手段】 シリコン基板中、ソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層によりエピタキシャルに充填する際に、前記トレンチの側壁面を複数のファセットにより画成し、さらにＳｉＧｅ混晶層中のＧｅ原子濃度を２０％を超えて増大させる。 （もっと読む）

【課題】微細化されたゲート電極をＣｏ膜を用いてシリサイド化する場合であっても、ゲート電極の抵抗のばらつきを抑制しうる半導体装置及びその製造方法を提供する。
【解決手段】ゲート長Ｌ_ｇが５０ｎｍ以下のゲート電極３０上に、Ｃｏ膜７２を形成する工程と、熱処理を行うことにより、Ｃｏ膜７２とゲート電極３０とを反応させ、ゲート電極３０の上部にＣｏＳｉ膜７６ａを形成する第１の熱処理工程と、Ｃｏ膜７２のうちの未反応の部分を選択的にエッチング除去する工程と、熱処理を行うことにより、ＣｏＳｉ膜７６ａとゲート電極３０とを反応させ、ゲート電極３０の上部にＣｏＳｉ_２膜４２ａを形成する第２の熱処理工程とを有し、第１の熱処理工程では、ＣｏＳｉ膜７６ａの幅ｗに対するＣｏＳｉ膜７６ａの高さｈの比ｈ／ｗが０．７以下となるように、ＣｏＳｉ膜７６ａを形成する。 （もっと読む）

ある例示的な実施形態によれば、基板（１０４）上に位置するＦＥＴは、基板（１０４）中に位置するチャネル（１１２）を含んでいる。このＦＥＴはさらに、チャネル（１１２）上に位置する第１ゲート絶縁層（１１６）を含んでいる。この第１ゲート絶縁層（１１６）は、第１熱膨張係数を有している。ＦＥＴはさらに、第１ゲート絶縁層（１１６）上に位置する第１ゲート電極（１１４）を含んでいる。この第１ゲート電極（１１４）は、ＦＥＴ中のキャリア移動度を増加させるように、第１熱膨張係数と異なる第２熱膨張係数を有している。この第２熱膨張係数は、例えば第１熱膨張係数よりも大きくされている。キャリア移動度の増加は、例えばチャネル（１１２）中に生成された引っ張り歪みにより引き起こされる。
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