半導体装置
【課題】動作特性の劣化を抑えつつ、それぞれ適切な閾値電圧を設定された、メタルゲート電極を用いたｎ型およびｐ型のＭＩＳＦＥＴを混載する半導体装置を提供する。
【解決手段】半導体基板上に第１のゲート絶縁膜を介して形成された、第１の金属層および前記第１の金属層上の第１の導電層を含む第１のゲート電極を含むｎ型トランジスタと、半導体基板上に第２のゲート絶縁膜を介して形成された、前記第１の金属層よりも厚さが厚く、前記第１の金属層と構成元素の同一な材料からなる第２の金属層、および前記第２の金属層上の第２の導電層を含む第２のゲート電極を含むｐ型トランジスタと、を有する。
【解決手段】半導体基板上に第１のゲート絶縁膜を介して形成された、第１の金属層および前記第１の金属層上の第１の導電層を含む第１のゲート電極を含むｎ型トランジスタと、半導体基板上に第２のゲート絶縁膜を介して形成された、前記第１の金属層よりも厚さが厚く、前記第１の金属層と構成元素の同一な材料からなる第２の金属層、および前記第２の金属層上の第２の導電層を含む第２のゲート電極を含むｐ型トランジスタと、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器の小型化への要求に応ずるため、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の微細化が進展しており、それに伴うゲート絶縁膜の薄膜化への要求が著しい。しかし、ゲート絶縁膜の薄膜化に伴い、多結晶シリコンゲート電極の空乏化という問題が発生するため、この問題を回避するために、メタルゲート電極を用いる技術が用いられている。
【０００３】
ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴが混載された半導体装置においては、それぞれが適切な閾値電圧を有することが求められるが、メタルゲート電極を用いる場合、多結晶シリコンゲート電極を用いる場合と異なり、ゲート電極に不純物を導入してその仕事関数を調整する方法を用いることはできない。
【０００４】
メタルゲート電極を用いたＭＩＳＦＥＴの閾値電圧を調整する方法として、ゲート絶縁膜にＬａ等の不純物を注入する技術が知られているが、不純物の注入により電荷移動度が低下するという問題が知られている（例えば、非特許文献１参照）。
【０００５】
一方、応力を内包するようにメタルゲート電極を形成することにより、ＭＩＳＦＥＴのチャネル領域に歪みを発生させて電荷移動度を変調させる技術が知られている（例えば、非特許文献２参照）。
【０００６】
また、同一の材料からメタルゲート電極を形成する場合であっても、成膜方法を変えることにより、内包する応力の方向を調節する技術が知られている（例えば、非特許文献３参照）。この非特許文献３に記載の技術によれば、メタルゲート電極をＣＶＤ（Chemical Vapor Deposition）法を用いて形成することにより伸張応力を内包させ、ＰＶＤ（Physical Vapor Deposition）法を用いて形成することにより圧縮応力を内包させることができる。
【非特許文献１】P. D. Kirsch et al., IEDM, 2006, p.629.
【非特許文献２】F. Andrieu et al., IEDM Tech. Dig., 2006, p.641
【非特許文献３】Takeo Matsuki et al., Japanese Journal of Applied Physics, Vol. 46, No. 5B, 2007, p.3181.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、動作特性の劣化を抑えつつ、それぞれ適切な閾値電圧を設定された、メタルゲート電極を用いたｎ型およびｐ型のＭＩＳＦＥＴを混載する半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様は、半導体基板上に第１のゲート絶縁膜を介して形成された、第１の金属層および前記第１の金属層上の第１の導電層を含む第１のゲート電極、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記半導体基板中の前記第１のチャネル領域の両側に形成された第１のソース・ドレイン領域、を含むｎ型トランジスタと、半導体基板上に第２のゲート絶縁膜を介して形成された、前記第１の金属層よりも厚さが厚く、前記第１の金属層と構成元素の同一な材料からなる第２の金属層、および前記第２の金属層上の第２の導電層を含む第２のゲート電極、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記半導体基板中の前記第２のチャネル領域の両側に形成された第２のソース・ドレイン領域、を含むｐ型トランジスタと、を有する半導体装置を提供する。
【発明の効果】
【０００９】
本発明によれば、動作特性の劣化を抑えつつ、それぞれ適切な閾値電圧を設定された、メタルゲート電極を用いたｎ型およびｐ型のＭＩＳＦＥＴを混載する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１の断面図である。半導体装置１は、半導体基板２上に素子分離領域３により電気的に分離されたｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０を有する。
【００１１】
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００１２】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１３】
ｎ型ＭＩＳＦＥＴ１０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１６と、半導体基板２中のゲート絶縁膜１１下に形成されたチャネル領域１５と、半導体基板２内のチャネル領域１５の両側に形成されたソース・ドレイン領域１４と、を有する。なお、図示しないが、半導体基板２中のｎ型ＭＩＳＦＥＴ１０下の領域に、ｐ型のウェルが形成されていてもよい。
【００１４】
ｐ型ＭＩＳＦＥＴ２０は、半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたオフセットスペーサ２３と、オフセットスペーサ２３の側面に形成されたゲート側壁２６と、半導体基板２中のゲート絶縁膜２１下に形成されたチャネル領域２５と、半導体基板２内のチャネル領域２５の両側に形成されたソース・ドレイン領域２４と、を有する。なお、図示しないが、半導体基板２中のｐ型ＭＩＳＦＥＴ２０下の領域に、ｎ型のウェルが形成されていてもよい。
【００１５】
ゲート絶縁膜１１、２１は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料や、Ｈｆ系化合物（ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等）、Ｚｒ系化合物（ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等）、Ｙ系化合物（Ｙ２Ｏ３等）等のＨｉｇｈ−ｋ材料からなる。また、ｎ型ＭＩＳＦＥＴ１０、ｐ型ＭＩＳＦＥＴ２０の閾値電圧を調整するために、上記の材料にＬａ、Ｍｇ、Ａｌ、Ｇｅ等の不純物を含めてもよい。この場合、ゲート絶縁膜１１とゲート絶縁膜２１には、異なる不純物が含まれていてもよく、また、どちらか一方にのみ不純物が含まれていてもよい。
【００１６】
ゲート電極１２は、ゲート絶縁膜１１上に形成された金属層１２ａと、金属層１２ａ上に形成された半導体層１２ｂを含む。また、ゲート電極２２は、ゲート絶縁膜２１上に形成された金属層２２ａと、金属層２２ａ上に形成された半導体層２２ｂを含む。
【００１７】
金属層１２ａ、２２ａは、ゲート電極１２、２２の空乏化を防ぐメタルゲートとしての機能を有する。金属層１２ａ、２２ａは、例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｒｕや、それらの窒化物、炭化物、さらにＳｉとの化合物（ＴｉＮ、ＴａＳｉＮ、ＴａＣ等）からなる。金属層２２ａの厚さは、金属層１２ａの厚さよりも厚い。
【００１８】
図２は、金属層の膜厚と仕事関数の関係を示すグラフである。図２中の異なる膜厚を有する金属層の各成膜条件は、成膜時間のみが異なり、その他の条件は同一である。図２に示されるように、金属層の膜厚が増加するのに伴い、その仕事関数が増加する。この理由として、例えば、金属層の成膜工程の初期と後期で金属の組成や配向性が異なるため、厚さの異なる金属層間で組成や配向性に差異が生じることが考えられる。
【００１９】
なお、図２は、一例としてスパッタ法により形成したＴｉＮからなる金属層の厚さと仕事関数の関係を示しているが、この関係を満たす金属層の材料および成膜方法はこれに限られない。また、ＴｉＮ、ＴａＳｉＮ、ＴａＣ等の化合物からなる金属層を形成する場合、成膜工程の初期と後期で膜の組成比が変わる場合がある。このため、厚さの異なる金属層間では材料の組成比が異なる場合があるが、材料の構成元素は同一である。
【００２０】
半導体基板２の材料であるＳｉの伝導帯の下端の仕事関数が約４．１ｅＶ、価電子帯の上端の仕事関数が約５．１ｅＶであるため、金属層の仕事関数が小さい（４．１ｅＶに近い）ほどｎ型ＭＩＳＦＥＴに適しており、また、金属層の仕事関数が大きい（５．１ｅＶに近い）ほどｐ型ＭＩＳＦＥＴに適しているといえる。
【００２１】
上記の理由により、厚さの薄い金属層２２ａは、ｎ型ＭＩＳＦＥＴに適した小さい仕事関数を有し、厚さの厚い金属層１２ａは、ｐ型ＭＩＳＦＥＴに適した大きい仕事関数を有する。
【００２２】
また、金属層１２ａ、２２ａは、同一の材料（単体または組成比の等しい化合物から構成される場合）または構成元素の同一な材料（組成比の異なる化合物から構成される場合）から形成される。このため、膜厚と仕事関数の関係が金属層１２ａと金属層２２ａの間でほぼ等しく、双方の仕事関数の調整が容易になる。
【００２３】
金属層１２ａの厚さは、メタルゲートとしての機能を十分に確保するために、２ｎｍ以上であることが好ましい。また、金属層１２ａと金属層２２ａのそれぞれがｎ型ＭＩＳＦＥＴ１０とｐ型ＭＩＳＦＥＴ２０に適した仕事関数を有するために、金属層２２ａの厚さが金属層１２ａの厚さよりも５ｎｍ以上厚いことが好ましい。
【００２４】
また、金属層１２ａ、２２ａの膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合は、ゲート絶縁膜１１、２１にＬａ、Ｍｇ、Ａｌ、Ｇｅ等の不純物を注入する等の他の方法により、閾値電圧を補助的に調整してもよい。この場合においても、膜厚制御により閾値電圧を所望の値に近づけることができるため、他の方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化（例えば、ゲート絶縁膜１１、２１への不純物の注入に起因する電荷移動度の低下）を低減することができる。
【００２５】
半導体層１２ｂ、２２ｂは、導電型不純物を含む多結晶Ｓｉ、多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。半導体層１２ｂには、Ａｓ、Ｐ等のｎ型不純物が含まれ、半導体層２２ｂには、Ｂ、ＢＦ２等のｐ型不純物が含まれる。また、半導体層１２ｂ、２２ｂの上部または全体にシリサイド層が形成されてもよい。
【００２６】
ゲート電極１２、２２の上部に半導体層１２ａ、２２ａを形成することにより、従来の多結晶Ｓｉゲート電極プロセスとの整合性を向上させることができる。また、金属層１２ａと金属層２２ａが異なる厚さを有するため、半導体層１２ｂと半導体層２２ｂの厚さを調整することにより、ゲート電極１２とゲート電極２２の高さを揃えることができる。
【００２７】
オフセットスペーサ１３、２３は、例えば、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。オフセットスペーサ１３、２３の厚さは、ソース・ドレイン領域１４、２４のチャネル領域１５、２５の端部の位置を決定する要素となる。
【００２８】
ゲート側壁１６、２６は、例えばＳｉＮからなる単層構造や、例えばＳｉＮとＳｉＯ２からなる２層構造を有し、更には３層以上の構造を有してもよい。
【００２９】
ソース・ドレイン領域１４は、Ａｓ、Ｐ等のｎ型不純物を半導体基板２のｎ型トランジスタ１０の領域に注入することにより形成される。また、ソース・ドレイン領域２４は、Ｂ、ＢＦ２等のｐ型不純物を半導体基板２のｐ型トランジスタ２０の領域に注入することにより形成される。また、ソース・ドレイン領域１４、２４の上部にシリサイド層が形成されてもよい。
【００３０】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００３１】
（半導体装置の製造）
図３Ａ（ａ）〜（ｄ）、図３Ｂ（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【００３２】
まず、図３Ａ（ａ）に示すように、半導体基板２上に素子分離領域３を形成してｎ型トランジスタ１０を形成するｎ型ＭＩＳＦＥＴ領域１００とｐ型トランジスタ２０を形成するｐ型ＭＩＳＦＥＴ領域２００を分離した後、ｎ型ＭＩＳＦＥＴ領域１００およびｐ型ＭＩＳＦＥＴ領域２００上に絶縁膜３０および第１の金属膜３１を積層する。
【００３３】
ここで、素子分離領域３は、例えば、次の様な工程により形成される。まず、フォトリソグラフィとＲＩＥ（Reactive Ion Etching）法により半導体基板２に溝を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法により、その溝にＳｉＯ２膜を堆積させた後、これをＣＭＰ（Chemical Mechanical Polishing）法により平坦化して、素子分離領域３に加工する。
【００３４】
また、図示しないが、素子分離領域３を形成した後、イオン注入法により導電型不純物を半導体基板２内に注入し、ｎ型ＭＩＳＦＥＴ領域１００とｐ型トランジスタ２０内のそれぞれにウェル（図示しない）を形成する。ここで、ｎ型ＭＩＳＦＥＴ領域１００にはＢ等のｐ型不純物が注入され、ｐ型ＭＩＳＦＥＴ領域２００にはＰ等のｎ型不純物が注入される。ウェル内の導電型不純物は、ＲＴＡ（Rapid Thermal Annealing）法等の熱処理により活性化される。
【００３５】
絶縁膜３０は、ＣＶＤ法、プラズマ窒化法等により形成される。また、第１の金属膜３１は、ＰＶＤ（Physical Vapor Deposition）法等により形成される。第１の金属膜３１は、後の工程において金属層２２ａに加工される膜である。
【００３６】
次に、図３Ａ（ｂ）に示すように、ｐ型ＭＩＳＦＥＴ領域２００の第１の金属膜３１上に形成したマスク材３２をマスクとして第１の金属膜３１にエッチングを施し、ｎ型ＭＩＳＦＥＴ領域１００の第１の金属膜３１を除去する。
【００３７】
ここで、マスク材３２は、フォトリソグラフィ法により形成される。また、ｎ型ＭＩＳＦＥＴ領域１００の第１の金属膜３１は、マスク材３２をマスクとして用いたウェットエッチング法等により除去される。
【００３８】
次に、図３Ａ（ｃ）に示すように、ｎ型ＭＩＳＦＥＴ領域１００の絶縁膜３０上、およびｐ型ＭＩＳＦＥＴ領域２００のマスク材３２上に第２の金属膜３３を形成する。
【００３９】
第２の金属膜３３は、ＰＶＤ法等により形成される。第２の金属膜３３は、後の工程において金属層１２ａに加工される膜であるため、第１の金属膜３１よりも薄く形成する。
【００４０】
次に、図３Ａ（ｄ）に示すように、ｎ型ＭＩＳＦＥＴ領域１００の第２の金属膜３３上に形成したマスク材３４をマスクとして第２の金属膜３３にエッチングを施し、ｐ型ＭＩＳＦＥＴ領域２００の第２の金属膜３３を除去する。
【００４１】
ここで、マスク材３４は、フォトリソグラフィ法により形成される。また、ｐ型ＭＩＳＦＥＴ領域２００の第２の金属膜３３は、マスク材３４をマスクとして用いたウェットエッチング法等により除去される。
【００４２】
次に、図３Ｂ（ｅ）に示すように、マスク材３２、３４を除去した後、ｎ型ＭＩＳＦＥＴ領域１００の第２の金属膜３３上、およびｐ型ＭＩＳＦＥＴ領域２００の第１の金属膜３１上に半導体膜３５を形成する。
【００４３】
ここで、マスク材３２、３４は、ウェットエッチング法等により除去される。また、半導体層３５は、ＣＶＤ法等により形成される。
【００４４】
次に、図３Ｂ（ｆ）に示すように、半導体膜３５、第１の金属膜３１、第２の金属膜３３、および絶縁膜３０をパターニングして、ｎ型ＭＩＳＦＥＴ領域１００に半導体層１２ｂ、金属層１２ａ、およびゲート絶縁膜１１を形成し、ｐ型ＭＩＳＦＥＴ領域２００に半導体層２２ｂ、金属層２２ａ、およびゲート絶縁膜２１を形成する。なお、ゲート電極１２は金属層１２ａと半導体層１２ｂにより構成され、ゲート電極２２は金属層２２ａと半導体層２２ｂにより構成される。
【００４５】
ここで、半導体膜３５、第１の金属膜３１、第２の金属膜３３、および絶縁膜３０は、例えば、フォトリソグラフィ法とＲＩＥ法によりパターニングされる。パターニングにより、半導体膜３５は半導体層１２ｂ、２２ｂに加工され、第１の金属膜３１は金属層２２ａに加工され、第２の金属膜３３は金属層１２ａに加工され、絶縁膜３０はゲート絶縁膜１１、２１に加工される。
【００４６】
次に、図３Ｂ（ｇ）に示すように、ゲート絶縁膜１１とゲート電極１２の側面、およびゲート絶縁膜２１とゲート電極２２の側面に、それぞれオフセットスペーサ１３、２３を形成した後、ｎ型ＭＩＳＦＥＴ領域１００およびｐ型ＭＩＳＦＥＴ領域２００にそれぞれソース・ドレイン領域１４、２４のエクステンション領域を形成する。ソース・ドレイン領域１４、２４のエクステンション領域内の導電型不純物は、ＲＴＡ法等の熱処理により活性化される。
【００４７】
ここで、オフセットスペーサ１３、２３は、例えば、ＣＶＤ法等により半導体基板２上の全面を覆うようにオフセットスペーサ１３、２３の材料膜を形成した後、ＲＩＥ法等によりこの材料膜を加工することにより形成される。
【００４８】
ソース・ドレイン領域１４のエクステンション領域は、イオン注入法等により、ゲート電極１２およびオフセットスペーサ１３をマスクとして半導体基板２のｎ型ＭＩＳＦＥＴ領域１００にｎ型不純物を注入することにより形成される。また、ソース・ドレイン領域２４のエクステンション領域は、イオン注入法等により、ゲート電極２２およびオフセットスペーサ２３をマスクとして半導体基板２のｐ型ＭＩＳＦＥＴ領域２００にｐ型不純物を注入することにより形成される。
【００４９】
次に、図３Ｂ（ｈ）に示すように、オフセットスペーサ１３の側面およびオフセットスペーサ２３の側面に、それぞれゲート側壁１６、２６を形成した後、ｎ型ＭＩＳＦＥＴ領域１００およびｐ型ＭＩＳＦＥＴ領域２００にそれぞれソース・ドレイン領域１２、２４を形成する。ソース・ドレイン領域１４、２４内の導電型不純物は、ＲＴＡ法等の熱処理により活性化される。
【００５０】
ここで、ゲート側壁１６、２６は、例えば、ＣＶＤ法等により半導体基板２上の全面を覆うようにゲート側壁１６、２６の材料膜を形成した後、ＲＩＥ法等を用いてこの材料膜を加工することにより形成される。
【００５１】
ソース・ドレイン領域１４は、イオン注入法等により、ゲート電極１２、オフセットスペーサ１３、およびゲート側壁１６をマスクとして半導体基板２のｎ型ＭＩＳＦＥＴ領域１００にｎ型不純物を注入することにより形成される。また、ソース・ドレイン領域２４は、イオン注入法等により、ゲート電極２２、オフセットスペーサ２３、およびゲート側壁２６をマスクとして半導体基板２のｐ型ＭＩＳＦＥＴ領域２００にｐ型不純物を注入することにより形成される。
【００５２】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、金属層１２ａと金属層２２ａの膜厚を異ならせることにより、それぞれの有する仕事関数を異ならせることができる。これにより、ｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０にそれぞれ適した閾値電圧を設定することができる。
【００５３】
また、金属層１２ａ、２２ａの膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合であっても、他の閾値電圧の調整方法の適用量を減らすことができるため、他の閾値電圧の調整方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化を低減することができる。
【００５４】
〔第２の実施の形態〕
本発明の第２の実施の形態は、ｎ型ＭＩＳＦＥＴ１０が積層された２つの金属層を有する点において、第１の実施の形態と異なる。なお、その他の第１の実施の形態と同様の点については説明を省略または簡略化する。
【００５５】
（半導体装置の構成）
図４は、本発明の第２の実施の形態に係る半導体装置１の断面図である。
【００５６】
ゲート電極１２は、ゲート絶縁膜１１上に形成された金属層１２ａと、金属層１２ａ上に形成された金属層１２ｃと、金属層１２ｃ上に形成された半導体層１２ｂを含む。また、ゲート電極２２は、ゲート絶縁膜２１上に形成された金属層２２ａと、金属層２２ａ上に形成された半導体層２２ｂを含む。
【００５７】
金属層１２ａ、２２ａは、ゲート電極１２、２２の空乏化を防ぐメタルゲートとしての機能を有する。金属層１２ａ、１２ｃ、２２ａは、同一の材料または構成元素の同一な材料からなり、例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｒｕや、それらの窒化物、炭化物、さらにＳｉとの化合物（ＴｉＮ、ＴａＳｉＮ、ＴａＣ等）からなる。
【００５８】
金属層２２ａの厚さは、金属層１２ａの厚さよりも厚く、第１の実施の形態と同様の理由により、金属層２２ａの有する仕事関数は、金属層１２ａの有する仕事関数よりも大きい。また、金属層１２ａと金属層１２ｃの厚さの合計が、金属層２２ａの厚さとほぼ等しい。
【００５９】
金属層１２ａと金属層１２ｃのうち、仕事関数がｎ型トランジスタ１０の閾値電圧に大きく影響を与えるのは、下側にある金属層１２ａである。そのため、厚さの薄い金属層２２ａを含むゲート電極１２は、ｎ型ＭＩＳＦＥＴに適した閾値電圧をｎ型ＭＩＳＦＥＴ１０に与え、厚さの厚い金属層１２ａを含むゲート電極２２は、ｐ型ＭＩＳＦＥＴに適した閾値電圧をｐ型ＭＩＳＦＥＴ２０に与える。
【００６０】
金属層１２ａの厚さは、メタルゲートとしての機能を十分に確保するために、２ｎｍ以上であることが好ましい。また、金属層１２ａと金属層２２ａのそれぞれがｎ型ＭＩＳＦＥＴ１０とｐ型ＭＩＳＦＥＴ２０に適した仕事関数を有するために、金属層２２ａの厚さが金属層１２ａの厚さよりも５ｎｍ以上厚いことが好ましい。
【００６１】
また、金属層１２ａ、１２ｂの膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合は、ゲート絶縁膜１１、２１にＬａ、Ｍｇ、Ａｌ、Ｇｅ等の不純物を注入する等の他の方法により、閾値電圧を補助的に調整してもよい。この場合においても、膜厚制御により閾値電圧を所望の値に近づけることができるため、他の方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化（例えば、ゲート絶縁膜１１、２１への不純物の注入に起因する電荷移動度の低下）を低減することができる。
【００６２】
なお、金属層１２ｃは、多層の金属膜から構成されていてもよい。
【００６３】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００６４】
（半導体装置の製造）
図５（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【００６５】
まず、図３Ａ（ｃ）に示した第２の金属膜３３を形成する工程までの工程を第１の実施の形態と同様に行う。
【００６６】
次に、図５（ａ）に示すように、第２の金属膜３３上に第３の金属膜３６を形成する。
【００６７】
第３の金属膜３６は、ＰＶＤ法等により形成される。第３の金属膜３６は、第２の金属膜３３と第３の金属膜３６の厚さの合計が第１の金属膜３１の厚さと等しくなるような厚さに形成する。
【００６８】
次に、図５（ｂ）に示すように、ｎ型ＭＩＳＦＥＴ領域１００の第３の金属膜３６上に形成したマスク材３４をマスクとして第３の金属膜３６および第２の金属膜３３にエッチングを施し、ｐ型ＭＩＳＦＥＴ領域２００の第３の金属膜３６および第２の金属膜３３を除去する。
【００６９】
ここで、ｐ型ＭＩＳＦＥＴ領域２００の第３の金属膜３６および第２の金属膜３３は、マスク材３４をマスクとして用いたウェットエッチング法等により除去される。
【００７０】
次に、図５（ｃ）に示すように、マスク材３２、３４を除去した後、ｎ型ＭＩＳＦＥＴ領域１００の第３の金属膜３６上、およびｐ型ＭＩＳＦＥＴ領域２００の第１の金属膜３１上に半導体膜３５を形成する。
【００７１】
次に、図５（ｄ）に示すように、半導体膜３５、第１の金属膜３１、第３の金属膜３６、第２の金属膜３３、および絶縁膜３０をパターニングして、ｎ型ＭＩＳＦＥＴ領域１００に半導体層１２ｂ、金属層１２ｃ、金属層１２ａ、およびゲート絶縁膜１１を形成し、ｐ型ＭＩＳＦＥＴ領域２００に半導体層２２ｂ、金属層２２ａ、およびゲート絶縁膜２１を形成する。なお、ゲート電極１２は金属層１２ａ、金属層１２ｃ、および半導体層１２ｂにより構成され、ゲート電極２２は金属層２２ａと半導体層２２ｂにより構成される。
【００７２】
ここで、半導体膜３５、第１の金属膜３１、第３の金属膜３６、第２の金属膜３３、および絶縁膜３０は、例えば、フォトリソグラフィ法とＲＩＥ法によりパターニングされる。パターニングにより、半導体膜３５は半導体層１２ｂ、２２ｂに加工され、第１の金属膜３１は金属層２２ａに加工され、第３の金属膜３６および第２の金属膜３３は金属層１２ｃ、１２ａに加工され、絶縁膜３０はゲート絶縁膜１１、２１に加工される。
【００７３】
このとき、第１の金属膜３１、第３の金属膜３６、および第２の金属膜３３が同一の材料または構成元素の同一な材料からなり、かつ第２の金属膜３３と第３の金属膜３６の厚さの合計が第１の金属膜３１の厚さとほぼ等しいため、第３の金属膜３６と第２の金属膜３３のエッチングに要する時間と、第１の金属膜３１のエッチングに要する時間がほぼ等しくなる。このため、１枚のフォトマスクを用いてゲート電極１２、２２を同時にパターン形成することができる。
【００７４】
その後、図３Ｂ（ｇ）に示した、オフセットスペーサ１３、２３およびソース・ドレイン領域１４、２４のエクステンション領域を形成する工程以降の工程を第１の実施の形態と同様に行う。
【００７５】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、金属層１２ａと金属層２２ａの膜厚を異ならせることにより、第１の実施の形態と同様に、ｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０にそれぞれ適した閾値電圧を設定することができる。
【００７６】
また、金属層１２ａ、２２ａの膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合であっても、他の閾値電圧の調整方法の適用量を減らすことができるため、他の閾値電圧の調整方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化を低減することができる。
【００７７】
また、金属層１２ａ、１２ｃ、２２ａが同一の材料または構成元素の同一な材料からなり、かつ金属層１２ａと金属層１２ｃの厚さの合計が金属層２２ａの厚さとほぼ等しいため、１枚のフォトマスクを用いてゲート電極１２、２２を同時にパターン形成することができる。
【００７８】
〔第３の実施の形態〕
本発明の第３の実施の形態は、ゲート電極１２の半導体層と、ゲート電極２２の半導体層が、圧縮応力を内包し、それぞれチャネル領域１５、２５に歪みを発生させる点において、第１の実施の形態と異なる。なお、その他の第１の実施の形態と同様の点については説明を省略または簡略化する。
【００７９】
（半導体装置の構成）
図６は、本発明の第３の実施の形態に係る半導体装置１の断面図である。
【００８０】
ゲート電極１２は、ゲート絶縁膜１１上に形成された圧縮金属層１２ｄと、圧縮金属層１２ｄ上に形成された半導体層１２ｂを含む。また、ゲート電極２２は、ゲート絶縁膜２１上に形成された伸張金属層２２ｃと、金属層２２ａ上に形成された半導体層２２ｂを含む。
【００８１】
圧縮金属層１２ｄおよび伸張金属層２２ｃは、ゲート電極１２、２２の空乏化を防ぐメタルゲートとしての機能を有する。圧縮金属層１２ｄおよび伸張金属層２２ｃは、例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｒｕや、それらの窒化物、炭化物、さらにＳｉとの化合物（ＴｉＮ、ＴａＳｉＮ、ＴａＣ等）からなる。
【００８２】
伸張金属層２２ｃの厚さは、圧縮金属層１２ｄの厚さよりも厚く、第１の実施の形態と同様の理由により、伸張金属層２２ｃの有する仕事関数は、圧縮金属層１２ｄの有する仕事関数よりも大きい。そのため、圧縮金属層１２ｄを含むゲート電極１２は、ｎ型ＭＩＳＦＥＴに適した閾値電圧をｎ型ＭＩＳＦＥＴ１０に与え、伸張金属層２２ｃを含むゲート電極２２は、ｐ型ＭＩＳＦＥＴに適した閾値電圧をｐ型ＭＩＳＦＥＴ２０に与える。
【００８３】
また、圧縮金属層１２ｄと伸張金属層２２ｃは、同一の材料または構成元素の同一な材料から形成される。このため、膜厚と仕事関数の関係が圧縮金属層１２ｄと伸張金属層２２ｃの間で等しく、双方の仕事関数の調整が容易になる。
【００８４】
圧縮金属層１２ｄの厚さは、メタルゲートとしての機能を十分に確保するために、２ｎｍ以上であることが好ましい。また、圧縮金属層１２ｄと伸張金属層２２ｃのそれぞれがｎ型ＭＩＳＦＥＴ１０とｐ型ＭＩＳＦＥＴ２０に適した仕事関数を有するために、伸張金属層２２ｃの厚さが圧縮金属層１２ｄの厚さよりも５ｎｍ以上厚いことが好ましい。
【００８５】
また、圧縮金属層１２ｄおよび伸張金属層２２ｃの膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合は、ゲート絶縁膜１１、２１にＬａ、Ｍｇ、Ａｌ、Ｇｅ等の不純物を注入する等の他の方法により、閾値電圧を補助的に調整してもよい。この場合においても、膜厚制御により閾値電圧を所望の値に近づけることができるため、他の方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化（例えば、ゲート絶縁膜１１、２１への不純物の注入に起因する電荷移動度の低下）を低減することができる。
【００８６】
また、圧縮金属層１２ｄは、圧縮応力を内包し、チャネル領域１５にチャネル方向の伸張歪みを発生させる。圧縮金属層１２ｄの材料膜は、圧縮応力を内包するように成膜される。材料膜をパターニングして圧縮金属層１２ｄに加工した後も、圧縮応力は圧縮金属層１２ｄ内に残留する。
【００８７】
また、伸張金属層２２ｃは、伸張応力を内包し、チャネル領域２５にチャネル方向の圧縮歪みを発生させる。伸張金属層２２ｃの材料膜は、伸張応力を内包するように成膜される。材料膜をパターニングして伸張金属層２２ｃに加工した後も、伸張応力は伸張金属層２２ｃ内に残留する。
【００８８】
また、圧縮金属層１２ｄと伸張金属層２２ｃを同一の材料から形成する場合であっても、例えば、圧縮金属層１２ｄをＰＶＤ法により形成し、伸張金属層２２ｃをＣＶＤ法により形成することにより、それぞれに適切な方向の応力を残留させることができる。
【００８９】
なお、半導体装置１の製造工程は、金属層１２ａ、２２ａの代わりに圧縮金属層１２ｄと伸張金属層２２ｃを形成する点以外は第１の実施の形態と同様である。
【００９０】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、圧縮金属層１２ｄと伸張金属層２２ｃの膜厚を異ならせることにより、第１の実施の形態と同様に、ｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０にそれぞれ適した閾値電圧を設定することができる。
【００９１】
また、圧縮金属層１２ｄおよび伸張金属層２２ｃの膜厚の膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合であっても、他の閾値電圧の調整方法の適用量を減らすことができるため、他の閾値電圧の調整方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化を低減することができる。
【００９２】
また、圧縮金属層１２ｄがチャネル領域１５にチャネル方向の伸張歪みを発生させるため、チャネル領域１５における電子の移動度を向上させ、ｎ型ＭＩＳＦＥＴ１０の動作特性を向上させることができる。
【００９３】
また、伸張金属層２２ｃがチャネル領域２５にチャネル方向の伸張歪みを発生させるため、チャネル領域２５における正孔の移動度を向上させ、ｐ型ＭＩＳＦＥＴ２０の動作特性を向上させることができる。
【００９４】
なお、圧縮金属層１２ｄの代わりに、圧縮金属層１２ｄと同一の厚さを有し、伸張金属層２２ｃと同一の材料または構成元素の同一な材料からなり、伸張応力を内包する金属膜を用いてもよい。この場合、チャネル領域１５に伸張歪みを発生させてｎ型ＭＩＳＦＥＴ１０の動作特性を向上させることはできないが、この金属膜が伸張金属層２２ｃと同じ方法（例えば、ＣＶＤ法）を用いて形成されるため、この金属膜と伸張金属層２２ｃを同じチャンバー内で成膜することができる。また、この金属膜が伸張金属層２２ｃと同一の材料または構成元素の同一な材料から同じ方法（例えば、ＣＶＤ法）を用いて形成されるため、双方の仕事関数の制御を安定して行うことができる。
【００９５】
〔第４の実施の形態〕
本発明の第４の実施の形態は、ｎ型ＭＩＳＦＥＴ１０が積層された２層の圧縮金属層を有する点において、第３の実施の形態と異なる。なお、その他の第３の実施の形態と同様の点については説明を省略または簡略化する。
【００９６】
（半導体装置の構成）
図７は、本発明の第４の実施の形態に係る半導体装置１の断面図である。
【００９７】
ゲート電極１２は、ゲート絶縁膜１１上に形成された圧縮金属層１２ｄと、圧縮金属層１２ｄ上に形成された圧縮金属層１２ｅと、圧縮金属層１２ｅ上に形成された半導体層１２ｂを含む。また、ゲート電極２２は、ゲート絶縁膜２１上に形成された伸張金属層２２ｃと、金属層２２ａ上に形成された半導体層２２ｂを含む。
【００９８】
圧縮金属層１２ｄおよび伸張金属層２２ｃは、ゲート電極１２、２２の空乏化を防ぐメタルゲートとしての機能を有する。圧縮金属層１２ｄ、１２ｅおよび伸張金属層２２ｃは、同一の材料または構成元素の同一な材料からなり、例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｒｕや、それらの窒化物、炭化物、さらにＳｉとの化合物（ＴｉＮ、ＴａＳｉＮ、ＴａＣ等）からなる。
【００９９】
伸張金属層２２ｃの厚さは、圧縮金属層１２ｄの厚さよりも厚く、第１の実施の形態と同様の理由により、伸張金属層２２ｃの有する仕事関数は、圧縮金属層１２ｄの有する仕事関数よりも大きい。また、圧縮金属層１２ｄと圧縮金属層１２ｅの厚さの合計が、伸張金属層２２ａの厚さとほぼ等しい。
【０１００】
圧縮金属層１２ｄと圧縮金属層１２ｅのうち、仕事関数がｎ型トランジスタ１０の閾値電圧に大きく影響を与えるのは、下側にある圧縮金属層１２ｄである。そのため、圧縮金属層１２ｄを含むゲート電極１２は、ｎ型ＭＩＳＦＥＴに適した閾値電圧をｎ型ＭＩＳＦＥＴ１０に与え、伸張金属層２２ｃを含むゲート電極２２は、ｐ型ＭＩＳＦＥＴに適した閾値電圧をｐ型ＭＩＳＦＥＴ２０に与える。
【０１０１】
圧縮金属層１２ｄの厚さは、メタルゲートとしての機能を十分に確保するために、２ｎｍ以上であることが好ましい。また、圧縮金属層１２ｄと伸張金属層２２ｃのそれぞれがｎ型ＭＩＳＦＥＴ１０とｐ型ＭＩＳＦＥＴ２０に適した仕事関数を有するために、伸張金属層２２ｃの厚さが圧縮金属層１２ｄの厚さよりも５ｎｍ以上厚いことが好ましい。
【０１０２】
また、圧縮金属層１２ｄおよび伸張金属層２２ｃの膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合は、ゲート絶縁膜１１、２１にＬａ、Ｍｇ、Ａｌ、Ｇｅ等の不純物を注入する等の他の方法により、閾値電圧を補助的に調整してもよい。この場合においても、膜厚制御により閾値電圧を所望の値に近づけることができるため、他の方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化（例えば、ゲート絶縁膜１１、２１への不純物の注入に起因する電荷移動度の低下）を低減することができる。
【０１０３】
また、圧縮金属層１２ｄ、１２ｅは、圧縮応力を内包し、チャネル領域１５にチャネル方向の伸張歪みを発生させる。圧縮金属層１２ｄ、１２ｅは、例えば、ＰＶＤ法により成膜される。
【０１０４】
なお、金属層１２ｃは、多層の金属膜から構成されていてもよいが、薄い膜を重ねた層よりも、１枚の厚い膜からなる層の方がチャネル領域１５に発生させる歪みが大きくなるため、単層であることが好ましい。
【０１０５】
また、伸張金属層２２ｃは、伸張応力を内包し、チャネル領域２５にチャネル方向の圧縮歪みを発生させる。伸張金属層２２ｃは、例えば、ＣＶＤ法により成膜される。
【０１０６】
なお、半導体装置１の製造工程については、金属層１２ａ、１２ｃ、２２ａの代わりに圧縮金属層１２ｄ、１２ｅ、２２ｃを形成する以外は第２の実施の形態と同様である。
【０１０７】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、圧縮金属層１２ｄと伸張金属層２２ｃの膜厚を異ならせることにより、第３の実施の形態と同様に、ｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０にそれぞれ適した閾値電圧を設定することができる。
【０１０８】
また、圧縮金属層１２ｄおよび伸張金属層２２ｃの膜厚の膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合であっても、他の閾値電圧の調整方法の適用量を減らすことができるため、他の閾値電圧の調整方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化を低減することができる。
【０１０９】
また、圧縮金属層１２ｄ、１２ｅがチャネル領域１５にチャネル方向の伸張歪みを発生させるため、チャネル領域１５における電子の移動度を向上させ、ｎ型ＭＩＳＦＥＴ１０の動作特性を向上させることができる。
【０１１０】
また、伸張金属層２２ｃがチャネル領域２５にチャネル方向の伸張歪みを発生させるため、チャネル領域２５における正孔の移動度を向上させ、ｐ型ＭＩＳＦＥＴ２０の動作特性を向上させることができる。
【０１１１】
また、圧縮金属層１２ｄ、１２ｅおよび伸張金属層２２ｃが同一の材料または構成元素の同一な材料からなり、かつ圧縮金属層１２ｄと圧縮金属層１２ｅの厚さの合計が伸張金属層２２ｃの厚さとほぼ等しいため、１枚のフォトマスクを用いてゲート電極１２、２２を同時にパターン形成することができる。
【０１１２】
なお、圧縮金属層１２ｄの代わりに、圧縮金属層１２ｄと同一の厚さを有し、伸張応力を内包する金属膜を用いてもよい。この場合、圧縮金属層１２ｄを用いる場合と比較して、チャネル領域１５に発生する伸張歪みは弱まるが、この金属膜が伸張金属層２２ｃと同じ方法（例えば、ＣＶＤ法）を用いて形成されるため、双方の仕事関数の制御を安定して行うことができる。
【０１１３】
〔第５の実施の形態〕
本発明の第５の実施の形態は、ｎ型ＭＩＳＦＥＴ１０が積層された複数の伸張金属膜からなる伸張金属層を有する点において、第４の実施の形態と異なる。なお、その他の第４の実施の形態と同様の点については説明を省略または簡略化する。
【０１１４】
（半導体装置の構成）
図８は、本発明の第５の実施の形態に係る半導体装置１の断面図である。
【０１１５】
ゲート電極１２は、ゲート絶縁膜１１上に形成された伸張金属層１２ｆと、伸張金属層１２ｆ上に積層された複数の伸張金属膜１２０からなる伸張金属層１２ｇと、伸張金属層１２ｇ上に形成された半導体層１２ｂを含む。また、ゲート電極２２は、ゲート絶縁膜２１上に形成された伸張金属層２２ｃと、金属層２２ａ上に形成された半導体層２２ｂを含む。
【０１１６】
伸張金属層１２ｆおよび伸張金属層２２ｃは、ゲート電極１２、２２の空乏化を防ぐメタルゲートとしての機能を有する。伸張金属層１２ｆ、１２ｇおよび伸張金属層２２ｃは、同一の材料または構成元素の同一な材料からなり、例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｒｕや、それらの窒化物、炭化物、さらにＳｉとの化合物（ＴｉＮ、ＴａＳｉＮ、ＴａＣ等）からなる。
【０１１７】
伸張金属層２２ｃの厚さは、伸張金属層１２ｆの厚さよりも厚く、第１の実施の形態と同様の理由により、伸張金属層２２ｃの有する仕事関数は、伸張金属層１２ｆの有する仕事関数よりも大きい。また、伸張金属層１２ｆと伸張金属層１２ｇの厚さの合計が、伸張金属層２２ａの厚さとほぼ等しい。
【０１１８】
伸張金属層１２ｆと伸張金属層１２ｇのうち、仕事関数がｎ型トランジスタ１０の閾値電圧に大きく影響を与えるのは、下側にある伸張金属層１２ｆである。そのため、伸張金属層１２ｆを含むゲート電極１２は、ｎ型ＭＩＳＦＥＴに適した閾値電圧をｎ型ＭＩＳＦＥＴ１０に与え、伸張金属層２２ｃを含むゲート電極２２は、ｐ型ＭＩＳＦＥＴに適した閾値電圧をｐ型ＭＩＳＦＥＴ２０に与える。
【０１１９】
伸張金属層１２ｆの厚さは、メタルゲートとしての機能を十分に確保するために、２ｎｍ以上であることが好ましい。また、伸張金属層１２ｆと伸張金属層２２ｃのそれぞれがｎ型ＭＩＳＦＥＴ１０とｐ型ＭＩＳＦＥＴ２０に適した仕事関数を有するために、伸張金属層２２ｃの厚さが伸張金属層１２ｆの厚さよりも５ｎｍ以上厚いことが好ましい。
【０１２０】
また、伸張金属層１２ｆおよび伸張金属層２２ｃの膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合は、ゲート絶縁膜１１、２１にＬａ、Ｍｇ、Ａｌ、Ｇｅ等の不純物を注入する等の他の方法により、閾値電圧を補助的に調整してもよい。この場合においても、膜厚制御により閾値電圧を所望の値に近づけることができるため、他の方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化（例えば、ゲート絶縁膜１１、２１への不純物の注入に起因する電荷移動度の低下）を低減することができる。
【０１２１】
また、伸張金属層１２ｆ、および伸張金属層１２ｇ（伸張金属層１２ｇを構成する各伸張金属膜１２０）は、伸張応力を内包し、チャネル領域１５にチャネル方向の圧縮歪みを発生させる。伸張金属層１２ｆ、および各伸張金属膜１２０は、例えば、ＰＶＤ法により成膜される。
【０１２２】
ここで、チャネル領域１５に発生するチャネル方向の圧縮歪みは、チャネル領域１５の電荷移動度を低下させるため、小さい方が好ましい。伸張金属層１２ｇは、少数の厚い膜を重ねて形成するよりも、多数の薄い膜を重ねて形成する方が、チャネル領域１５に発生させる歪みが小さくなるため、伸張金属層１２ｇを構成する伸張金属膜１２０の数は多い方が好ましい。
【０１２３】
また、伸張金属層２２ｃは、伸張応力を内包し、チャネル領域２５にチャネル方向の圧縮歪みを発生させる。伸張金属層２２ｃは、例えば、ＣＶＤ法により成膜される。
【０１２４】
なお、半導体装置１の製造工程については、圧縮金属層１２ｄ、１２ｅの代わりに伸張金属層１２ｆ、１２ｇを形成する以外は第４の実施の形態と同様である。
【０１２５】
（第５の実施の形態の効果）
本発明の第５の実施の形態によれば、伸張金属層１２ｆと伸張金属層２２ｃの膜厚を異ならせることにより、第４の実施の形態と同様に、ｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０にそれぞれ適した閾値電圧を設定することができる。
【０１２６】
また、伸張金属層１２ｆおよび伸張金属層２２ｃの膜厚の膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合であっても、他の閾値電圧の調整方法の適用量を減らすことができるため、他の閾値電圧の調整方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化を低減することができる。
【０１２７】
また、伸張金属層２２ｃがチャネル領域２５にチャネル方向の伸張歪みを発生させるため、チャネル領域２５における正孔の移動度を向上させ、ｐ型ＭＩＳＦＥＴ２０の動作特性を向上させることができる。
【０１２８】
また、伸張金属層１２ｆと伸張金属層２２ｃが同一の材料または構成元素の同一な材料から同じ方法（例えば、ＣＶＤ法）を用いて形成されるため、双方の仕事関数の制御を安定して行うことができる。
【０１２９】
また、伸張金属層１２ｆ、１２ｇおよび伸張金属層２２ｃが同一の材料または構成元素の同一な材料からなり、かつ伸張金属層１２ｆと伸張金属層１２ｇの厚さの合計が伸張金属層２２ｃの厚さとほぼ等しいため、１枚のフォトマスクを用いてゲート電極１２、２２を同時にパターン形成することができる。
【０１３０】
また、伸張金属層１２ｆ、１２ｇが伸張金属層２２ｃと同じ方法（例えば、ＣＶＤ法）を用いて形成されるため、伸張金属層１２ｆ、１２ｇと伸張金属層２２ｃを同じチャンバー内で成膜することができる。
【０１３１】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【０１３２】
例えば、半導体層１２ｂ、２２ｂの代わりに、金属等の他の導電性を有する材料からなる層を用いてもよい。
【０１３３】
また、上記各実施の形態においては、ｐ型トランジスタ２０の金属層２２ａまたは伸張金属層２２ｃが単層であるとして説明したが、金属層２２ａまたは伸張金属層２２ｃは多層の金属膜により構成されていてもよい。
【０１３４】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【０１３５】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２】金属層の膜厚と仕事関数の関係を示すグラフ。
【図３Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３Ｂ】（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４】本発明の第２の実施の形態に係る半導体装置の断面図。
【図５】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６】本発明の第３の実施の形態に係る半導体装置の断面図。
【図７】本発明の第４の実施の形態に係る半導体装置の断面図。
【図８】本発明の第５の実施の形態に係る半導体装置の断面図。
【符号の説明】
【０１３６】
１ 半導体装置、 ２ 半導体基板、 １０ ｎ型トランジスタ、 ２０ ｐ型トランジスタ、 １１、２１ ゲート絶縁膜、 １２、２２ ゲート電極、 １２ａ、１２ｃ、２２ａ 金属層、 １２ｂ、２２ｂ 半導体層、 １２ｄ、１２ｅ 圧縮金属層、 １２ｆ、１２ｇ、２２ｃ 伸張金属層、 １２０ 伸張金属膜、 １４、２４ ソース・ドレイン領域、 １５、２５ チャネル領域
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器の小型化への要求に応ずるため、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の微細化が進展しており、それに伴うゲート絶縁膜の薄膜化への要求が著しい。しかし、ゲート絶縁膜の薄膜化に伴い、多結晶シリコンゲート電極の空乏化という問題が発生するため、この問題を回避するために、メタルゲート電極を用いる技術が用いられている。
【０００３】
ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴが混載された半導体装置においては、それぞれが適切な閾値電圧を有することが求められるが、メタルゲート電極を用いる場合、多結晶シリコンゲート電極を用いる場合と異なり、ゲート電極に不純物を導入してその仕事関数を調整する方法を用いることはできない。
【０００４】
メタルゲート電極を用いたＭＩＳＦＥＴの閾値電圧を調整する方法として、ゲート絶縁膜にＬａ等の不純物を注入する技術が知られているが、不純物の注入により電荷移動度が低下するという問題が知られている（例えば、非特許文献１参照）。
【０００５】
一方、応力を内包するようにメタルゲート電極を形成することにより、ＭＩＳＦＥＴのチャネル領域に歪みを発生させて電荷移動度を変調させる技術が知られている（例えば、非特許文献２参照）。
【０００６】
また、同一の材料からメタルゲート電極を形成する場合であっても、成膜方法を変えることにより、内包する応力の方向を調節する技術が知られている（例えば、非特許文献３参照）。この非特許文献３に記載の技術によれば、メタルゲート電極をＣＶＤ（Chemical Vapor Deposition）法を用いて形成することにより伸張応力を内包させ、ＰＶＤ（Physical Vapor Deposition）法を用いて形成することにより圧縮応力を内包させることができる。
【非特許文献１】P. D. Kirsch et al., IEDM, 2006, p.629.
【非特許文献２】F. Andrieu et al., IEDM Tech. Dig., 2006, p.641
【非特許文献３】Takeo Matsuki et al., Japanese Journal of Applied Physics, Vol. 46, No. 5B, 2007, p.3181.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、動作特性の劣化を抑えつつ、それぞれ適切な閾値電圧を設定された、メタルゲート電極を用いたｎ型およびｐ型のＭＩＳＦＥＴを混載する半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様は、半導体基板上に第１のゲート絶縁膜を介して形成された、第１の金属層および前記第１の金属層上の第１の導電層を含む第１のゲート電極、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記半導体基板中の前記第１のチャネル領域の両側に形成された第１のソース・ドレイン領域、を含むｎ型トランジスタと、半導体基板上に第２のゲート絶縁膜を介して形成された、前記第１の金属層よりも厚さが厚く、前記第１の金属層と構成元素の同一な材料からなる第２の金属層、および前記第２の金属層上の第２の導電層を含む第２のゲート電極、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記半導体基板中の前記第２のチャネル領域の両側に形成された第２のソース・ドレイン領域、を含むｐ型トランジスタと、を有する半導体装置を提供する。
【発明の効果】
【０００９】
本発明によれば、動作特性の劣化を抑えつつ、それぞれ適切な閾値電圧を設定された、メタルゲート電極を用いたｎ型およびｐ型のＭＩＳＦＥＴを混載する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１の断面図である。半導体装置１は、半導体基板２上に素子分離領域３により電気的に分離されたｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０を有する。
【００１１】
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００１２】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１３】
ｎ型ＭＩＳＦＥＴ１０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１６と、半導体基板２中のゲート絶縁膜１１下に形成されたチャネル領域１５と、半導体基板２内のチャネル領域１５の両側に形成されたソース・ドレイン領域１４と、を有する。なお、図示しないが、半導体基板２中のｎ型ＭＩＳＦＥＴ１０下の領域に、ｐ型のウェルが形成されていてもよい。
【００１４】
ｐ型ＭＩＳＦＥＴ２０は、半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたオフセットスペーサ２３と、オフセットスペーサ２３の側面に形成されたゲート側壁２６と、半導体基板２中のゲート絶縁膜２１下に形成されたチャネル領域２５と、半導体基板２内のチャネル領域２５の両側に形成されたソース・ドレイン領域２４と、を有する。なお、図示しないが、半導体基板２中のｐ型ＭＩＳＦＥＴ２０下の領域に、ｎ型のウェルが形成されていてもよい。
【００１５】
ゲート絶縁膜１１、２１は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料や、Ｈｆ系化合物（ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等）、Ｚｒ系化合物（ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等）、Ｙ系化合物（Ｙ２Ｏ３等）等のＨｉｇｈ−ｋ材料からなる。また、ｎ型ＭＩＳＦＥＴ１０、ｐ型ＭＩＳＦＥＴ２０の閾値電圧を調整するために、上記の材料にＬａ、Ｍｇ、Ａｌ、Ｇｅ等の不純物を含めてもよい。この場合、ゲート絶縁膜１１とゲート絶縁膜２１には、異なる不純物が含まれていてもよく、また、どちらか一方にのみ不純物が含まれていてもよい。
【００１６】
ゲート電極１２は、ゲート絶縁膜１１上に形成された金属層１２ａと、金属層１２ａ上に形成された半導体層１２ｂを含む。また、ゲート電極２２は、ゲート絶縁膜２１上に形成された金属層２２ａと、金属層２２ａ上に形成された半導体層２２ｂを含む。
【００１７】
金属層１２ａ、２２ａは、ゲート電極１２、２２の空乏化を防ぐメタルゲートとしての機能を有する。金属層１２ａ、２２ａは、例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｒｕや、それらの窒化物、炭化物、さらにＳｉとの化合物（ＴｉＮ、ＴａＳｉＮ、ＴａＣ等）からなる。金属層２２ａの厚さは、金属層１２ａの厚さよりも厚い。
【００１８】
図２は、金属層の膜厚と仕事関数の関係を示すグラフである。図２中の異なる膜厚を有する金属層の各成膜条件は、成膜時間のみが異なり、その他の条件は同一である。図２に示されるように、金属層の膜厚が増加するのに伴い、その仕事関数が増加する。この理由として、例えば、金属層の成膜工程の初期と後期で金属の組成や配向性が異なるため、厚さの異なる金属層間で組成や配向性に差異が生じることが考えられる。
【００１９】
なお、図２は、一例としてスパッタ法により形成したＴｉＮからなる金属層の厚さと仕事関数の関係を示しているが、この関係を満たす金属層の材料および成膜方法はこれに限られない。また、ＴｉＮ、ＴａＳｉＮ、ＴａＣ等の化合物からなる金属層を形成する場合、成膜工程の初期と後期で膜の組成比が変わる場合がある。このため、厚さの異なる金属層間では材料の組成比が異なる場合があるが、材料の構成元素は同一である。
【００２０】
半導体基板２の材料であるＳｉの伝導帯の下端の仕事関数が約４．１ｅＶ、価電子帯の上端の仕事関数が約５．１ｅＶであるため、金属層の仕事関数が小さい（４．１ｅＶに近い）ほどｎ型ＭＩＳＦＥＴに適しており、また、金属層の仕事関数が大きい（５．１ｅＶに近い）ほどｐ型ＭＩＳＦＥＴに適しているといえる。
【００２１】
上記の理由により、厚さの薄い金属層２２ａは、ｎ型ＭＩＳＦＥＴに適した小さい仕事関数を有し、厚さの厚い金属層１２ａは、ｐ型ＭＩＳＦＥＴに適した大きい仕事関数を有する。
【００２２】
また、金属層１２ａ、２２ａは、同一の材料（単体または組成比の等しい化合物から構成される場合）または構成元素の同一な材料（組成比の異なる化合物から構成される場合）から形成される。このため、膜厚と仕事関数の関係が金属層１２ａと金属層２２ａの間でほぼ等しく、双方の仕事関数の調整が容易になる。
【００２３】
金属層１２ａの厚さは、メタルゲートとしての機能を十分に確保するために、２ｎｍ以上であることが好ましい。また、金属層１２ａと金属層２２ａのそれぞれがｎ型ＭＩＳＦＥＴ１０とｐ型ＭＩＳＦＥＴ２０に適した仕事関数を有するために、金属層２２ａの厚さが金属層１２ａの厚さよりも５ｎｍ以上厚いことが好ましい。
【００２４】
また、金属層１２ａ、２２ａの膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合は、ゲート絶縁膜１１、２１にＬａ、Ｍｇ、Ａｌ、Ｇｅ等の不純物を注入する等の他の方法により、閾値電圧を補助的に調整してもよい。この場合においても、膜厚制御により閾値電圧を所望の値に近づけることができるため、他の方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化（例えば、ゲート絶縁膜１１、２１への不純物の注入に起因する電荷移動度の低下）を低減することができる。
【００２５】
半導体層１２ｂ、２２ｂは、導電型不純物を含む多結晶Ｓｉ、多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。半導体層１２ｂには、Ａｓ、Ｐ等のｎ型不純物が含まれ、半導体層２２ｂには、Ｂ、ＢＦ２等のｐ型不純物が含まれる。また、半導体層１２ｂ、２２ｂの上部または全体にシリサイド層が形成されてもよい。
【００２６】
ゲート電極１２、２２の上部に半導体層１２ａ、２２ａを形成することにより、従来の多結晶Ｓｉゲート電極プロセスとの整合性を向上させることができる。また、金属層１２ａと金属層２２ａが異なる厚さを有するため、半導体層１２ｂと半導体層２２ｂの厚さを調整することにより、ゲート電極１２とゲート電極２２の高さを揃えることができる。
【００２７】
オフセットスペーサ１３、２３は、例えば、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。オフセットスペーサ１３、２３の厚さは、ソース・ドレイン領域１４、２４のチャネル領域１５、２５の端部の位置を決定する要素となる。
【００２８】
ゲート側壁１６、２６は、例えばＳｉＮからなる単層構造や、例えばＳｉＮとＳｉＯ２からなる２層構造を有し、更には３層以上の構造を有してもよい。
【００２９】
ソース・ドレイン領域１４は、Ａｓ、Ｐ等のｎ型不純物を半導体基板２のｎ型トランジスタ１０の領域に注入することにより形成される。また、ソース・ドレイン領域２４は、Ｂ、ＢＦ２等のｐ型不純物を半導体基板２のｐ型トランジスタ２０の領域に注入することにより形成される。また、ソース・ドレイン領域１４、２４の上部にシリサイド層が形成されてもよい。
【００３０】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００３１】
（半導体装置の製造）
図３Ａ（ａ）〜（ｄ）、図３Ｂ（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【００３２】
まず、図３Ａ（ａ）に示すように、半導体基板２上に素子分離領域３を形成してｎ型トランジスタ１０を形成するｎ型ＭＩＳＦＥＴ領域１００とｐ型トランジスタ２０を形成するｐ型ＭＩＳＦＥＴ領域２００を分離した後、ｎ型ＭＩＳＦＥＴ領域１００およびｐ型ＭＩＳＦＥＴ領域２００上に絶縁膜３０および第１の金属膜３１を積層する。
【００３３】
ここで、素子分離領域３は、例えば、次の様な工程により形成される。まず、フォトリソグラフィとＲＩＥ（Reactive Ion Etching）法により半導体基板２に溝を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法により、その溝にＳｉＯ２膜を堆積させた後、これをＣＭＰ（Chemical Mechanical Polishing）法により平坦化して、素子分離領域３に加工する。
【００３４】
また、図示しないが、素子分離領域３を形成した後、イオン注入法により導電型不純物を半導体基板２内に注入し、ｎ型ＭＩＳＦＥＴ領域１００とｐ型トランジスタ２０内のそれぞれにウェル（図示しない）を形成する。ここで、ｎ型ＭＩＳＦＥＴ領域１００にはＢ等のｐ型不純物が注入され、ｐ型ＭＩＳＦＥＴ領域２００にはＰ等のｎ型不純物が注入される。ウェル内の導電型不純物は、ＲＴＡ（Rapid Thermal Annealing）法等の熱処理により活性化される。
【００３５】
絶縁膜３０は、ＣＶＤ法、プラズマ窒化法等により形成される。また、第１の金属膜３１は、ＰＶＤ（Physical Vapor Deposition）法等により形成される。第１の金属膜３１は、後の工程において金属層２２ａに加工される膜である。
【００３６】
次に、図３Ａ（ｂ）に示すように、ｐ型ＭＩＳＦＥＴ領域２００の第１の金属膜３１上に形成したマスク材３２をマスクとして第１の金属膜３１にエッチングを施し、ｎ型ＭＩＳＦＥＴ領域１００の第１の金属膜３１を除去する。
【００３７】
ここで、マスク材３２は、フォトリソグラフィ法により形成される。また、ｎ型ＭＩＳＦＥＴ領域１００の第１の金属膜３１は、マスク材３２をマスクとして用いたウェットエッチング法等により除去される。
【００３８】
次に、図３Ａ（ｃ）に示すように、ｎ型ＭＩＳＦＥＴ領域１００の絶縁膜３０上、およびｐ型ＭＩＳＦＥＴ領域２００のマスク材３２上に第２の金属膜３３を形成する。
【００３９】
第２の金属膜３３は、ＰＶＤ法等により形成される。第２の金属膜３３は、後の工程において金属層１２ａに加工される膜であるため、第１の金属膜３１よりも薄く形成する。
【００４０】
次に、図３Ａ（ｄ）に示すように、ｎ型ＭＩＳＦＥＴ領域１００の第２の金属膜３３上に形成したマスク材３４をマスクとして第２の金属膜３３にエッチングを施し、ｐ型ＭＩＳＦＥＴ領域２００の第２の金属膜３３を除去する。
【００４１】
ここで、マスク材３４は、フォトリソグラフィ法により形成される。また、ｐ型ＭＩＳＦＥＴ領域２００の第２の金属膜３３は、マスク材３４をマスクとして用いたウェットエッチング法等により除去される。
【００４２】
次に、図３Ｂ（ｅ）に示すように、マスク材３２、３４を除去した後、ｎ型ＭＩＳＦＥＴ領域１００の第２の金属膜３３上、およびｐ型ＭＩＳＦＥＴ領域２００の第１の金属膜３１上に半導体膜３５を形成する。
【００４３】
ここで、マスク材３２、３４は、ウェットエッチング法等により除去される。また、半導体層３５は、ＣＶＤ法等により形成される。
【００４４】
次に、図３Ｂ（ｆ）に示すように、半導体膜３５、第１の金属膜３１、第２の金属膜３３、および絶縁膜３０をパターニングして、ｎ型ＭＩＳＦＥＴ領域１００に半導体層１２ｂ、金属層１２ａ、およびゲート絶縁膜１１を形成し、ｐ型ＭＩＳＦＥＴ領域２００に半導体層２２ｂ、金属層２２ａ、およびゲート絶縁膜２１を形成する。なお、ゲート電極１２は金属層１２ａと半導体層１２ｂにより構成され、ゲート電極２２は金属層２２ａと半導体層２２ｂにより構成される。
【００４５】
ここで、半導体膜３５、第１の金属膜３１、第２の金属膜３３、および絶縁膜３０は、例えば、フォトリソグラフィ法とＲＩＥ法によりパターニングされる。パターニングにより、半導体膜３５は半導体層１２ｂ、２２ｂに加工され、第１の金属膜３１は金属層２２ａに加工され、第２の金属膜３３は金属層１２ａに加工され、絶縁膜３０はゲート絶縁膜１１、２１に加工される。
【００４６】
次に、図３Ｂ（ｇ）に示すように、ゲート絶縁膜１１とゲート電極１２の側面、およびゲート絶縁膜２１とゲート電極２２の側面に、それぞれオフセットスペーサ１３、２３を形成した後、ｎ型ＭＩＳＦＥＴ領域１００およびｐ型ＭＩＳＦＥＴ領域２００にそれぞれソース・ドレイン領域１４、２４のエクステンション領域を形成する。ソース・ドレイン領域１４、２４のエクステンション領域内の導電型不純物は、ＲＴＡ法等の熱処理により活性化される。
【００４７】
ここで、オフセットスペーサ１３、２３は、例えば、ＣＶＤ法等により半導体基板２上の全面を覆うようにオフセットスペーサ１３、２３の材料膜を形成した後、ＲＩＥ法等によりこの材料膜を加工することにより形成される。
【００４８】
ソース・ドレイン領域１４のエクステンション領域は、イオン注入法等により、ゲート電極１２およびオフセットスペーサ１３をマスクとして半導体基板２のｎ型ＭＩＳＦＥＴ領域１００にｎ型不純物を注入することにより形成される。また、ソース・ドレイン領域２４のエクステンション領域は、イオン注入法等により、ゲート電極２２およびオフセットスペーサ２３をマスクとして半導体基板２のｐ型ＭＩＳＦＥＴ領域２００にｐ型不純物を注入することにより形成される。
【００４９】
次に、図３Ｂ（ｈ）に示すように、オフセットスペーサ１３の側面およびオフセットスペーサ２３の側面に、それぞれゲート側壁１６、２６を形成した後、ｎ型ＭＩＳＦＥＴ領域１００およびｐ型ＭＩＳＦＥＴ領域２００にそれぞれソース・ドレイン領域１２、２４を形成する。ソース・ドレイン領域１４、２４内の導電型不純物は、ＲＴＡ法等の熱処理により活性化される。
【００５０】
ここで、ゲート側壁１６、２６は、例えば、ＣＶＤ法等により半導体基板２上の全面を覆うようにゲート側壁１６、２６の材料膜を形成した後、ＲＩＥ法等を用いてこの材料膜を加工することにより形成される。
【００５１】
ソース・ドレイン領域１４は、イオン注入法等により、ゲート電極１２、オフセットスペーサ１３、およびゲート側壁１６をマスクとして半導体基板２のｎ型ＭＩＳＦＥＴ領域１００にｎ型不純物を注入することにより形成される。また、ソース・ドレイン領域２４は、イオン注入法等により、ゲート電極２２、オフセットスペーサ２３、およびゲート側壁２６をマスクとして半導体基板２のｐ型ＭＩＳＦＥＴ領域２００にｐ型不純物を注入することにより形成される。
【００５２】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、金属層１２ａと金属層２２ａの膜厚を異ならせることにより、それぞれの有する仕事関数を異ならせることができる。これにより、ｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０にそれぞれ適した閾値電圧を設定することができる。
【００５３】
また、金属層１２ａ、２２ａの膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合であっても、他の閾値電圧の調整方法の適用量を減らすことができるため、他の閾値電圧の調整方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化を低減することができる。
【００５４】
〔第２の実施の形態〕
本発明の第２の実施の形態は、ｎ型ＭＩＳＦＥＴ１０が積層された２つの金属層を有する点において、第１の実施の形態と異なる。なお、その他の第１の実施の形態と同様の点については説明を省略または簡略化する。
【００５５】
（半導体装置の構成）
図４は、本発明の第２の実施の形態に係る半導体装置１の断面図である。
【００５６】
ゲート電極１２は、ゲート絶縁膜１１上に形成された金属層１２ａと、金属層１２ａ上に形成された金属層１２ｃと、金属層１２ｃ上に形成された半導体層１２ｂを含む。また、ゲート電極２２は、ゲート絶縁膜２１上に形成された金属層２２ａと、金属層２２ａ上に形成された半導体層２２ｂを含む。
【００５７】
金属層１２ａ、２２ａは、ゲート電極１２、２２の空乏化を防ぐメタルゲートとしての機能を有する。金属層１２ａ、１２ｃ、２２ａは、同一の材料または構成元素の同一な材料からなり、例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｒｕや、それらの窒化物、炭化物、さらにＳｉとの化合物（ＴｉＮ、ＴａＳｉＮ、ＴａＣ等）からなる。
【００５８】
金属層２２ａの厚さは、金属層１２ａの厚さよりも厚く、第１の実施の形態と同様の理由により、金属層２２ａの有する仕事関数は、金属層１２ａの有する仕事関数よりも大きい。また、金属層１２ａと金属層１２ｃの厚さの合計が、金属層２２ａの厚さとほぼ等しい。
【００５９】
金属層１２ａと金属層１２ｃのうち、仕事関数がｎ型トランジスタ１０の閾値電圧に大きく影響を与えるのは、下側にある金属層１２ａである。そのため、厚さの薄い金属層２２ａを含むゲート電極１２は、ｎ型ＭＩＳＦＥＴに適した閾値電圧をｎ型ＭＩＳＦＥＴ１０に与え、厚さの厚い金属層１２ａを含むゲート電極２２は、ｐ型ＭＩＳＦＥＴに適した閾値電圧をｐ型ＭＩＳＦＥＴ２０に与える。
【００６０】
金属層１２ａの厚さは、メタルゲートとしての機能を十分に確保するために、２ｎｍ以上であることが好ましい。また、金属層１２ａと金属層２２ａのそれぞれがｎ型ＭＩＳＦＥＴ１０とｐ型ＭＩＳＦＥＴ２０に適した仕事関数を有するために、金属層２２ａの厚さが金属層１２ａの厚さよりも５ｎｍ以上厚いことが好ましい。
【００６１】
また、金属層１２ａ、１２ｂの膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合は、ゲート絶縁膜１１、２１にＬａ、Ｍｇ、Ａｌ、Ｇｅ等の不純物を注入する等の他の方法により、閾値電圧を補助的に調整してもよい。この場合においても、膜厚制御により閾値電圧を所望の値に近づけることができるため、他の方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化（例えば、ゲート絶縁膜１１、２１への不純物の注入に起因する電荷移動度の低下）を低減することができる。
【００６２】
なお、金属層１２ｃは、多層の金属膜から構成されていてもよい。
【００６３】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００６４】
（半導体装置の製造）
図５（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【００６５】
まず、図３Ａ（ｃ）に示した第２の金属膜３３を形成する工程までの工程を第１の実施の形態と同様に行う。
【００６６】
次に、図５（ａ）に示すように、第２の金属膜３３上に第３の金属膜３６を形成する。
【００６７】
第３の金属膜３６は、ＰＶＤ法等により形成される。第３の金属膜３６は、第２の金属膜３３と第３の金属膜３６の厚さの合計が第１の金属膜３１の厚さと等しくなるような厚さに形成する。
【００６８】
次に、図５（ｂ）に示すように、ｎ型ＭＩＳＦＥＴ領域１００の第３の金属膜３６上に形成したマスク材３４をマスクとして第３の金属膜３６および第２の金属膜３３にエッチングを施し、ｐ型ＭＩＳＦＥＴ領域２００の第３の金属膜３６および第２の金属膜３３を除去する。
【００６９】
ここで、ｐ型ＭＩＳＦＥＴ領域２００の第３の金属膜３６および第２の金属膜３３は、マスク材３４をマスクとして用いたウェットエッチング法等により除去される。
【００７０】
次に、図５（ｃ）に示すように、マスク材３２、３４を除去した後、ｎ型ＭＩＳＦＥＴ領域１００の第３の金属膜３６上、およびｐ型ＭＩＳＦＥＴ領域２００の第１の金属膜３１上に半導体膜３５を形成する。
【００７１】
次に、図５（ｄ）に示すように、半導体膜３５、第１の金属膜３１、第３の金属膜３６、第２の金属膜３３、および絶縁膜３０をパターニングして、ｎ型ＭＩＳＦＥＴ領域１００に半導体層１２ｂ、金属層１２ｃ、金属層１２ａ、およびゲート絶縁膜１１を形成し、ｐ型ＭＩＳＦＥＴ領域２００に半導体層２２ｂ、金属層２２ａ、およびゲート絶縁膜２１を形成する。なお、ゲート電極１２は金属層１２ａ、金属層１２ｃ、および半導体層１２ｂにより構成され、ゲート電極２２は金属層２２ａと半導体層２２ｂにより構成される。
【００７２】
ここで、半導体膜３５、第１の金属膜３１、第３の金属膜３６、第２の金属膜３３、および絶縁膜３０は、例えば、フォトリソグラフィ法とＲＩＥ法によりパターニングされる。パターニングにより、半導体膜３５は半導体層１２ｂ、２２ｂに加工され、第１の金属膜３１は金属層２２ａに加工され、第３の金属膜３６および第２の金属膜３３は金属層１２ｃ、１２ａに加工され、絶縁膜３０はゲート絶縁膜１１、２１に加工される。
【００７３】
このとき、第１の金属膜３１、第３の金属膜３６、および第２の金属膜３３が同一の材料または構成元素の同一な材料からなり、かつ第２の金属膜３３と第３の金属膜３６の厚さの合計が第１の金属膜３１の厚さとほぼ等しいため、第３の金属膜３６と第２の金属膜３３のエッチングに要する時間と、第１の金属膜３１のエッチングに要する時間がほぼ等しくなる。このため、１枚のフォトマスクを用いてゲート電極１２、２２を同時にパターン形成することができる。
【００７４】
その後、図３Ｂ（ｇ）に示した、オフセットスペーサ１３、２３およびソース・ドレイン領域１４、２４のエクステンション領域を形成する工程以降の工程を第１の実施の形態と同様に行う。
【００７５】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、金属層１２ａと金属層２２ａの膜厚を異ならせることにより、第１の実施の形態と同様に、ｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０にそれぞれ適した閾値電圧を設定することができる。
【００７６】
また、金属層１２ａ、２２ａの膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合であっても、他の閾値電圧の調整方法の適用量を減らすことができるため、他の閾値電圧の調整方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化を低減することができる。
【００７７】
また、金属層１２ａ、１２ｃ、２２ａが同一の材料または構成元素の同一な材料からなり、かつ金属層１２ａと金属層１２ｃの厚さの合計が金属層２２ａの厚さとほぼ等しいため、１枚のフォトマスクを用いてゲート電極１２、２２を同時にパターン形成することができる。
【００７８】
〔第３の実施の形態〕
本発明の第３の実施の形態は、ゲート電極１２の半導体層と、ゲート電極２２の半導体層が、圧縮応力を内包し、それぞれチャネル領域１５、２５に歪みを発生させる点において、第１の実施の形態と異なる。なお、その他の第１の実施の形態と同様の点については説明を省略または簡略化する。
【００７９】
（半導体装置の構成）
図６は、本発明の第３の実施の形態に係る半導体装置１の断面図である。
【００８０】
ゲート電極１２は、ゲート絶縁膜１１上に形成された圧縮金属層１２ｄと、圧縮金属層１２ｄ上に形成された半導体層１２ｂを含む。また、ゲート電極２２は、ゲート絶縁膜２１上に形成された伸張金属層２２ｃと、金属層２２ａ上に形成された半導体層２２ｂを含む。
【００８１】
圧縮金属層１２ｄおよび伸張金属層２２ｃは、ゲート電極１２、２２の空乏化を防ぐメタルゲートとしての機能を有する。圧縮金属層１２ｄおよび伸張金属層２２ｃは、例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｒｕや、それらの窒化物、炭化物、さらにＳｉとの化合物（ＴｉＮ、ＴａＳｉＮ、ＴａＣ等）からなる。
【００８２】
伸張金属層２２ｃの厚さは、圧縮金属層１２ｄの厚さよりも厚く、第１の実施の形態と同様の理由により、伸張金属層２２ｃの有する仕事関数は、圧縮金属層１２ｄの有する仕事関数よりも大きい。そのため、圧縮金属層１２ｄを含むゲート電極１２は、ｎ型ＭＩＳＦＥＴに適した閾値電圧をｎ型ＭＩＳＦＥＴ１０に与え、伸張金属層２２ｃを含むゲート電極２２は、ｐ型ＭＩＳＦＥＴに適した閾値電圧をｐ型ＭＩＳＦＥＴ２０に与える。
【００８３】
また、圧縮金属層１２ｄと伸張金属層２２ｃは、同一の材料または構成元素の同一な材料から形成される。このため、膜厚と仕事関数の関係が圧縮金属層１２ｄと伸張金属層２２ｃの間で等しく、双方の仕事関数の調整が容易になる。
【００８４】
圧縮金属層１２ｄの厚さは、メタルゲートとしての機能を十分に確保するために、２ｎｍ以上であることが好ましい。また、圧縮金属層１２ｄと伸張金属層２２ｃのそれぞれがｎ型ＭＩＳＦＥＴ１０とｐ型ＭＩＳＦＥＴ２０に適した仕事関数を有するために、伸張金属層２２ｃの厚さが圧縮金属層１２ｄの厚さよりも５ｎｍ以上厚いことが好ましい。
【００８５】
また、圧縮金属層１２ｄおよび伸張金属層２２ｃの膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合は、ゲート絶縁膜１１、２１にＬａ、Ｍｇ、Ａｌ、Ｇｅ等の不純物を注入する等の他の方法により、閾値電圧を補助的に調整してもよい。この場合においても、膜厚制御により閾値電圧を所望の値に近づけることができるため、他の方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化（例えば、ゲート絶縁膜１１、２１への不純物の注入に起因する電荷移動度の低下）を低減することができる。
【００８６】
また、圧縮金属層１２ｄは、圧縮応力を内包し、チャネル領域１５にチャネル方向の伸張歪みを発生させる。圧縮金属層１２ｄの材料膜は、圧縮応力を内包するように成膜される。材料膜をパターニングして圧縮金属層１２ｄに加工した後も、圧縮応力は圧縮金属層１２ｄ内に残留する。
【００８７】
また、伸張金属層２２ｃは、伸張応力を内包し、チャネル領域２５にチャネル方向の圧縮歪みを発生させる。伸張金属層２２ｃの材料膜は、伸張応力を内包するように成膜される。材料膜をパターニングして伸張金属層２２ｃに加工した後も、伸張応力は伸張金属層２２ｃ内に残留する。
【００８８】
また、圧縮金属層１２ｄと伸張金属層２２ｃを同一の材料から形成する場合であっても、例えば、圧縮金属層１２ｄをＰＶＤ法により形成し、伸張金属層２２ｃをＣＶＤ法により形成することにより、それぞれに適切な方向の応力を残留させることができる。
【００８９】
なお、半導体装置１の製造工程は、金属層１２ａ、２２ａの代わりに圧縮金属層１２ｄと伸張金属層２２ｃを形成する点以外は第１の実施の形態と同様である。
【００９０】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、圧縮金属層１２ｄと伸張金属層２２ｃの膜厚を異ならせることにより、第１の実施の形態と同様に、ｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０にそれぞれ適した閾値電圧を設定することができる。
【００９１】
また、圧縮金属層１２ｄおよび伸張金属層２２ｃの膜厚の膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合であっても、他の閾値電圧の調整方法の適用量を減らすことができるため、他の閾値電圧の調整方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化を低減することができる。
【００９２】
また、圧縮金属層１２ｄがチャネル領域１５にチャネル方向の伸張歪みを発生させるため、チャネル領域１５における電子の移動度を向上させ、ｎ型ＭＩＳＦＥＴ１０の動作特性を向上させることができる。
【００９３】
また、伸張金属層２２ｃがチャネル領域２５にチャネル方向の伸張歪みを発生させるため、チャネル領域２５における正孔の移動度を向上させ、ｐ型ＭＩＳＦＥＴ２０の動作特性を向上させることができる。
【００９４】
なお、圧縮金属層１２ｄの代わりに、圧縮金属層１２ｄと同一の厚さを有し、伸張金属層２２ｃと同一の材料または構成元素の同一な材料からなり、伸張応力を内包する金属膜を用いてもよい。この場合、チャネル領域１５に伸張歪みを発生させてｎ型ＭＩＳＦＥＴ１０の動作特性を向上させることはできないが、この金属膜が伸張金属層２２ｃと同じ方法（例えば、ＣＶＤ法）を用いて形成されるため、この金属膜と伸張金属層２２ｃを同じチャンバー内で成膜することができる。また、この金属膜が伸張金属層２２ｃと同一の材料または構成元素の同一な材料から同じ方法（例えば、ＣＶＤ法）を用いて形成されるため、双方の仕事関数の制御を安定して行うことができる。
【００９５】
〔第４の実施の形態〕
本発明の第４の実施の形態は、ｎ型ＭＩＳＦＥＴ１０が積層された２層の圧縮金属層を有する点において、第３の実施の形態と異なる。なお、その他の第３の実施の形態と同様の点については説明を省略または簡略化する。
【００９６】
（半導体装置の構成）
図７は、本発明の第４の実施の形態に係る半導体装置１の断面図である。
【００９７】
ゲート電極１２は、ゲート絶縁膜１１上に形成された圧縮金属層１２ｄと、圧縮金属層１２ｄ上に形成された圧縮金属層１２ｅと、圧縮金属層１２ｅ上に形成された半導体層１２ｂを含む。また、ゲート電極２２は、ゲート絶縁膜２１上に形成された伸張金属層２２ｃと、金属層２２ａ上に形成された半導体層２２ｂを含む。
【００９８】
圧縮金属層１２ｄおよび伸張金属層２２ｃは、ゲート電極１２、２２の空乏化を防ぐメタルゲートとしての機能を有する。圧縮金属層１２ｄ、１２ｅおよび伸張金属層２２ｃは、同一の材料または構成元素の同一な材料からなり、例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｒｕや、それらの窒化物、炭化物、さらにＳｉとの化合物（ＴｉＮ、ＴａＳｉＮ、ＴａＣ等）からなる。
【００９９】
伸張金属層２２ｃの厚さは、圧縮金属層１２ｄの厚さよりも厚く、第１の実施の形態と同様の理由により、伸張金属層２２ｃの有する仕事関数は、圧縮金属層１２ｄの有する仕事関数よりも大きい。また、圧縮金属層１２ｄと圧縮金属層１２ｅの厚さの合計が、伸張金属層２２ａの厚さとほぼ等しい。
【０１００】
圧縮金属層１２ｄと圧縮金属層１２ｅのうち、仕事関数がｎ型トランジスタ１０の閾値電圧に大きく影響を与えるのは、下側にある圧縮金属層１２ｄである。そのため、圧縮金属層１２ｄを含むゲート電極１２は、ｎ型ＭＩＳＦＥＴに適した閾値電圧をｎ型ＭＩＳＦＥＴ１０に与え、伸張金属層２２ｃを含むゲート電極２２は、ｐ型ＭＩＳＦＥＴに適した閾値電圧をｐ型ＭＩＳＦＥＴ２０に与える。
【０１０１】
圧縮金属層１２ｄの厚さは、メタルゲートとしての機能を十分に確保するために、２ｎｍ以上であることが好ましい。また、圧縮金属層１２ｄと伸張金属層２２ｃのそれぞれがｎ型ＭＩＳＦＥＴ１０とｐ型ＭＩＳＦＥＴ２０に適した仕事関数を有するために、伸張金属層２２ｃの厚さが圧縮金属層１２ｄの厚さよりも５ｎｍ以上厚いことが好ましい。
【０１０２】
また、圧縮金属層１２ｄおよび伸張金属層２２ｃの膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合は、ゲート絶縁膜１１、２１にＬａ、Ｍｇ、Ａｌ、Ｇｅ等の不純物を注入する等の他の方法により、閾値電圧を補助的に調整してもよい。この場合においても、膜厚制御により閾値電圧を所望の値に近づけることができるため、他の方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化（例えば、ゲート絶縁膜１１、２１への不純物の注入に起因する電荷移動度の低下）を低減することができる。
【０１０３】
また、圧縮金属層１２ｄ、１２ｅは、圧縮応力を内包し、チャネル領域１５にチャネル方向の伸張歪みを発生させる。圧縮金属層１２ｄ、１２ｅは、例えば、ＰＶＤ法により成膜される。
【０１０４】
なお、金属層１２ｃは、多層の金属膜から構成されていてもよいが、薄い膜を重ねた層よりも、１枚の厚い膜からなる層の方がチャネル領域１５に発生させる歪みが大きくなるため、単層であることが好ましい。
【０１０５】
また、伸張金属層２２ｃは、伸張応力を内包し、チャネル領域２５にチャネル方向の圧縮歪みを発生させる。伸張金属層２２ｃは、例えば、ＣＶＤ法により成膜される。
【０１０６】
なお、半導体装置１の製造工程については、金属層１２ａ、１２ｃ、２２ａの代わりに圧縮金属層１２ｄ、１２ｅ、２２ｃを形成する以外は第２の実施の形態と同様である。
【０１０７】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、圧縮金属層１２ｄと伸張金属層２２ｃの膜厚を異ならせることにより、第３の実施の形態と同様に、ｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０にそれぞれ適した閾値電圧を設定することができる。
【０１０８】
また、圧縮金属層１２ｄおよび伸張金属層２２ｃの膜厚の膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合であっても、他の閾値電圧の調整方法の適用量を減らすことができるため、他の閾値電圧の調整方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化を低減することができる。
【０１０９】
また、圧縮金属層１２ｄ、１２ｅがチャネル領域１５にチャネル方向の伸張歪みを発生させるため、チャネル領域１５における電子の移動度を向上させ、ｎ型ＭＩＳＦＥＴ１０の動作特性を向上させることができる。
【０１１０】
また、伸張金属層２２ｃがチャネル領域２５にチャネル方向の伸張歪みを発生させるため、チャネル領域２５における正孔の移動度を向上させ、ｐ型ＭＩＳＦＥＴ２０の動作特性を向上させることができる。
【０１１１】
また、圧縮金属層１２ｄ、１２ｅおよび伸張金属層２２ｃが同一の材料または構成元素の同一な材料からなり、かつ圧縮金属層１２ｄと圧縮金属層１２ｅの厚さの合計が伸張金属層２２ｃの厚さとほぼ等しいため、１枚のフォトマスクを用いてゲート電極１２、２２を同時にパターン形成することができる。
【０１１２】
なお、圧縮金属層１２ｄの代わりに、圧縮金属層１２ｄと同一の厚さを有し、伸張応力を内包する金属膜を用いてもよい。この場合、圧縮金属層１２ｄを用いる場合と比較して、チャネル領域１５に発生する伸張歪みは弱まるが、この金属膜が伸張金属層２２ｃと同じ方法（例えば、ＣＶＤ法）を用いて形成されるため、双方の仕事関数の制御を安定して行うことができる。
【０１１３】
〔第５の実施の形態〕
本発明の第５の実施の形態は、ｎ型ＭＩＳＦＥＴ１０が積層された複数の伸張金属膜からなる伸張金属層を有する点において、第４の実施の形態と異なる。なお、その他の第４の実施の形態と同様の点については説明を省略または簡略化する。
【０１１４】
（半導体装置の構成）
図８は、本発明の第５の実施の形態に係る半導体装置１の断面図である。
【０１１５】
ゲート電極１２は、ゲート絶縁膜１１上に形成された伸張金属層１２ｆと、伸張金属層１２ｆ上に積層された複数の伸張金属膜１２０からなる伸張金属層１２ｇと、伸張金属層１２ｇ上に形成された半導体層１２ｂを含む。また、ゲート電極２２は、ゲート絶縁膜２１上に形成された伸張金属層２２ｃと、金属層２２ａ上に形成された半導体層２２ｂを含む。
【０１１６】
伸張金属層１２ｆおよび伸張金属層２２ｃは、ゲート電極１２、２２の空乏化を防ぐメタルゲートとしての機能を有する。伸張金属層１２ｆ、１２ｇおよび伸張金属層２２ｃは、同一の材料または構成元素の同一な材料からなり、例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｒｕや、それらの窒化物、炭化物、さらにＳｉとの化合物（ＴｉＮ、ＴａＳｉＮ、ＴａＣ等）からなる。
【０１１７】
伸張金属層２２ｃの厚さは、伸張金属層１２ｆの厚さよりも厚く、第１の実施の形態と同様の理由により、伸張金属層２２ｃの有する仕事関数は、伸張金属層１２ｆの有する仕事関数よりも大きい。また、伸張金属層１２ｆと伸張金属層１２ｇの厚さの合計が、伸張金属層２２ａの厚さとほぼ等しい。
【０１１８】
伸張金属層１２ｆと伸張金属層１２ｇのうち、仕事関数がｎ型トランジスタ１０の閾値電圧に大きく影響を与えるのは、下側にある伸張金属層１２ｆである。そのため、伸張金属層１２ｆを含むゲート電極１２は、ｎ型ＭＩＳＦＥＴに適した閾値電圧をｎ型ＭＩＳＦＥＴ１０に与え、伸張金属層２２ｃを含むゲート電極２２は、ｐ型ＭＩＳＦＥＴに適した閾値電圧をｐ型ＭＩＳＦＥＴ２０に与える。
【０１１９】
伸張金属層１２ｆの厚さは、メタルゲートとしての機能を十分に確保するために、２ｎｍ以上であることが好ましい。また、伸張金属層１２ｆと伸張金属層２２ｃのそれぞれがｎ型ＭＩＳＦＥＴ１０とｐ型ＭＩＳＦＥＴ２０に適した仕事関数を有するために、伸張金属層２２ｃの厚さが伸張金属層１２ｆの厚さよりも５ｎｍ以上厚いことが好ましい。
【０１２０】
また、伸張金属層１２ｆおよび伸張金属層２２ｃの膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合は、ゲート絶縁膜１１、２１にＬａ、Ｍｇ、Ａｌ、Ｇｅ等の不純物を注入する等の他の方法により、閾値電圧を補助的に調整してもよい。この場合においても、膜厚制御により閾値電圧を所望の値に近づけることができるため、他の方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化（例えば、ゲート絶縁膜１１、２１への不純物の注入に起因する電荷移動度の低下）を低減することができる。
【０１２１】
また、伸張金属層１２ｆ、および伸張金属層１２ｇ（伸張金属層１２ｇを構成する各伸張金属膜１２０）は、伸張応力を内包し、チャネル領域１５にチャネル方向の圧縮歪みを発生させる。伸張金属層１２ｆ、および各伸張金属膜１２０は、例えば、ＰＶＤ法により成膜される。
【０１２２】
ここで、チャネル領域１５に発生するチャネル方向の圧縮歪みは、チャネル領域１５の電荷移動度を低下させるため、小さい方が好ましい。伸張金属層１２ｇは、少数の厚い膜を重ねて形成するよりも、多数の薄い膜を重ねて形成する方が、チャネル領域１５に発生させる歪みが小さくなるため、伸張金属層１２ｇを構成する伸張金属膜１２０の数は多い方が好ましい。
【０１２３】
また、伸張金属層２２ｃは、伸張応力を内包し、チャネル領域２５にチャネル方向の圧縮歪みを発生させる。伸張金属層２２ｃは、例えば、ＣＶＤ法により成膜される。
【０１２４】
なお、半導体装置１の製造工程については、圧縮金属層１２ｄ、１２ｅの代わりに伸張金属層１２ｆ、１２ｇを形成する以外は第４の実施の形態と同様である。
【０１２５】
（第５の実施の形態の効果）
本発明の第５の実施の形態によれば、伸張金属層１２ｆと伸張金属層２２ｃの膜厚を異ならせることにより、第４の実施の形態と同様に、ｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０にそれぞれ適した閾値電圧を設定することができる。
【０１２６】
また、伸張金属層１２ｆおよび伸張金属層２２ｃの膜厚の膜厚制御による仕事関数の調整のみでは所望の閾値電圧が得られない場合であっても、他の閾値電圧の調整方法の適用量を減らすことができるため、他の閾値電圧の調整方法に起因するｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０の動作特性の劣化を低減することができる。
【０１２７】
また、伸張金属層２２ｃがチャネル領域２５にチャネル方向の伸張歪みを発生させるため、チャネル領域２５における正孔の移動度を向上させ、ｐ型ＭＩＳＦＥＴ２０の動作特性を向上させることができる。
【０１２８】
また、伸張金属層１２ｆと伸張金属層２２ｃが同一の材料または構成元素の同一な材料から同じ方法（例えば、ＣＶＤ法）を用いて形成されるため、双方の仕事関数の制御を安定して行うことができる。
【０１２９】
また、伸張金属層１２ｆ、１２ｇおよび伸張金属層２２ｃが同一の材料または構成元素の同一な材料からなり、かつ伸張金属層１２ｆと伸張金属層１２ｇの厚さの合計が伸張金属層２２ｃの厚さとほぼ等しいため、１枚のフォトマスクを用いてゲート電極１２、２２を同時にパターン形成することができる。
【０１３０】
また、伸張金属層１２ｆ、１２ｇが伸張金属層２２ｃと同じ方法（例えば、ＣＶＤ法）を用いて形成されるため、伸張金属層１２ｆ、１２ｇと伸張金属層２２ｃを同じチャンバー内で成膜することができる。
【０１３１】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【０１３２】
例えば、半導体層１２ｂ、２２ｂの代わりに、金属等の他の導電性を有する材料からなる層を用いてもよい。
【０１３３】
また、上記各実施の形態においては、ｐ型トランジスタ２０の金属層２２ａまたは伸張金属層２２ｃが単層であるとして説明したが、金属層２２ａまたは伸張金属層２２ｃは多層の金属膜により構成されていてもよい。
【０１３４】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【０１３５】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２】金属層の膜厚と仕事関数の関係を示すグラフ。
【図３Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３Ｂ】（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４】本発明の第２の実施の形態に係る半導体装置の断面図。
【図５】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６】本発明の第３の実施の形態に係る半導体装置の断面図。
【図７】本発明の第４の実施の形態に係る半導体装置の断面図。
【図８】本発明の第５の実施の形態に係る半導体装置の断面図。
【符号の説明】
【０１３６】
１ 半導体装置、 ２ 半導体基板、 １０ ｎ型トランジスタ、 ２０ ｐ型トランジスタ、 １１、２１ ゲート絶縁膜、 １２、２２ ゲート電極、 １２ａ、１２ｃ、２２ａ 金属層、 １２ｂ、２２ｂ 半導体層、 １２ｄ、１２ｅ 圧縮金属層、 １２ｆ、１２ｇ、２２ｃ 伸張金属層、 １２０ 伸張金属膜、 １４、２４ ソース・ドレイン領域、 １５、２５ チャネル領域
【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を介して形成された、第１の金属層および前記第１の金属層上の第１の導電層を含む第１のゲート電極、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記半導体基板中の前記第１のチャネル領域の両側に形成された第１のソース・ドレイン領域、を含むｎ型トランジスタと、
半導体基板上に第２のゲート絶縁膜を介して形成された、前記第１の金属層よりも厚さが厚く、前記第１の金属層と構成元素の同一な材料からなる第２の金属層、および前記第２の金属層上の第２の導電層を含む第２のゲート電極、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記半導体基板中の前記第２のチャネル領域の両側に形成された第２のソース・ドレイン領域、を含むｐ型トランジスタと、
を有する半導体装置。
【請求項２】
前記第１の金属層と前記第１の導電層との間に前記第１の金属層と構成元素の同一な材料からなる第３の金属層が形成され、
前記第１の金属層と前記第３の金属層の厚さの合計が、前記第２の金属層の厚さと略等しい、
請求項１に記載された半導体装置。
【請求項３】
前記第１の金属層は、圧縮応力または伸張応力を内包する金属膜からなり、
前記第２の金属層は、伸張応力を内包する金属膜からなる、
請求項１または２に記載された半導体装置。
【請求項４】
前記第１および第３の金属層は、圧縮応力を内包する金属膜からなり、
前記第２の金属層は、伸張応力を内包する金属膜からなる、
請求項２に記載された半導体装置。
【請求項５】
前記第１および第２の金属層は、伸張応力を内包する金属膜からなり、
前記第３の金属層は、圧縮応力を内包する金属膜、または伸張応力を内包する複数の膜を積層した金属積層膜からなる、
請求項２に記載された半導体装置。
【請求項１】
半導体基板上に第１のゲート絶縁膜を介して形成された、第１の金属層および前記第１の金属層上の第１の導電層を含む第１のゲート電極、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記半導体基板中の前記第１のチャネル領域の両側に形成された第１のソース・ドレイン領域、を含むｎ型トランジスタと、
半導体基板上に第２のゲート絶縁膜を介して形成された、前記第１の金属層よりも厚さが厚く、前記第１の金属層と構成元素の同一な材料からなる第２の金属層、および前記第２の金属層上の第２の導電層を含む第２のゲート電極、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記半導体基板中の前記第２のチャネル領域の両側に形成された第２のソース・ドレイン領域、を含むｐ型トランジスタと、
を有する半導体装置。
【請求項２】
前記第１の金属層と前記第１の導電層との間に前記第１の金属層と構成元素の同一な材料からなる第３の金属層が形成され、
前記第１の金属層と前記第３の金属層の厚さの合計が、前記第２の金属層の厚さと略等しい、
請求項１に記載された半導体装置。
【請求項３】
前記第１の金属層は、圧縮応力または伸張応力を内包する金属膜からなり、
前記第２の金属層は、伸張応力を内包する金属膜からなる、
請求項１または２に記載された半導体装置。
【請求項４】
前記第１および第３の金属層は、圧縮応力を内包する金属膜からなり、
前記第２の金属層は、伸張応力を内包する金属膜からなる、
請求項２に記載された半導体装置。
【請求項５】
前記第１および第２の金属層は、伸張応力を内包する金属膜からなり、
前記第３の金属層は、圧縮応力を内包する金属膜、または伸張応力を内包する複数の膜を積層した金属積層膜からなる、
請求項２に記載された半導体装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−７３９８５（Ｐ２０１０−７３９８５Ａ）
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願番号】特願２００８−２４１３４５（Ｐ２００８−２４１３４５）
【出願日】平成２０年９月１９日（２００８．９．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願日】平成２０年９月１９日（２００８．９．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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