半導体装置の製造方法
【課題】ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴに適した組成のフルシリサイド相を、少ない工程数で、容易に得ることが可能な製造方法を提供すること。
【解決手段】基板１上に、ゲート絶縁膜２を介して前記ＮＭＯＳＦＥＴ用第１ゲート電極、およびＰＭＯＳＦＥＴ用第２ゲート電極を形成する工程と、前記ゲート電極を覆う層間膜８を形成する工程と、前記層間膜８を平坦化し、前記第１、第２ゲート電極のシリコン層３を露出する工程と、前記第２ゲート電極の上部を選択的に除去する工程と、前記第２のゲート電極および第１のゲート電極のシリコン層３上に金属膜１１を形成し、シリサイド化熱処理を行う工程と、熱処理工程後に未反応の金属膜を除去する工程と、を含み、第２のゲート電極上部を選択的に除去する工程の前に、前記第１および第２のゲート電極の各シリコン層３に、シリサイド相の組成制御のための不純物を同時に導入する工程を含む半導体装置の製造方法。
【解決手段】基板１上に、ゲート絶縁膜２を介して前記ＮＭＯＳＦＥＴ用第１ゲート電極、およびＰＭＯＳＦＥＴ用第２ゲート電極を形成する工程と、前記ゲート電極を覆う層間膜８を形成する工程と、前記層間膜８を平坦化し、前記第１、第２ゲート電極のシリコン層３を露出する工程と、前記第２ゲート電極の上部を選択的に除去する工程と、前記第２のゲート電極および第１のゲート電極のシリコン層３上に金属膜１１を形成し、シリサイド化熱処理を行う工程と、熱処理工程後に未反応の金属膜を除去する工程と、を含み、第２のゲート電極上部を選択的に除去する工程の前に、前記第１および第２のゲート電極の各シリコン層３に、シリサイド相の組成制御のための不純物を同時に導入する工程を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、電界効果トランジスタなどのようなＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＰＭＯＳおよびＮＭＯＳのトランジスタを適切に動作させるために、これらのトランジスタの閾値電圧制御が必要であり、そのためにＰＭＯＳおよびＮＭＯＳのゲート電極の仕事関数制御や組成制御を行う技術の検討が行なわれている。また、ゲート電極の空乏化防止のために金属電極を用いることが検討されており、この中でもこれまでに使用されてきた製造プロセスとの適合性からゲート電極をゲート絶縁膜界面までシリサイド化したフルシリサイド（Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ、以下、「ＦＵＳＩ」と称する）ゲート電極技術について数多くの検討が行なわれている。
【０００３】
特許文献１には、ゲート酸窒化膜（ＳｉＯＮ）に対してＰＭＯＳおよびＮＭＯＳ用のゲート電極を多結晶シリコンで形成し、ＰＭＯＳ用のゲート電極にボロン（Ｂ）、ＮＭＯＳ用のゲート電極にヒ素（Ａｓ）を不純物としてレジストマスクを用いてそれぞれの電極に注入し、その後Ｎｉをゲート電極上に形成してフルシリサイド化を行う半導体装置の製造方法が記載されている。不純物をゲート酸窒化膜とＦＵＳＩゲート電極の界面に分布させることによって仕事関数の調整を行っている。
【０００４】
非特許文献１には、シリサイド相の組成や配向がシリサイド形成前のポリシリコンに予め注入した不純物に依存することが述べられている。
【０００５】
非特許文献２および３では、ＨｆＳｉＯＮに対してＦＵＳＩゲートのシリサイド相の組成制御をＦＵＳＩ形成時のＮｉ膜厚を変化させることにより行って、ＰＭＯＳおよびＮＭＯＳにそれぞれ適したシリサイド相とすることによりＣＭＯＳの閾値電圧適正化を行っている。
【０００６】
非特許文献４および５は、予めＰＭＯＳ側のエッチバックを行ってＮｉリッチシリサイド形成時の体積膨張を抑制し、適切なシリサイド相とするフルシリサイド電極の形成を行うことを記載している。シリサイド相の組成制御はＮｉ形成量とポリシリコンの膜厚比で行なわれており、ゲート電極への不純物注入は行われていない。同文献において、ゲート絶縁膜には、ＨｆＳｉＯＮが使用されている。
【０００７】
【特許文献１】特開２００６−１００４３１号公報
【非特許文献１】ＩＥＥＥ ２００５ "Ｐｈｙｓｉｃａｌ Ｍｅｃｈａｎｉｓｍ ｏｆ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ Ｍｏｄｕｌａｔｉｏｎ ｄｕｅ ｔｏ Ｉｍｐｕｒｉｔｙ Ｐｉｌｅｕｐ ａｔ Ｎｉ−ＦＵＳＩ／ＳｉＯ（Ｎ） Ｉｎｔｅｒｆａｃｅ"
【非特許文献２】ＩＥＤＭ ２００４ "Ｄｕａｌ Ｗｏｒｋｆｕｎｃｔｉｏｎ Ｎｉ−Ｓｉｌｉｃｉｄｅ／ＨｆＳｉＯＮ Ｇａｔｅ Ｓｔａｃｋｓ ｂｙ Ｐｈａｓｅ−Ｃｏｎｔｒｏｌｌｅｄ Ｆｕｌｌ−Ｓｉｌｉｃｉｄａｔｉｏｎ （ＰＣ−ＦＵＳＩ） Ｔｅｃｈｎｉｑｕｅ ｆｏｒ ４５ｎｍ−ｎｏｄｅ ＬＳＴＰ ａｎｄ ＬＯＰ Ｄｅｖｉｃｅｓ"
【非特許文献３】Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ２００５ "Ｈｉｇｈｌｙ Ｒｅｌｉａｂｌｅ ＨｆＳｉＯＮ ＣＭＯＳＦＥＴ ｗｉｔｈ Ｐｈａｓｅ Ｃｏｎｔｒｏｌｌｅｄ ＮｉＳｉ （ＮＦＥＴ） ａｎｄ Ｎｉ３Ｓｉ （ＰＦＥＴ） ＦＵＳＩ Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅ"
【非特許文献４】Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ２００６ "Ｄｕａｌ ｗｏｒｋ ｆｕｎｃｔｉｏｎ ｐｈａｓｅ ｃｏｎｔｒｏｌｌｅｄ Ｎｉ−ＦＵＳＩ ＣＭＯＳ （ＮｉＳｉ ＮＭＯＳ， Ｎｉ２Ｓｉ ｏｒ Ｎｉ３１Ｓｉ１２ ＰＭＯＳ）：Ｍａｎｉｆａｃｔｕｒａｂｉｌｉｔｙ，Ｒｅｌｉａｂｉｌｉｔｙ ＆ Ｐｒｏｃｅｓｓ Ｗｉｎｄｏｗ Ｉｍｐｒｏｖｅｍｅｎｔ ｂｙ Ｓａｃｒｉｆｉｃｉａｌ ＳｉＧｅ ｃａｐ"
【非特許文献５】ＩＥＥＥ ２００５ "ＣＭＯＳ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ Ｄｕａｌ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ Ｐｈａｓｅ Ｃｏｎｔｒｏｌｌｅｄ Ｎｉ ＦＵＳＩ ｗｉｔｈ Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｉｌｉｃｉｄａｔｉｏｎ ｏｆ ＮＭＯＳ （ＮｉＳｉ） ａｎｄ ＰＭＯＳ （Ｎｉ−ｒｉｃｈ ｓｉｌｉｃｉｄｅ） Ｇａｔｅｓ ｏｎ ＨｆＳｉＯＮ"
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＦＵＳＩゲート電極構造のＮＭＯＳおよびＰＭＯＳを形成する際に、ＮＭＯＳ用とＰＭＯＳ用のゲート電極をポリシリコンで形成し、それぞれのゲート電極に適切なシリサイド相を形成するためには工程が複雑になる。不純物注入によるフルシリサイド相の組成制御とＰＭＯＳ側のエッチバックを組み合わせた場合、注入の境界とエッチバックの境界が一致せず、ｎ／ｐゲート電極境界の形状や組成が不安定になる。こうした課題は、たとえばゲート絶縁膜にＨｆＳｉＯＮを用いた場合に特に顕著となる。
【０００９】
そこで、本発明は、かかる事情に鑑みてなされてものであり、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各々に適した組成のフルシリサイド相を、マスク層数を減らして少ない工程数で、容易に得ることが可能な半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
上記課題を解決する本発明によれば、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを備える半導体装置を製造する方法であって、基板上に、ゲート絶縁膜を介してシリコン層を形成する工程と、前記シリコン層をパターニングすることにより、前記ＮＭＯＳトランジスタ用ゲート電極である第１のゲート電極および前記ＰＭＯＳトランジスタ用ゲート電極である第２のゲート電極を形成する工程と、前記第１および第２のゲート電極を覆う層間膜を形成する工程と、
前記層間膜を平坦化した後、全面除去して前記第１および第２のゲート電極の前記シリコン層を露出する工程と、前記第１および第２のゲート電極のうち前記第２のゲート電極の上部を選択的に除去する工程と、前記選択的に除去された前記第２のゲート電極のシリコン層および前記第１のゲート電極のシリコン層上に被シリサイド化金属からなる金属膜を形成し、前記金属膜を構成する前記被シリサイド化金属のシリサイドが形成されるように熱処理を行う工程と、前記熱処理工程後に未反応の前記金属膜を除去する工程と、を含み、第２のゲート電極の上部を選択的に除去する前記工程の前に、前記第１および第２のゲート電極それぞれの前記シリコン層に、シリサイド相の組成制御のための不純物を同時に導入する工程を含むことを特徴とする半導体装置の製造方法が提供される。
【００１１】
この半導体装置の製造方法は、ＰＭＯＳ用およびＮＭＯＳ用のゲート電極のそれぞれのシリコン層にシリサイド相の組成制御のための不純物を同時に導入する工程を含む。これにより、ゲート絶縁膜にＨｆＳｉＯＮを用いたＦＵＳＩゲート構造のＮＭＯＳ用およびＰＭＯＳ用のゲート電極をマスクを減らして少ない工程数でフルシリサイド相の組成を制御しつつ形成することができる。不純物注入によるフルシリサイド相の組成制御とＰＭＯＳ側のゲート電極の選択的除去を組み合わせた場合、不純物注入部分の境界と選択的に除去した部分の境界が同じであるため、ｎ／ｐゲート電極境界の形状や組成が安定になる。
【発明の効果】
【００１２】
本発明によれば、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各々に適した組成のフルシリサイド相を、マスク層数を減らして少ない工程数で容易に得ることが可能な半導体装置の製造方法が実現される。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の半導体装置の製造方法の好適な実施形態について詳細に説明する。以下では、シリコン層として多結晶シリコンを、ゲート絶縁膜として１．５ｎｍのベース酸化膜上に形成されたＨｆＳｉＯＮ膜を、フルシリサイド電極を形成するための金属をＮｉを用いた例を説明する。シリコン層としては、このほかに非晶質シリコンを用いてもよく、ゲート絶縁膜としてはＨｆＯ２、ＨｆＯＮ、ＨｆＬａＯＮ等のＨｆを含む高誘電率ゲート絶縁膜を用いてもよく、フルシリサイド電極を形成するための金属としては、Ｐｔ、Ｐｄを用いても良い。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１４】
（第１の実施形態）
本発明の第１の実施形態による半導体装置の製造方法を図１を用いて説明する。
Ｓｉ基板１上に高誘電率ゲート絶縁膜２のベースとなる酸化膜を熱酸化法で１．０ｎｍの膜厚で形成し、その後ＣＶＤ法により２．０ｎｍのＨｆＳｉＯ膜を形成する。形成されたＨｆＳｉＯ膜をプラズマ窒化法により窒化してＨｆＳｉＯＮゲート絶縁膜２を形成する（図１（ａ））。
【００１５】
次に、ゲート絶縁膜２上に多結晶シリコン層３を１００ｎｍの厚さで堆積し、ゲート加工用のハードマスク４として５０ｎｍの窒化膜を形成する（図１（ｂ））。
【００１６】
レジストによるリソグラフィ工程を経てハードマスク４を加工した後、ハードマスク４を用いて多結晶シリコン層３とゲート絶縁膜２をエッチング加工する（図１（ｃ））。
【００１７】
８ｎｍの酸化膜オフセットスペーサ形成後、エクステンション・ポケット注入を行い活性化し、引き続いて４０ｎｍの酸化膜サイドウォール５を形成した後、ソース・ドレイン領域形成のためのイオン注入を行い再び１０００℃以上のスパイクアニールにより活性化を行い、ソース・ドレイン領域６を形成する（図１（ｄ））。
【００１８】
ソース・ドレイン領域６の自然酸化膜除去プロセスを経た後に、８ｎｍのＮｉをスパッタ法にて成膜し、熱処理を施すことにより、ソース・ドレイン領域に約２０ｎｍの膜厚のＮｉシリサイド７を形成する。この時、ゲートの多結晶シリコンは窒化膜のハードマスク４で被覆されているため、シリサイドは形成されない（図１（ｅ））。
【００１９】
次に３００ｎｍ以上の酸化膜からなる層間膜８で全体を被覆しＣＭＰで平坦化し、さらに必要に応じて全面エッチバックを施すことにより、ソース・ドレイン領域６を層間膜８で被覆した状態でゲートの多結晶シリコン層３の上部を露出させる。この時ハードマスクとして用いた窒化膜もＣＭＰ工程もしくは全面エッチバック工程で除去する（図２（ａ））。
【００２０】
この状態で、フルシリサイド電極の結晶相の組成を制御するための不純物イオン注入を行う。本実施形態の場合には、Ｂを１ｘ１０１６ｃｍ−２、加速電圧１ｋｅＶでゲートの多結晶シリコンに注入する。ソース・ドレイン領域６は酸化膜からなる層間膜８で被覆されており、注入の影響は受けない。上記のような条件で多結晶シリコン層３中に注入されたＢは、その大部分が表面側から５０ｎｍまでの深さの、イオン注入領域９に存在する（図２（ｂ））。
【００２１】
次に、リソグラフィ工程によりＮＭＯＳ側のみをレジスト１０で被覆して、多結晶シリコン層３を酸化膜に対して選択的にエッチングする。エッチング深さは注入されたイオン種が高濃度に存在する深さと同等もしくはそれより深く設定する。本実施形態の場合にはエッチング深さを５０ｎｍとする。この時、不純物の注入から選択的エッチングまでの間には活性化処理やその他の４００℃程度以上の熱処理工程を行わないことが重要である。熱処理工程を施さないことによりＢが多結晶シリコン中を拡散せず、注入した領域にとどまるため、選択的エッチングによって大部分のＢを除去することが出来るためである。ここで述べた活性化処理とは一般に９００℃以上の熱処理でシリコン中に注入された不純物をドナーやアクセプタとして機能させるための処理を言う。この工程によりＰＭＯＳ側の多結晶シリコン層３に注入された大部分の注入元素は除去され、ほぼ非ドープの多結晶シリコン３（５０ｎｍ）が残る。一方ＮＭＯＳ側の多結晶シリコン層３は高濃度に不純物が存在する層９（５０ｎｍ）とほぼ非ドープの層３（５０ｎｍ）との積層構造が得られる（図２（ｃ））。
【００２２】
レジスト１０を除去した後、多結晶シリコンの表面自然酸化膜を除去する前処理工程を経て、フルシリサイド金属としてＮｉ１１を室温で８０ｎｍ形成する。８０ｎｍのＮｉ１１は、５０ｎｍの多結晶シリコンと全量反応するとＮｉ／Ｓｉが約３／１のＮｉシリサイドが形成される量に相当する。（図２（ｄ））。
【００２３】
引き続いてゲート多結晶シリコンをフルシリサイド化させるための熱処理を施し、その後余剰の未反応Ｎｉを硫酸−過酸化水素水溶液でエッチング除去する（図２（ｅ））。熱処理条件としては、３５０℃、Ｎ２中、５分を用いた。
【００２４】
ＰＭＯＳ側は８０ｎｍのＮｉと非ドープの多結晶シリコン３がほぼ全量反応して、Ｎｉ／Ｓｉ組成比が約３であるＮｉフルシリサイド１２が得られ、Ｘ線回折によりこのシリサイド相はＮｉ３１Ｓｉ１２であることが確認された。このシリサイド反応により得られたフルシリサイドゲート電極は、多結晶シリコンに比べて体積が約２倍に膨張するため、電極高さが約１００ｎｍとなり、ＮＭＯＳ側と同等の高さに戻る。
【００２５】
ＰＭＯＳ側の多結晶シリコンの選択的エッチバック無しの場合は、ゲート直上以外の周辺領域のＮｉが反応に寄与する（図３（ｉ））ため、２倍に膨張したフルシリサイド電極の上面が未反応Ｎｉによって抑えられ、横方向にも膨張しようとするためサイドウォールを押し広げ素子を破壊してしまう（図３（ｉｉｉ））が、選択的エッチバックによって形成された下に凹む形状が形成される場合（図３（ｉｉ））は、出来上がりのシリサイド体積は反応前のＮｉと多結晶シリコンの体積の和よりも小さいため、消費されたＮｉのスペースで体積膨張分が吸収され、体積膨張に伴う応力増大が無く、素子が破壊されることを防ぐことが出来る（図３（ｉｖ））。
【００２６】
一方、ＮＭＯＳ側は同じ熱処理条件下で、表面側にＮｉＳｉ層、ゲート絶縁膜界面側にＮｉＳｉ２層からなる２層構造１３が形成された。これは、多結晶シリコン中のＢがシリサイド化反応を抑制するためＳｉと反応するＮｉ量が堆積した８０ｎｍ分よりも少ないこと、シリサイド化の進行に伴ってシリサイド／多結晶シリコン界面にＢがパイルアップするためＢの影響は多結晶シリコンの下層側でより顕著に見えること、が要因として挙げられる。
このようなＢのシリサイド化反応抑制効果を発現させるためには、１００ｎｍの多結晶シリコン層に対して、８ｘ１０１５ｃｍ−２以上のＢを注入することが必要なことが明らかとなった。
【００２７】
またフルシリサイド化のための熱処理温度は３００℃〜４００℃まで適宜選択できる。ただし、３５０℃以下ではＰＭＯＳ側のシリサイド化反応が十分に進まないため、フルシリサイド電極がＮｉ２Ｓｉ相になるため注意が必要である。これを回避するためには、熱処理時間を長くすることが望ましい。一方シリサイド化温度が３５０℃以上になると、ＮＭＯＳ側のシリサイド化が進行し、ＮｉＳｉ２相であった部分がＮｉＳｉ相になってしまうためやはり注意が必要である。これを回避するためには、熱処理時間を短くすることが望ましい。
【００２８】
このように、熱処理条件を最適化した条件下では、Ｂの存在がＮｉＳｉよりもシリコンリッチな組成を有するＮｉシリサイドを形成するのに有効に働くことが確認された。このような効果は、ＢのほかにもＡｓやＳｂ、ＢＦ２、Ｆ、Ｐ、Ｇｅといった注入元素やこれらの組み合わせでも得ることが出来るが、各場合で注入量の最適化、熱処理条件の最適化が必要である。注入の加速電圧に関しては、ＰＭＯＳ側の選択的エッチバックによって注入された不純物の大部分が除去されることが重要であること、エッチバック後の多結晶シリコンをフルシリサイド化した場合にＮＭＯＳ側のフルシリサイド電極と同等の高さになるのが望ましいこと、を考慮して決定すべきである。本実施形態の場合には、エッチバック量はもともとの多結晶シリコン層の半分である５０ｎｍが望ましいため、不純物注入深さが５０ｎｍ以下になるように加速電圧が決定されるのが望ましい。
【００２９】
また、ゲート多結晶シリコン層への注入不純物が熱処理を受けて、多結晶シリコン全体に拡散してしまうと本発明の効果が低下する懸念があるため、注入工程からエッチバック工程の間に熱処理工程が入らないような位置で注入を行うことが望ましい。具体的には、本実施形態のようにゲートの多結晶シリコンの上部を露出させた直後が望ましい。
【００３０】
上記のような組成制御をすることによって、ＮＭＯＳ／ＰＭＯＳそれぞれのフルシリサイドゲート電極の実効仕事関数は４．４ｅＶ／４．８ｅＶとなり、通常のＮｉＳｉ電極（実効仕事関数４．５ｅＶ）を用いた場合よりＮＭＯＳで約０．１Ｖ、ＰＭＯＳで約０．３Ｖの閾値電圧低減を実現できる。
【００３１】
本実施形態で述べた発明の利点は、ＮＭＯＳ／ＰＭＯＳのＮｉシリサイド組成を作り分ける際に、不純物の注入状態とゲートシリコン層の厚さの両方を、１回のリソグラフィ工程で作り分けられる点にある。不純物の注入工程と、ＰＭＯＳゲートシリコンの選択的エッチバックを別々のリソグラフィ工程で行うと、工程数の増大を招くデメリットがある。さらに、ＮＭＯＳ／ＰＭＯＳのゲートが連続している部分の境界では、「不純物の有無の境界」と「ゲートシリコン高さの境界」の２つの境界が散在し、それぞれの位置関係によってフルシリサイド後の境界部分のゲート形状が変化してしまう（図４（ａ）、（ｂ））というデメリットがある。
【００３２】
これに対し本実施形態では、工程数が削減できるのはもちろんだが、「不純物の有無の境界」と「ゲートシリコン高さの境界」が同じであるので、フルシリサイド後の境界部分のゲート形状は一定であり、高さの段差もほとんど生じない（図４（ｃ））というメリットも有する。
【００３３】
（第２の実施形態）
本実施形態は、第１の実施形態で説明した工程フローに対し、ゲート絶縁膜上の多結晶シリコン層を堆積した後でプリドーピングを行う工程を付加した例である。以下に図５および６を用いてフローを説明する。
【００３４】
第１の実施形態と同様にゲート絶縁膜２と多結晶シリコン層３を形成した後（図５（ａ））、リソグラフィ工程を行うことなく多結晶シリコン全面の不純物注入領域１５に不純物１をイオン注入する（図５（ｂ））。本実施形態の場合にはＡｓを１０ｋｅＶで３ｘ１０１５ｃｍ−２注入する。以降は第１の実施形態の場合と同様に、ハードマスク４によるゲート加工、ソース・ドレイン領域６形成、サイドウォール５形成工程を実施する。これらの工程には、ソース・ドレイン不純物の活性化工程（一般的には９００℃以上）や、サイドウォール形成時の基板加熱（一般的には４００℃〜８００℃）、等の加熱工程が含まれており、不純物１として注入されたＡｓは多結晶シリコン全体に拡散する（図５（ｄ））。
【００３５】
以降の工程は再び第１の実施形態と同じ工程をたどり、多結晶シリコンの上部を露出させた（図６（ａ））後に、イオン注入工程により、不純物注入領域１８に、不純物１とは異なる不純物２を注入する（図６（ｂ））。本実施形態の場合にはＢを１ｋｅＶで１ｘ１０１６ｃｍ−２注入する。先に述べたようにこの不純物注入から選択的エッチングまでの間には活性化処理やその他の４００℃程度以上の熱処理工程を行わないことが重要である。
【００３６】
引き続いて第１の実施形態と同様に、ＰＭＯＳ側のみ多結晶シリコンの選択的エッチバックを行い（図６（ｃ））、Ｎｉ１１（８０ｎｍ）を堆積する（図６（ｄ））。その後、熱処理を、４５０℃、Ｎ２中、１分の条件で行い、フルシリサイド化し、その後、未反応のＮｉをエッチング除去する（図６（ｅ））。
【００３７】
ＰＭＯＳ側は８０ｎｍのＮｉとＡｓドープの多結晶シリコンがほぼ全量反応して、Ｎｉ／Ｓｉ組成比が約３であるＮｉフルシリサイドが得られ、Ｘ線回折によりこのシリサイド相はＮｉ３Ｓｉであることが確認された。Ｎｉ３Ｓｉの体積膨張は第１の実施形態のＮｉ３１Ｓｉ１２とほぼ同じ２倍なので、電極高さが約１００ｎｍとなり、ＮＭＯＳ側と同等の高さに戻る。また体積膨張に伴う応力増大が緩和され、素子が破壊されることを防ぐことが出来るのも同じである。ＮＭＯＳ側は、やはり第１の実施形態と同様に、表面側にＮｉＳｉ層、ゲート絶縁膜界面側にＮｉＳｉ２層からなる２層構造が形成される。
【００３８】
本実施形態と第１の実施形態が異なるのは、選択的にエッチバックされたＰＭＯＳ側の多結晶シリコンに不純物１としてＡｓが注入されており、かつＮＭＯＳ側の多結晶シリコンには上層に不純物１のＡｓおよび不純物２のＢが、下層に不純物１のＡｓが注入されていることである。ＮＭＯＳ側の上層に注入された不純物２のＢは第１の実施形態の場合と同様に、Ｎｉによるシリサイド化反応を抑制する効果を持つ。ＮＭＯＳ／ＰＭＯＳ両方に含まれる不純物１のＡｓは、３ｘ１０１５ｃｍ−２と低ドーズであるため、単独ではシリサイド化反応抑制効果が小さく、ＰＭＯＳ側のＮｉリッチシリサイド形成を阻害することは無い。ところが、ＮＭＯＳ側のＢと同時に存在する場合は、ＡｓがＢのシリサイド化反応を抑制する効果を促進させる効果があり、第１の実施形態では非ドープだった多結晶シリコン層の下層部分のＮｉＳｉ２化をより安定に形成できる。したがって、本実施形態のように４５０℃でもＮｉＳｉ２を形成することが可能であり、高温である分熱処理時間の短縮が可能となる。
【００３９】
本実施形態の場合には上述したように、不純物１はＮｉリッチなシリサイド相を形成するのを阻害するような高濃度な量であってはならない。具体的には、１００ｎｍの多結晶シリコンに対しては６ｘ１０１５ｃｍ−２以下の範囲であることが望ましい。多結晶シリコンの膜厚が５０ｎｍになれば不純物１の濃度は３ｘ１０１５ｃｍ−２以下が望ましいといったように、膜厚に比例して許容される不純物濃度も変化する。
【００４０】
ＮＭＯＳ側にＮｉＳｉ２を形成するためには、第１の実施形態で述べたのと同様な注入量の不純物がＮＭＯＳ側に含まれるのが望ましいため、不純物１と不純物２の和が８ｘ１０１５ｃｍ−２以上であればよい。例えば不純物１が３ｘ１０１５ｃｍ−２注入されていれば、不純物２は５ｘ１０１５ｃｍ−２以上含まれていることが望ましい。
【００４１】
またフルシリサイド化のための熱処理温度は３５０℃〜５００℃で適宜選択できる。低温側ではＰＭＯＳ側のシリサイド化反応が十分に進まず、高温側ではＮＭＯＳ側のシリサイド化が進行しすぎる懸念が有るのは第１の実施形態と同様である。これを回避するためには、熱処理時間を調整することが望ましい。
【００４２】
（第３の実施形態）
本実施形態では、多結晶シリコン上部を露出した後の注入不純物元素にＡｓを含む場合のＮｉシリサイドゲート電極の組成制御法の例を図７および８を用いて示す。
【００４３】
多結晶シリコン層の上部を露出する工程までは第１の実施形態とまったく同じ工程であるので説明を省略する。多結晶シリコン層３の上部を露出した（図７（ａ））後、フルシリサイド電極の結晶相の組成を制御するための不純物イオン注入を行う。本実施形態の場合には、Ａｓを３ｘ１０１５ｃｍ−２、加速電圧１０ｋｅＶでゲートの多結晶シリコンに注入する。上記のような条件で多結晶シリコン中に注入されたＡｓは、その大部分が表面側から５０ｎｍまでの深さに存在する（図７（ｂ）のＡｓ注入領域２０）。先に述べたようにこの不純物注入から選択的エッチングまでの間には活性化処理やその他の４００℃程度以上の熱処理工程を行わないことが重要である。
【００４４】
その後は再び第１の実施形態と同様の手順で、ＰＭＯＳ側の多結晶シリコンの選択的エッチバック（５０ｎｍ）によりＰＭＯＳ側のＡｓの大部分を除去し（図７（ｃ））、表面自然酸化膜を除去後８０ｎｍのＮｉスパッタを行う（図７（ｄ））。
【００４５】
上記の工程の後、Ｎｉフルシリサイド形成のための熱処理を行うが、本実施形態では３段階の熱処理を行う。第１熱処理は３１０℃、Ｎ２中、２分の熱処理を行い、ＮＭＯＳ側に膜厚約７０ｎｍのＮｉ２Ｓｉを形成する。この時点では未反応の多結晶シリコンが下層に約５０ｎｍ残っている。一方ＰＭＯＳ側はほぼすべての多結晶シリコンが反応しやはりＮｉ２Ｓｉを形成する。このように不純物が存在しない場合や、濃度が低い場合は３００℃前後の低温ではＮｉ２Ｓｉ（１６）が形成される（図８（ａ））。
【００４６】
降温後大気開放せずに、第２熱処理として２００℃、Ｎ２／Ｏ２＝４／１中、３０秒の熱処理を行う。低温で酸素を含む雰囲気中で熱処理することにより、Ａｓを含むＮＭＯＳ側のシリサイド表面にのみ厚さ約５ｎｍの酸化膜１７が形成される。これは、Ｎｉ２Ｓｉ表面にわずかに残留したＡｓが、シリサイド表面に酸化膜を形成させやすくする効果を有するためである。このような低温の処理では、Ａｓを含んでいないＰＭＯＳ側では酸化膜はほとんど形成されない。また、未反応のまま残留したＮｉも酸化される可能性があるが、やはりこのような低温では表面がわずかに酸化されるのみである（図８（ｂ））。第１の熱処理後の降温中に試料を大気開放すると、試料温度が下がりきっていない状態で大気に曝され、意図せずに第２の熱処理と同じような状況が発生する可能性があるため、第１の熱処理と第２の熱処理の間は大気開放せず連続して行うことが望ましい。
【００４７】
引き続き、未反応Ｎｉを除去せずに、第３の熱処理として４５０℃、Ｎ２中、１分の熱処理を行う。ＮＭＯＳ側は未反応ＮｉとＮｉ２Ｓｉの間に酸化膜が存在しているため、未反応Ｎｉが新たに反応することは無いため、Ｎｉ２Ｓｉと未反応の多結晶シリコンが反応して、この温度範囲でより安定なＮｉＳｉ相２２を形成しフルシリサイド化が完了する。一方ＰＭＯＳ側は、未反応ＮｉとＮｉ２Ｓｉの間に反応を阻害する酸化膜がほとんど存在しないため、さらにＮｉリッチな組成であるＮｉ３Ｓｉ相２１を形成し、やはりフルシリサイド化が完了する（図８（ｃ））。この段階で硫酸＋過酸化水素水溶液で未反応Ｎｉを除去することにより、ＮＭＯＳ側にＮｉＳｉフルシリサイド電極、ＰＭＯＳ側にＮｉ３Ｓｉフルシリサイド電極を形成できる（図８（ｄ））。
【００４８】
ＮＭＯＳ側フルシリサイド電極表面の酸化膜は、非常に薄いため、全面エッチバックにより、層間膜やサイドウォールを残して容易に除去できる。上述した熱処理は、３段階を連続して行っても良い。
【００４９】
本実施形態の場合、Ａｓの注入量が多いほど形成される酸化膜も厚くなるため、ＮＭＯＳ側の十分なシリサイド化反応抑制機能を発現させるためには、Ａｓ注入量は２ｘ１０１５ｃｍ−２以上であることが望ましい。
また本実施形態ではＡｓを注入元素として用いたが、酸化膜を形成しやすい不純物はＡｓ以外には見出されておらず、その他の不純物元素は本実施形態に適さない。
第１熱処理はＮｉ２Ｓｉ相を形成できる温度であるため３３０℃以下が望ましい。
第２熱処理は１５０℃から２５０℃の範囲で適宜設定できるが、温度が低すぎるとＮＭＯＳ側でも酸化膜が成長せず、温度が高すぎるとＰＭＯＳ側にも厚い酸化膜が形成され第３熱処理時のシリサイド化が抑制されてしまうため、最適な値を見出すことが重要である。第２熱処理の雰囲気もＮ２／Ｏ２＝４／１には限らないが、温度の場合と同様に、Ｏ２濃度が低すぎるとＮＭＯＳ側でも酸化膜が成長せず、高すぎるとＰＭＯＳ側にも厚い酸化膜が形成され第３熱処理時のシリサイド化が抑制されてしまうため、最適な値を見出すことが重要である。
第３の熱処理はＰＭＯＳ側のフルシリサイド化反応を十分進行させるためのものであるので４００℃以上が望ましい。
【００５０】
（第４の実施形態）
本実施形態では、第３の実施形態に多結晶シリコン形成直後のプリドープ工程を付加した場合について、図９および１０を用いて説明する。
【００５１】
第２の実施形態と同じ工程を経て図６（ａ）の構造まで形成する。この時、第２の実施形態と異なるのは、第１の注入不純物がＢである点である。本実施形態の場合は、Ｂを１ｋｅＶ、３ｘ１０１５ｃｍ−２とした（図９（ａ）のＢ注入領域２３）。
【００５２】
引き続いて第３の実施形態と同様の工程を経てＡｓを第２の不純物として３ｘ１０１５ｃｍ−２、加速電圧１０ｋｅＶでゲートの多結晶シリコンに注入する（図９（ｂ）のＡｓ注入領域２４）。先に述べたようにこの不純物注入から選択的エッチングまでの間には活性化処理やその他の４００℃程度以上の熱処理工程を行わないことが重要である。
【００５３】
その後は再び第３の実施形態と同様の手順で、ＰＭＯＳ側の多結晶シリコンの選択的エッチバック（５０ｎｍ）によりＰＭＯＳ側のＡｓの大部分を除去し（図９（ｃ））、表面自然酸化膜を除去後、８０ｎｍのＮｉスパッタを行う（図９（ｄ））。
【００５４】
上記の工程の後、Ｎｉフルシリサイド形成のため、第３の実施形態と同じ３段階の熱処理を行う。第１熱処理は３１０℃、Ｎ２中、２分の熱処理を行い、ＮＭＯＳ側に膜厚約７０ｎｍのＮｉ２Ｓｉを形成する。この時点では未反応の多結晶シリコンが下層に約５０ｎｍ残っている。一方ＰＭＯＳ側はほぼすべての多結晶シリコンが反応しやはりＮｉ２Ｓｉ１６を形成する。本実施形態の場合には、ＮＭＯＳ、ＰＭＯＳ両方に不純物が存在しているが、第３の実施形態で述べたように、不純物濃度が比較的低い場合は３００℃前後の低温ではＮｉ２Ｓｉが形成される（図１０（ａ））。
【００５５】
降温後大気開放せずに、第２熱処理として２００℃、Ｎ２／Ｏ２＝４／１中、３０秒の熱処理を行うことにより、第３の実施形態に述べたように、Ａｓを含むＮＭＯＳ側のシリサイド表面にのみ厚さ約５ｎｍの酸化膜１７が形成される。一方、Ａｓを含んでいないＰＭＯＳ側では酸化膜はほとんど形成されない（図１０（ｂ））。
【００５６】
引き続き、未反応Ｎｉを除去せずに、第３熱処理として第３の実施形態と同じように４５０℃、Ｎ２中、１分の熱処理を行う。本実施形態の場合には、ＮＭＯＳ側は未反応多結晶シリコン中にＢが存在するため、Ｎｉ２Ｓｉと未反応のＢ注入多結晶シリコンが反応して、ＮｉＳｉ相ではなくＮｉＳｉ２相２５が形成されフルシリサイド化が完了する。一方ＰＭＯＳ側は、未反応ＮｉとＮｉ２Ｓｉの間に反応を阻害する酸化膜がほとんど存在せず、存在するＢが比較的低濃度であるため、さらにＮｉリッチな組成であるＮｉ３Ｓｉ相２１を形成し、やはりフルシリサイド化が完了する（図１０（ｃ））。この段階で硫酸＋過酸化水素水溶液で未反応Ｎｉを除去することにより、ＮＭＯＳ側にＮｉＳｉ２フルシリサイド電極、ＰＭＯＳ側にＮｉ３Ｓｉフルシリサイド電極を形成できる（図１０（ｄ））。
ＮＭＯＳ側フルシリサイド電極表面の酸化膜は、非常に薄いため、全面エッチバックにより、層間膜やサイドウォールを残して容易に除去できる。
【００５７】
本実施形態の場合、第２の不純物としてＡｓの注入量が多いほど形成される酸化膜も厚くなるため、ＮＭＯＳ側の十分なシリサイド化反応抑制機能を発現させるためには、Ａｓ注入量は２ｘ１０１５ｃｍ−２以上であることが望ましい。
また本実施形態では第２の不純物としてＡｓを注入元素として用いたが、酸化膜を形成しやすい不純物はＡｓ以外には見出されておらず、その他の不純物元素は本実施形態に適さない。
【００５８】
第１の不純物に関してはＢ以外にも、Ｓｂ、ＢＦ２、Ｆ、Ｐ、Ｇｅといった注入元素を用いることが出来る。注入量は第２の実施形態で述べたように、Ｎｉリッチなシリサイド相を形成するのを阻害するような高濃度な量であってはならないため、１００ｎｍの多結晶シリコンに対しては６ｘ１０１５ｃｍ−２以下の範囲であることが望ましい。膜厚に比例して許容される不純物濃度も変化する。
【００５９】
第１熱処理はＮｉ２Ｓｉ相を形成できる温度であるため３３０℃以下が望ましい。
第２熱処理は１５０℃から２５０℃の範囲で適宜設定できるが、温度が低すぎるとＮＭＯＳ側でも酸化膜が成長せず、温度が高すぎるとＰＭＯＳ側にも厚い酸化膜が形成され第３熱処理時のシリサイド化が抑制されてしまうため、最適な値を見出すことが重要である。第２熱処理の雰囲気もＮ２／Ｏ２＝４／１には限らないが、温度の場合と同様に、Ｏ２濃度が低すぎるとＮＭＯＳ側でも酸化膜が成長せず、高すぎるとＰＭＯＳ側にも厚い酸化膜が形成され第３熱処理時のシリサイド化が抑制されてしまうため、最適な値を見出すことが重要である。
第３の熱処理はＰＭＯＳ側のフルシリサイド化反応を十分進行させるためのものであるので４００℃以上が望ましい。
【００６０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、本発明の趣旨を逸脱しない範囲で、種々の変更が可能である。
例えば、上記の実施形態では、ゲート絶縁膜としてＨｆＳｉＯＮを用いたが、これ以外の材料を用いてもよい。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態による半導体装置の製造方法を示す工程図である。
【図２】本発明の第１の実施形態による半導体装置の製造方法を示す工程図である。
【図３】本発明に用いるＰＭＯＳ側多結晶シリコンの選択的エッチバックの効果を示す。
【図４】本発明と従来例のＮＭＯＳ／ＰＭＯＳゲート電極の接合境界の形状を示す。
【図５】本発明の第２の実施形態による半導体装置の製造方法を示す工程図である。
【図６】本発明の第２の実施形態による半導体装置の製造方法を示す工程図である。
【図７】本発明の第３の実施形態による半導体装置の製造方法を示す工程図である。
【図８】本発明の第３の実施形態による半導体装置の製造方法を示す工程図である。
【図９】本発明の第４の実施形態による半導体装置の製造方法を示す工程図である。
【図１０】本発明の第４の実施形態による半導体装置の製造方法を示す工程図である。
【符号の説明】
【００６２】
１ Ｓｉ基板
２ ゲート絶縁膜
３ 多結晶シリコン層
４ ハードマスク
５ サイドウォール
６ ソース・ドレイン領域
７ Ｎｉシリサイド
８ 層間膜
９ イオン注入領域
１０ レジスト
１１ Ｎｉ層
１２ Ｎｉリッチフルシリサイド
１３ Ｓｉリッチフルシリサイド
１５ 不純物注入領域
１６ Ｎｉ２Ｓｉ
１７ 酸化膜
１８ 不純物注入領域
２１ Ｎｉ３Ｓｉ相
２２ ＮｉＳｉ相
２３ Ｂ注入領域
２４ Ａｓ注入領域
２５ ＮｉＳｉ２相
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、電界効果トランジスタなどのようなＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＰＭＯＳおよびＮＭＯＳのトランジスタを適切に動作させるために、これらのトランジスタの閾値電圧制御が必要であり、そのためにＰＭＯＳおよびＮＭＯＳのゲート電極の仕事関数制御や組成制御を行う技術の検討が行なわれている。また、ゲート電極の空乏化防止のために金属電極を用いることが検討されており、この中でもこれまでに使用されてきた製造プロセスとの適合性からゲート電極をゲート絶縁膜界面までシリサイド化したフルシリサイド（Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ、以下、「ＦＵＳＩ」と称する）ゲート電極技術について数多くの検討が行なわれている。
【０００３】
特許文献１には、ゲート酸窒化膜（ＳｉＯＮ）に対してＰＭＯＳおよびＮＭＯＳ用のゲート電極を多結晶シリコンで形成し、ＰＭＯＳ用のゲート電極にボロン（Ｂ）、ＮＭＯＳ用のゲート電極にヒ素（Ａｓ）を不純物としてレジストマスクを用いてそれぞれの電極に注入し、その後Ｎｉをゲート電極上に形成してフルシリサイド化を行う半導体装置の製造方法が記載されている。不純物をゲート酸窒化膜とＦＵＳＩゲート電極の界面に分布させることによって仕事関数の調整を行っている。
【０００４】
非特許文献１には、シリサイド相の組成や配向がシリサイド形成前のポリシリコンに予め注入した不純物に依存することが述べられている。
【０００５】
非特許文献２および３では、ＨｆＳｉＯＮに対してＦＵＳＩゲートのシリサイド相の組成制御をＦＵＳＩ形成時のＮｉ膜厚を変化させることにより行って、ＰＭＯＳおよびＮＭＯＳにそれぞれ適したシリサイド相とすることによりＣＭＯＳの閾値電圧適正化を行っている。
【０００６】
非特許文献４および５は、予めＰＭＯＳ側のエッチバックを行ってＮｉリッチシリサイド形成時の体積膨張を抑制し、適切なシリサイド相とするフルシリサイド電極の形成を行うことを記載している。シリサイド相の組成制御はＮｉ形成量とポリシリコンの膜厚比で行なわれており、ゲート電極への不純物注入は行われていない。同文献において、ゲート絶縁膜には、ＨｆＳｉＯＮが使用されている。
【０００７】
【特許文献１】特開２００６−１００４３１号公報
【非特許文献１】ＩＥＥＥ ２００５ "Ｐｈｙｓｉｃａｌ Ｍｅｃｈａｎｉｓｍ ｏｆ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ Ｍｏｄｕｌａｔｉｏｎ ｄｕｅ ｔｏ Ｉｍｐｕｒｉｔｙ Ｐｉｌｅｕｐ ａｔ Ｎｉ−ＦＵＳＩ／ＳｉＯ（Ｎ） Ｉｎｔｅｒｆａｃｅ"
【非特許文献２】ＩＥＤＭ ２００４ "Ｄｕａｌ Ｗｏｒｋｆｕｎｃｔｉｏｎ Ｎｉ−Ｓｉｌｉｃｉｄｅ／ＨｆＳｉＯＮ Ｇａｔｅ Ｓｔａｃｋｓ ｂｙ Ｐｈａｓｅ−Ｃｏｎｔｒｏｌｌｅｄ Ｆｕｌｌ−Ｓｉｌｉｃｉｄａｔｉｏｎ （ＰＣ−ＦＵＳＩ） Ｔｅｃｈｎｉｑｕｅ ｆｏｒ ４５ｎｍ−ｎｏｄｅ ＬＳＴＰ ａｎｄ ＬＯＰ Ｄｅｖｉｃｅｓ"
【非特許文献３】Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ２００５ "Ｈｉｇｈｌｙ Ｒｅｌｉａｂｌｅ ＨｆＳｉＯＮ ＣＭＯＳＦＥＴ ｗｉｔｈ Ｐｈａｓｅ Ｃｏｎｔｒｏｌｌｅｄ ＮｉＳｉ （ＮＦＥＴ） ａｎｄ Ｎｉ３Ｓｉ （ＰＦＥＴ） ＦＵＳＩ Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅ"
【非特許文献４】Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ２００６ "Ｄｕａｌ ｗｏｒｋ ｆｕｎｃｔｉｏｎ ｐｈａｓｅ ｃｏｎｔｒｏｌｌｅｄ Ｎｉ−ＦＵＳＩ ＣＭＯＳ （ＮｉＳｉ ＮＭＯＳ， Ｎｉ２Ｓｉ ｏｒ Ｎｉ３１Ｓｉ１２ ＰＭＯＳ）：Ｍａｎｉｆａｃｔｕｒａｂｉｌｉｔｙ，Ｒｅｌｉａｂｉｌｉｔｙ ＆ Ｐｒｏｃｅｓｓ Ｗｉｎｄｏｗ Ｉｍｐｒｏｖｅｍｅｎｔ ｂｙ Ｓａｃｒｉｆｉｃｉａｌ ＳｉＧｅ ｃａｐ"
【非特許文献５】ＩＥＥＥ ２００５ "ＣＭＯＳ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ Ｄｕａｌ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ Ｐｈａｓｅ Ｃｏｎｔｒｏｌｌｅｄ Ｎｉ ＦＵＳＩ ｗｉｔｈ Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｉｌｉｃｉｄａｔｉｏｎ ｏｆ ＮＭＯＳ （ＮｉＳｉ） ａｎｄ ＰＭＯＳ （Ｎｉ−ｒｉｃｈ ｓｉｌｉｃｉｄｅ） Ｇａｔｅｓ ｏｎ ＨｆＳｉＯＮ"
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＦＵＳＩゲート電極構造のＮＭＯＳおよびＰＭＯＳを形成する際に、ＮＭＯＳ用とＰＭＯＳ用のゲート電極をポリシリコンで形成し、それぞれのゲート電極に適切なシリサイド相を形成するためには工程が複雑になる。不純物注入によるフルシリサイド相の組成制御とＰＭＯＳ側のエッチバックを組み合わせた場合、注入の境界とエッチバックの境界が一致せず、ｎ／ｐゲート電極境界の形状や組成が不安定になる。こうした課題は、たとえばゲート絶縁膜にＨｆＳｉＯＮを用いた場合に特に顕著となる。
【０００９】
そこで、本発明は、かかる事情に鑑みてなされてものであり、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各々に適した組成のフルシリサイド相を、マスク層数を減らして少ない工程数で、容易に得ることが可能な半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
上記課題を解決する本発明によれば、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを備える半導体装置を製造する方法であって、基板上に、ゲート絶縁膜を介してシリコン層を形成する工程と、前記シリコン層をパターニングすることにより、前記ＮＭＯＳトランジスタ用ゲート電極である第１のゲート電極および前記ＰＭＯＳトランジスタ用ゲート電極である第２のゲート電極を形成する工程と、前記第１および第２のゲート電極を覆う層間膜を形成する工程と、
前記層間膜を平坦化した後、全面除去して前記第１および第２のゲート電極の前記シリコン層を露出する工程と、前記第１および第２のゲート電極のうち前記第２のゲート電極の上部を選択的に除去する工程と、前記選択的に除去された前記第２のゲート電極のシリコン層および前記第１のゲート電極のシリコン層上に被シリサイド化金属からなる金属膜を形成し、前記金属膜を構成する前記被シリサイド化金属のシリサイドが形成されるように熱処理を行う工程と、前記熱処理工程後に未反応の前記金属膜を除去する工程と、を含み、第２のゲート電極の上部を選択的に除去する前記工程の前に、前記第１および第２のゲート電極それぞれの前記シリコン層に、シリサイド相の組成制御のための不純物を同時に導入する工程を含むことを特徴とする半導体装置の製造方法が提供される。
【００１１】
この半導体装置の製造方法は、ＰＭＯＳ用およびＮＭＯＳ用のゲート電極のそれぞれのシリコン層にシリサイド相の組成制御のための不純物を同時に導入する工程を含む。これにより、ゲート絶縁膜にＨｆＳｉＯＮを用いたＦＵＳＩゲート構造のＮＭＯＳ用およびＰＭＯＳ用のゲート電極をマスクを減らして少ない工程数でフルシリサイド相の組成を制御しつつ形成することができる。不純物注入によるフルシリサイド相の組成制御とＰＭＯＳ側のゲート電極の選択的除去を組み合わせた場合、不純物注入部分の境界と選択的に除去した部分の境界が同じであるため、ｎ／ｐゲート電極境界の形状や組成が安定になる。
【発明の効果】
【００１２】
本発明によれば、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各々に適した組成のフルシリサイド相を、マスク層数を減らして少ない工程数で容易に得ることが可能な半導体装置の製造方法が実現される。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の半導体装置の製造方法の好適な実施形態について詳細に説明する。以下では、シリコン層として多結晶シリコンを、ゲート絶縁膜として１．５ｎｍのベース酸化膜上に形成されたＨｆＳｉＯＮ膜を、フルシリサイド電極を形成するための金属をＮｉを用いた例を説明する。シリコン層としては、このほかに非晶質シリコンを用いてもよく、ゲート絶縁膜としてはＨｆＯ２、ＨｆＯＮ、ＨｆＬａＯＮ等のＨｆを含む高誘電率ゲート絶縁膜を用いてもよく、フルシリサイド電極を形成するための金属としては、Ｐｔ、Ｐｄを用いても良い。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１４】
（第１の実施形態）
本発明の第１の実施形態による半導体装置の製造方法を図１を用いて説明する。
Ｓｉ基板１上に高誘電率ゲート絶縁膜２のベースとなる酸化膜を熱酸化法で１．０ｎｍの膜厚で形成し、その後ＣＶＤ法により２．０ｎｍのＨｆＳｉＯ膜を形成する。形成されたＨｆＳｉＯ膜をプラズマ窒化法により窒化してＨｆＳｉＯＮゲート絶縁膜２を形成する（図１（ａ））。
【００１５】
次に、ゲート絶縁膜２上に多結晶シリコン層３を１００ｎｍの厚さで堆積し、ゲート加工用のハードマスク４として５０ｎｍの窒化膜を形成する（図１（ｂ））。
【００１６】
レジストによるリソグラフィ工程を経てハードマスク４を加工した後、ハードマスク４を用いて多結晶シリコン層３とゲート絶縁膜２をエッチング加工する（図１（ｃ））。
【００１７】
８ｎｍの酸化膜オフセットスペーサ形成後、エクステンション・ポケット注入を行い活性化し、引き続いて４０ｎｍの酸化膜サイドウォール５を形成した後、ソース・ドレイン領域形成のためのイオン注入を行い再び１０００℃以上のスパイクアニールにより活性化を行い、ソース・ドレイン領域６を形成する（図１（ｄ））。
【００１８】
ソース・ドレイン領域６の自然酸化膜除去プロセスを経た後に、８ｎｍのＮｉをスパッタ法にて成膜し、熱処理を施すことにより、ソース・ドレイン領域に約２０ｎｍの膜厚のＮｉシリサイド７を形成する。この時、ゲートの多結晶シリコンは窒化膜のハードマスク４で被覆されているため、シリサイドは形成されない（図１（ｅ））。
【００１９】
次に３００ｎｍ以上の酸化膜からなる層間膜８で全体を被覆しＣＭＰで平坦化し、さらに必要に応じて全面エッチバックを施すことにより、ソース・ドレイン領域６を層間膜８で被覆した状態でゲートの多結晶シリコン層３の上部を露出させる。この時ハードマスクとして用いた窒化膜もＣＭＰ工程もしくは全面エッチバック工程で除去する（図２（ａ））。
【００２０】
この状態で、フルシリサイド電極の結晶相の組成を制御するための不純物イオン注入を行う。本実施形態の場合には、Ｂを１ｘ１０１６ｃｍ−２、加速電圧１ｋｅＶでゲートの多結晶シリコンに注入する。ソース・ドレイン領域６は酸化膜からなる層間膜８で被覆されており、注入の影響は受けない。上記のような条件で多結晶シリコン層３中に注入されたＢは、その大部分が表面側から５０ｎｍまでの深さの、イオン注入領域９に存在する（図２（ｂ））。
【００２１】
次に、リソグラフィ工程によりＮＭＯＳ側のみをレジスト１０で被覆して、多結晶シリコン層３を酸化膜に対して選択的にエッチングする。エッチング深さは注入されたイオン種が高濃度に存在する深さと同等もしくはそれより深く設定する。本実施形態の場合にはエッチング深さを５０ｎｍとする。この時、不純物の注入から選択的エッチングまでの間には活性化処理やその他の４００℃程度以上の熱処理工程を行わないことが重要である。熱処理工程を施さないことによりＢが多結晶シリコン中を拡散せず、注入した領域にとどまるため、選択的エッチングによって大部分のＢを除去することが出来るためである。ここで述べた活性化処理とは一般に９００℃以上の熱処理でシリコン中に注入された不純物をドナーやアクセプタとして機能させるための処理を言う。この工程によりＰＭＯＳ側の多結晶シリコン層３に注入された大部分の注入元素は除去され、ほぼ非ドープの多結晶シリコン３（５０ｎｍ）が残る。一方ＮＭＯＳ側の多結晶シリコン層３は高濃度に不純物が存在する層９（５０ｎｍ）とほぼ非ドープの層３（５０ｎｍ）との積層構造が得られる（図２（ｃ））。
【００２２】
レジスト１０を除去した後、多結晶シリコンの表面自然酸化膜を除去する前処理工程を経て、フルシリサイド金属としてＮｉ１１を室温で８０ｎｍ形成する。８０ｎｍのＮｉ１１は、５０ｎｍの多結晶シリコンと全量反応するとＮｉ／Ｓｉが約３／１のＮｉシリサイドが形成される量に相当する。（図２（ｄ））。
【００２３】
引き続いてゲート多結晶シリコンをフルシリサイド化させるための熱処理を施し、その後余剰の未反応Ｎｉを硫酸−過酸化水素水溶液でエッチング除去する（図２（ｅ））。熱処理条件としては、３５０℃、Ｎ２中、５分を用いた。
【００２４】
ＰＭＯＳ側は８０ｎｍのＮｉと非ドープの多結晶シリコン３がほぼ全量反応して、Ｎｉ／Ｓｉ組成比が約３であるＮｉフルシリサイド１２が得られ、Ｘ線回折によりこのシリサイド相はＮｉ３１Ｓｉ１２であることが確認された。このシリサイド反応により得られたフルシリサイドゲート電極は、多結晶シリコンに比べて体積が約２倍に膨張するため、電極高さが約１００ｎｍとなり、ＮＭＯＳ側と同等の高さに戻る。
【００２５】
ＰＭＯＳ側の多結晶シリコンの選択的エッチバック無しの場合は、ゲート直上以外の周辺領域のＮｉが反応に寄与する（図３（ｉ））ため、２倍に膨張したフルシリサイド電極の上面が未反応Ｎｉによって抑えられ、横方向にも膨張しようとするためサイドウォールを押し広げ素子を破壊してしまう（図３（ｉｉｉ））が、選択的エッチバックによって形成された下に凹む形状が形成される場合（図３（ｉｉ））は、出来上がりのシリサイド体積は反応前のＮｉと多結晶シリコンの体積の和よりも小さいため、消費されたＮｉのスペースで体積膨張分が吸収され、体積膨張に伴う応力増大が無く、素子が破壊されることを防ぐことが出来る（図３（ｉｖ））。
【００２６】
一方、ＮＭＯＳ側は同じ熱処理条件下で、表面側にＮｉＳｉ層、ゲート絶縁膜界面側にＮｉＳｉ２層からなる２層構造１３が形成された。これは、多結晶シリコン中のＢがシリサイド化反応を抑制するためＳｉと反応するＮｉ量が堆積した８０ｎｍ分よりも少ないこと、シリサイド化の進行に伴ってシリサイド／多結晶シリコン界面にＢがパイルアップするためＢの影響は多結晶シリコンの下層側でより顕著に見えること、が要因として挙げられる。
このようなＢのシリサイド化反応抑制効果を発現させるためには、１００ｎｍの多結晶シリコン層に対して、８ｘ１０１５ｃｍ−２以上のＢを注入することが必要なことが明らかとなった。
【００２７】
またフルシリサイド化のための熱処理温度は３００℃〜４００℃まで適宜選択できる。ただし、３５０℃以下ではＰＭＯＳ側のシリサイド化反応が十分に進まないため、フルシリサイド電極がＮｉ２Ｓｉ相になるため注意が必要である。これを回避するためには、熱処理時間を長くすることが望ましい。一方シリサイド化温度が３５０℃以上になると、ＮＭＯＳ側のシリサイド化が進行し、ＮｉＳｉ２相であった部分がＮｉＳｉ相になってしまうためやはり注意が必要である。これを回避するためには、熱処理時間を短くすることが望ましい。
【００２８】
このように、熱処理条件を最適化した条件下では、Ｂの存在がＮｉＳｉよりもシリコンリッチな組成を有するＮｉシリサイドを形成するのに有効に働くことが確認された。このような効果は、ＢのほかにもＡｓやＳｂ、ＢＦ２、Ｆ、Ｐ、Ｇｅといった注入元素やこれらの組み合わせでも得ることが出来るが、各場合で注入量の最適化、熱処理条件の最適化が必要である。注入の加速電圧に関しては、ＰＭＯＳ側の選択的エッチバックによって注入された不純物の大部分が除去されることが重要であること、エッチバック後の多結晶シリコンをフルシリサイド化した場合にＮＭＯＳ側のフルシリサイド電極と同等の高さになるのが望ましいこと、を考慮して決定すべきである。本実施形態の場合には、エッチバック量はもともとの多結晶シリコン層の半分である５０ｎｍが望ましいため、不純物注入深さが５０ｎｍ以下になるように加速電圧が決定されるのが望ましい。
【００２９】
また、ゲート多結晶シリコン層への注入不純物が熱処理を受けて、多結晶シリコン全体に拡散してしまうと本発明の効果が低下する懸念があるため、注入工程からエッチバック工程の間に熱処理工程が入らないような位置で注入を行うことが望ましい。具体的には、本実施形態のようにゲートの多結晶シリコンの上部を露出させた直後が望ましい。
【００３０】
上記のような組成制御をすることによって、ＮＭＯＳ／ＰＭＯＳそれぞれのフルシリサイドゲート電極の実効仕事関数は４．４ｅＶ／４．８ｅＶとなり、通常のＮｉＳｉ電極（実効仕事関数４．５ｅＶ）を用いた場合よりＮＭＯＳで約０．１Ｖ、ＰＭＯＳで約０．３Ｖの閾値電圧低減を実現できる。
【００３１】
本実施形態で述べた発明の利点は、ＮＭＯＳ／ＰＭＯＳのＮｉシリサイド組成を作り分ける際に、不純物の注入状態とゲートシリコン層の厚さの両方を、１回のリソグラフィ工程で作り分けられる点にある。不純物の注入工程と、ＰＭＯＳゲートシリコンの選択的エッチバックを別々のリソグラフィ工程で行うと、工程数の増大を招くデメリットがある。さらに、ＮＭＯＳ／ＰＭＯＳのゲートが連続している部分の境界では、「不純物の有無の境界」と「ゲートシリコン高さの境界」の２つの境界が散在し、それぞれの位置関係によってフルシリサイド後の境界部分のゲート形状が変化してしまう（図４（ａ）、（ｂ））というデメリットがある。
【００３２】
これに対し本実施形態では、工程数が削減できるのはもちろんだが、「不純物の有無の境界」と「ゲートシリコン高さの境界」が同じであるので、フルシリサイド後の境界部分のゲート形状は一定であり、高さの段差もほとんど生じない（図４（ｃ））というメリットも有する。
【００３３】
（第２の実施形態）
本実施形態は、第１の実施形態で説明した工程フローに対し、ゲート絶縁膜上の多結晶シリコン層を堆積した後でプリドーピングを行う工程を付加した例である。以下に図５および６を用いてフローを説明する。
【００３４】
第１の実施形態と同様にゲート絶縁膜２と多結晶シリコン層３を形成した後（図５（ａ））、リソグラフィ工程を行うことなく多結晶シリコン全面の不純物注入領域１５に不純物１をイオン注入する（図５（ｂ））。本実施形態の場合にはＡｓを１０ｋｅＶで３ｘ１０１５ｃｍ−２注入する。以降は第１の実施形態の場合と同様に、ハードマスク４によるゲート加工、ソース・ドレイン領域６形成、サイドウォール５形成工程を実施する。これらの工程には、ソース・ドレイン不純物の活性化工程（一般的には９００℃以上）や、サイドウォール形成時の基板加熱（一般的には４００℃〜８００℃）、等の加熱工程が含まれており、不純物１として注入されたＡｓは多結晶シリコン全体に拡散する（図５（ｄ））。
【００３５】
以降の工程は再び第１の実施形態と同じ工程をたどり、多結晶シリコンの上部を露出させた（図６（ａ））後に、イオン注入工程により、不純物注入領域１８に、不純物１とは異なる不純物２を注入する（図６（ｂ））。本実施形態の場合にはＢを１ｋｅＶで１ｘ１０１６ｃｍ−２注入する。先に述べたようにこの不純物注入から選択的エッチングまでの間には活性化処理やその他の４００℃程度以上の熱処理工程を行わないことが重要である。
【００３６】
引き続いて第１の実施形態と同様に、ＰＭＯＳ側のみ多結晶シリコンの選択的エッチバックを行い（図６（ｃ））、Ｎｉ１１（８０ｎｍ）を堆積する（図６（ｄ））。その後、熱処理を、４５０℃、Ｎ２中、１分の条件で行い、フルシリサイド化し、その後、未反応のＮｉをエッチング除去する（図６（ｅ））。
【００３７】
ＰＭＯＳ側は８０ｎｍのＮｉとＡｓドープの多結晶シリコンがほぼ全量反応して、Ｎｉ／Ｓｉ組成比が約３であるＮｉフルシリサイドが得られ、Ｘ線回折によりこのシリサイド相はＮｉ３Ｓｉであることが確認された。Ｎｉ３Ｓｉの体積膨張は第１の実施形態のＮｉ３１Ｓｉ１２とほぼ同じ２倍なので、電極高さが約１００ｎｍとなり、ＮＭＯＳ側と同等の高さに戻る。また体積膨張に伴う応力増大が緩和され、素子が破壊されることを防ぐことが出来るのも同じである。ＮＭＯＳ側は、やはり第１の実施形態と同様に、表面側にＮｉＳｉ層、ゲート絶縁膜界面側にＮｉＳｉ２層からなる２層構造が形成される。
【００３８】
本実施形態と第１の実施形態が異なるのは、選択的にエッチバックされたＰＭＯＳ側の多結晶シリコンに不純物１としてＡｓが注入されており、かつＮＭＯＳ側の多結晶シリコンには上層に不純物１のＡｓおよび不純物２のＢが、下層に不純物１のＡｓが注入されていることである。ＮＭＯＳ側の上層に注入された不純物２のＢは第１の実施形態の場合と同様に、Ｎｉによるシリサイド化反応を抑制する効果を持つ。ＮＭＯＳ／ＰＭＯＳ両方に含まれる不純物１のＡｓは、３ｘ１０１５ｃｍ−２と低ドーズであるため、単独ではシリサイド化反応抑制効果が小さく、ＰＭＯＳ側のＮｉリッチシリサイド形成を阻害することは無い。ところが、ＮＭＯＳ側のＢと同時に存在する場合は、ＡｓがＢのシリサイド化反応を抑制する効果を促進させる効果があり、第１の実施形態では非ドープだった多結晶シリコン層の下層部分のＮｉＳｉ２化をより安定に形成できる。したがって、本実施形態のように４５０℃でもＮｉＳｉ２を形成することが可能であり、高温である分熱処理時間の短縮が可能となる。
【００３９】
本実施形態の場合には上述したように、不純物１はＮｉリッチなシリサイド相を形成するのを阻害するような高濃度な量であってはならない。具体的には、１００ｎｍの多結晶シリコンに対しては６ｘ１０１５ｃｍ−２以下の範囲であることが望ましい。多結晶シリコンの膜厚が５０ｎｍになれば不純物１の濃度は３ｘ１０１５ｃｍ−２以下が望ましいといったように、膜厚に比例して許容される不純物濃度も変化する。
【００４０】
ＮＭＯＳ側にＮｉＳｉ２を形成するためには、第１の実施形態で述べたのと同様な注入量の不純物がＮＭＯＳ側に含まれるのが望ましいため、不純物１と不純物２の和が８ｘ１０１５ｃｍ−２以上であればよい。例えば不純物１が３ｘ１０１５ｃｍ−２注入されていれば、不純物２は５ｘ１０１５ｃｍ−２以上含まれていることが望ましい。
【００４１】
またフルシリサイド化のための熱処理温度は３５０℃〜５００℃で適宜選択できる。低温側ではＰＭＯＳ側のシリサイド化反応が十分に進まず、高温側ではＮＭＯＳ側のシリサイド化が進行しすぎる懸念が有るのは第１の実施形態と同様である。これを回避するためには、熱処理時間を調整することが望ましい。
【００４２】
（第３の実施形態）
本実施形態では、多結晶シリコン上部を露出した後の注入不純物元素にＡｓを含む場合のＮｉシリサイドゲート電極の組成制御法の例を図７および８を用いて示す。
【００４３】
多結晶シリコン層の上部を露出する工程までは第１の実施形態とまったく同じ工程であるので説明を省略する。多結晶シリコン層３の上部を露出した（図７（ａ））後、フルシリサイド電極の結晶相の組成を制御するための不純物イオン注入を行う。本実施形態の場合には、Ａｓを３ｘ１０１５ｃｍ−２、加速電圧１０ｋｅＶでゲートの多結晶シリコンに注入する。上記のような条件で多結晶シリコン中に注入されたＡｓは、その大部分が表面側から５０ｎｍまでの深さに存在する（図７（ｂ）のＡｓ注入領域２０）。先に述べたようにこの不純物注入から選択的エッチングまでの間には活性化処理やその他の４００℃程度以上の熱処理工程を行わないことが重要である。
【００４４】
その後は再び第１の実施形態と同様の手順で、ＰＭＯＳ側の多結晶シリコンの選択的エッチバック（５０ｎｍ）によりＰＭＯＳ側のＡｓの大部分を除去し（図７（ｃ））、表面自然酸化膜を除去後８０ｎｍのＮｉスパッタを行う（図７（ｄ））。
【００４５】
上記の工程の後、Ｎｉフルシリサイド形成のための熱処理を行うが、本実施形態では３段階の熱処理を行う。第１熱処理は３１０℃、Ｎ２中、２分の熱処理を行い、ＮＭＯＳ側に膜厚約７０ｎｍのＮｉ２Ｓｉを形成する。この時点では未反応の多結晶シリコンが下層に約５０ｎｍ残っている。一方ＰＭＯＳ側はほぼすべての多結晶シリコンが反応しやはりＮｉ２Ｓｉを形成する。このように不純物が存在しない場合や、濃度が低い場合は３００℃前後の低温ではＮｉ２Ｓｉ（１６）が形成される（図８（ａ））。
【００４６】
降温後大気開放せずに、第２熱処理として２００℃、Ｎ２／Ｏ２＝４／１中、３０秒の熱処理を行う。低温で酸素を含む雰囲気中で熱処理することにより、Ａｓを含むＮＭＯＳ側のシリサイド表面にのみ厚さ約５ｎｍの酸化膜１７が形成される。これは、Ｎｉ２Ｓｉ表面にわずかに残留したＡｓが、シリサイド表面に酸化膜を形成させやすくする効果を有するためである。このような低温の処理では、Ａｓを含んでいないＰＭＯＳ側では酸化膜はほとんど形成されない。また、未反応のまま残留したＮｉも酸化される可能性があるが、やはりこのような低温では表面がわずかに酸化されるのみである（図８（ｂ））。第１の熱処理後の降温中に試料を大気開放すると、試料温度が下がりきっていない状態で大気に曝され、意図せずに第２の熱処理と同じような状況が発生する可能性があるため、第１の熱処理と第２の熱処理の間は大気開放せず連続して行うことが望ましい。
【００４７】
引き続き、未反応Ｎｉを除去せずに、第３の熱処理として４５０℃、Ｎ２中、１分の熱処理を行う。ＮＭＯＳ側は未反応ＮｉとＮｉ２Ｓｉの間に酸化膜が存在しているため、未反応Ｎｉが新たに反応することは無いため、Ｎｉ２Ｓｉと未反応の多結晶シリコンが反応して、この温度範囲でより安定なＮｉＳｉ相２２を形成しフルシリサイド化が完了する。一方ＰＭＯＳ側は、未反応ＮｉとＮｉ２Ｓｉの間に反応を阻害する酸化膜がほとんど存在しないため、さらにＮｉリッチな組成であるＮｉ３Ｓｉ相２１を形成し、やはりフルシリサイド化が完了する（図８（ｃ））。この段階で硫酸＋過酸化水素水溶液で未反応Ｎｉを除去することにより、ＮＭＯＳ側にＮｉＳｉフルシリサイド電極、ＰＭＯＳ側にＮｉ３Ｓｉフルシリサイド電極を形成できる（図８（ｄ））。
【００４８】
ＮＭＯＳ側フルシリサイド電極表面の酸化膜は、非常に薄いため、全面エッチバックにより、層間膜やサイドウォールを残して容易に除去できる。上述した熱処理は、３段階を連続して行っても良い。
【００４９】
本実施形態の場合、Ａｓの注入量が多いほど形成される酸化膜も厚くなるため、ＮＭＯＳ側の十分なシリサイド化反応抑制機能を発現させるためには、Ａｓ注入量は２ｘ１０１５ｃｍ−２以上であることが望ましい。
また本実施形態ではＡｓを注入元素として用いたが、酸化膜を形成しやすい不純物はＡｓ以外には見出されておらず、その他の不純物元素は本実施形態に適さない。
第１熱処理はＮｉ２Ｓｉ相を形成できる温度であるため３３０℃以下が望ましい。
第２熱処理は１５０℃から２５０℃の範囲で適宜設定できるが、温度が低すぎるとＮＭＯＳ側でも酸化膜が成長せず、温度が高すぎるとＰＭＯＳ側にも厚い酸化膜が形成され第３熱処理時のシリサイド化が抑制されてしまうため、最適な値を見出すことが重要である。第２熱処理の雰囲気もＮ２／Ｏ２＝４／１には限らないが、温度の場合と同様に、Ｏ２濃度が低すぎるとＮＭＯＳ側でも酸化膜が成長せず、高すぎるとＰＭＯＳ側にも厚い酸化膜が形成され第３熱処理時のシリサイド化が抑制されてしまうため、最適な値を見出すことが重要である。
第３の熱処理はＰＭＯＳ側のフルシリサイド化反応を十分進行させるためのものであるので４００℃以上が望ましい。
【００５０】
（第４の実施形態）
本実施形態では、第３の実施形態に多結晶シリコン形成直後のプリドープ工程を付加した場合について、図９および１０を用いて説明する。
【００５１】
第２の実施形態と同じ工程を経て図６（ａ）の構造まで形成する。この時、第２の実施形態と異なるのは、第１の注入不純物がＢである点である。本実施形態の場合は、Ｂを１ｋｅＶ、３ｘ１０１５ｃｍ−２とした（図９（ａ）のＢ注入領域２３）。
【００５２】
引き続いて第３の実施形態と同様の工程を経てＡｓを第２の不純物として３ｘ１０１５ｃｍ−２、加速電圧１０ｋｅＶでゲートの多結晶シリコンに注入する（図９（ｂ）のＡｓ注入領域２４）。先に述べたようにこの不純物注入から選択的エッチングまでの間には活性化処理やその他の４００℃程度以上の熱処理工程を行わないことが重要である。
【００５３】
その後は再び第３の実施形態と同様の手順で、ＰＭＯＳ側の多結晶シリコンの選択的エッチバック（５０ｎｍ）によりＰＭＯＳ側のＡｓの大部分を除去し（図９（ｃ））、表面自然酸化膜を除去後、８０ｎｍのＮｉスパッタを行う（図９（ｄ））。
【００５４】
上記の工程の後、Ｎｉフルシリサイド形成のため、第３の実施形態と同じ３段階の熱処理を行う。第１熱処理は３１０℃、Ｎ２中、２分の熱処理を行い、ＮＭＯＳ側に膜厚約７０ｎｍのＮｉ２Ｓｉを形成する。この時点では未反応の多結晶シリコンが下層に約５０ｎｍ残っている。一方ＰＭＯＳ側はほぼすべての多結晶シリコンが反応しやはりＮｉ２Ｓｉ１６を形成する。本実施形態の場合には、ＮＭＯＳ、ＰＭＯＳ両方に不純物が存在しているが、第３の実施形態で述べたように、不純物濃度が比較的低い場合は３００℃前後の低温ではＮｉ２Ｓｉが形成される（図１０（ａ））。
【００５５】
降温後大気開放せずに、第２熱処理として２００℃、Ｎ２／Ｏ２＝４／１中、３０秒の熱処理を行うことにより、第３の実施形態に述べたように、Ａｓを含むＮＭＯＳ側のシリサイド表面にのみ厚さ約５ｎｍの酸化膜１７が形成される。一方、Ａｓを含んでいないＰＭＯＳ側では酸化膜はほとんど形成されない（図１０（ｂ））。
【００５６】
引き続き、未反応Ｎｉを除去せずに、第３熱処理として第３の実施形態と同じように４５０℃、Ｎ２中、１分の熱処理を行う。本実施形態の場合には、ＮＭＯＳ側は未反応多結晶シリコン中にＢが存在するため、Ｎｉ２Ｓｉと未反応のＢ注入多結晶シリコンが反応して、ＮｉＳｉ相ではなくＮｉＳｉ２相２５が形成されフルシリサイド化が完了する。一方ＰＭＯＳ側は、未反応ＮｉとＮｉ２Ｓｉの間に反応を阻害する酸化膜がほとんど存在せず、存在するＢが比較的低濃度であるため、さらにＮｉリッチな組成であるＮｉ３Ｓｉ相２１を形成し、やはりフルシリサイド化が完了する（図１０（ｃ））。この段階で硫酸＋過酸化水素水溶液で未反応Ｎｉを除去することにより、ＮＭＯＳ側にＮｉＳｉ２フルシリサイド電極、ＰＭＯＳ側にＮｉ３Ｓｉフルシリサイド電極を形成できる（図１０（ｄ））。
ＮＭＯＳ側フルシリサイド電極表面の酸化膜は、非常に薄いため、全面エッチバックにより、層間膜やサイドウォールを残して容易に除去できる。
【００５７】
本実施形態の場合、第２の不純物としてＡｓの注入量が多いほど形成される酸化膜も厚くなるため、ＮＭＯＳ側の十分なシリサイド化反応抑制機能を発現させるためには、Ａｓ注入量は２ｘ１０１５ｃｍ−２以上であることが望ましい。
また本実施形態では第２の不純物としてＡｓを注入元素として用いたが、酸化膜を形成しやすい不純物はＡｓ以外には見出されておらず、その他の不純物元素は本実施形態に適さない。
【００５８】
第１の不純物に関してはＢ以外にも、Ｓｂ、ＢＦ２、Ｆ、Ｐ、Ｇｅといった注入元素を用いることが出来る。注入量は第２の実施形態で述べたように、Ｎｉリッチなシリサイド相を形成するのを阻害するような高濃度な量であってはならないため、１００ｎｍの多結晶シリコンに対しては６ｘ１０１５ｃｍ−２以下の範囲であることが望ましい。膜厚に比例して許容される不純物濃度も変化する。
【００５９】
第１熱処理はＮｉ２Ｓｉ相を形成できる温度であるため３３０℃以下が望ましい。
第２熱処理は１５０℃から２５０℃の範囲で適宜設定できるが、温度が低すぎるとＮＭＯＳ側でも酸化膜が成長せず、温度が高すぎるとＰＭＯＳ側にも厚い酸化膜が形成され第３熱処理時のシリサイド化が抑制されてしまうため、最適な値を見出すことが重要である。第２熱処理の雰囲気もＮ２／Ｏ２＝４／１には限らないが、温度の場合と同様に、Ｏ２濃度が低すぎるとＮＭＯＳ側でも酸化膜が成長せず、高すぎるとＰＭＯＳ側にも厚い酸化膜が形成され第３熱処理時のシリサイド化が抑制されてしまうため、最適な値を見出すことが重要である。
第３の熱処理はＰＭＯＳ側のフルシリサイド化反応を十分進行させるためのものであるので４００℃以上が望ましい。
【００６０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、本発明の趣旨を逸脱しない範囲で、種々の変更が可能である。
例えば、上記の実施形態では、ゲート絶縁膜としてＨｆＳｉＯＮを用いたが、これ以外の材料を用いてもよい。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態による半導体装置の製造方法を示す工程図である。
【図２】本発明の第１の実施形態による半導体装置の製造方法を示す工程図である。
【図３】本発明に用いるＰＭＯＳ側多結晶シリコンの選択的エッチバックの効果を示す。
【図４】本発明と従来例のＮＭＯＳ／ＰＭＯＳゲート電極の接合境界の形状を示す。
【図５】本発明の第２の実施形態による半導体装置の製造方法を示す工程図である。
【図６】本発明の第２の実施形態による半導体装置の製造方法を示す工程図である。
【図７】本発明の第３の実施形態による半導体装置の製造方法を示す工程図である。
【図８】本発明の第３の実施形態による半導体装置の製造方法を示す工程図である。
【図９】本発明の第４の実施形態による半導体装置の製造方法を示す工程図である。
【図１０】本発明の第４の実施形態による半導体装置の製造方法を示す工程図である。
【符号の説明】
【００６２】
１ Ｓｉ基板
２ ゲート絶縁膜
３ 多結晶シリコン層
４ ハードマスク
５ サイドウォール
６ ソース・ドレイン領域
７ Ｎｉシリサイド
８ 層間膜
９ イオン注入領域
１０ レジスト
１１ Ｎｉ層
１２ Ｎｉリッチフルシリサイド
１３ Ｓｉリッチフルシリサイド
１５ 不純物注入領域
１６ Ｎｉ２Ｓｉ
１７ 酸化膜
１８ 不純物注入領域
２１ Ｎｉ３Ｓｉ相
２２ ＮｉＳｉ相
２３ Ｂ注入領域
２４ Ａｓ注入領域
２５ ＮｉＳｉ２相
【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを備える半導体装置を製造する方法であって、
基板上に、ゲート絶縁膜を介してシリコン層を形成する工程と、
前記シリコン層をパターニングすることにより、前記ＮＭＯＳトランジスタ用ゲート電極である第１のゲート電極および前記ＰＭＯＳトランジスタ用ゲート電極である第２のゲート電極を形成する工程と、
前記第１および第２のゲート電極を覆う層間膜を形成する工程と、
前記層間膜を平坦化した後、全面除去して前記第１および第２のゲート電極の前記シリコン層を露出する工程と、
前記第１および第２のゲート電極のうち前記第２のゲート電極の上部を選択的に除去する工程と、
前記選択的に除去された前記第２のゲート電極のシリコン層および前記第１のゲート電極のシリコン層上に被シリサイド化金属からなる金属膜を形成し、前記金属膜を構成する前記被シリサイド化金属のシリサイドが形成されるように熱処理を行う工程と、
前記熱処理工程後に未反応の前記金属膜を除去する工程と、を含み、第２のゲート電極の上部を選択的に除去する前記工程の前に、前記第１および第２のゲート電極それぞれの前記シリコン層に、シリサイド相の組成制御のための不純物を同時に導入する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記全面除去工程と前記選択的除去工程の間で、前記シリコン層にシリサイド相の組成制御のための不純物を導入する前記工程が行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
シリコン層にシリサイド相の組成制御のための不純物を導入する前記工程において、熱処理により前記不純物の拡散を行わないことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記シリサイド相の組成制御のための不純物を前記シリコン層の表面からの深さが前記シリコン層の厚さの０〜０．５倍の位置に高濃度に導入し、前記選択的除去により前記高濃度に不純物を含むシリコン層部分を除去することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記シリサイド相の組成制御のための前記不純物がＡｓ、Ｐ、Ｓｂ、Ｂ、ＢＦ２、Ｆのうち１種以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記シリサイド相の組成制御のための前記不純物がＢで、かつその注入量が面密度で８ｘ１０１５ｃｍ−２以上であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
シリコン層にシリサイド相の組成制御のための不純物を導入する前記工程は、
シリコン層を形成する前記工程と層間膜を形成する前記工程の間に、前記シリコン層中に第１の不純物を導入し、かつ熱処理を施すことにより、前記第１の不純物を前記シリコン層全体に拡散する工程と、
前記全面除去工程と前記選択的除去工程の間に、前記シリコン層中に第２の不純物を導入する工程と、を含み、
第２の不純物を導入する前記工程は、前記第２の不純物の拡散を行わないことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記シリコン層中に前記第２の不純物を前記シリコン層の表面からの深さが前記シリコン層の厚さの０〜０．５倍の位置に高濃度に導入し、前記選択的除去により前記高濃度に不純物を含むシリコン層部分を除去することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の不純物を拡散するための前記熱処理工程が不純物活性化工程であることを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記シリサイド相の組成制御のための前記第１および第２の不純物がお互いに異なり、Ａｓ、Ｐ、Ｓｂ、Ｂ、ＢＦ２、Ｆのうち１種以上であることを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記シリサイド相の組成制御のための前記第１の不純物がＡｓであり、かつその注入量が面密度で５ｘ１０１５ｃｍ−２以下であり、前記第２の不純物がＢであり、かつその注入量がＡｓの注入量と合わせて面密度で８ｘ１０１５ｃｍ−２以上であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ゲート絶縁膜の少なくとも表面側がＨｆＳｉＯＮｘであることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記熱処理により前記ＰＭＯＳ用のゲート電極の前記シリコン層のゲート絶縁膜に接している領域がＮｉ３ＳｉもしくはＮｉ３１Ｓｉ１２となり、かつ、前記ＮＭＯＳ用のゲート電極の前記シリコン層のゲート絶縁膜に接している領域がＮｉＳｉ２もしくはＮｉＳｉとなることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記熱処理を５００℃以下で行うことを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記シリサイド相の組成制御のための不純物がＡｓであり、
前記熱処理工程が、
第１のシリサイド相を形成する第１の熱処理工程と、
Ａｓを含む前記第１のシリサイド相の表面にのみ酸化層を形成する第２の熱処理工程と、
未反応の前記金属膜を除去せずに第２のシリサイド相を形成する第３の熱処理工程と、
前記第３の熱処理後に、前記未反応の前記金属膜を除去し、さらに前記酸化層を除去する工程と、を含むことを特徴とする請求項１〜５、７〜１０、および１２〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを備える半導体装置を製造する方法であって、
基板上に、ゲート絶縁膜を介してシリコン層を形成する工程と、
前記シリコン層をパターニングすることにより、前記ＮＭＯＳトランジスタ用ゲート電極である第１のゲート電極および前記ＰＭＯＳトランジスタ用ゲート電極である第２のゲート電極を形成する工程と、
前記第１および第２のゲート電極を覆う層間膜を形成する工程と、
前記層間膜を平坦化した後、全面除去して前記第１および第２のゲート電極の前記シリコン層を露出する工程と、
前記第１および第２のゲート電極のうち前記第２のゲート電極の上部を選択的に除去する工程と、
前記選択的に除去された前記第２のゲート電極のシリコン層および前記第１のゲート電極のシリコン層上に被シリサイド化金属からなる金属膜を形成し、前記金属膜を構成する前記被シリサイド化金属のシリサイドが形成されるように熱処理を行う工程と、
前記熱処理工程後に未反応の前記金属膜を除去する工程と、を含み、第２のゲート電極の上部を選択的に除去する前記工程の前に、前記第１および第２のゲート電極それぞれの前記シリコン層に、シリサイド相の組成制御のための不純物を同時に導入する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記全面除去工程と前記選択的除去工程の間で、前記シリコン層にシリサイド相の組成制御のための不純物を導入する前記工程が行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
シリコン層にシリサイド相の組成制御のための不純物を導入する前記工程において、熱処理により前記不純物の拡散を行わないことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記シリサイド相の組成制御のための不純物を前記シリコン層の表面からの深さが前記シリコン層の厚さの０〜０．５倍の位置に高濃度に導入し、前記選択的除去により前記高濃度に不純物を含むシリコン層部分を除去することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記シリサイド相の組成制御のための前記不純物がＡｓ、Ｐ、Ｓｂ、Ｂ、ＢＦ２、Ｆのうち１種以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記シリサイド相の組成制御のための前記不純物がＢで、かつその注入量が面密度で８ｘ１０１５ｃｍ−２以上であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
シリコン層にシリサイド相の組成制御のための不純物を導入する前記工程は、
シリコン層を形成する前記工程と層間膜を形成する前記工程の間に、前記シリコン層中に第１の不純物を導入し、かつ熱処理を施すことにより、前記第１の不純物を前記シリコン層全体に拡散する工程と、
前記全面除去工程と前記選択的除去工程の間に、前記シリコン層中に第２の不純物を導入する工程と、を含み、
第２の不純物を導入する前記工程は、前記第２の不純物の拡散を行わないことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記シリコン層中に前記第２の不純物を前記シリコン層の表面からの深さが前記シリコン層の厚さの０〜０．５倍の位置に高濃度に導入し、前記選択的除去により前記高濃度に不純物を含むシリコン層部分を除去することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の不純物を拡散するための前記熱処理工程が不純物活性化工程であることを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記シリサイド相の組成制御のための前記第１および第２の不純物がお互いに異なり、Ａｓ、Ｐ、Ｓｂ、Ｂ、ＢＦ２、Ｆのうち１種以上であることを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記シリサイド相の組成制御のための前記第１の不純物がＡｓであり、かつその注入量が面密度で５ｘ１０１５ｃｍ−２以下であり、前記第２の不純物がＢであり、かつその注入量がＡｓの注入量と合わせて面密度で８ｘ１０１５ｃｍ−２以上であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ゲート絶縁膜の少なくとも表面側がＨｆＳｉＯＮｘであることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記熱処理により前記ＰＭＯＳ用のゲート電極の前記シリコン層のゲート絶縁膜に接している領域がＮｉ３ＳｉもしくはＮｉ３１Ｓｉ１２となり、かつ、前記ＮＭＯＳ用のゲート電極の前記シリコン層のゲート絶縁膜に接している領域がＮｉＳｉ２もしくはＮｉＳｉとなることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記熱処理を５００℃以下で行うことを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記シリサイド相の組成制御のための不純物がＡｓであり、
前記熱処理工程が、
第１のシリサイド相を形成する第１の熱処理工程と、
Ａｓを含む前記第１のシリサイド相の表面にのみ酸化層を形成する第２の熱処理工程と、
未反応の前記金属膜を除去せずに第２のシリサイド相を形成する第３の熱処理工程と、
前記第３の熱処理後に、前記未反応の前記金属膜を除去し、さらに前記酸化層を除去する工程と、を含むことを特徴とする請求項１〜５、７〜１０、および１２〜１４のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００８−２２７２７０（Ｐ２００８−２２７２７０Ａ）
【公開日】平成２０年９月２５日（２００８．９．２５）
【国際特許分類】
【出願番号】特願２００７−６５２１６（Ｐ２００７−６５２１６）
【出願日】平成１９年３月１４日（２００７．３．１４）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２０年９月２５日（２００８．９．２５）
【国際特許分類】
【出願日】平成１９年３月１４日（２００７．３．１４）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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