【課題】トランジスタのチャネル部に印加される応力を増加させて、電流増加効果を高めることを可能とする。
【解決手段】半導体基板上にダミーゲートを形成した後、該ダミーゲートの側壁に側壁絶縁膜を形成し、該ダミーゲートの両側の前記半導体基板にソース・ドレイン領域を形成する工程と、前記ダミーゲートおよび前記ソース・ドレイン領域の上に応力印加膜を形成する工程と、前記ダミーゲートの上の領域に形成された前記応力印加膜と前記ダミーゲートを除去して溝を形成する工程と、前記溝内の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、を備えた半導体装置の製造方法。 （もっと読む）

【課題】実際のデバイスの絶縁破壊寿命に適合する精度の良いシミュレーションを行って、正確な絶縁膜の絶縁破壊寿命を求めることで、実測データとの対比で欠陥種、欠陥の大きさ等を正確に解析できる絶縁破壊寿命シミュレーション方法及びシリコンウェーハ表面の品質評価方法を提供することを目的とする。
【解決手段】前記シミュレーションする構造における、前記シリコンウェーハと前記絶縁膜の界面及び前記絶縁膜と前記金属電極の界面に、及び／又は、前記絶縁膜中に予め欠陥を組み込み、該欠陥を組み込んだ構造において、前記絶縁膜中に欠陥を乱数にて発生させて前記絶縁膜の絶縁破壊寿命を求める絶縁破壊寿命シミュレーション方法。 （もっと読む）

【課題】寄生素子の効果が適切に取り入れられた高精度のＭＯＳＦＥＴモデルを作成可能なＭＯＳＦＥＴモデル出力装置及び出力方法を提供する。
【解決手段】ＭＯＳＦＥＴの形状データを入力するための形状データ入力部１０１を備える。前記形状データを利用して、前記ＭＯＳＦＥＴモデルに付加するための寄生素子モデルのパラメータを算出するパラメータ算出部１０２を備える。前記寄生素子モデルのパラメータを利用して、前記寄生素子モデルが付加された前記ＭＯＳＦＥＴモデルを作成して出力するＭＯＳＦＥＴモデル出力部１０３を備える。そして、前記ＭＯＳＦＥＴモデル出力部は、前記ＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴである場合とＰ型ＭＯＳＦＥＴである場合とで、前記ＭＯＳＦＥＴモデルに対し、異なる前記寄生素子モデルを付加する。 （もっと読む）

【課題】高周波ＭＯＳＦＥＴやアナログＭＯＳＦＥＴの基板抵抗を正確にモデル化することが可能なＳＰＩＣＥモデルパラメータ出力装置及び出力方法を提供。
【解決手段】ＭＯＳＦＥＴの形状データと、ＭＯＳＦＥＴの周波数特性に関する測定データとを入力するためのデータ入力部１０１と、測定データに基づいて、ＭＯＳＦＥＴに関する１端子基板抵抗モデルの基板抵抗を算出する基板抵抗算出部１０２〜１０５と、１端子基板抵抗モデルの基板抵抗と、形状データとに基づいて、ＳＰＩＣＥモデルパラメータを算出して出力するＳＰＩＣＥモデルパラメータ出力部１０６とを備える。 （もっと読む）

【課題】スイッチング応答速度が速い高耐圧トランジスタ、および電力損失および誤動作を抑制した駆動回路を提供すること。
【解決手段】高耐圧半導体装置は、ｐ^-型シリコン基板１００上に設けられ、かつｐ^-ウエル領域１０２に囲まれたｎ^-型領域１０１と、ドレイン電極１２０と接続されるドレインｎ⁺領域１０３と、ドレインｎ⁺領域１０３と離れて設けられ、かつドレインｎ⁺領域１０３を囲むｐベース領域１０５と、ｐベース領域１０５内に形成されたソースｎ⁺領域１１４と、を備える。また、ｎ^-型領域１０１を貫通し、かつシリコン基板１００に達するｐ^-領域１３１が設けられている。ｎ^-型領域１０１は、ｐ^-領域１３１により、ｎ^-型領域１０１ａとｎ^-型領域１０１ｂに分離されている。ｎ^-型領域１０１ａは、ドレインｎ⁺領域１０３を備えている。ｎ^-型領域１０１ｂは、フローティング電位を有する。 （もっと読む）

１つの形式として、横型ＭＯＳＦＥＴは、ソース領域とドレイン領域との間に横方向に配されているアクティブゲートを含み、当該ドレイン領域は、単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張し、横型ＭＯＳＦＥＴは、ドレイン領域の上に配されている非アクティブゲートをさらに含む。他の形式において、横型ＭＯＳＦＥＴは、ソース領域とドレイン領域との間に横方向に配されているゲートを含み、ドレイン領域は、単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張し、ソース領域及びドレイン領域は第１の導電タイプであって、横型ＭＯＳＦＥＴは、ソース領域に接しておりかつソース領域の下方にある第２の導電タイプのヘビーボディ領域をさらに含み、ドレイン領域は、ゲートのエッジに近接しているライトドープドレイン（ＬＤＤ）領域及び単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張しているシンカーを含んでいる。
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【課題】 直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法に関し、多段直列接続電界効果型トランジスタの回路モデルパラメータの効率的な抽出手順を提供し、モデル化を実施可能にする。
【解決手段】 多段直列接続電界効果型トランジスタの評価テスト用デバイスを用意し、複数のゲート電極に印加する電圧を制御して電気特性を評価し、パラメータ変数の基準値を孤立電界効果型トランジスタのモデル変数で設定し、さらに、パラメータ変数の微小変動分を加える形で回路モデルを作成し、次いで、評価した電気特性の多数のバイアス点とパラメータ変数の微小変動分の関係を、評価関数で評価し、評価関数を最小化することで微小変動分の変数の最適解を求め、最適解を多数の多段直列接続電界効果型トランジスタの評価テスト用デバイスについて求めてレイアウト変数の関数としてモデル化する。 （もっと読む）

【課題】従来よりも正確な信頼性寿命を簡単に予測することのできる半導体装置の評価方法、評価装置、および、評価プログラムを提供する。
【解決手段】ＰＭＯＳトランジスタのゲート電極にストレス電圧を一定時間印加するストレス電圧印加ステップＳ４２と、一定時間の経過後、ドレイン電流Ｉｄを測定する測定ステップＳ４３と、ゲート電極にストレス電圧より絶対値の小さい回復電圧を一定時間印加する回復電圧印加ステップＳ４５と、一定時間の経過後、ドレイン電流Ｉｄを測定する測定ステップＳ４６と、測定ステップＳ４３で測定したドレイン電流Ｉｄと、測定ステップＳ４６で測定したドレイン電流Ｉｄとから、ドレイン電流劣化率ΔＩｄと作動時間の関係を近似した近似式を求める近似ステップと、近似式のドレイン電流劣化率ΔＩｄに、信頼性寿命の判断基準となる数値を代入することにより、信頼性寿命を算出する算出ステップと、を含む。 （もっと読む）

【課題】電流駆動能力が高いＭＯＳＦＥＴを備えた半導体装置を提供する。
【解決手段】半導体装置１において、シリコン基板２の表面にＮＭＯＳ３を形成し、ＮＭＯＳ３のチャネル領域７の直上域に、内部に圧縮応力を有する圧縮応力膜８を設け、シリコン基板２上における少なくともチャネル領域７の直上域の周囲に、内部に引張応力を有する引張応力膜９を設ける。 （もっと読む）

【課題】過剰評価,過剰品質を招かない適正なレベルでのシミュレーションの実現。
【解決手段】トランジスタのドレイン端子,ソース端子,および基板端子のうちの少なくとも１端子のバイアス条件を他の端子と独立したバイアス条件として設定したうえで、設定したバイアス条件において前記トランジスタのモデルパラメータを変化させてなる、半導体集積回路におけるトランジスタのＢＴ劣化のシミュレーションモデル。 （もっと読む）

【課題】新規開発デバイスの特性シミュレーションを高い精度で行うこと。
【解決手段】新規開発デバイスと構造や特性が近い既存デバイスモデルを用いてパラメータを補正しながらシミュレーションを行い、シミュレーションによる電極間容量が測定データと同等であると判定されたデバイスモデルに対して、その電流源モデルを測定データに基づいて作成した電流源モデルで入れ替え、電流源モデルを入れ替えたデバイスモデルを用いて特性のシミュレーションを行う。 （もっと読む）

【課題】実際の測定において検出可能な絶縁破壊が必ずしも最初の絶縁破壊でない場合においても、正しく最初の絶縁破壊寿命を推定する。
【解決手段】異なる面積の試料グループに属する各々複数の試料に対して各試料グループごとにワイブルプロットを行い、所定の累積不良率となる絶縁破壊寿命及びワイブルスロープを求め、各ワイブルスロープの試料面積に対する依存性を示すｍ値を求める。予め算出した試料内で最初の絶縁破壊までの絶縁破壊寿命のワイブルスロープとｍ値との相関関係に基づき、評価対象試料における最初の絶縁破壊までの絶縁破壊寿命のワイブルスロープを求める。各ワイブルスロープの面積依存性より、被測定試料における絶縁破壊寿命のワイブルスロープが、評価対象試料における最初の絶縁破壊までの絶縁破壊寿命のワイブルスロープとなる面積ａを求める。各絶縁破壊寿命を面積に対してプロットし、面積ａにおける絶縁破壊寿命を求める。 （もっと読む）

【課題】本発明は、ｂｕｌｋ−ＦｉｎＦＥＴにおいて、短チャネル効果の制御能力を向上できるようにする。
【解決手段】たとえば、ｂｕｌｋ基板１１の表面部に設けられたフィン１２の両側面には、互いに対向するようにして、ゲート電極部２１およびソース・ドレイン領域２２，２３が形成されている。また、ゲート電極部２１の下部には、それぞれ、素子分離用絶縁膜１３が設けられている。この素子分離用絶縁膜１３は積層構造を有し、ｂｕｌｋ基板１１に接する下層側が、たとえば比誘電率が３．９程度のＳｉＯ₂ 膜１３ａによって、ゲート電極部２１と接する上層側が、たとえば比誘電率が１０以上の高誘電体膜１３ｂによって、それぞれ形成されている。 （もっと読む）

【課題】転位の輪を考慮に入れた不純物拡散モデルを取り入れた半導体プロセスシミュレーション装置において、転位の輪の物理量を透過電子顕微鏡写真から抽出する時間と労力を低減した半導体プロセスシミュレーション装置を提供することを目的とする。
【解決手段】本発明に係る半導体プロセスシミュレーション装置イオン注入の際にシリコン基板中に導入される転位の輪の物理量を抽出するために用いる透過電子顕微鏡写真画像を取り込む画像データ入力部２００１と、イオン注入工程後の熱処理工程における不純物の拡散に前記イオン注入工程により基板中に導入される転移の輪からの寄与を考慮した拡散モデルを用いて不純物拡散を行うプロセスシミュレーション装置計算部２００２と、を備えている。 （もっと読む）

【課題】微細化されたＭＯＳトランジスタのソース、ドレインの抵抗値を正確に抽出して、より精度の高い入出力特性などを有するライブラリデータを生成することができるセルのライブラリデータ生成方法を提供する。
【解決手段】ソース、ドレイン領域の面積が第１の面積領域ではソース、ドレイン抵抗を面積Ｓに依存する抵抗値とし、面積が第１の面積領域よりも広い第２の面積領域では前記ソース、ドレイン抵抗を面積Ｓに依存しない固定抵抗値Ｒ０とする抵抗計算式によりまたは抵抗抽出参照ファイルを参照して、ＭＯＳトランジスタのソース、ドレイン抵抗を、当該ソース、ドレイン領域の面積に応じて抽出する抵抗抽出工程と、抵抗抽出工程で抽出されたソース抵抗、ドレイン抵抗を含むＭＯＳトランジスタモデル及びその接続情報を有するネットリストと、入力信号とから前記セルの入出力特性を生成するシミュレーション工程とを有する。 （もっと読む）

【課題】 ＥＳＤ保護回路を正確に、または迅速に、もしくは容易に検証することが可能な半導体装置の検証方法および回路検証装置を提供する。
【解決手段】 ＭＯＳトランジスタ素子からなるＥＳＤ保護素子の等価回路として、ノードＤとノードＳの間に並列に接続されたＮＭＯＳトランジスタＭＮ１０およびそれに伴う寄生バイポーラトランジスタＱＮ１０と、寄生バイポーラトランジスタＱＮ１０のベースとノードＤおよびノードＳの間にそれぞれ設けられた電流源Ｉｆｇｅｎおよび電流源Ｉｒｇｅｎと、寄生バイポーラトランジスタＱＮ１０のベースと基板ノードに該当するノードＢとの間に設けられた基板抵抗Ｒｓｕｂとを用い、電流源Ｉｆｇｅｎ，Ｉｒｇｅｎのモデル式をその演算値が発散しないように変形し、また、このモデル式に電荷の生成および再結合を示す変数を組み込む。 （もっと読む）

【課題】高周波半導体回路のトランジスタユニットの各電極引き出しノードまでの配線およびコンタクトを最適化する。
【解決手段】配線およびコンタクトの構成に応じて変化する等価回路パラメータのうち、ゲート配線、ソース配線およびドレイン配線の各配線間の結合容量、ならびに、各配線と半導体基板と間の結合容量について、高周波トランジスタの高周波特性に対する感度を測定する（ステップＳＴ２１）。この感度に基づいて、ゲート配線、ソース配線およびドレイン配線の階層レベルを各々決定する（ステップＳＴ２２）。そして、決定した各階層レベルにおけるゲート配線、ソース配線およびドレイン配線のパターンと、各配線間あるいは配線とトランジスタ部とを接続するコンタクトの配置と大きさとを設計する（ステップＳＴ２３）。 （もっと読む）

【課題】 高精度のＮＢＴＩ寿命モデルおよびＴＤＤＢ寿命モデルを新たに作成し、該モデルを使用することにより、高精度で応用範囲の広いＮＢＴＩ劣化シミュレーションおよびＴＤＤＢ故障シミュレーションを実現する。
【解決手段】 半導体装置を構成するＭＯＳトランジスタのＮＢＴＩ劣化の予測値に基づき半導体装置の信頼性シミュレーションを行う際に、ＭＯＳトランジスタに対する累積ＮＢＴＩストレス量を表すパラメータＡｇｅを、Ａｇｅ＝Ｃ・∫［（Ｉｈ／Ａｒｅａ）^m ］ｄｔ（但し、ＩｈはＭＯＳトランジスタのゲート絶縁膜を流れる正孔電流であり、ＡｒｅａはＭＯＳトランジスタのゲート面積であり、ｔはＮＢＴＩストレス時間であり、ｍはモデルパラメータであり、Ｃは比例定数である）で表されるモデル式を用いて算出する。 （もっと読む）

【課題】ＥＳＤ保護素子に等価回路を用いるＥＳＤ保護回路のシミュレーション方法において、順方向バイアス及び逆方向バイアスに対して高精度なシミュレーションを行なえるようにする。
【解決手段】ＥＳＤ保護素子の等価回路１０は、ｎ型ＭＯＳＦＥＴ１１、ｎｐｎ型寄生ＢＪＴ１２、電流源１３、基板抵抗１４及び寄生ダイオード１５とを有している。ｎｐｎ型寄生ＢＪＴ１２のエミッタＥはソース端子１６と接続され、コレクタＣはドレイン端子１７と接続され、ベースＢは基板抵抗１４を介して基板端子１９と接続されている。電流源１３は、コレクタＣとベースＢとに接続されて、コレクタＣからベースＢに電流が流れるように配されている。寄生ダイオード１５は、ドレイン端子１７と基板端子１９とに接続されて、基板端子１９からドレイン端子１７に順方向のダイオード電流が流れるように配されている。 （もっと読む）