【課題】構成が簡単でありＤＡ変換器の非線形性をノイズシェープすることができる。
【解決手段】セグメントスイッチドキャパシタ型ＤＡ変換器２０の各キャパシタに対して充電、放電、接地及び極性反転を行うスイッチＳ０−Ｓ４とを備え、コントローラ１０は、クロック期間で各キャパシタに対して２回の充電及び放電を行うことにより基準出力電圧の＋２倍の出力電圧を得る「＋２」の動作と、上記期間で各キャパシタに対して１回の充電及び放電の動作により基準出力電圧の１倍の出力電圧を得る「＋１」の動作と、充電及び放電の動作をせずに接地電位の出力電圧を得る「０」の動作と、各キャパシタに対して１回の充電を行った後当該キャパシタの極性を反転することにより基準出力電圧の−１倍の出力電圧を得る「−１」の動作を用いてローパスΔΣＡＤ変調器のためにＤＡ変換回路の非線形性を２次ノイズシェープするようにスイッチＳ０−Ｓ４を制御する。 （もっと読む）

【課題】
【解決手段】 デジタル補正集積回路およびデジタルアナログコンバータは、デジタルアナログコンバータ（ＤＡＣ）と、デジタル補正回路であって、前記デジタルアナログコンバータの伝達関数の所定のエンドポイント係数を格納するメモリと、前記エンドポイント係数を前記ＤＡＣへの入力信号に適用して前記ＤＡＣおよび／またはアナログ信号チェーンのエンドポイントを調整する算術論理演算ユニットとを含むデジタル補正回路とを含む。
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サンプラキャパシタンス及び積分キャパシタンスを用いてアナログ信号を周期的にＡＤ変換するための方法及び装置であって、上記キャパシタンスの比率によって乗じられる差分信号をアナログ信号及び基準信号から生成するステップと、上記差分信号からデジタルビットを得るステップと、上記比率によって乗じられる差分信号を２倍にするステップと、上記比率により乗じられた基準信号により上記２倍にされた信号をシフトするステップと、次のサイクルのために、シフトされた信号を、上記比率により乗じられた差分信号として使用するステップとを含む方法及び装置。
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アナログ信号をデジタル信号に変換するデジタイザ構成であって、その構成は、アナログ信号の周波数より低い第１のサンプリング率でアナログ信号を第１のデジタル信号に変換する第１のＡ／Ｄ変換器と、高周波アナログ信号を前記アナログ信号より低い第２のサンプリング率で第２のデジタル信号に変換する第２のＡ／Ｄ変換器と、前記第１と第２のデジタル信号を組み合わせて、前記第１と第２のサンプリング率の少なくとも倍数である第３のサンプリング率で第３のデジタル信号を生成する手段を有する。
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分割ゲート酸化物プロセスによって、標準サブミクロン５ボルトＣＭＯＳデバイスと同じシリコン基板上で、高電圧（±１５ボルト）スイッチを使用することが可能となる、入力電圧レンジプログラム可能アナログ・ディジタイル変換器。このプロセスによって、先行減衰回路を必要とすることなく、１つまたは２つ以上のサンプリングキャパシタに直接、アナログ入力電圧をサンプリングすることができる。サンプリングキャパシタの所与の比においてのみサンプリングすることによって、後続のＡＤＣのダイナミックレンジに適合するようにアナログ入力をスケーリングまたは減衰させることができる。本発明のシステムにおいて、サンプリングキャパシタは、ＳＡＲ ＡＤＣ自体において使用される、実際の容量性再分布ディジタル・アナログ変換器（ＣａｐＤＡＣ）、または別個のキャパシタ配列とすることができる。ＣａｐＤＡＣまたは別個のサンプリング配列のいずれのビットにおいてサンプリングをするかを選択することによって、入力レンジをプログラムすることができる。アナログ入力信号が、ＳＡＲ変換器の許容されるダイナミックレンジに一致するように減衰されると、従来型ＳＡＲ技法を使用して、入力信号をディジタル語に変換することができる。シグマ・デルタおよびパイプラインなどの、その他の変換技法も、本発明のシステムと一緒に使用することができる。
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本発明はｒの値を持つ少なくとも一つのＮ組の直列抵抗回路網と一つのＮ組の比較器回路網を備えた、差動入力及び並列構造を有する高速アナログ−デジタル変換器に関する。
比較器の応答時間に対する抵抗回路網の寄生容量の影響を最小限にするために、直列抵抗の回路網が基準電圧（ＶＨ）を受けて一定の電流Ｉ０で通電され、（ｉが１〜Ｎまで変化する）ｉ列の比較器（ＣＯＭＰｉ）が基本的に四つの入力を伴う二重の差動増幅器を備え、二つの入力は変換されるべき差動電圧ＶＳ−ＶＮを受け、三番目は回路網のｉ列の抵抗に接続され、四番目の入力は回路網のＮ−ｉ列の抵抗に接続されるよう準備される。二重の差動増幅器は（ＶＳ−ＶＳＮ）−（Ｎ−２ｉ）ｒ．Ｉ０の形の差を表わす電圧を供給し、そして前記差が符号を変える時に、比較器が電圧ＶＳ−ＶＳＮのレベル及び比較器のｉ列に応じて一方向又はもう一つの方向に切り替わる。 （もっと読む）

双対残差パイプライン型ＡＤ変換器は、第１および第２の残差入力信号から１ビット以上のデジタルビットと、カスケード中の次のステージへ供給するための第１および第２の残差出力信号とを生成する、好ましくは平衡型である、カスケード型のスイッチドキャパシタ双対残差変換器ステージを備えている。好ましくは、第１および第２の残差入力信号は入力キャパシタを充電し、その電荷はその後に演算増幅器によって出力キャパシタへ転送される。スイッチドキャパシタアーキテクチャは演算増幅器のＤＣオフセット電圧の補償を可能にする。スイッチドキャパシタアーキテクチャは１．５ビット変換器ステージの実施もまた可能にする。
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本発明は特に高速のアナログ／デジタルコンバータの上流側に用いられるように意図されたサンプルホルダーに関する。
本サンプルホルダーは、各々がそれぞれの差動入力（Ｅ、Ｅ’）及びそれぞれの差動出力（Ｓ、Ｓ’）を有する、二つの主要な半サンプラーを備える。各々の主要半サンプラーには、他の主要サンプルホルダーの蓄積容量（Ｃ’、Ｃ）の端子から取り出された電圧により動作する補助トラッキング・トランジスタ（Ｔ１ａ、Ｔ１ａ’）と、この補助トラッキング・トランジスタの出力につながれた補助蓄積容量（Ｃａ、Ｃａ’）と、補助トラッキング・トランジスタにおいて電流の通過を許すか又は遮断するために、主サンプルホルダーの電流スイッチと同時に制御される補助電流スイッチ（Ｔ２ａ、Ｔ３ａ、ＳＣ１ａ；Ｔ２’ａ、Ｔ３’ａ、ＳＣ１ａ’）とを備えた、それぞれの補助半サンプルホルダーが関連付けられる。補助サンプラーはサンプリングされる信号が急速に変化する場合に、サンプリング動力学の改善に役立つ。 （もっと読む）

【解決手段】信号のダイナミックレンジを増加するための複数の信号利得を有するデータ信号増幅及び処理回路が与えられる。入力データ信号は複数の信号利得に従って処理される。生成された信号は複数の信号値を有し、所定の下側及び上側閾値と比較される。所望の出力信号は、最大値が所定の下側閾値を横切らない場合には最大サンプル信号値であり、複数のサンプル信号値の内の隣接する大きいものが所定の上側閾値を横切る場合には最小サンプル信号値であり、一対のサンプル信号値の大きい方が所定の上側閾値を横切りかつ小さい方の値が所定の下側閾値を横切らない場合には複数のサンプル信号値の内の相互に隣接する一対の小さい方であり、大きい方の値が所定の下側閾値を横切りかつ所定の上側閾値を横切らない場合には一対のサンプル信号値の小さい方と大きい方との組み合わせである。 （もっと読む）

マルチビットＤＡＣを調整するための方法において、前記ＤＡＣは、特にΣΔＡＤＣのような高速且つ高分解能のＡＤＣ内に装備するためのものであり、且つ、複数のＤＡＣセルを備え、変換用にマルチビットＤＡＣ内に装備される複数のＤＡＣセルに加えて、追加ＤＡＣセルが設けられており、前記追加ＤＡＣセルを、他の各ＤＡＣセルと交替させることが可能であり、これによって、各ＤＡＣセルを順々に前記マルチビットＤＡＣから調整回路にスイッチし、前記変換を中断することなく前記ＤＡＣセルを調整する。前記調整回路は、調整中の前記ＤＡＣセル内のエラーを測定する手段と、前記ＤＡＣセルを補正する手段とを含む。
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アナログ変換器（６０）用に提供される方法及び装置。この装置は第１の冗長符号桁（ＲＳＤ）段（６２）と構成可能ブロック（６１）とを備える。構成可能ブロック（６１）は、シングルエンドアナログ信号をサンプリングするためのサンプル／ホールド回路に変更される。サンプリング信号は、その後、差動信号にスケーリング及び変換され、第１のＲＳＤ段（６２）に供給される。第１のＲＳＤ段（６２）はデジタル信号の大きさに対応したビット値を出力する。次の半クロックサイクルで、第１のＲＳＤ段（６２）は構成可能ブロック（６１）に供給する残留電圧を算出する。構成可能ブロック（６１）は第２の冗長符号桁段に変更され、第１のＲＳＤ段より供給された残留電圧の大きさに対応したビット値を発生する。第１及び第２のＲＳＤ段は、所望のビット分解能に達するまで、各々半クロックサイクルで論理値の発生を交互に繰り返す。構成可能ブロック（６１）は、その後、次の変換処理を開始するためにサンプル／ホールド回路に再変更される。
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クロスカップル型フォールディング回路は、ｍ個の基準電圧を供給する基準電圧回路と、入力信号および基準電圧に応答して、制御信号を供給する増幅器回路と、（２^ｎ−１）台の３重クロスカップル型フォールディング回路とを含み、クロスカップル型フォールディング回路のそれぞれが３台の差動トランジスタペアを含み、上記差動トランジスタペアが上記制御信号によって制御され、上記基準電圧内の対応する１個の基準電圧の周りの電圧範囲でアクティブ状態にあり、ｍ＝３（２^ｎ−１）である。上記（２^ｎ−１）台のフォールディング回路とカスケードされた（ｎ−１）段の連続段２^ｎ−１，２^ｎ−２，２^０に差動トランジスタペアが存在する。完全なフォールディングを達成するため、カスケード構造の最後の２^ｎ−２段のトランジスタペアと協働するスイッチング回路が、完全なフォールディングを提供する対応する差動トランジスタペアのトランジスタにそれぞれの制御信号を供給するため設けられる。
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【課題】 回路構成の複雑化と消費電流の増大とを抑えつつ微小な入力信号に対しても所望するしきい値レベルを設定可能とする。
【解決手段】 選択信号Ｓc1〜ＳcmによりトランジスタＱ１をオンとし、極性切替信号ＳｐをＬとし、端子１７ａにしきい値電圧Ｖthを入力する。起動信号ＳwkがＨの場合には、オンするトランジスタをＱ２、Ｑ３、…の順に切り替え、起動信号Ｓwkが最初にＬに変化した時の選択信号Ｓc1〜Ｓcmと極性切替信号Ｓｐとをメモリ３５とレジスタ３６に書き込む。一方、起動信号ＳwkがＬの場合には極性切替信号ＳｐをＨとした上で同様に調整する。これにより、コンパレータ２７のオフセット電圧の向きにかかわらず、オフセット電圧よりも小さい微小レベルのしきい値電圧を設定できる。 （もっと読む）

【課題】 入力されたディジタル信号に応じた電流を出力する可変電流装置において、抵抗の抵抗値のばらつきに係らず高い精度の可変出力電流を得る。
【解決手段】 抵抗１０２・１０３に定電流源１０１の電流が流れて発生する電圧が、Ｄ／Ａ変換器１０５およびオペアンプ１０８の参照電圧Ｖａ・Ｖｂとして用いられる。抵抗１０６の一端の電圧Ｖｃはオペアンプ１０８によりＶｂに制御され、抵抗１０６には一定の電流Ｉ1 が流れる。Ｄ／Ａ変換器１０５は入力ディジタルデータ信号に応じた開放電圧Ｖｄを発生し、これとＶｃとの差に応じた電流Ｉ2 が出力抵抗１０５ａに流れ、ＰチャネルＭＯＳトランジスタ１０７・１０９にはＩ1 −Ｉ2 の大きさの可変電流が流れる。この可変電流は、各抵抗の抵抗値自体に係らず、これらの比に応じた高精度な可変電流となる。 （もっと読む）