【課題】消費電力を小さくでき、トランジスタ数が少ない半導体装置を提供する。
【解決手段】ソース及びドレインの一方が第１の配線と電気的に接続され、ソース及びドレインの他方が第２の配線と電気的に接続された第１のトランジスタと、ソース及びドレインの一方が第１の配線と電気的に接続され、ゲートが第１のトランジスタのゲートと電気的に接続された第２のトランジスタと、一方の電極が第３の配線と電気的に接続され、他方の電極が第２のトランジスタのソース及びドレインの他方と電気的に接続された容量素子と、を有する。 （もっと読む）

【課題】素子数が少なく、遅延が小さく、ドライバ能力を有するＸＯＲゲート回路を提供する。
【解決手段】論理回路１は、電源電位ＶＰＥＲＩとノードｎ１の間に接続されたトランジスタＴ１と、電源電位ＶＰＥＲＩとノードｎ２の間に接続されたトランジスタＴ２と、電源電位ＶＳＳとノードｎ３の間に接続されたトランジスタＴ３と、電源電位ＶＳＳとノードｎ４の間に接続されたトランジスタＴ４と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ５，Ｔ７と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ９，Ｔ１１と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ６，Ｔ８と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ１０，Ｔ１２とを備える。出力信号Ｙは、トランジスタＴ５，Ｔ７の接続点及びトランジスタＴ６，Ｔ８の接続点から取り出される。 （もっと読む）

【課題】記憶装置の消費電力を低減すること、記憶装置の面積を低減すること、記憶装置を構成するトランジスタの数を低減する。
【解決手段】第１の出力信号及び第２の出力信号の電位を比較する比較器と、第１の酸化物半導体トランジスタ及び第１のシリコントランジスタを有する第１のメモリ部と、第２の酸化物半導体トランジスタ及び第２のシリコントランジスタを有する第２のメモリ部と、当該第１の出力信号及び当該第２の出力信号の電位を確定する出力電位確定器とを有し、当該第１の酸化物半導体トランジスタのソース又はドレインの一方は、当該第１のシリコントランジスタのゲートに電気的に接続されており、当該第２の酸化物半導体トランジスタのソース又はドレインの一方は、当該第２のシリコントランジスタのゲートに電気的に接続されている記憶装置に関する。 （もっと読む）

【課題】回路を構成するトランジスタ数を少なくし、且つレベルシフタを配置することな
くシフトレジスタとして正確に動作を行う半導体回路の提供することを課題とする。
【解決手段】第１端子が高電位電源に接続されたｐチャネル型トランジスタと、第１端子
が低電位電源に接続されたｎチャネル型トランジスタと、を含む回路群と、インバータ回
路と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、第２ｎ−１段目（ｎは任意の
整数であり、ｍ≧２ｎ≧２）の回路群の前記ｎチャネル型トランジスタのゲートにはクロ
ック信号が入力され、第２ｎ段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の回路群の前
記ｎチャネル型トランジスタのゲートには反転クロック信号が入力される。 （もっと読む）

【課題】電源制御領域を電源遮断状態から電源供給状態に切り換えた際に生じる突入電流と電源ノイズを低減した半導体装置を提供する。
【解決手段】第１、第２のスイッチセルＳＷａ、ＳＷｂと、を有し、第１のスイッチセルＳＷａは、制御信号ＣＮＴに応じてグローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤへの電源電圧の供給を開始する第１のスイッチトランジスタ１１と、制御信号ＣＮＴを伝達する第１の信号伝達部と、を有し、第２のスイッチセルＳＷｂは、制御信号ＣＮＴの論理レベルに応じてグローバル電源配線ＧＶＤＤからローカル電源配線ＬＶＤＤへの電源電圧の供給を開始する第２のスイッチトランジスタ２１と、ローカル電源配線ＬＶＤＤの電圧値が閾値電圧に達するまでの期間、制御信号ＣＮＴの後段回路への伝達を遮断する第２の信号伝達部と、を有する。 （もっと読む）

【課題】半導体集積回路の出力バッファ回路において電流の流れ込みを防止し、動作を高速化し、回路規模を削減する。
【解決手段】出力バッファ回路１１は、常時オンの電源ＶＤＤ、オン／オフ制御される電源ＶＤＤ１、電源ＶＤＤ１の電位を反転した反転信号ＩＮＶＯＵＴを出力するインバータ回路４１、トランジスタＰ１Ａ１，ＰＰ２，ＰＰ３、トランジスタＰ１Ａ１を制御するドライブ回路５１を備える。トランジスタＰ１Ａ１は、入出力端子Ｅ１Ａに接続されたドレイン、電源ＶＤＤ１に接続されたソース、電源ＶＤＤに接続されたバックゲート、ドライブ回路５１に接続されたゲートを有する。トランジスタＰＰ２，ＰＰ３のバックゲート及びトランジスタＰＰ２のソースは電源ＶＤＤに接続され、トランジスタＰＰ２のゲート及びトランジスタＰＰ３のソースは電源ＶＤＤ１に接続され、トランジスタＰＰ３のゲートには反転信号ＩＮＶＯＵＴが入力される。 （もっと読む）

【課題】従来の送信回路に対して、補正回路の不要、要素回路占有面積の低減の２点において有利であり、出力レベルのＨｉｇｈ側とＬｏｗ側でエンファシス量のアンバランスを解消することができる送信回路を提供する。
【解決手段】送信回路において、ドライバ回路１７は、送信データ信号の電圧値により制御される差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎにカスコード接続され、バイアス電圧の電圧値により制御され、駆動電流を流すバイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎを有し、ドライバ回路１６，１８は、送信データ信号を遅延した信号の電圧値により制御される差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎにカスコード接続されて負荷部に接続され、バイアス電圧の電圧値により制御され、駆動電流を流すバイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎを有する。 （もっと読む）

【課題】入力信号の変化に応じて直流電源の非接地電圧と接地電圧の間で反転する電圧を出力する回路であり、非接地端子に接続されている電源線に生じる電圧変動を抑制する。
【解決手段】電流制限素子１４とスイッチング回路１６が直列に接続されており、電流制限素子とスイッチング回路の中間点２２の電圧を出力する。スイッチング回路の導通時にスイッチング回路を流れる電流が電流制限素子によって制限される。直流電源の非接地端子に接続されている電源線１２に生じる電圧変動が抑制され、電源線１２に接続されているアナログ回路等の動作が安定する。 （もっと読む）

【課題】伝送線路の特性インピーダンスと終端抵抗のインピーダンス整合を容易とする。
【解決手段】差動終端抵抗回路３は直列の第１と第２の素子Ｑ１、Ｑ２を含み、レプリカ抵抗回路４は直列の第３と第４の素子Ｑ３、Ｑ４を含み、制御電圧生成回路５は制御差動増幅器ＤＡ２と直列の制御素子Ｑ８と第１と第２の電圧降下回路Ｒ７、８；Ｒ９とを含む。増幅器ＤＡ２の非反転入力と反転入力に、基準電圧Ｖrefと回路４の素子Ｑ３、Ｑ４のレプリカ抵抗電圧Ｖrcmがそれぞれ供給される。回路５の第１と第２のレプリカ抵抗制御電圧Ｖcont0、1は、回路４の素子Ｑ３、Ｑ４の制御入力にそれぞれ供給される。差動終端抵抗回路３の素子Ｑ１、Ｑ２は、第２のレプリカ抵抗制御電圧Ｖcont1と第２の電圧降下回路Ｒ９の電圧降下との合計電圧である差動終端抵抗制御電圧Ｖcont1.5に基づく制御出力電圧Ｖoutによって制御される。 （もっと読む）

【課題】多ビットの差動受信回路および差動終端抵抗を内蔵して、半導体チップ面積と消費電流の増大を軽減する。
【解決手段】複数の差動受信回路２Ａ、Ｂ〜Ｎと複数の差動終端抵抗回路３Ａ、Ｂ〜Ｎと複数の制御電圧供給回路６Ａ、Ｂ〜Ｎに、レプリカ抵抗回路４と制御電圧生成回路５が共用される。複数の回路６Ａ、Ｂ〜Ｎの各回路は、第１非反転入力と第１反転入力と出力を有する差動増幅器ＤＡ１を含む。第１供給回路６Ａの第１差動増幅器の第１非反転入力と、第２供給回路６Ｂの第２差動増幅器の第１非反転入力と、第Ｎ供給回路６Ｎの第Ｎ差動増幅器の第１非反転入力とに、生成回路５から生成される差動終端抵抗制御電圧Ｖcont1.5が共通に供給される。第１差動増幅器の出力電圧ＶoutAと第２差動増幅器の力電圧ＶoutBと第Ｎ差動増幅器の出力電圧ＶoutNとは、第１と第２と第Ｎの差動終端抵抗回路３Ａ、３Ｂ、３Ｎにそれぞれ供給される。 （もっと読む）

【課題】入力信号が電源電圧の半分程度である場合に、低耐圧のトランジスタを用いながら高電圧の信号を出力する回路を提供する。
【解決手段】入力信号が電源電圧の半分程度である場合には、図１に示すような第３の第１導電型トランジスタを備える出力回路を考える。図１において、入力信号が電源電圧の半分程度まで上昇すると、第１及び第２の第２導電型トランジスタはオン状態になる。すると、出力信号は０Ｖに向かって低下を始める。その際に、出力信号の低下に伴って第３の第１導電型トランジスタがオン状態になり、第２の第１導電型トランジスタをオフすることができる。その結果、出力信号に対する電源電圧の影響を排除し、ロウレベルとして０Ｖを出力する出力回路が提供される。 （もっと読む）

【課題】 簡単な回路構成にて、３．３Ｖのハイレベルと０Ｖローレベルとを有する第１制御信号を、５Ｖのハイレベルと０Ｖのローレベルとを有する第２制御信号に変換して出力する。
【解決手段】 レベルシフト回路１は、抵抗Ｒ１と、ダイオードＤ１と、コンデンサＣ１、Ｃ２と、トランジスタＱ１〜Ｑ４とを備える。レベルシフト回路１は、マイコンからの第１制御信号がローレベルのときにコンデンサＣ１、Ｃ２を、＋３．３Ｖ電源電圧によって別個に充電させ、かつ、ローレベルの第２制御信号を出力する。レベルシフト回路１は、第１制御信号がハイレベルのときにコンデンサＣ１、Ｃ２の充電電圧を加算した値のハイレベルの第２制御信号を出力する。 （もっと読む）

【課題】低消費電力で動作し、かつ、端子数を減らすことが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路は、第１の回路と、第２の回路と、信号伝播制御回路と、を備える。第２の回路は、前記第１の回路の電源端子とは独立の電源端子を有する。信号伝播制御回路は、前記第２の回路に電源が投入されてから所定期間、所定の固定値を前記第２の回路へ入力し、前記所定期間経過後、前記第１の回路からの出力信号および前記所定の固定値のいずれを前記第２の回路へ入力するかを制御する。 （もっと読む）

【課題】回路構成が簡易、小型でウェル・バイアス電圧の立ち上がり時間が短く、安定した負昇圧クロックを供給することが可能なクロック負昇圧回路を提供する。
【解決手段】クロック負昇圧回路部３０１、クロック負昇圧回路部３０２、クロック負昇圧回路部３０１、クロック負昇圧回路部３０２のウェル層上に設けられたＮＭＯＳトランジスタ１０７に電圧を供給するキャパシタ４０３、ＮＭＯＳトランジスタ１０４を備え、クロック負昇圧回路部３０１が備えるＮＭＯＳトランジスタ１０４とキャパシタ４０３とを接続する電圧ライン３０３、クロック負昇圧回路部３０２が備える２つのＮＭＯＳトランジスタ１０４の出力を接続する電圧ライン３０３によってクロック負昇圧回路を提供する。 （もっと読む）

【課題】 １つの入出力回路により差動信号またはシングルエンド信号を伝達することで、回路規模を削減する。
【解決手段】 入出力回路は、一端が第1の基準電位に結合される第１の負荷と、第１の負荷の他端にドレイン端が結合された第１のＭＯＳトランジスタと、一端が第１の基準電位に結合される第２の負荷と、第２の負荷の他端にドレイン端が結合された第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソース端及び第２のＭＯＳトランジスタのソース端との間にソース端またはドレイン端が接続された第３のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソース端と第２の基準電位との間に結合される第１の定電流源と、第２のＭＯＳトランジスタのソース端と第２の基準電位との間に結合される第２の定電流源とを有する。 （もっと読む）

【課題】ダイナミック回路において、評価制御トランジスタを省略してトランジスタのスタック段数を削減するとともに評価制御トランジスタの省略に伴う初期化動作時の貫通電流の発生を抑制する。
【解決手段】ダイナミック回路の初期化方法は、所定の条件でダイナミックノードの初期化を開始するステップと、複数の入力信号の少なくとも一部について論理評価を行うステップと、論理評価の結果が真のとき、ダイナミックノードの初期化を停止するステップとを備えている。 （もっと読む）

【課題】動作上の欠点を除去し、また、用いるトランジスタ数が少ない静的動作のレベルコンバータ回路を備えたＭＯＳトランジスタ回路を提供する。
【解決手段】高電源電圧回路側の第一のＣＭＯＳインバータの遷移領域ＴＲＨが、低電源電圧回路側の第二のＣＭＯＳインバータの出力論理信号の変化範囲に含まれるように前記第一のＣＭＯＳインバータと前記第二のＣＭＯＳインバータの動作を設定し、第一のＣＭＯＳインバータをレベル変換回路とし、第一のＣＭＯＳインバータを第二のＣＭＯＳインバータの出力で駆動するように構成する。 （もっと読む）

【課題】パストランジスタを流れる漏洩電流の削減、また入力数の増加に対するトランジスタ数の増加の割合が小さいパストランジスタを用いた論理回路、および集積回路を提供する。
【解決手段】低電源電圧回路の低論理信号振幅の第一の論理信号がドレインに印加され、ゲートに第二の論理信号で制御するパストランジスタＭＮ１を用いた論理回路であって、低電源電圧回路の低論理信号振幅の第三の論理信号を入力ノードに印加して高電源電圧で動作する第一のＣＭＯＳインバータＩＮＶＨ１を有し、第三の論理信号の電圧変化範囲が高電源電圧の高電源電位と低電源電位に挟まれ、かつＩＮＶＨ１の遷移領域を含むように高電源電圧の高電源電位と低電源電位が設定され、かつ高電源電圧の高電源電位と低電源電圧回路の高電源電位との差がパストランジスタのしきい値電圧よりも大きく設定されたＩＮＶＨ１の出力信号を第二の論理信号とする。 （もっと読む）

【課題】フォトカプラ等の絶縁素子の必要数を大幅に削減可能として上記実装装置の規模の小型化とコストの大幅な削減化を可能とすること。
【解決手段】ＣＰＵ２と、ＣＰＵとの間で信号の入力伝送および出力伝送の少なくとも一方の伝送をする複数の入／出力回路６，７と、ＣＰＵからの信号はシリアル／パラレル変換し、入／出力回路からの信号はパラレル／シリアル変換するバスＩ／Ｆ３ａ，３ｂと、ＣＰＵとバスＩ／Ｆとの間に配されて信号をシリアル伝送する信号伝送バス８ａ，８ｂと、バスＩ／Ｆと各入／出力回路との間に配されて信号をパラレル伝送する信号伝送バス９ａ，９ｂ，１０ａ，１０ｂと、を備え、シリアル信号伝送バス８ａ，８ｂ内に、絶縁回路部２０ａ，２０ｂを設けた構成。 （もっと読む）