反転電圧出力回路
【課題】入力信号の変化に応じて直流電源の非接地電圧と接地電圧の間で反転する電圧を出力する回路であり、非接地端子に接続されている電源線に生じる電圧変動を抑制する。
【解決手段】電流制限素子１４とスイッチング回路１６が直列に接続されており、電流制限素子とスイッチング回路の中間点２２の電圧を出力する。スイッチング回路の導通時にスイッチング回路を流れる電流が電流制限素子によって制限される。直流電源の非接地端子に接続されている電源線１２に生じる電圧変動が抑制され、電源線１２に接続されているアナログ回路等の動作が安定する。
【解決手段】電流制限素子１４とスイッチング回路１６が直列に接続されており、電流制限素子とスイッチング回路の中間点２２の電圧を出力する。スイッチング回路の導通時にスイッチング回路を流れる電流が電流制限素子によって制限される。直流電源の非接地端子に接続されている電源線１２に生じる電圧変動が抑制され、電源線１２に接続されているアナログ回路等の動作が安定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の変化に応じて直流電源の接地電圧と非接地電圧との間で反転する電圧を出力する回路に関する。また、その反転電圧出力回路を利用したクロック信号出力回路にも関する。さらに、そのクロック信号出力回路を利用したアナログ回路とアナログ・デジタル混載回路にも関する。
【背景技術】
【０００２】
図１（ａ）に示すように、入力信号の変化に応じて反転電圧を出力するcMOS論理回路１が知られている。この回路１では、pMOSトランジスタ４とnMOSトランジスタ６の直列回路を直流電源２に接続する。pMOSトランジスタ４を直流電源２の非接地端子２ａに接続し、nMOSトランジスタ６を直流電源２の接地端子２ｂに接続する。非接地端子２ａの電位（非接地電圧VDD）は、接地端子２ｂの電位（接地電圧）に対して正である。
【０００３】
図１(ｂ) に示すように、pMOSトランジスタ４とnMOSトランジスタ６のゲートに、時間の経過に伴って、pMOSトランジスタ４とnMOSトランジスタ６の閾値電圧よりも高いハイ電圧と前記閾値よりも低いロー電圧の間で反転するゲート電圧VGを加えると、ゲート電圧VGがハイ電圧の間はpMOSトランジスタ４が非導通状態となってnMOSトランジスタ６が導通することから、端子１０に出力される電圧VOUTは、直流電源２の接地電圧に等しくなる。ゲート電圧VGがロー電圧の間はpMOSトランジスタ４が導通してnMOSトランジスタ６が非導通状態となることから、端子１０に出力される電圧VOUTは、直流電源２の非接地電圧VDDに等しくなる。図１（ｃ）に示すように、端子１０から出力される電圧VOUTは、入力信号の変化に応じて、直流電源２の接地電圧と非接地電圧VDDの間で反転する。ゲート電圧VGが直流電源２の接地電圧と非接地電圧VDDの間で反転する場合、図１のcMOS論理回路はNOT回路となる。図１のcMOS論理回路は、cMOS論理回路の適用例の1つであり、適用例はNOT回路に限られない。入力信号の変化に応じて直流電源の接地電圧と非接地電圧との間で反転する電圧を出力する様々な反転電圧出力回路を構成する。
【０００４】
cMOS論理回路で反転電圧出力回路を構成すると、ゲート電圧VGがハイ電圧とロー電圧の間で反転する際に、pMOSトランジスタ４とnMOSトランジスタ６の双方が導通する時間帯があり、大きな貫通電流が流れる時間帯が生じてしまう。
図中の８は、直流電源２の非接地電圧を他の電気回路に供給する電源端子（非接地側）である。電源端子８に生じる非接地電圧Vsは、短時間だけ繰り返して流れる貫通電流の影響を受け、図１（ｄ）に例示するように変動してしまう。電源端子８に生じる非接地電圧Vsは、電源電圧VDDにノイズが重畳したものである。ノイズが重畳しているために、電源端子８に接続される電気回路の動作が不安定になってしまう。電源端子８にアナログ回路またはアナログ・デジタル混載回路が接続されている場合には、電源線１２の電圧に変動(ノイズ)が生じる結果、アナログ回路またはアナログ・デジタル混載回路の出力結果にノイズの影響が現れてしまう。特に、反転電圧出力回路とアナログ回路等とそれらに電源を供給する電源回路が集積化されている場合、電源回路の出力インピーダンスがゼロでないことから、電源電圧の変動(ノイズ)がアナログ回路等に顕著な影響を及ぼすことになる。
本明細書では、直流電源２の非接地端子２ａと非接地側の電源端子８を接続する配線を電源線１２といい、非接地側の電源端子８を電源端子８と略称し、電源線１２または電源端子８の電圧を電源電圧または非接地電圧という。これに対して、直流電源２の接地端子２ｂに接続されている配線を接地線１３といい、その電圧を接地電圧という。
【０００５】
貫通電流が流れることを防止するために、特許文献１の技術が提案されている。特許文献１の技術では、遅延回路を利用し、nMOSトランジスタ６が非導通状態となってからpMOSトランジスタ４が導通し、pMOSトランジスタ４が非導通状態となってからnMOSトランジスタ６が導通する関係を得る。この技術によると、pMOSトランジスタ４とnMOSトランジスタ６の双方が導通する時間帯をなくすことができ、貫通電流が流れないようにすることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−１４５３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
直流電源の接地電圧と非接地電圧の間で反転する電圧を出力する反転電圧出力回路は、複数個を組み合わせてクロック信号発生回路や論理回路を構成することが多く、反転電圧出力回路の一つ一つに遅延回路を設けると、反転電圧を出力する回路群が大規模化してしまう。
本明細書では、回路規模を大きくしないで貫通電流による影響を顕著に減少できる反転電圧出力回路を開示する。
【０００８】
本明細書では、貫通電流が流れない回路を実現する発想から、貫通電流が流れる回路へ発想を切り換えることによって、反転電圧出力回路が電源電圧に及ぼす影響を顕著に減少することに成功した。
【課題を解決するための手段】
【０００９】
本明細書で開示する反転電圧出力回路は、直流電源に接続して用いられる。その反転電圧出力回路では、電流制限素子とスイッチング回路が直列に接続されており、電流制限素子とスイッチング回路の中間点の電圧を出力する。
【００１０】
上記の反転電圧出力回路では、入力信号の変化に応じてスイッチング回路が導通・非導通の間で切換わると、それに追従して、電流制限素子とスイッチング回路の中間点の電圧が直流電源の接地電圧と非接地電圧の間で反転する。スイッチング回路が導通している間はスイッチング回路に電流が流れるが、その電流値は電流制限素子によって制限される。スイッチング回路を流れる貫通電流値が小さく抑制される。反転電圧出力回路を流れる貫通電流が過大となることがなく、過大な貫通電流が流れて電源電圧に影響を及ぼす現象を低減することができる。
【００１１】
上記の反転電圧出力回路では、スイッチング回路と対をなすとともにスイッチング回路が導通するときに非導通となるスイッチング素子を備えていないことから、スイッチング回路が導通している間はスイッチング回路に電流が流れ続ける。電流消費量が大きいという問題を持っている。
しかしながら本発明者らの研究によって、スイッチング回路が導通している間はスイッチング回路に電流が流れ続けるという問題は、電流制限素子によって電流値を制限することによって許容可能なレベルにまで抑制できる一方において、大きな貫通電流が電源電圧に及ぼす影響を抑制できることによって得られる利点の方が重要な意味を持つ場合があることが見出された。反転電圧出力回路の用途によっては、スイッチング回路と対をなすスイッチング素子に代えて電流制限素子を用いたほうが、消費電力量が増加するという不利な面よりも、電源線の電圧が安定して電源線にノイズが発生しないという有利な面の方が大きな価値を持つことを見出した。上記の反転電圧出力回路は、上記知見が得られたことによって現実化された。
【００１２】
直流電源の負端子が接地される場合、正端子（非接地端子）にpMOSトランジスタを接続して電流制限素子とすることができる。pMOSトランジスタのゲートに一定電圧を印加すると、pMOSトランジスタを流れる電流の上限値は、飽和電流に制限される。その飽和電流の大きさは、ドレイン・ソース電圧に影響されず、ゲート電圧で規定される。ゲートに一定電圧が印加されているpMOSトランジスタを用いると、貫通電流を制限し、過大な貫通電流が流れることを防止する。この反転電圧出力回路では、１個または複数個のnMOSトランジスタでスイッチング回路を構成する。このスイッチング回路は、接地して用いる。pMOSトランジスタとスイッチング回路の中間点の電圧は、非接地電圧にほぼ等しい状態と接地電圧にほぼ等しい状態の間で反転する。
【００１３】
スイッチング回路を１個のnMOSトランジスタで構成し、ハイ電圧とロー電圧の間で反転する信号をnMOSトランジスタのゲートに加えるようにしてもよい。
上記回路によると、nMOSトランジスタで構成されているスイッチング回路が非導通の間は、直流電源の非接地電圧が中間点に生じ、nMOSトランジスタで構成されているスイッチング回路が導通している間は、直流電源の接地電圧が中間点に生じる。非接地電圧と接地電圧の間で反転する電圧が出力される。上記回路によると、入力信号を反転した電圧を出力する回路が構成される。なお本明細書でいう反転電圧出力回路は、入力信号を反転した電圧を出力するものに限定されず、時間の経過に伴って反転する電圧を出力する回路を意味している。入力信号がハイ電圧であればハイ電圧を出力し、入力信号がロー電圧であればロー電圧を出力する回路は、入力信号を反転した電圧を出力する回路ではないが、時間の経過に伴って反転する電圧を出力するので、ここでいう反転電圧出力回路に含まれる。
nMOSトランジスタが導通している間は、pMOSトランジスタとnMOSトランジスタの直列回路を電流が流れるために、正確に言うと、中間点に生じる電圧は、接地電圧に一致しない。nMOSトランジスタを流れる電流に、導通時のnMOSトランジスタの抵抗を乗じた値だけ、接地電圧からずれた電圧となる。しかしながら、そのずれは、pMOSトランジスタによってnMOSトランジスタを流れる電流値を制限することによって小さな値に制限することができる。接地電圧が出力されるという表現には、接地電圧からわずかにずれた電圧（非接地電圧とは十分に区別できる）を出力する場合も含まれる。
【００１４】
上記の反転電圧出力回路は、論理回路に用いることもできるが、クロック信号出力回路に用いることが有用である。特に、クロック信号を用いて処理するアナログ回路とともに同一の電源回路に接続して用いるクロック信号出力回路を構成する場合に有益である。アナログ回路とクロック信号出力回路が同一の電源回路に接続されている場合、クロック信号出力回路の動作によって電源線電圧が変動してしまうことを抑制する必要が特に高い。本発明によって電流消費量が増加するという不利を補って余りある効果を享受できることが多い。
【００１５】
pMOSトランジスタとnMOSトランジスタの直列回路を複数段に亘って並列に接続することで、クロック信号出力回路を構成することができる。この場合、pMOSトランジスタのゲートに一定電圧を印加することによってpMOSトランジスタを流れる電流を飽和電流に制限する。また、前段の中間点を後段のnMOSトランジスタのゲートに接続し、最終段の中間点を最初段のnMOSトランジスタのゲートに接続する構成とする。
これによって、リングオシレータ式のクロック信号出力回路、あるいは、CR発振回路を利用するクロック信号出力回路を構成することができる。
リングオシレータ式のクロック信号出力回路を構成する場合には、前段の中間点が後段のnMOSトランジスタのゲートとコンデンサに接続されており、最終段の中間点が最初段のnMOSトランジスタのゲートとコンデンサに接続されている構成とする。すると、各段のnMOSトランジスタのゲートに、ロー電圧からハイ電圧に変化してからロー電圧に復帰する変化を繰り返すゲート電圧が印加される。
この場合、前段のnMOSトランジスタが非導通となることを契機にして後段のコンデンサが充電を開始し、充電電圧が所定値に上昇することで後段のnMOSトランジスタが導通し、後段のnMOSトランジスタが導通することでさらに後段のコンデンサが放電してさらに後段のnMOSトランジスタが非導通となる現象が生じる。上記の現象の連鎖が自律的に繰り返される現象がえられることから、所定の周波数で反転する電圧を出力する回路、すなわちクロック信号出力回路が得られる。
【００１６】
そのクロック信号出力回路には各種の付属回路を設けることができる。例えば、フリップフロップ回路を主体する分周回路を設けることもできる。その分周回路もまた、電流制限素子とスイッチング回路が直列に接続されている反転電圧出力回路を組み合わせて構成することが好ましい。クロック信号出力回路と分周回路の全体回路を実質的なクロック信号出力回路と観念することができる。電流制限素子とスイッチング回路が直列に接続されている反転電圧出力回路を組み合わせて分周回路を構成すると、実質的なクロック信号出力回路によって電源電圧が変動することを抑制することが可能となる。
【００１７】
上記したクロック信号出力回路は、そのクロック信号に同期して動作するとともにクロック信号出力回路と同じ電源に接続されているアナログ回路とともに用いる場合に特に有効である。この場合、クロック信号出力回路が電源電圧の変動を引き起こすと、アナログ回路の動作が不安定となってしまう。本発明を利用すると、クロック信号出力回路が電源線に大きなノイズを発生させないので、アナログ回路の動作が安定化する。電源線電圧のノイズがアナログ回路に影響することを防止することができる。
【００１８】
また、上記のクロック信号出力回路と、そのクロック信号出力回路が出力するクロック信号に同期して動作するとともにクロック信号出力回路と同じ電源に接続されているアナログ・デジタル混載回路の組み合わせも有効である。この場合、アナログ／デジタル変換処理の実行タイミングとデジタル処理の実行タイミングの間に時間差を設けることがさらに有効である。上記のクロック信号出力回路によると、クロック信号出力回路の動作によってアナログ／デジタル変換回路の電源線電圧が変動することを抑制できる。また、アナログ／デジタル変換処理の実行タイミングをデジタル処理の実行タイミングからずらすことによって、デジタル処理によって生じる電源線電圧の変動がアナログ／デジタル変換処理に影響することをも防止できる。
【発明の効果】
【００１９】
本明細書に開示されている技術によると、反転電圧出力回路の回路規模を大きくしないで、反転電圧出力回路に接続されている電源線に生じる電圧変動を抑制することができる。同じ電源線にアナログ回路やアナログ・デジタル混載回路が接続されているような場合に、電源電圧の変動によってアナログ回路やアナログ・デジタル混載回路の動作が不安定となることを防止できる。あるいは、アナログ回路やアナログ／デジタル回路の出力にノイズが影響することを防止できる。消費電力の増大という不利益を補って余りある利益を享受できる機会が多く存在する。
【図面の簡単な説明】
【００２０】
【図１】（ａ）はcMOS論理回路で構成した従来の反転電圧出力回路を示し、（ｂ）〜（ｄ）はその動作を説明するタイミングチャートを示す。
【図２】（ａ）は実施例１の反転電圧出力回路を示し、（ｂ）〜（ｅ）はその動作を説明するタイミングチャートを示す。
【図３】電源電圧の測定結果を示す。
【図４】（ａ）は実施例２の反転電圧出力回路を示し、（ｂ）〜（ｅ）はその動作を説明するタイミングチャートを示す。
【図５】クロック信号出力回路の実施例１を示す。
【図６】図５の動作を説明するタイミングチャートを示す。
【図７】クロック信号出力回路の実施例２を示す。
【図８】図７の回路の動作を説明するタイミングチャートを示す。
【図９】NOT回路を実現する実施例の回路。
【図１０】２入力NAND回路を実現する実施例の回路。
【図１１】３入力NAND回路を実現する実施例の回路。
【図１２】T型FF（TFF1）を実現する実施例の回路。
【図１３】２入力NOR回路を実現する実施例の回路。
【図１４】３入力NOR回路を実現する実施例の回路。
【図１５】T型FF（TFF2）を実現する実施例の回路。
【図１６】実施例のクロック信号出力回路とアナログ回路が混在している回路を示す。
【図１７】実施例のクロック信号出力回路とアナログ・デジタル混載回路が混在している回路を示す。
【図１８】図１７の回路の動作を説明するタイミングチャートを示す。
【発明を実施するための形態】
【００２１】
下記で説明する実施例の主要な特長を以下に例示する。
（特長１）直流電源の負端子が接地されている場合、電流制限素子にはpMOSトランジスタを用いる。そのpMOSトランジスタのゲートに一定電圧を印加する。ゲートに一定電圧が印加されているpMOSトランジスタは、ドレイン・ソース間電圧が上昇しても、ゲート電圧で規定される飽和電流以上の電流を流さない。すなわち、飽和電流以下に制限する。
（特長１−２）電流制限素子と直列に接続されているスイッチング回路は、nMOSトランジスタで構成されている。
（特長１−３）プラス電位の電源線と反転電圧出力端子の間にpMOSトランジスタを接続し、反転電圧出力端子と接地線の間にスイッチング回路を接続する。（特長２）直流電源の正端子が接地されている場合、電流制限素子にはnMOSトランジスタを用いる。そのnMOSトランジスタのゲートに一定電圧を印加する。ゲートに一定電圧が印加されているnMOSトランジスタは、ドレイン・ソース間電圧が上昇しても、ゲート電圧で規定される飽和電流以上の電流を流さない。すなわち、飽和電流以下に制限する。
（特長２−２）電流制限素子と直列に接続されているスイッチング回路は、pMOSトランジスタで構成されている。
（特長２−３）マイナス電位の電源線と反転電圧出力端子の間にnMOSトランジスタを接続し、反転電圧出力端子と接地線の間にスイッチング回路を接続する。
（特長３）電流制限素子と直列に接続されているスイッチング回路は、論理回路を構成する。
（特長４）前段の反転電圧出力回路の出力を後段の反転電圧出力回路の入力とする組み合わせを利用してクロック信号出力回路を実現する。
（特長４−１）CR発振回路を利用するクロック信号出力回路を実現する。
（特長４−２）リングオシレータ回路を利用するクロック信号出力回路を実現する。
（特長４−３）cMOS論理回路でクロック信号出力回路を構成した場合にクロック信号に同期して繰り返し流れる貫通電流を単位時間に亘って積分した値と、電流制限素子を利用する反転電圧出力回路でクロック信号出力回路を構成した場合に流れる電流を単位時間に亘って積分した値が同一のオーダであり、電流が流れることを禁止する素子を用いないことによる消費電力量の増加が無視できる。
（特長５）アナログ・デジタル混載回路は、アナログ／デジタル変換回路と、デジタル処理回路を備えている。デジタル処理回路はcMOS論理回路で構成されており、貫通電流に起因して電源線電圧を変動させる。アナログ／デジタル変換処理とデジタル処理の実行タイミングがずれているので、アナログ／デジタル変換処理時の電源線電圧が、デジタル処理回路によって変動することがない。
【実施例】
【００２２】
（反転電圧出力回路の実施例１）
図２に示す反転電圧出力回路１１は、直流電源２に接続されて用いられ、pMOSトランジスタ１４とスイッチング回路１６の直列回路を備えている。pMOSトランジスタ１４とスイッチング回路１６の間にある中間点２２の電圧を出力端子１０に出力する。pMOSトランジスタ１４が直流電源２の電源線１２に接続され、スイッチング回路１６が直流電源２の接地線１３に接続されている。本実施例では、直流電源２の非接地電圧VDDは接地電圧に対して正の電圧である。
出力端子１０の電圧は、直流電源２の非接地電圧VDDと接地電圧の間で反転する。直流電源２の電源線１２は、電源端子８から他の電気回路に正電圧を供給する。電源端子８の正電圧は安定している必要があり、ノイズの影響を受けないことが好ましい。
【００２３】
スイッチング回路１６はｎ個の入力信号IN１〜INｎを入力し、その入力信号に応じて、中間点２２と接地線１３の間の導通と非導通を切り換える。入力信号の個数ｎは、１以上の任意の数とすることができる。スイッチング回路１６は、１個または複数個のnMOSトランジスタで構成されている。
出力端子１０の電圧は、スイッチング回路１６が中間点２２と接地線１３の間の導通と非導通を切り換えるのに応じて、直流電源２の非接地電圧VDDと接地電圧の間で反転する。スイッチング回路１６が中間点２２と接地線１３の間を導通させている間は、pMOSトランジスタ１４とスイッチング回路１６の直列回路を電流が流れる。この電流値が大きいと、電源端子８の電位が不安定となる。直列回路を流れる電流値を小さく抑えられると、電源端子８の電位が不安定となることを防止でき、電源線１２に重畳するノイズを低減することができる。本実施例では、pMOSトランジスタ１４が直列回路を流れる電流値を飽和電流値以下に制限することから、直列回路を流れる電流が過大となることがなく、電源端子８の電位が不安定となることを防止でき、電源線１２に重畳するノイズを低減することができる。
【００２４】
pMOSトランジスタ１４のゲートに印加する一定電圧ＶＧ１（図２（ｂ）に示す）は、pMOSトランジスタ１４を流れる電流を許容電流値以下に制限する電圧に調整されている。その結果、pMOSトランジスタ１４のソース・ドレイン間を流れる電流値は、許容電流値以下に制限され、それ以上の電流が流れることはない。
【００２５】
図２（ｃ）〜（ｅ）は、スイッチング回路１６を１個のnMOSトランジスタで構成した場合の挙動を示している。図９を参照して後記するように、１個のnMOSトランジスタでスイッチング回路１６を構成すると、pMOSトランジスタとnMOSトランジスタの直列回路でNOT回路が構成される。
【００２６】
図２（ｃ）は、１個のnMOSトランジスタで構成されるスイッチング回路１６への入力信号を示している。図２（ｄ）に示すように、入力電圧IN１（この場合は１入力となり、IN2等は利用されない）がロー電圧の間は、nMOSトランジスタからなるスイッチング回路１６が非導通状態となり、出力端子１０の電圧は直流電源２の非接地電圧となる。入力電圧IN１がハイ電圧の間は、nMOSトランジスタからなるスイッチング回路１６が導通し、出力端子１０の電圧は直流電源２の接地電圧に等しくなる。ここでいうロー電圧は、nMOSトランジスタの閾値電圧よりも低い電圧をいい、ハイ電圧は、nMOSトランジスタの閾値電圧よりも高い電圧をいう。ハイ電圧は、直流電源２の非接地電圧VDDであってもよい。正確にいうと、スイッチング回路１６が導通している間の出力端子１０の電圧は、
直流電源２の接地電圧にスイッチング回路１６を構成するnMOSトランジスタの電圧降下分を加えた電圧となるが、pMOSトランジスタ１４によってスイッチング回路１６を流れる電流値が小さな値に抑制されており、スイッチング回路１６を構成するnMOSトランジスタの電圧降下分は小さい。スイッチング回路１６の導通時における出力端子１０の電圧は、直流電源２の接地電圧にほぼ等しい。出力端子１０の電圧は、入力電圧IN１の反転に同期して、直流電源２の正電圧とゼロ電圧の間で反転する。入力電圧IN１と出力電圧を比較すると、前者がロー電圧であれば後者はハイ電圧であり、前者がハイ電圧であれば後者はロー電圧となっている。回路１１は、入力電圧IN１を反転した電圧を出力するNOT回路となっている。
【００２７】
図２の回路の場合、スイッチング回路１６の導通時に、pMOSトランジスタ１４とスイッチング回路１６の直列回路を流れる貫通電流をゼロにすることはできない。従って、cMOS論理回路を利用する反転電圧出力回路よりも消費電力が増大すると予測される。その反面、pMOSトランジスタ１４の電流制限機能によって貫通電流を小さく抑えることができる。
【００２８】
cMOS論理回路を利用する従来の反転電圧出力回路の場合、短時間といえども大きな貫通電流が流れることから、出力端子１０の電圧が反転するのに同期して電源端子８に大きなノイズが生じる（図１（ｄ）参照）。それに反して、図２の場合、貫通電流が流れることを禁止できないものの貫通電流の大きさが小さいことから、出力端子１０の電圧が反転するのに同期して電源端子８に生じるノイズの大きさを低レベルに抑えることができる（図２（ｅ）参照）。
図３は、電源端子８に生じる電源電圧ＶＳの実際の測定結果を示しており、（ａ）はcMOS論理回路を利用した場合を示しており、（ｂ）は図２の回路による場合を示している。図２の回路によると、電源電圧に生じるノイズの影響を低く抑えられることが確認される。
【００２９】
（反転電圧出力回路の実施例２）
図４は、直流電源２の正端子２ａが接地され、電源線１２に負電圧が印加されている場合に用いる反転電圧出力回路２１を示している。この場合、pMOSトランジスタで構成されるスイッチング回路２６とnMOSトランジスタで構成される電流制限素子２４との直列回路を備えており、スイッチング回路２６と電流制限素子２４との間にある中間点の電圧を出力端子１０に出力する。スイッチング回路２６が接地線１３に接続され、電流制限素子２４が電源線１２に接続される。電源電圧は接地電圧に対して負の電圧である。
電流制限素子２４を構成するnMOSトランジスタのゲートに印加する一定電圧ＶＧ２（図４（ｂ）に示す）は、nMOSトランジスタ２４を流れる電流を許容電流値以下に制限する電圧に調整されている。nMOSトランジスタ２４のソース・ドレイン間を流れる電流値は、直列回路の許容電流値以下に制限され、それ以上の電流が流れることはない。
図４（ｃ）〜（ｅ）は、スイッチング回路２６を１個のpMOSトランジスタで構成した場合の挙動を示している。図４（ｃ）は、１個のpMOSトランジスタで構成されるスイッチング回路２６への入力信号を示している。図４（ｄ）に示すように、入力電圧IN２（この場合は１入力となり、IN１等は利用されない）がロー電圧（この場合にはマイナス電圧となるpMOSトランジスタの閾値電圧の絶対値よりも小さな絶対値を持つ電圧）の間は、pMOSトランジスタからなるスイッチング回路２６が導通状態となり、出力端子１０の電圧は接地電圧となる。入力電圧IN２がハイ電圧（マイナス電圧であるところのpMOSトランジスタの閾値電圧の絶対値よりも大きな絶対値を持つマイナス電圧）の間は、pMOSトランジスタからなるスイッチング回路２６が非導通となり、出力端子１０の電圧は直流電源２の負電圧に等しくなる。
図４の反転電圧出力回路２１によると、pMOSトランジスタからなるスイッチング回路２６とnMOSトランジスタからなる電流制限素子２４の直列回路を流れる電流値がnMOSトランジスタの飽和電流に制限され、過大な貫通電流が直列回路を流れることがなく、電源端子８の電位が不安定となることを防止でき、電源線１２に重畳するノイズを低減することができる。
【００３０】
（クロック信号出力回路の実施例１）
図５は、図２の直列回路の３個を並列に接続するとともに、第１段の中間点Ｍ１を第２段のスイッチング素子Ｄ２のゲートと第２段のコンデンサＣ２に接続し、第２段の中間点Ｍ２を第３段のスイッチング素子Ｄ３のゲートと第３段のコンデンサＣ３に接続し、第３段の中間点Ｍ３を第１段のスイッチング素子Ｄ１のゲートと第１段のコンデンサＣ１に接続することで、クロック信号を出力するように構成した回路を示す。図中のＵ１，Ｕ２，Ｕ３は、電流制限素子を構成するpMOSトランジスタであり、それぞれのゲートには、図２（ｂ）を参照して説明した一定電圧ＶＧ１が印加される。Ｕ１，Ｕ２，Ｕ３の各々は、電流制限素子として機能する。Ｄ１，Ｄ２，Ｄ３は、nMOSトランジスタであり、ゲート電圧がハイ電圧となると導通し、ゲート電圧がロー電圧となると非導通となるスイッチング素子として機能する。
【００３１】
図５の回路は、リングオシレータ回路としてよく知られており、一定周期で発振するプロセスは周知である。そこで簡単に説明するにとどめる。コンデンサＣ１の電圧が上昇してトランジスタＤ１が導通したタイミング（図６のｔ１）から説明を始める。
１）トランジスタＤ１が導通すると、コンデンサＣ２が放電し、トランジスタＤ２が非導通となる（タイミングｔ１）。
２）トランジスタＤ２が非導通となると、コンデンサＣ３が充電され始める（タイミングｔ１）。
３）コンデンサＣ３の電圧が上昇して閾値電圧に達すると、トランジスタＤ３が導通する（タイミングｔ２）。
４）トランジスタＤ３が導通すると、コンデンサＣ１が放電し、トランジスタＤ１が非導通となる（タイミングｔ２）。
５）トランジスタＤ１が非導通となると、コンデンサＣ２が充電され始める（タイミングｔ２）。
６）コンデンサＣ２の電圧が上昇して閾値電圧に達すると、トランジスタＤ２が導通する（タイミングｔ3）。
４）トランジスタＤ２が導通すると、コンデンサＣ３が放電し、トランジスタＤ３が非導通となる（タイミングｔ3）。
５）トランジスタＤ３が非導通となると、コンデンサＣ１が充電され始める（タイミングｔ3）。
６）コンデンサＣ１の電圧が上昇して閾値電圧に達すると、トランジスタＤ１が導通する（タイミングｔ１に戻る）。
以上によって初期状態に戻り、上記のサイクルが繰り返される。
この結果、「トランジスタＤ１が導通（タイミングｔ１）→トランジスタＤ３が導通（タイミングｔ２）→トランジスタＤ２が導通（タイミングｔ３）→トランジスタＤ１が導通（タイミングｔ１）」というサイクルが繰り返される。上記のサイクル数は、コンデンサＣ１，Ｃ２，Ｃ３の容量で決定される。
【００３２】
コンデンサＣ１の電圧は、電流制限素子を構成するpMOSトランジスタＵ４とスイッチング素子として機能するnMOSトランジスタＤ４の直列回路で構成される反転電圧出力回路に入力される。コンデンサＣ１の電圧は、nMOSトランジスタＤ４のゲートに印加される。図２を参照して説明したように、pMOSトランジスタＵ４とnMOSトランジスタＤ４の直列回路は、入力電圧を反転した電圧を出力する。すなわち、コンデンサＣ１の電圧がnMOSトランジスタＤ４の閾電圧以上である間は、nMOSトランジスタＤ４が導通し、クロック端子（ＣＬＫ１）の電圧は接地電圧となる。コンデンサＣ１の電圧がnMOSトランジスタＤ４の閾電圧未満である間は、nMOSトランジスタＤ４が非導通となり、クロック端子（ＣＬＫ１）の電圧は正電圧となる。クロック端子（ＣＬＫ１）には、図６（ｄ）に示すクロック信号が出力される。クロック信号ＣＬＫ１は、コンデンサＣ１の充電電圧がnMOSトランジスタＤ４の閾電圧を超えた時（タイミングｔ１）に接地電圧となり、トランジスタＤ３が導通してコンデンサＣ１が放電した時（タイミングｔ２）に正電圧に反転する。クロック信号ＣＬＫ１は、接地電圧である期間と正電圧である期間が１：２となる。
クロック端子（ＣＬＫ１）の電圧は、分周回路４２に入力される。分周回路４２は、図１２を参照して後記するフリップフロップ回路であり、クロック信号ＣＬＫ１が接地電圧から正電圧に切り換わるタイミングに同期してクロック信号ＣＬＫ２を反転させる。この結果、クロック信号ＣＬＫ２は、接地電圧である期間と正電圧である期間が３：３となる。クロック信号ＣＬＫ２は、所定の周期で反転するデューティ比５０％のクロック信号となる。
図１２を参照して後記するように、フリップフロップ回路４２は、電流制限素子とスイッチング回路の直列回路で構成される反転電圧出力回路で構成されており、その直列回路を流れる電流が電流制限素子で制限されている。pMOSトランジスタＵ４とnMOSトランジスタＤ４で構成される反転回路と、分周回路（フリップフロップ回路）４２を含む回路の全体（実質的なクロック出力回路ということができる）が、電流制限素子とスイッチング回路の直列回路で構成される反転電圧出力回路で構成されており、その直列回路を流れる電流が電流制限素子で制限されている。電源端子８に生じる電圧変動が小さく、電源線１２にノイズが生じにくい。
【００３３】
（クロック信号出力回路の実施例２）
図７は、電流制限素子とスイッチング回路の直列回路からなる反転電圧出力回路でクロック信号出力回路を構成した第２実施例を示している。図７の回路は、ＣＲ回路のコンデンサが充放電する現象を利用して所定周波数のクロック信号を出力する。図８の(１)は、図７の回路から出力されるクロック信号ＣＬＫ１を示し、（２）は直流電源２を流れる電流値を示し、(３)は電源端子８の電圧変化を示している。電流制限素子Ｕ１，Ｕ２，Ｕ３，Ｕ４を利用していることから、電源線１２に生じるノイズレベルが低く抑えられる。図７に示されているＵ，Ｄの直列回路をcMOS論理回路で構成すると、電源線１２に大きなノイズが重複してしまう。
【００３４】
図５、図７では、電流制限素子とスイッチング素子の直列回路でクロック信号出力回路を構成する。その直列回路でデジタル論理管理を構成することもできる。図９は、反転回路を実現する場合（図５を参照して入力電圧ＩＮを反転した電圧ＯＵＴが出力されることを説明した）、図１０は、２入力のNAND回路を実現する場合、図１１は、３入力のNAND回路を実現する場合、図１２は、T型FF（TFF1）を実現する場合、図１３は、２入力のNOR回路を実現する場合、図１４は、３入力のNOR回路を実現する場合、図１５は、T型FF（TFF2）を実現する場合を示している。いずれもスイッチング回路と直列に電流制限素子が挿入されていることから、スイッチング回路の反転時に過大な貫通電流が流れることがなく、電源線に大きなノイズが生じることがない。電源電圧の低下時にまで回路を正常動作させるためには、すなわち、回路の動作電圧範囲を低下させるためには、NORタイプの回路を組み合わせて論理回路を構成するのが有効である。
【００３５】
（電源線を共通とするクロック信号出力回路とアナログ回路）
図１６は、図５のクロック信号出力回路４０とアナログ回路６２が混在している回路を示している。クロック信号出力回路４０とアナログ回路６２は、共通電源線６４に接続されている。
図中の６３は、電圧ＶＤＤを出力する電源回路である。図中４０は、図５に示したクロック信号出力回路であり、前記したクロック信号ＣＬＫ２を出力する。図中６６は検知素子であり、図中６５は検知素子６６に駆動電圧を印加する駆動回路である。検知素子６６は、検知対象の状態に応じて抵抗値を変化させる。検知素子６６は電圧を出力し、その出力電圧が増幅回路６７で増幅される。増幅回路６７は、クロック信号ＣＬＫ２を利用して増幅するチョッパ式の増幅器である。図中６８は、チョッパ式の増幅器６７で増幅された電圧（クロック信号ＣＬＫ２に対応するリップルが重畳している）から、リップルを除去する回路であり、リップルが除去されたアナログ電圧を出力端子ＶＯＵＴに出力する。駆動回路６５、検知素子６６、増幅回路６７、リップル除去回路６８等で構成されるアナログ回路６２は、クロック信号出力回路４０と共通の電源線６４を利用しており、クロック信号出力回路４０が出力するクロック信号ＣＬＫ２に同期して動作する。
図３に示したように、クロック信号出力回路４０をcMOS論理回路で構成すると、電源線６４に大きな電圧変動（ノイズ）が生じるために、アナログ回路６２を経由して出力電圧ＶＯＵＴにノイズの影響が現れる。本実施例では、電流制限素子を利用する回路でクロック信号出力回路４０を構成しており、電源線６４の電源電圧の変動が小さい。アナログ回路６２の出力電圧ＶＯＵＴにノイズが影響することがない。
【００３６】
（電源線を共通とするクロック信号出力回路とアナログ・デジタル混載回路）
図１７は、図５のクロック信号出力回路４０とアナログ・デジタル混載回路７２が混在している回路を示す。図中の６３は、電圧ＶＤＤを出力する電源回路である。図中４０は、クロック信号出力回路であり、前記したクロック信号から生成したクロック信号ＣＬＫ３、ＣＬＫ４、ＣＬＫ５を出力する。クロック信号ＣＬＫ３、ＣＬＫ４、ＣＬＫ５の関係は、図１８に示されている。図中７６は検知素子であり、図中７５は検知素子７６に駆動電圧を印加する駆動回路である。駆動回路７５には、クロック信号ＣＬＫ３が入力しており、クロック信号ＣＬＫ３の反転周期に同期して検知素子７６にパルス電圧を印加する。検知素子７６は例えば静電容量型であり、パルス電圧を入力した後に安定した電圧に変化する。その安定した電圧の値が観測量に対応している。増幅回路７７は、検知素子７６が出力する電圧を増幅する。
【００３７】
図中７８は、増幅回路７７が出力するアナログ増幅電圧ＶＡをデジタル値に変換するＡ／Ｄ変換回路であり、カウンタ回路を備えている。クロック信号ＣＬＫ４がハイ電圧からロー電圧に変化するタイミングにおいて、カウンタ回路のカウンタ値をアナログ電圧に変換した値がアナログ増幅電圧ＶＡよりも大きければカウンタ値を下げ、カウンタ回路のカウンタ値をアナログ電圧に変換した値がアナログ増幅電圧ＶＡよりも小さければカウンタ値を上げる。その動作が繰りかえされることによって、カウンタ回路のカウンタ値をアナログ電圧に変換した値がアナログ増幅電圧ＶＡに一致する。アナログ増幅電圧ＶＡがカウンタ値に変換される。
【００３８】
図中の７９は、デジタル信号処理回路であり、内部に多数個のcMOS論理回路を備えている。デジタル信号処理回路７９は、多数の論理回路を備えており、消費電力量を抑える必要から、図２の回路でなく、cMOS論理回路で構成されている。その結果、デジタル信号処理回路７９が作動すると、スイッチング時に貫通電流が流れて電源線７４の電圧が変動し、アナログ・デジタル混載回路７２の電源線にノイズが発生し、Ａ／Ｄ変換回路７８に入力するアナログ電圧にノイズが加わる。
【００３９】
デジタル信号処理回路７９は、クロック信号ＣＬＫ５がロー電圧からハイ電圧に反転した時に処理を開始し、ハイ電圧に維持されている間までに処理を終了する。図１８中の８１は、デジタル信号処理回路７９を構成するcMOS論理回路の反転時に流れる貫通電流の影響によって生じるノイズを模式的に示している。
明らかに、Ａ／Ｄ変換回路７８でデジタル値に変換するタイミングＴでは、検知素子７６の出力電圧ならびに増幅回路７７による増幅電圧ＶＡにデジタル信号処理回路７９がノイズを加えることがなく、Ａ／Ｄ変換回路７８が動作する間に電源電圧が変動することもない。Ａ／Ｄ変換回路７８でデジタル値に変換するタミングＴと、デジタル信号処理回路７９が作動する期間とが分離されているために、図１７のアナログ・デジタル混載回路７２では、デジタル処理回路７９が内蔵しているcMOS論理回路の動作によって生じる電源電圧の変動が、計測に悪影響を及ぼすことがない。
【００４０】
クロック信号出力回路４０までcMOS論理回路で構成すると、クロック信号ＣＬＫ２の反転タイミングに電源電圧が変動してしまう。Ａ／Ｄ変換回路７８でデジタル値に変換するタミングＴとデジタル信号処理回路７９が作動する期間を分離しても、Ａ／Ｄ変換回路７８でデジタル値に変換する際のアナログ電圧にクロック信号出力回路４０による電圧変動が影響してしまう。図２の回路でクロック信号出力回路４０を構成し、cMOS論理回路でデジタル信号処理回路７９を構成する場合には、Ａ／Ｄ変換回路７８でデジタル値に変換するタミングＴとデジタル信号処理回路７９が動作する期間を分離することが、極めて有効である。
【００４１】
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また下記に記載する特許請求の範囲の技術的範囲は、実施例に限定されない。実施例はあくまで例示である。例えば、スイッチング回路は、一つのトランジスタで構成されるとは限られない。２個以上の入力端子を備えており、その入力パターンによって電流制限素子と接地線の間の導通・非導通を切り換えるものであってもよい。スイッチング回路は複数の素子の組み合わせで構成され、論理回路を構成していてもよい。
実施例の技術を用いると、CMOS論理回路による場合よりも、回路規模を小型化することができる。例えば、図１０，１１、１３，１４に示す複数入力のNAND回路またはNOR回路の場合、CMOS論理回路による場合よりも少ない数のトランジスタで、論理回路を構成することができる。また、ｎMOS電流制限素子とｐMOSスイッチで構成したNAND回路、またはｐMOS電流制限素子とｎMOSスイッチで構成したNOR回路のみで論理回路を構成することができ、CMOS論理回路による場合に比して、論理回路が正常に作動する電源電圧範囲を低下させることができる。低い電源電圧で作動する論理回路、あるいは電源低下に対して高い耐性を持つ論理回路を構成することができる。
【符号の説明】
【００４２】
１：cMOS論理回路を利用する従来の反転電圧出力回路
２：直流電源
２ａ：非接地端子
２ｂ：接地端子
４：pMOSトランジスタ
６：nMOSトランジスタ
８：電源端子
１０：出力端子
１２：電源線
１３：接地線
１１：実施例１の反転電圧出力回路
１４：pMOSトランジスタ
１６：スイッチング回路
２１：実施例２の反転電圧出力回路
２４：nMOSトランジスタ
２６：スイッチング回路
【技術分野】
【０００１】
本発明は、入力信号の変化に応じて直流電源の接地電圧と非接地電圧との間で反転する電圧を出力する回路に関する。また、その反転電圧出力回路を利用したクロック信号出力回路にも関する。さらに、そのクロック信号出力回路を利用したアナログ回路とアナログ・デジタル混載回路にも関する。
【背景技術】
【０００２】
図１（ａ）に示すように、入力信号の変化に応じて反転電圧を出力するcMOS論理回路１が知られている。この回路１では、pMOSトランジスタ４とnMOSトランジスタ６の直列回路を直流電源２に接続する。pMOSトランジスタ４を直流電源２の非接地端子２ａに接続し、nMOSトランジスタ６を直流電源２の接地端子２ｂに接続する。非接地端子２ａの電位（非接地電圧VDD）は、接地端子２ｂの電位（接地電圧）に対して正である。
【０００３】
図１(ｂ) に示すように、pMOSトランジスタ４とnMOSトランジスタ６のゲートに、時間の経過に伴って、pMOSトランジスタ４とnMOSトランジスタ６の閾値電圧よりも高いハイ電圧と前記閾値よりも低いロー電圧の間で反転するゲート電圧VGを加えると、ゲート電圧VGがハイ電圧の間はpMOSトランジスタ４が非導通状態となってnMOSトランジスタ６が導通することから、端子１０に出力される電圧VOUTは、直流電源２の接地電圧に等しくなる。ゲート電圧VGがロー電圧の間はpMOSトランジスタ４が導通してnMOSトランジスタ６が非導通状態となることから、端子１０に出力される電圧VOUTは、直流電源２の非接地電圧VDDに等しくなる。図１（ｃ）に示すように、端子１０から出力される電圧VOUTは、入力信号の変化に応じて、直流電源２の接地電圧と非接地電圧VDDの間で反転する。ゲート電圧VGが直流電源２の接地電圧と非接地電圧VDDの間で反転する場合、図１のcMOS論理回路はNOT回路となる。図１のcMOS論理回路は、cMOS論理回路の適用例の1つであり、適用例はNOT回路に限られない。入力信号の変化に応じて直流電源の接地電圧と非接地電圧との間で反転する電圧を出力する様々な反転電圧出力回路を構成する。
【０００４】
cMOS論理回路で反転電圧出力回路を構成すると、ゲート電圧VGがハイ電圧とロー電圧の間で反転する際に、pMOSトランジスタ４とnMOSトランジスタ６の双方が導通する時間帯があり、大きな貫通電流が流れる時間帯が生じてしまう。
図中の８は、直流電源２の非接地電圧を他の電気回路に供給する電源端子（非接地側）である。電源端子８に生じる非接地電圧Vsは、短時間だけ繰り返して流れる貫通電流の影響を受け、図１（ｄ）に例示するように変動してしまう。電源端子８に生じる非接地電圧Vsは、電源電圧VDDにノイズが重畳したものである。ノイズが重畳しているために、電源端子８に接続される電気回路の動作が不安定になってしまう。電源端子８にアナログ回路またはアナログ・デジタル混載回路が接続されている場合には、電源線１２の電圧に変動(ノイズ)が生じる結果、アナログ回路またはアナログ・デジタル混載回路の出力結果にノイズの影響が現れてしまう。特に、反転電圧出力回路とアナログ回路等とそれらに電源を供給する電源回路が集積化されている場合、電源回路の出力インピーダンスがゼロでないことから、電源電圧の変動(ノイズ)がアナログ回路等に顕著な影響を及ぼすことになる。
本明細書では、直流電源２の非接地端子２ａと非接地側の電源端子８を接続する配線を電源線１２といい、非接地側の電源端子８を電源端子８と略称し、電源線１２または電源端子８の電圧を電源電圧または非接地電圧という。これに対して、直流電源２の接地端子２ｂに接続されている配線を接地線１３といい、その電圧を接地電圧という。
【０００５】
貫通電流が流れることを防止するために、特許文献１の技術が提案されている。特許文献１の技術では、遅延回路を利用し、nMOSトランジスタ６が非導通状態となってからpMOSトランジスタ４が導通し、pMOSトランジスタ４が非導通状態となってからnMOSトランジスタ６が導通する関係を得る。この技術によると、pMOSトランジスタ４とnMOSトランジスタ６の双方が導通する時間帯をなくすことができ、貫通電流が流れないようにすることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−１４５３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
直流電源の接地電圧と非接地電圧の間で反転する電圧を出力する反転電圧出力回路は、複数個を組み合わせてクロック信号発生回路や論理回路を構成することが多く、反転電圧出力回路の一つ一つに遅延回路を設けると、反転電圧を出力する回路群が大規模化してしまう。
本明細書では、回路規模を大きくしないで貫通電流による影響を顕著に減少できる反転電圧出力回路を開示する。
【０００８】
本明細書では、貫通電流が流れない回路を実現する発想から、貫通電流が流れる回路へ発想を切り換えることによって、反転電圧出力回路が電源電圧に及ぼす影響を顕著に減少することに成功した。
【課題を解決するための手段】
【０００９】
本明細書で開示する反転電圧出力回路は、直流電源に接続して用いられる。その反転電圧出力回路では、電流制限素子とスイッチング回路が直列に接続されており、電流制限素子とスイッチング回路の中間点の電圧を出力する。
【００１０】
上記の反転電圧出力回路では、入力信号の変化に応じてスイッチング回路が導通・非導通の間で切換わると、それに追従して、電流制限素子とスイッチング回路の中間点の電圧が直流電源の接地電圧と非接地電圧の間で反転する。スイッチング回路が導通している間はスイッチング回路に電流が流れるが、その電流値は電流制限素子によって制限される。スイッチング回路を流れる貫通電流値が小さく抑制される。反転電圧出力回路を流れる貫通電流が過大となることがなく、過大な貫通電流が流れて電源電圧に影響を及ぼす現象を低減することができる。
【００１１】
上記の反転電圧出力回路では、スイッチング回路と対をなすとともにスイッチング回路が導通するときに非導通となるスイッチング素子を備えていないことから、スイッチング回路が導通している間はスイッチング回路に電流が流れ続ける。電流消費量が大きいという問題を持っている。
しかしながら本発明者らの研究によって、スイッチング回路が導通している間はスイッチング回路に電流が流れ続けるという問題は、電流制限素子によって電流値を制限することによって許容可能なレベルにまで抑制できる一方において、大きな貫通電流が電源電圧に及ぼす影響を抑制できることによって得られる利点の方が重要な意味を持つ場合があることが見出された。反転電圧出力回路の用途によっては、スイッチング回路と対をなすスイッチング素子に代えて電流制限素子を用いたほうが、消費電力量が増加するという不利な面よりも、電源線の電圧が安定して電源線にノイズが発生しないという有利な面の方が大きな価値を持つことを見出した。上記の反転電圧出力回路は、上記知見が得られたことによって現実化された。
【００１２】
直流電源の負端子が接地される場合、正端子（非接地端子）にpMOSトランジスタを接続して電流制限素子とすることができる。pMOSトランジスタのゲートに一定電圧を印加すると、pMOSトランジスタを流れる電流の上限値は、飽和電流に制限される。その飽和電流の大きさは、ドレイン・ソース電圧に影響されず、ゲート電圧で規定される。ゲートに一定電圧が印加されているpMOSトランジスタを用いると、貫通電流を制限し、過大な貫通電流が流れることを防止する。この反転電圧出力回路では、１個または複数個のnMOSトランジスタでスイッチング回路を構成する。このスイッチング回路は、接地して用いる。pMOSトランジスタとスイッチング回路の中間点の電圧は、非接地電圧にほぼ等しい状態と接地電圧にほぼ等しい状態の間で反転する。
【００１３】
スイッチング回路を１個のnMOSトランジスタで構成し、ハイ電圧とロー電圧の間で反転する信号をnMOSトランジスタのゲートに加えるようにしてもよい。
上記回路によると、nMOSトランジスタで構成されているスイッチング回路が非導通の間は、直流電源の非接地電圧が中間点に生じ、nMOSトランジスタで構成されているスイッチング回路が導通している間は、直流電源の接地電圧が中間点に生じる。非接地電圧と接地電圧の間で反転する電圧が出力される。上記回路によると、入力信号を反転した電圧を出力する回路が構成される。なお本明細書でいう反転電圧出力回路は、入力信号を反転した電圧を出力するものに限定されず、時間の経過に伴って反転する電圧を出力する回路を意味している。入力信号がハイ電圧であればハイ電圧を出力し、入力信号がロー電圧であればロー電圧を出力する回路は、入力信号を反転した電圧を出力する回路ではないが、時間の経過に伴って反転する電圧を出力するので、ここでいう反転電圧出力回路に含まれる。
nMOSトランジスタが導通している間は、pMOSトランジスタとnMOSトランジスタの直列回路を電流が流れるために、正確に言うと、中間点に生じる電圧は、接地電圧に一致しない。nMOSトランジスタを流れる電流に、導通時のnMOSトランジスタの抵抗を乗じた値だけ、接地電圧からずれた電圧となる。しかしながら、そのずれは、pMOSトランジスタによってnMOSトランジスタを流れる電流値を制限することによって小さな値に制限することができる。接地電圧が出力されるという表現には、接地電圧からわずかにずれた電圧（非接地電圧とは十分に区別できる）を出力する場合も含まれる。
【００１４】
上記の反転電圧出力回路は、論理回路に用いることもできるが、クロック信号出力回路に用いることが有用である。特に、クロック信号を用いて処理するアナログ回路とともに同一の電源回路に接続して用いるクロック信号出力回路を構成する場合に有益である。アナログ回路とクロック信号出力回路が同一の電源回路に接続されている場合、クロック信号出力回路の動作によって電源線電圧が変動してしまうことを抑制する必要が特に高い。本発明によって電流消費量が増加するという不利を補って余りある効果を享受できることが多い。
【００１５】
pMOSトランジスタとnMOSトランジスタの直列回路を複数段に亘って並列に接続することで、クロック信号出力回路を構成することができる。この場合、pMOSトランジスタのゲートに一定電圧を印加することによってpMOSトランジスタを流れる電流を飽和電流に制限する。また、前段の中間点を後段のnMOSトランジスタのゲートに接続し、最終段の中間点を最初段のnMOSトランジスタのゲートに接続する構成とする。
これによって、リングオシレータ式のクロック信号出力回路、あるいは、CR発振回路を利用するクロック信号出力回路を構成することができる。
リングオシレータ式のクロック信号出力回路を構成する場合には、前段の中間点が後段のnMOSトランジスタのゲートとコンデンサに接続されており、最終段の中間点が最初段のnMOSトランジスタのゲートとコンデンサに接続されている構成とする。すると、各段のnMOSトランジスタのゲートに、ロー電圧からハイ電圧に変化してからロー電圧に復帰する変化を繰り返すゲート電圧が印加される。
この場合、前段のnMOSトランジスタが非導通となることを契機にして後段のコンデンサが充電を開始し、充電電圧が所定値に上昇することで後段のnMOSトランジスタが導通し、後段のnMOSトランジスタが導通することでさらに後段のコンデンサが放電してさらに後段のnMOSトランジスタが非導通となる現象が生じる。上記の現象の連鎖が自律的に繰り返される現象がえられることから、所定の周波数で反転する電圧を出力する回路、すなわちクロック信号出力回路が得られる。
【００１６】
そのクロック信号出力回路には各種の付属回路を設けることができる。例えば、フリップフロップ回路を主体する分周回路を設けることもできる。その分周回路もまた、電流制限素子とスイッチング回路が直列に接続されている反転電圧出力回路を組み合わせて構成することが好ましい。クロック信号出力回路と分周回路の全体回路を実質的なクロック信号出力回路と観念することができる。電流制限素子とスイッチング回路が直列に接続されている反転電圧出力回路を組み合わせて分周回路を構成すると、実質的なクロック信号出力回路によって電源電圧が変動することを抑制することが可能となる。
【００１７】
上記したクロック信号出力回路は、そのクロック信号に同期して動作するとともにクロック信号出力回路と同じ電源に接続されているアナログ回路とともに用いる場合に特に有効である。この場合、クロック信号出力回路が電源電圧の変動を引き起こすと、アナログ回路の動作が不安定となってしまう。本発明を利用すると、クロック信号出力回路が電源線に大きなノイズを発生させないので、アナログ回路の動作が安定化する。電源線電圧のノイズがアナログ回路に影響することを防止することができる。
【００１８】
また、上記のクロック信号出力回路と、そのクロック信号出力回路が出力するクロック信号に同期して動作するとともにクロック信号出力回路と同じ電源に接続されているアナログ・デジタル混載回路の組み合わせも有効である。この場合、アナログ／デジタル変換処理の実行タイミングとデジタル処理の実行タイミングの間に時間差を設けることがさらに有効である。上記のクロック信号出力回路によると、クロック信号出力回路の動作によってアナログ／デジタル変換回路の電源線電圧が変動することを抑制できる。また、アナログ／デジタル変換処理の実行タイミングをデジタル処理の実行タイミングからずらすことによって、デジタル処理によって生じる電源線電圧の変動がアナログ／デジタル変換処理に影響することをも防止できる。
【発明の効果】
【００１９】
本明細書に開示されている技術によると、反転電圧出力回路の回路規模を大きくしないで、反転電圧出力回路に接続されている電源線に生じる電圧変動を抑制することができる。同じ電源線にアナログ回路やアナログ・デジタル混載回路が接続されているような場合に、電源電圧の変動によってアナログ回路やアナログ・デジタル混載回路の動作が不安定となることを防止できる。あるいは、アナログ回路やアナログ／デジタル回路の出力にノイズが影響することを防止できる。消費電力の増大という不利益を補って余りある利益を享受できる機会が多く存在する。
【図面の簡単な説明】
【００２０】
【図１】（ａ）はcMOS論理回路で構成した従来の反転電圧出力回路を示し、（ｂ）〜（ｄ）はその動作を説明するタイミングチャートを示す。
【図２】（ａ）は実施例１の反転電圧出力回路を示し、（ｂ）〜（ｅ）はその動作を説明するタイミングチャートを示す。
【図３】電源電圧の測定結果を示す。
【図４】（ａ）は実施例２の反転電圧出力回路を示し、（ｂ）〜（ｅ）はその動作を説明するタイミングチャートを示す。
【図５】クロック信号出力回路の実施例１を示す。
【図６】図５の動作を説明するタイミングチャートを示す。
【図７】クロック信号出力回路の実施例２を示す。
【図８】図７の回路の動作を説明するタイミングチャートを示す。
【図９】NOT回路を実現する実施例の回路。
【図１０】２入力NAND回路を実現する実施例の回路。
【図１１】３入力NAND回路を実現する実施例の回路。
【図１２】T型FF（TFF1）を実現する実施例の回路。
【図１３】２入力NOR回路を実現する実施例の回路。
【図１４】３入力NOR回路を実現する実施例の回路。
【図１５】T型FF（TFF2）を実現する実施例の回路。
【図１６】実施例のクロック信号出力回路とアナログ回路が混在している回路を示す。
【図１７】実施例のクロック信号出力回路とアナログ・デジタル混載回路が混在している回路を示す。
【図１８】図１７の回路の動作を説明するタイミングチャートを示す。
【発明を実施するための形態】
【００２１】
下記で説明する実施例の主要な特長を以下に例示する。
（特長１）直流電源の負端子が接地されている場合、電流制限素子にはpMOSトランジスタを用いる。そのpMOSトランジスタのゲートに一定電圧を印加する。ゲートに一定電圧が印加されているpMOSトランジスタは、ドレイン・ソース間電圧が上昇しても、ゲート電圧で規定される飽和電流以上の電流を流さない。すなわち、飽和電流以下に制限する。
（特長１−２）電流制限素子と直列に接続されているスイッチング回路は、nMOSトランジスタで構成されている。
（特長１−３）プラス電位の電源線と反転電圧出力端子の間にpMOSトランジスタを接続し、反転電圧出力端子と接地線の間にスイッチング回路を接続する。（特長２）直流電源の正端子が接地されている場合、電流制限素子にはnMOSトランジスタを用いる。そのnMOSトランジスタのゲートに一定電圧を印加する。ゲートに一定電圧が印加されているnMOSトランジスタは、ドレイン・ソース間電圧が上昇しても、ゲート電圧で規定される飽和電流以上の電流を流さない。すなわち、飽和電流以下に制限する。
（特長２−２）電流制限素子と直列に接続されているスイッチング回路は、pMOSトランジスタで構成されている。
（特長２−３）マイナス電位の電源線と反転電圧出力端子の間にnMOSトランジスタを接続し、反転電圧出力端子と接地線の間にスイッチング回路を接続する。
（特長３）電流制限素子と直列に接続されているスイッチング回路は、論理回路を構成する。
（特長４）前段の反転電圧出力回路の出力を後段の反転電圧出力回路の入力とする組み合わせを利用してクロック信号出力回路を実現する。
（特長４−１）CR発振回路を利用するクロック信号出力回路を実現する。
（特長４−２）リングオシレータ回路を利用するクロック信号出力回路を実現する。
（特長４−３）cMOS論理回路でクロック信号出力回路を構成した場合にクロック信号に同期して繰り返し流れる貫通電流を単位時間に亘って積分した値と、電流制限素子を利用する反転電圧出力回路でクロック信号出力回路を構成した場合に流れる電流を単位時間に亘って積分した値が同一のオーダであり、電流が流れることを禁止する素子を用いないことによる消費電力量の増加が無視できる。
（特長５）アナログ・デジタル混載回路は、アナログ／デジタル変換回路と、デジタル処理回路を備えている。デジタル処理回路はcMOS論理回路で構成されており、貫通電流に起因して電源線電圧を変動させる。アナログ／デジタル変換処理とデジタル処理の実行タイミングがずれているので、アナログ／デジタル変換処理時の電源線電圧が、デジタル処理回路によって変動することがない。
【実施例】
【００２２】
（反転電圧出力回路の実施例１）
図２に示す反転電圧出力回路１１は、直流電源２に接続されて用いられ、pMOSトランジスタ１４とスイッチング回路１６の直列回路を備えている。pMOSトランジスタ１４とスイッチング回路１６の間にある中間点２２の電圧を出力端子１０に出力する。pMOSトランジスタ１４が直流電源２の電源線１２に接続され、スイッチング回路１６が直流電源２の接地線１３に接続されている。本実施例では、直流電源２の非接地電圧VDDは接地電圧に対して正の電圧である。
出力端子１０の電圧は、直流電源２の非接地電圧VDDと接地電圧の間で反転する。直流電源２の電源線１２は、電源端子８から他の電気回路に正電圧を供給する。電源端子８の正電圧は安定している必要があり、ノイズの影響を受けないことが好ましい。
【００２３】
スイッチング回路１６はｎ個の入力信号IN１〜INｎを入力し、その入力信号に応じて、中間点２２と接地線１３の間の導通と非導通を切り換える。入力信号の個数ｎは、１以上の任意の数とすることができる。スイッチング回路１６は、１個または複数個のnMOSトランジスタで構成されている。
出力端子１０の電圧は、スイッチング回路１６が中間点２２と接地線１３の間の導通と非導通を切り換えるのに応じて、直流電源２の非接地電圧VDDと接地電圧の間で反転する。スイッチング回路１６が中間点２２と接地線１３の間を導通させている間は、pMOSトランジスタ１４とスイッチング回路１６の直列回路を電流が流れる。この電流値が大きいと、電源端子８の電位が不安定となる。直列回路を流れる電流値を小さく抑えられると、電源端子８の電位が不安定となることを防止でき、電源線１２に重畳するノイズを低減することができる。本実施例では、pMOSトランジスタ１４が直列回路を流れる電流値を飽和電流値以下に制限することから、直列回路を流れる電流が過大となることがなく、電源端子８の電位が不安定となることを防止でき、電源線１２に重畳するノイズを低減することができる。
【００２４】
pMOSトランジスタ１４のゲートに印加する一定電圧ＶＧ１（図２（ｂ）に示す）は、pMOSトランジスタ１４を流れる電流を許容電流値以下に制限する電圧に調整されている。その結果、pMOSトランジスタ１４のソース・ドレイン間を流れる電流値は、許容電流値以下に制限され、それ以上の電流が流れることはない。
【００２５】
図２（ｃ）〜（ｅ）は、スイッチング回路１６を１個のnMOSトランジスタで構成した場合の挙動を示している。図９を参照して後記するように、１個のnMOSトランジスタでスイッチング回路１６を構成すると、pMOSトランジスタとnMOSトランジスタの直列回路でNOT回路が構成される。
【００２６】
図２（ｃ）は、１個のnMOSトランジスタで構成されるスイッチング回路１６への入力信号を示している。図２（ｄ）に示すように、入力電圧IN１（この場合は１入力となり、IN2等は利用されない）がロー電圧の間は、nMOSトランジスタからなるスイッチング回路１６が非導通状態となり、出力端子１０の電圧は直流電源２の非接地電圧となる。入力電圧IN１がハイ電圧の間は、nMOSトランジスタからなるスイッチング回路１６が導通し、出力端子１０の電圧は直流電源２の接地電圧に等しくなる。ここでいうロー電圧は、nMOSトランジスタの閾値電圧よりも低い電圧をいい、ハイ電圧は、nMOSトランジスタの閾値電圧よりも高い電圧をいう。ハイ電圧は、直流電源２の非接地電圧VDDであってもよい。正確にいうと、スイッチング回路１６が導通している間の出力端子１０の電圧は、
直流電源２の接地電圧にスイッチング回路１６を構成するnMOSトランジスタの電圧降下分を加えた電圧となるが、pMOSトランジスタ１４によってスイッチング回路１６を流れる電流値が小さな値に抑制されており、スイッチング回路１６を構成するnMOSトランジスタの電圧降下分は小さい。スイッチング回路１６の導通時における出力端子１０の電圧は、直流電源２の接地電圧にほぼ等しい。出力端子１０の電圧は、入力電圧IN１の反転に同期して、直流電源２の正電圧とゼロ電圧の間で反転する。入力電圧IN１と出力電圧を比較すると、前者がロー電圧であれば後者はハイ電圧であり、前者がハイ電圧であれば後者はロー電圧となっている。回路１１は、入力電圧IN１を反転した電圧を出力するNOT回路となっている。
【００２７】
図２の回路の場合、スイッチング回路１６の導通時に、pMOSトランジスタ１４とスイッチング回路１６の直列回路を流れる貫通電流をゼロにすることはできない。従って、cMOS論理回路を利用する反転電圧出力回路よりも消費電力が増大すると予測される。その反面、pMOSトランジスタ１４の電流制限機能によって貫通電流を小さく抑えることができる。
【００２８】
cMOS論理回路を利用する従来の反転電圧出力回路の場合、短時間といえども大きな貫通電流が流れることから、出力端子１０の電圧が反転するのに同期して電源端子８に大きなノイズが生じる（図１（ｄ）参照）。それに反して、図２の場合、貫通電流が流れることを禁止できないものの貫通電流の大きさが小さいことから、出力端子１０の電圧が反転するのに同期して電源端子８に生じるノイズの大きさを低レベルに抑えることができる（図２（ｅ）参照）。
図３は、電源端子８に生じる電源電圧ＶＳの実際の測定結果を示しており、（ａ）はcMOS論理回路を利用した場合を示しており、（ｂ）は図２の回路による場合を示している。図２の回路によると、電源電圧に生じるノイズの影響を低く抑えられることが確認される。
【００２９】
（反転電圧出力回路の実施例２）
図４は、直流電源２の正端子２ａが接地され、電源線１２に負電圧が印加されている場合に用いる反転電圧出力回路２１を示している。この場合、pMOSトランジスタで構成されるスイッチング回路２６とnMOSトランジスタで構成される電流制限素子２４との直列回路を備えており、スイッチング回路２６と電流制限素子２４との間にある中間点の電圧を出力端子１０に出力する。スイッチング回路２６が接地線１３に接続され、電流制限素子２４が電源線１２に接続される。電源電圧は接地電圧に対して負の電圧である。
電流制限素子２４を構成するnMOSトランジスタのゲートに印加する一定電圧ＶＧ２（図４（ｂ）に示す）は、nMOSトランジスタ２４を流れる電流を許容電流値以下に制限する電圧に調整されている。nMOSトランジスタ２４のソース・ドレイン間を流れる電流値は、直列回路の許容電流値以下に制限され、それ以上の電流が流れることはない。
図４（ｃ）〜（ｅ）は、スイッチング回路２６を１個のpMOSトランジスタで構成した場合の挙動を示している。図４（ｃ）は、１個のpMOSトランジスタで構成されるスイッチング回路２６への入力信号を示している。図４（ｄ）に示すように、入力電圧IN２（この場合は１入力となり、IN１等は利用されない）がロー電圧（この場合にはマイナス電圧となるpMOSトランジスタの閾値電圧の絶対値よりも小さな絶対値を持つ電圧）の間は、pMOSトランジスタからなるスイッチング回路２６が導通状態となり、出力端子１０の電圧は接地電圧となる。入力電圧IN２がハイ電圧（マイナス電圧であるところのpMOSトランジスタの閾値電圧の絶対値よりも大きな絶対値を持つマイナス電圧）の間は、pMOSトランジスタからなるスイッチング回路２６が非導通となり、出力端子１０の電圧は直流電源２の負電圧に等しくなる。
図４の反転電圧出力回路２１によると、pMOSトランジスタからなるスイッチング回路２６とnMOSトランジスタからなる電流制限素子２４の直列回路を流れる電流値がnMOSトランジスタの飽和電流に制限され、過大な貫通電流が直列回路を流れることがなく、電源端子８の電位が不安定となることを防止でき、電源線１２に重畳するノイズを低減することができる。
【００３０】
（クロック信号出力回路の実施例１）
図５は、図２の直列回路の３個を並列に接続するとともに、第１段の中間点Ｍ１を第２段のスイッチング素子Ｄ２のゲートと第２段のコンデンサＣ２に接続し、第２段の中間点Ｍ２を第３段のスイッチング素子Ｄ３のゲートと第３段のコンデンサＣ３に接続し、第３段の中間点Ｍ３を第１段のスイッチング素子Ｄ１のゲートと第１段のコンデンサＣ１に接続することで、クロック信号を出力するように構成した回路を示す。図中のＵ１，Ｕ２，Ｕ３は、電流制限素子を構成するpMOSトランジスタであり、それぞれのゲートには、図２（ｂ）を参照して説明した一定電圧ＶＧ１が印加される。Ｕ１，Ｕ２，Ｕ３の各々は、電流制限素子として機能する。Ｄ１，Ｄ２，Ｄ３は、nMOSトランジスタであり、ゲート電圧がハイ電圧となると導通し、ゲート電圧がロー電圧となると非導通となるスイッチング素子として機能する。
【００３１】
図５の回路は、リングオシレータ回路としてよく知られており、一定周期で発振するプロセスは周知である。そこで簡単に説明するにとどめる。コンデンサＣ１の電圧が上昇してトランジスタＤ１が導通したタイミング（図６のｔ１）から説明を始める。
１）トランジスタＤ１が導通すると、コンデンサＣ２が放電し、トランジスタＤ２が非導通となる（タイミングｔ１）。
２）トランジスタＤ２が非導通となると、コンデンサＣ３が充電され始める（タイミングｔ１）。
３）コンデンサＣ３の電圧が上昇して閾値電圧に達すると、トランジスタＤ３が導通する（タイミングｔ２）。
４）トランジスタＤ３が導通すると、コンデンサＣ１が放電し、トランジスタＤ１が非導通となる（タイミングｔ２）。
５）トランジスタＤ１が非導通となると、コンデンサＣ２が充電され始める（タイミングｔ２）。
６）コンデンサＣ２の電圧が上昇して閾値電圧に達すると、トランジスタＤ２が導通する（タイミングｔ3）。
４）トランジスタＤ２が導通すると、コンデンサＣ３が放電し、トランジスタＤ３が非導通となる（タイミングｔ3）。
５）トランジスタＤ３が非導通となると、コンデンサＣ１が充電され始める（タイミングｔ3）。
６）コンデンサＣ１の電圧が上昇して閾値電圧に達すると、トランジスタＤ１が導通する（タイミングｔ１に戻る）。
以上によって初期状態に戻り、上記のサイクルが繰り返される。
この結果、「トランジスタＤ１が導通（タイミングｔ１）→トランジスタＤ３が導通（タイミングｔ２）→トランジスタＤ２が導通（タイミングｔ３）→トランジスタＤ１が導通（タイミングｔ１）」というサイクルが繰り返される。上記のサイクル数は、コンデンサＣ１，Ｃ２，Ｃ３の容量で決定される。
【００３２】
コンデンサＣ１の電圧は、電流制限素子を構成するpMOSトランジスタＵ４とスイッチング素子として機能するnMOSトランジスタＤ４の直列回路で構成される反転電圧出力回路に入力される。コンデンサＣ１の電圧は、nMOSトランジスタＤ４のゲートに印加される。図２を参照して説明したように、pMOSトランジスタＵ４とnMOSトランジスタＤ４の直列回路は、入力電圧を反転した電圧を出力する。すなわち、コンデンサＣ１の電圧がnMOSトランジスタＤ４の閾電圧以上である間は、nMOSトランジスタＤ４が導通し、クロック端子（ＣＬＫ１）の電圧は接地電圧となる。コンデンサＣ１の電圧がnMOSトランジスタＤ４の閾電圧未満である間は、nMOSトランジスタＤ４が非導通となり、クロック端子（ＣＬＫ１）の電圧は正電圧となる。クロック端子（ＣＬＫ１）には、図６（ｄ）に示すクロック信号が出力される。クロック信号ＣＬＫ１は、コンデンサＣ１の充電電圧がnMOSトランジスタＤ４の閾電圧を超えた時（タイミングｔ１）に接地電圧となり、トランジスタＤ３が導通してコンデンサＣ１が放電した時（タイミングｔ２）に正電圧に反転する。クロック信号ＣＬＫ１は、接地電圧である期間と正電圧である期間が１：２となる。
クロック端子（ＣＬＫ１）の電圧は、分周回路４２に入力される。分周回路４２は、図１２を参照して後記するフリップフロップ回路であり、クロック信号ＣＬＫ１が接地電圧から正電圧に切り換わるタイミングに同期してクロック信号ＣＬＫ２を反転させる。この結果、クロック信号ＣＬＫ２は、接地電圧である期間と正電圧である期間が３：３となる。クロック信号ＣＬＫ２は、所定の周期で反転するデューティ比５０％のクロック信号となる。
図１２を参照して後記するように、フリップフロップ回路４２は、電流制限素子とスイッチング回路の直列回路で構成される反転電圧出力回路で構成されており、その直列回路を流れる電流が電流制限素子で制限されている。pMOSトランジスタＵ４とnMOSトランジスタＤ４で構成される反転回路と、分周回路（フリップフロップ回路）４２を含む回路の全体（実質的なクロック出力回路ということができる）が、電流制限素子とスイッチング回路の直列回路で構成される反転電圧出力回路で構成されており、その直列回路を流れる電流が電流制限素子で制限されている。電源端子８に生じる電圧変動が小さく、電源線１２にノイズが生じにくい。
【００３３】
（クロック信号出力回路の実施例２）
図７は、電流制限素子とスイッチング回路の直列回路からなる反転電圧出力回路でクロック信号出力回路を構成した第２実施例を示している。図７の回路は、ＣＲ回路のコンデンサが充放電する現象を利用して所定周波数のクロック信号を出力する。図８の(１)は、図７の回路から出力されるクロック信号ＣＬＫ１を示し、（２）は直流電源２を流れる電流値を示し、(３)は電源端子８の電圧変化を示している。電流制限素子Ｕ１，Ｕ２，Ｕ３，Ｕ４を利用していることから、電源線１２に生じるノイズレベルが低く抑えられる。図７に示されているＵ，Ｄの直列回路をcMOS論理回路で構成すると、電源線１２に大きなノイズが重複してしまう。
【００３４】
図５、図７では、電流制限素子とスイッチング素子の直列回路でクロック信号出力回路を構成する。その直列回路でデジタル論理管理を構成することもできる。図９は、反転回路を実現する場合（図５を参照して入力電圧ＩＮを反転した電圧ＯＵＴが出力されることを説明した）、図１０は、２入力のNAND回路を実現する場合、図１１は、３入力のNAND回路を実現する場合、図１２は、T型FF（TFF1）を実現する場合、図１３は、２入力のNOR回路を実現する場合、図１４は、３入力のNOR回路を実現する場合、図１５は、T型FF（TFF2）を実現する場合を示している。いずれもスイッチング回路と直列に電流制限素子が挿入されていることから、スイッチング回路の反転時に過大な貫通電流が流れることがなく、電源線に大きなノイズが生じることがない。電源電圧の低下時にまで回路を正常動作させるためには、すなわち、回路の動作電圧範囲を低下させるためには、NORタイプの回路を組み合わせて論理回路を構成するのが有効である。
【００３５】
（電源線を共通とするクロック信号出力回路とアナログ回路）
図１６は、図５のクロック信号出力回路４０とアナログ回路６２が混在している回路を示している。クロック信号出力回路４０とアナログ回路６２は、共通電源線６４に接続されている。
図中の６３は、電圧ＶＤＤを出力する電源回路である。図中４０は、図５に示したクロック信号出力回路であり、前記したクロック信号ＣＬＫ２を出力する。図中６６は検知素子であり、図中６５は検知素子６６に駆動電圧を印加する駆動回路である。検知素子６６は、検知対象の状態に応じて抵抗値を変化させる。検知素子６６は電圧を出力し、その出力電圧が増幅回路６７で増幅される。増幅回路６７は、クロック信号ＣＬＫ２を利用して増幅するチョッパ式の増幅器である。図中６８は、チョッパ式の増幅器６７で増幅された電圧（クロック信号ＣＬＫ２に対応するリップルが重畳している）から、リップルを除去する回路であり、リップルが除去されたアナログ電圧を出力端子ＶＯＵＴに出力する。駆動回路６５、検知素子６６、増幅回路６７、リップル除去回路６８等で構成されるアナログ回路６２は、クロック信号出力回路４０と共通の電源線６４を利用しており、クロック信号出力回路４０が出力するクロック信号ＣＬＫ２に同期して動作する。
図３に示したように、クロック信号出力回路４０をcMOS論理回路で構成すると、電源線６４に大きな電圧変動（ノイズ）が生じるために、アナログ回路６２を経由して出力電圧ＶＯＵＴにノイズの影響が現れる。本実施例では、電流制限素子を利用する回路でクロック信号出力回路４０を構成しており、電源線６４の電源電圧の変動が小さい。アナログ回路６２の出力電圧ＶＯＵＴにノイズが影響することがない。
【００３６】
（電源線を共通とするクロック信号出力回路とアナログ・デジタル混載回路）
図１７は、図５のクロック信号出力回路４０とアナログ・デジタル混載回路７２が混在している回路を示す。図中の６３は、電圧ＶＤＤを出力する電源回路である。図中４０は、クロック信号出力回路であり、前記したクロック信号から生成したクロック信号ＣＬＫ３、ＣＬＫ４、ＣＬＫ５を出力する。クロック信号ＣＬＫ３、ＣＬＫ４、ＣＬＫ５の関係は、図１８に示されている。図中７６は検知素子であり、図中７５は検知素子７６に駆動電圧を印加する駆動回路である。駆動回路７５には、クロック信号ＣＬＫ３が入力しており、クロック信号ＣＬＫ３の反転周期に同期して検知素子７６にパルス電圧を印加する。検知素子７６は例えば静電容量型であり、パルス電圧を入力した後に安定した電圧に変化する。その安定した電圧の値が観測量に対応している。増幅回路７７は、検知素子７６が出力する電圧を増幅する。
【００３７】
図中７８は、増幅回路７７が出力するアナログ増幅電圧ＶＡをデジタル値に変換するＡ／Ｄ変換回路であり、カウンタ回路を備えている。クロック信号ＣＬＫ４がハイ電圧からロー電圧に変化するタイミングにおいて、カウンタ回路のカウンタ値をアナログ電圧に変換した値がアナログ増幅電圧ＶＡよりも大きければカウンタ値を下げ、カウンタ回路のカウンタ値をアナログ電圧に変換した値がアナログ増幅電圧ＶＡよりも小さければカウンタ値を上げる。その動作が繰りかえされることによって、カウンタ回路のカウンタ値をアナログ電圧に変換した値がアナログ増幅電圧ＶＡに一致する。アナログ増幅電圧ＶＡがカウンタ値に変換される。
【００３８】
図中の７９は、デジタル信号処理回路であり、内部に多数個のcMOS論理回路を備えている。デジタル信号処理回路７９は、多数の論理回路を備えており、消費電力量を抑える必要から、図２の回路でなく、cMOS論理回路で構成されている。その結果、デジタル信号処理回路７９が作動すると、スイッチング時に貫通電流が流れて電源線７４の電圧が変動し、アナログ・デジタル混載回路７２の電源線にノイズが発生し、Ａ／Ｄ変換回路７８に入力するアナログ電圧にノイズが加わる。
【００３９】
デジタル信号処理回路７９は、クロック信号ＣＬＫ５がロー電圧からハイ電圧に反転した時に処理を開始し、ハイ電圧に維持されている間までに処理を終了する。図１８中の８１は、デジタル信号処理回路７９を構成するcMOS論理回路の反転時に流れる貫通電流の影響によって生じるノイズを模式的に示している。
明らかに、Ａ／Ｄ変換回路７８でデジタル値に変換するタイミングＴでは、検知素子７６の出力電圧ならびに増幅回路７７による増幅電圧ＶＡにデジタル信号処理回路７９がノイズを加えることがなく、Ａ／Ｄ変換回路７８が動作する間に電源電圧が変動することもない。Ａ／Ｄ変換回路７８でデジタル値に変換するタミングＴと、デジタル信号処理回路７９が作動する期間とが分離されているために、図１７のアナログ・デジタル混載回路７２では、デジタル処理回路７９が内蔵しているcMOS論理回路の動作によって生じる電源電圧の変動が、計測に悪影響を及ぼすことがない。
【００４０】
クロック信号出力回路４０までcMOS論理回路で構成すると、クロック信号ＣＬＫ２の反転タイミングに電源電圧が変動してしまう。Ａ／Ｄ変換回路７８でデジタル値に変換するタミングＴとデジタル信号処理回路７９が作動する期間を分離しても、Ａ／Ｄ変換回路７８でデジタル値に変換する際のアナログ電圧にクロック信号出力回路４０による電圧変動が影響してしまう。図２の回路でクロック信号出力回路４０を構成し、cMOS論理回路でデジタル信号処理回路７９を構成する場合には、Ａ／Ｄ変換回路７８でデジタル値に変換するタミングＴとデジタル信号処理回路７９が動作する期間を分離することが、極めて有効である。
【００４１】
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また下記に記載する特許請求の範囲の技術的範囲は、実施例に限定されない。実施例はあくまで例示である。例えば、スイッチング回路は、一つのトランジスタで構成されるとは限られない。２個以上の入力端子を備えており、その入力パターンによって電流制限素子と接地線の間の導通・非導通を切り換えるものであってもよい。スイッチング回路は複数の素子の組み合わせで構成され、論理回路を構成していてもよい。
実施例の技術を用いると、CMOS論理回路による場合よりも、回路規模を小型化することができる。例えば、図１０，１１、１３，１４に示す複数入力のNAND回路またはNOR回路の場合、CMOS論理回路による場合よりも少ない数のトランジスタで、論理回路を構成することができる。また、ｎMOS電流制限素子とｐMOSスイッチで構成したNAND回路、またはｐMOS電流制限素子とｎMOSスイッチで構成したNOR回路のみで論理回路を構成することができ、CMOS論理回路による場合に比して、論理回路が正常に作動する電源電圧範囲を低下させることができる。低い電源電圧で作動する論理回路、あるいは電源低下に対して高い耐性を持つ論理回路を構成することができる。
【符号の説明】
【００４２】
１：cMOS論理回路を利用する従来の反転電圧出力回路
２：直流電源
２ａ：非接地端子
２ｂ：接地端子
４：pMOSトランジスタ
６：nMOSトランジスタ
８：電源端子
１０：出力端子
１２：電源線
１３：接地線
１１：実施例１の反転電圧出力回路
１４：pMOSトランジスタ
１６：スイッチング回路
２１：実施例２の反転電圧出力回路
２４：nMOSトランジスタ
２６：スイッチング回路
【特許請求の範囲】
【請求項１】
直流電源に接続して用いる反転電圧出力回路であり、
電流制限素子とスイッチング回路が直列に接続されており、
電流制限素子とスイッチング回路の中間点の電圧を出力する反転電圧出力回路。
【請求項２】
電流制限素子が、直流電源の正端子に接続されるとともに、一定電圧がゲートに印加されるpMOSトランジスタであり、
スイッチング回路が、時間の経過に伴ってハイ電圧とロー電圧の間で反転する電圧がゲートに印加されるnMOSトランジスタで構成されていることを特徴とする請求項１の反転電圧出力回路。
【請求項３】
スイッチング回路が、１個のnMOSトランジスタで構成されていることを特徴とする請求項２の反転電圧出力回路。
【請求項４】
請求項３のpMOSトランジスタとnMOSトランジスタの直列回路が複数段に亘って並列に接続されており、
前段の中間点が後段のnMOSトランジスタのゲートに接続されており、
最終段の中間点が最初段のnMOSトランジスタのゲートに接続されていることを特長とするクロック信号出力回路。
【請求項５】
前段の中間点が後段のnMOSトランジスタのゲートとコンデンサに接続されており、
最終段の中間点が最初段のnMOSトランジスタのゲートとコンデンサに接続されていることを特徴とする請求項４のクロック信号出力回路。
【請求項６】
請求項４または５のクロック信号出力回路が出力するクロック信号を入力して分周する分周回路が付加されており、
その分周回路が請求項１から３のいずれか１項に記載の反転電圧出力回路で構成されていることを特徴とするクロック信号出力回路。
【請求項７】
請求項４から６のいずれか１項に記載のクロック信号出力回路が出力するクロック信号に同期して動作するアナログ回路であり、
クロック信号出力回路が接続されている直流電源と同じ直流電源に接続されているアナログ回路。
【請求項８】
請求項４から６のいずれか１項に記載のクロック信号出力回路が出力するクロック信号に同期して動作するアナログ・デジタル混載回路であり、
クロック信号出力回路が接続されている直流電源と同じ直流電源に接続されており、
アナログ／デジタル変換処理の実行タイミングとデジタル処理の実行タイミングの間に時間差が設けられていることを特徴とするアナログ・デジタル混載回路。
【請求項１】
直流電源に接続して用いる反転電圧出力回路であり、
電流制限素子とスイッチング回路が直列に接続されており、
電流制限素子とスイッチング回路の中間点の電圧を出力する反転電圧出力回路。
【請求項２】
電流制限素子が、直流電源の正端子に接続されるとともに、一定電圧がゲートに印加されるpMOSトランジスタであり、
スイッチング回路が、時間の経過に伴ってハイ電圧とロー電圧の間で反転する電圧がゲートに印加されるnMOSトランジスタで構成されていることを特徴とする請求項１の反転電圧出力回路。
【請求項３】
スイッチング回路が、１個のnMOSトランジスタで構成されていることを特徴とする請求項２の反転電圧出力回路。
【請求項４】
請求項３のpMOSトランジスタとnMOSトランジスタの直列回路が複数段に亘って並列に接続されており、
前段の中間点が後段のnMOSトランジスタのゲートに接続されており、
最終段の中間点が最初段のnMOSトランジスタのゲートに接続されていることを特長とするクロック信号出力回路。
【請求項５】
前段の中間点が後段のnMOSトランジスタのゲートとコンデンサに接続されており、
最終段の中間点が最初段のnMOSトランジスタのゲートとコンデンサに接続されていることを特徴とする請求項４のクロック信号出力回路。
【請求項６】
請求項４または５のクロック信号出力回路が出力するクロック信号を入力して分周する分周回路が付加されており、
その分周回路が請求項１から３のいずれか１項に記載の反転電圧出力回路で構成されていることを特徴とするクロック信号出力回路。
【請求項７】
請求項４から６のいずれか１項に記載のクロック信号出力回路が出力するクロック信号に同期して動作するアナログ回路であり、
クロック信号出力回路が接続されている直流電源と同じ直流電源に接続されているアナログ回路。
【請求項８】
請求項４から６のいずれか１項に記載のクロック信号出力回路が出力するクロック信号に同期して動作するアナログ・デジタル混載回路であり、
クロック信号出力回路が接続されている直流電源と同じ直流電源に接続されており、
アナログ／デジタル変換処理の実行タイミングとデジタル処理の実行タイミングの間に時間差が設けられていることを特徴とするアナログ・デジタル混載回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−１１９９４１（Ｐ２０１２−１１９９４１Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１０−２６７９５９（Ｐ２０１０−２６７９５９）
【出願日】平成２２年１２月１日（２０１０．１２．１）
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２２年１２月１日（２０１０．１２．１）
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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