半導体集積回路およびその動作方法
【課題】伝送線路の特性インピーダンスと終端抵抗のインピーダンス整合を容易とする。
【解決手段】差動終端抵抗回路3は直列の第1と第2の素子Q1、Q2を含み、レプリカ抵抗回路4は直列の第3と第4の素子Q3、Q4を含み、制御電圧生成回路5は制御差動増幅器DA2と直列の制御素子Q8と第1と第2の電圧降下回路R7、8;R9とを含む。増幅器DA2の非反転入力と反転入力に、基準電圧Vrefと回路4の素子Q3、Q4のレプリカ抵抗電圧Vrcmがそれぞれ供給される。回路5の第1と第2のレプリカ抵抗制御電圧Vcont0、1は、回路4の素子Q3、Q4の制御入力にそれぞれ供給される。差動終端抵抗回路3の素子Q1、Q2は、第2のレプリカ抵抗制御電圧Vcont1と第2の電圧降下回路R9の電圧降下との合計電圧である差動終端抵抗制御電圧Vcont1.5に基づく制御出力電圧Voutによって制御される。
【解決手段】差動終端抵抗回路3は直列の第1と第2の素子Q1、Q2を含み、レプリカ抵抗回路4は直列の第3と第4の素子Q3、Q4を含み、制御電圧生成回路5は制御差動増幅器DA2と直列の制御素子Q8と第1と第2の電圧降下回路R7、8;R9とを含む。増幅器DA2の非反転入力と反転入力に、基準電圧Vrefと回路4の素子Q3、Q4のレプリカ抵抗電圧Vrcmがそれぞれ供給される。回路5の第1と第2のレプリカ抵抗制御電圧Vcont0、1は、回路4の素子Q3、Q4の制御入力にそれぞれ供給される。差動終端抵抗回路3の素子Q1、Q2は、第2のレプリカ抵抗制御電圧Vcont1と第2の電圧降下回路R9の電圧降下との合計電圧である差動終端抵抗制御電圧Vcont1.5に基づく制御出力電圧Voutによって制御される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は差動受信回路と差動終端抵抗とを内蔵した半導体集積回路およびその動作方法に関し、特に伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合を容易とするのに有効な技術に関するものである。
【背景技術】
【0002】
パーソナルコンピュータ(以下、PCと言う)等のデータ処理能力の向上につれて、PC等の利用するインターフェースも高速化が要求され、種々の差動伝送方式が普及している。
【0003】
差動伝送方式には、(1)主にプリント基板内で使われる規格、(2)プリント基板間や基板と特定の機材とを接続する規格、(3)機器同士を接続する規格等が含まれている。
【0004】
上記(1)の規格にはLVDS(Low Voltage Differential Signaling)、MIPI(Mobile Industry Processor Interface)が含まれ、上記(2)の規格にはPCI Express、SATA(Serial Advanced Technology Attachment)、MVI(Mobile Video Interface)、MDDI((Mobile Display Digital Interface)が含まれ、上記(3)の規格にはHDMI(High-Definition Multimedia Interface)、USB(Universal Serial Bus)、IEEE 1394(FireWire、 iLink)等が含まれる。尚、PCIは、Peripheral Component Interconnectの略である。
【0005】
差動伝送の特徴方式は、(1)シングルエンド伝送と比較して伝送電圧の小振幅が可能となる、(2)差動受信端子の差動入力信号を差動増幅器で受信することでコモンモードノイズの影響を相殺することが可能となる、(3)差動送信端子の差動出力信号による電磁波が相互に相殺されるので外部に影響を与えにくい、(4)高速化が可能なためパラレル配線を集約できる等である。
【0006】
しかし、LVDS等の差動伝送方式によるデータ伝送の高速化によって、差動伝送信号を伝送するための伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合の必要性が生じる。例えば、LVDSの差動伝送方式では、伝送線路の特性インピーダンスは略100Ω〜120Ωに設定される一方、差動受信端子の2端子間には100Ωの抵抗値に設定された差動終端抵抗が接続されることで、インピーダンス整合が行われる。差動終端抵抗の抵抗値が伝送線路の特性インピーダンスと整合(マッチング)している場合には、差動受信端子において基本的に信号反射は発生しない。しかしながら、差動終端抵抗の抵抗値が伝送線路の特性インピーダンスと不整合の場合には、差動受信端子において大きな信号反射が発生して、差動受信端子の2端子において正確な差動入力信号の受信が困難となる。
【0007】
伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合とを容易とするには、抵抗値が正確な100Ωに設定された個別部品(ディスクリート部品)の抵抗器を購入して、この抵抗器を差動終端抵抗として差動受信端子の2端子間に接続することである。しかしながら、差動伝送方式は8ビット、16ビット等と多ビットのデータバスを構成するので、個別部品の抵抗器による差動終端抵抗は基板上の搭載部品面積と基板コストが増加すると言う問題がある。この問題は、差動受信回路を内蔵した半導体集積回路の半導体チップ内部にデータバスの多ビットの複数の差動終端抵抗を集積化することによって解消される。しかし、半導体集積回路に集積化される差動終端抵抗の抵抗値は、半導体集積回路の製造バラツキによって変動するので、集積化される差動終端抵抗の抵抗値を正確な目標値100Ωの抵抗値に設定することが困難であると言う新たな問題がある。
【0008】
下記特許文献1には、この問題を新たに解消するために、基準電流をレプリカ抵抗に供給してレプリカ抵抗の電圧降下と基準電圧とを比較する制御電圧生成部の出力制御電圧によってレプリカ抵抗の抵抗値と終端抵抗の抵抗値とを調整することが記載されている。制御電圧生成部はレプリカ抵抗の電圧降下と基準電圧とが一致するように出力制御電圧によってレプリカ抵抗の抵抗値と終端抵抗の抵抗値をフィードバック調整するので、半導体集積回路に集積化される終端抵抗の抵抗値を正確な目標値に設定することが可能となる。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2003−298395号 公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明者等は本発明に先立って、多ビットの差動受信回路と多ビットの差動終端抵抗とを内蔵した半導体集積回路の開発に従事した。しかし、この多ビットの差動終端抵抗の半導体集積回路の製造バラツキによる変動の問題が明らかとされたので、上記特許文献1に記載されたように基準電流をレプリカ抵抗に供給してレプリカ抵抗の電圧降下と基準電圧を比較する制御電圧生成部の出力制御電圧によってレプリカ抵抗の抵抗値と終端抵抗の抵抗値とを調整する方式について本発明者等が詳細に検討を行った。
【0011】
本発明者等による検討の結果、上記特許文献1に記載の終端抵抗調整方式には、以下の問題を有することが明らかとされた。
【0012】
最初の問題は、上記特許文献1に記載の終端抵抗調整方式では、レプリカ抵抗の両端の電圧レベルが終端抵抗の両端の電圧レベルと一致するように制御されていないので、レプリカ抵抗と終端抵抗を制御電圧生成部の出力制御電圧によって調整してもレプリカ抵抗の抵抗値と終端抵抗の抵抗値とは等しい抵抗値とならず、伝送線路の特性インピーダンスと終端抵抗のインピーダンス整合を得ることが困難となると言うものである。上記特許文献1の実施の形態2では、終端抵抗を構成する2個の抵抗器の接続中点の電位を、レプリカ抵抗を構成する2個の抵抗器の接続中点にフィードバックすることで、レプリカ抵抗の両端の電圧を終端抵抗での接続中点の電位を基準とした値として安定した抵抗管理を実現しようとしている。しかし、上記特許文献1に記載のこの実施の形態2では、レプリカ抵抗の両端の電圧レベルの制御目標とされる制御電圧生成部の第1と第2の演算増幅器にそれぞれ供給される高レベルと低レベルの基準電圧の電圧レベルが終端抵抗の両端の電圧レベルと一致するように設定されていないので、レプリカ抵抗の抵抗値制御と終端抵抗の抵抗値制御と等しい制御とならず、伝送線路の特性インピーダンスと終端抵抗のインピーダンス整合を得ることが困難である。
【0013】
次の問題は、多ビット(複数レーン、複数チャンネル)のデータバスに対応するために、多ビット分の差動終端抵抗とレプリカ抵抗と制御電圧生成部とが必要となるので、半導体集積回路の半導体チップ面積と消費電流が増大すると言うものである。特に制御電圧生成部は高レベルと低レベルの基準電圧が供給される2個の演算増幅器を有するので、2個分の演算増幅器の半導体チップ面積と消費電流が増大するものである。
【0014】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【0015】
従って、本発明の目的とするところは、伝送線路の特性インピーダンスと終端抵抗のインピーダンス整合を容易とすることにある。
【0016】
また本発明の他の目的とするところは、多ビットの差動受信回路と多ビットの差動終端抵抗とを内蔵した半導体集積回路において、レプリカ抵抗を使用する終端抵抗調整方式を実現する際に、半導体チップ面積と消費電流の増大を軽減することにある。
【0017】
また本発明の更に他の目的とするところは、差動受信回路により受信される差動入力信号のコモンモード直流電圧レベルの変動による差動終端抵抗の抵抗値の変動を補償することにある。
【0018】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0019】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【0020】
すなわち、本発明の代表的な実施の形態は、差動入力端子(D_RX、/D_RX)と、差動受信回路(2)と、差動終端抵抗回路(3)と、レプリカ抵抗回路(4)と、制御電圧生成回路(5)とを具備する半導体集積回路(1)である。
【0021】
前記制御電圧生成回路(5)は、前記レプリカ抵抗回路(4)の可変レプリカ抵抗の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路(3)の可変差動終端抵抗の抵抗値を所望の値に制御する。
【0022】
前記差動終端抵抗回路(3)は、前記差動入力端子の端子間に出力電流経路が直列に接続された第1トランジスタ(Q1)と第2トランジスタ(Q2)とを含む。
【0023】
前記レプリカ抵抗回路(4)は、接地電圧(GND)から動作電圧(Vdd)に出力電流経路が順番にまた直列に接続された第3トランジスタ(Q3)と第4トランジスタ(Q4)と第1電流源(Q7)とを含む。
【0024】
前記制御電圧生成回路(5)は、前記接地電圧(GND)から前記動作電圧(Vdd)に順番にまた直列に接続された制御トランジスタ(Q8)と第1電圧降下回路(R7、R8)と第2電圧降下回路(R9)と第2電流源(Q9)と、前記制御トランジスタ(Q8)の制御入力端子に出力端子が接続された制御差動増幅器(DA2)とを含む。
【0025】
前記制御電圧生成回路(5)の前記制御差動増幅器(DA2)の非反転入力端子には所定の電圧レベルに設定された基準電圧(Vref)が供給され、前記制御電圧生成回路(5)の前記制御差動増幅器(DA2)の反転入力端子には前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)の電圧降下と前記第4トランジスタ(Q4)の電圧降下との合計電圧であるレプリカ抵抗電圧(Vrcm)が供給される。
【0026】
前記制御トランジスタ(Q8)の出力電流経路は前記接地電圧(GND)と前記第1電圧降下回路(R7、R8)の一端との間に接続され、前記第1電圧降下回路(R7、R8)の前記一端の第1レプリカ抵抗制御電圧(Vcont0)は前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)の制御入力端子に供給される。
【0027】
前記第1電圧降下回路(R7、R8)の他端と前記第2電圧降下回路(R9)の一端の接続中点の第2レプリカ抵抗制御電圧(Vcont1)は、前記レプリカ抵抗回路(4)の前記第4トランジスタ(Q4)の制御入力端子に供給される。
【0028】
前記第2レプリカ抵抗制御電圧(Vcont1)と前記第2電圧降下回路(R9)の電圧降下との合計電圧である差動終端抵抗制御電圧(Vcont1.5)に基づいて生成される制御出力電圧(Vout)によって、前記差動終端抵抗回路(3)の前記第1トランジスタ(Q1)の制御入力端子と前記第2トランジスタ(Q2)の制御入力端子とが制御されることを特徴とするものである(図1参照)。
【発明の効果】
【0029】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0030】
すなわち、本発明によれば、伝送線路の特性インピーダンスと終端抵抗とのインピーダンス整合を容易とすることができる。
【図面の簡単な説明】
【0031】
【図1】図1は、本発明の実施の形態1による差動受信回路と差動終端抵抗とを内蔵する半導体集積回路1の構成を示す図である。
【図2】図2は、図1に示した本発明の実施の形態1による半導体集積回路1に含まれる制御電圧供給回路6の第1差動増幅器DA1の構成を示す図である。
【図3】図3は、図2に示した制御電圧供給回路6の第1差動増幅器DA1から生成される出力電圧Voutと差動終端抵抗制御電圧Vcont1. 5とレプリカ抵抗電圧Vrcmと差動終端抵抗中点電圧Vcmとの関係を示す図である。
【図4】図4は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【図5】図5は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【図6】図6は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【図7】図7は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【図8】図8は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である
【図9】図9は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【図10】図10は、多ビットのデータバスに対応するために、N個の差動受信回路2A〜2NとN個の差動終端抵抗3A〜3NとN個の制御電圧供給回路6A〜6Nと、差動受信回路と差動終端抵抗と制御電圧供給回路の回路個数を増設した場合の本発明の実施の形態1による半導体集積回路1の構成を示す図である。
【図11】図11は、多ビットのデータバスに対応するために、N個の差動受信回路2A〜2NとN個の差動終端抵抗3A〜3NとN個の制御電圧供給回路6A〜6Nと、差動受信回路と差動終端抵抗と制御電圧供給回路の回路個数を増設した場合の本発明の実施の形態2による半導体集積回路1の他の構成を示す図である。
【発明を実施するための形態】
【0032】
1.実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【0033】
〔1〕本発明の代表的な実施の形態は、差動入力端子(D_RX、/D_RX)と、差動受信回路(2)と、差動終端抵抗回路(3)と、レプリカ抵抗回路(4)と、制御電圧生成回路(5)とを具備する半導体集積回路(1)である。
【0034】
前記制御電圧生成回路(5)は、前記レプリカ抵抗回路(4)の可変レプリカ抵抗の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路(3)の可変差動終端抵抗の抵抗値を所望の値に制御する。
【0035】
前記差動終端抵抗回路(3)は、前記差動入力端子の端子間に出力電流経路が直列に接続された第1トランジスタ(Q1)と第2トランジスタ(Q2)とを含む。
【0036】
前記レプリカ抵抗回路(4)は、接地電圧(GND)から動作電圧(Vdd)に出力電流経路が順番にまた直列に接続された第3トランジスタ(Q3)と第4トランジスタ(Q4)と第1電流源(Q7)とを含む。
【0037】
前記制御電圧生成回路(5)は、前記接地電圧(GND)から前記動作電圧(Vdd)に順番にまた直列に接続された制御トランジスタ(Q8)と第1電圧降下回路(R7、R8)と第2電圧降下回路(R9)と第2電流源(Q9)と、前記制御トランジスタ(Q8)の制御入力端子に出力端子が接続された制御差動増幅器(DA2)とを含む。
【0038】
前記制御電圧生成回路(5)の前記制御差動増幅器(DA2)の非反転入力端子には所定の電圧レベルに設定された基準電圧(Vref)が供給され、前記制御電圧生成回路(5)の前記制御差動増幅器(DA2)の反転入力端子には前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)の電圧降下と前記第4トランジスタ(Q4)の電圧降下との合計電圧であるレプリカ抵抗電圧(Vrcm)が供給される。
【0039】
前記制御トランジスタ(Q8)の出力電流経路は前記接地電圧(GND)と前記第1電圧降下回路(R7、R8)の一端との間に接続され、前記第1電圧降下回路(R7、R8)の前記一端の第1レプリカ抵抗制御電圧(Vcont0)は前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)の制御入力端子に供給される。
【0040】
前記第1電圧降下回路(R7、R8)の他端と前記第2電圧降下回路(R9)の一端の接続中点の第2レプリカ抵抗制御電圧(Vcont1)は、前記レプリカ抵抗回路(4)の前記第4トランジスタ(Q4)の制御入力端子に供給される。
【0041】
前記第2レプリカ抵抗制御電圧(Vcont1)と前記第2電圧降下回路(R9)の電圧降下との合計電圧である差動終端抵抗制御電圧(Vcont1.5)に基づいて生成される制御出力電圧(Vout)によって、前記差動終端抵抗回路(3)の前記第1トランジスタ(Q1)の制御入力端子と前記第2トランジスタ(Q2)の制御入力端子とが制御されることを特徴とするものである(図1参照)。
【0042】
前記実施の形態によれば、レプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と差動終端抵抗3の終端抵抗の抵抗値制御とを等しい制御とすることが可能となって、伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合を容易とすることが可能となる。
【0043】
好適な実施の形態による半導体集積回路(1)は、終端抵抗制御差動増幅器(DA1)を含む制御電圧供給回路(6)を更に具備する。
【0044】
前記制御電圧供給回路(6)の前記終端抵抗制御差動増幅器(DA1)は、第1非反転入力端子と第1反転入力端子と第2非反転入力端子と第2反転入力端子と出力端子とを有する。
【0045】
前記終端抵抗制御差動増幅器の前記出力端子から、前記制御出力電圧(Vout)が生成される。
【0046】
前記終端抵抗制御差動増幅器の前記第1非反転入力端子に、前記差動終端抵抗制御電圧(Vcont1.5)が供給される。
【0047】
前記終端抵抗制御差動増幅器の前記第1反転入力端子に、前記制御出力電圧(Vout)が供給される。
【0048】
前記終端抵抗制御差動増幅器の前記第2非反転入力端子に、前記差動終端抵抗回路(3)から生成される差動終端抵抗中点電圧(Vcm)が供給される(図1、図2参照)。
【0049】
前記終端抵抗制御差動増幅器の前記第2反転入力端子に、前記基準電圧(Vref)と前記レプリカ抵抗電圧(Vrcm)とのいずれかの一方の電圧が供給されることを特徴とする(図1、図10、図11参照)。
【0050】
他の好適な実施の形態は、前記制御電圧供給回路(6)の前記終端抵抗制御差動増幅器(DA1)は、前記第1非反転入力端子に供給される前記差動終端抵抗制御電圧(Vcont1.5)と前記第2非反転入力端子に供給される前記差動終端抵抗中点電圧(Vcm)との第1合計電圧(Vcont1.5+Vcm)が前記第1反転入力端子に供給される前記制御出力電圧(Vout)と前記第2反転入力端子に供給される前記一方の電圧(Vrcm)との第2合計電圧(Vout+Vrcm)と等しい電圧レベルとなるように動作することを特徴とする(図1、図2参照)。
【0051】
前記他の好適な実施の形態によれば、差動受信回路によって受信される差動入力信号のコモンモード直流電圧レベルの変動による差動終端抵抗の抵抗値の変動を補償することが可能となる。
【0052】
更に他の好適な実施の形態では、前記差動入力端子は複数の差動入力端子(D_RXA、/D_RXA、D_RXB、/D_RXB〜D_RXN、/D_RXN)であり、前記差動受信回路は複数の差動受信回路(2A、2B〜2N)であり、前記差動終端抵抗回路は複数の差動終端抵抗回路(3A、3B〜3N)であり、前記制御電圧供給回路は複数の制御電圧供給回路(6A、6B〜6N)である。
【0053】
前記複数の差動受信回路(2A、2B〜2N)と前記複数の差動終端抵抗回路(3A、3B〜3N)と前記複数の制御電圧供給回路(6A、6B〜6N)とに、前記レプリカ抵抗回路(4)と前記制御電圧生成回路(5)が共用される。
【0054】
前記複数の制御電圧供給回路の第1制御電圧供給回路(6A)の第1終端抵抗制御差動増幅器(DA1)は、前記複数の差動入力端子の第1差動入力端子(D_RXA、/D_RXA)と前記複数の差動受信回路の第1差動受信回路(2A)とに接続された前記複数の差動終端抵抗回路の第1差動終端抵抗回路(3A)に第1制御出力電圧(VoutA)を供給するものである。
【0055】
前記複数の制御電圧供給回路の第2制御電圧供給回路(6B)の第2終端抵抗制御差動増幅器(DA1)は、前記複数の差動入力端子の第2差動入力端子(D_RXB、/D_RXB)と前記複数の差動受信回路の第2差動受信回路(2B)とに接続された前記複数の差動終端抵抗回路の第2差動終端抵抗回路(3B)に第2制御出力電圧(VoutB)を供給するものである。
【0056】
前記複数の制御電圧供給回路の第N制御電圧供給回路(6N)の第N終端抵抗制御差動増幅器(DA1)は、前記複数の差動入力端子の第N差動入力端子(D_RXN、/D_RXN)と前記複数の差動受信回路の第N差動受信回路(2N)とに接続された前記複数の差動終端抵抗回路の第N差動終端抵抗回路(3N)に第N制御出力電圧(VoutN)を供給するものである。
【0057】
前記第1差動終端抵抗回路(3A)から生成される第1差動終端抵抗中点電圧(VcmA)と前記第2差動終端抵抗回路(3B)から生成される第2差動終端抵抗中点電圧(VcmB)と前記第N差動終端抵抗回路(3N)から生成される第N差動終端抵抗中点電圧(VcmN)とはそれぞれ前記第1制御電圧供給回路(6A)の前記第1終端抵抗制御差動増幅器(DA1)の第2非反転入力端子と前記第2制御電圧供給回路(6B)の前記第2終端抵抗制御差動増幅器(DA1)の第2非反転入力端子と前記第N制御電圧供給回路(6N)の前記第N終端抵抗制御差動増幅器(DA1)の第2非反転入力端子とに供給される。
【0058】
前記第1制御電圧供給回路(6A)の前記第1終端抵抗制御差動増幅器(DA1)の第2反転入力端子と前記第2制御電圧供給回路(6B)の前記第2終端抵抗制御差動増幅器(DA1)の第2反転入力端子と前記第N制御電圧供給回路(6N)の前記第N終端抵抗制御差動増幅器(DA1)の第2反転入力端子とに、前記一方の電圧(Vrcm、Vref)が共通に供給される。
【0059】
前記第1制御電圧供給回路(6A)の前記第1終端抵抗制御差動増幅器(DA1)の第1反転入力端子と前記第2制御電圧供給回路(6B)の前記第2終端抵抗制御差動増幅器(DA1)の第1反転入力端子と前記第N制御電圧供給回路(6N)の前記第N終端抵抗制御差動増幅器(DA1)の第1反転入力端子とに、それぞれ前記第1制御電圧供給回路(6A)の前記第1終端抵抗制御差動増幅器の第1制御出力電圧(VoutA)と前記第2制御電圧供給回路(6B)の前記第2終端抵抗制御差動増幅器の第2制御出力電圧(VoutB)と前記第N制御電圧供給回路(6N)の前記第N終端抵抗制御差動増幅器の第N制御出力電圧(VoutN)とが供給される。
【0060】
前記第1制御電圧供給回路(6A)の前記第1終端抵抗制御差動増幅器(DA1)の第1非反転入力端子と前記第2制御電圧供給回路(6B)の前記第2終端抵抗制御差動増幅器(DA1)の第1非反転入力端子と前記第N制御電圧供給回路(6N)の前記第N終端抵抗制御差動増幅器(DA1)の第1非反転入力端子とに、前記差動終端抵抗制御電圧(Vcont1.5)が共通に供給されることを特徴とするものである(図10、図11参照)。
【0061】
前記更に他の好適な実施の形態によれば、多ビットの差動受信回路と多ビットの差動終端抵抗を内蔵した半導体集積回路でレプリカ抵抗を使用する終端抵抗調整方式を実現する際に、半導体チップ面積と消費電流の増大を軽減することが可能となる。
【0062】
より好適な実施の形態では、前記制御電圧供給回路(6)の前記終端抵抗制御差動増幅器(DA1)は、第1MOSトランジスタ(M1)、第2MOSトランジスタ(M2)、第3MOSトランジスタ(M3)、第4MOSトランジスタ(M4)、第5MOSトランジスタ(M5)、第6MOSトランジスタ(M6)、第7MOSトランジスタ(M7)、第8MOSトランジスタ(M8)、第9MOSトランジスタ(M9)、第10MOSトランジスタ(M10)を含む。
【0063】
前記第1MOSトランジスタと前記第2MOSトランジスタと前記第3MOSトランジスタと前記第6MOSトランジスタと前記第7MOSトランジスタと前記第8MOSトランジスタと前記第9MOSトランジスタと前記第10MOSトランジスタとは第1導電型のMOSトランジスタであり、前記第4MOSトランジスタと前記第5MOSトランジスタとは前記第1導電型と反対導電型の第2導電型のトランジスタである。
【0064】
前記第1MOSトランジスタと前記第6MOSトランジスタと前記第9MOSトランジスタとは、各ゲート端子にバイアス電圧が供給されることによってそれぞれ電流源として動作するものである。
【0065】
前記第4MOSトランジスタと前記第5MOSトランジスタとは、前記第4MOSトランジスタのゲート端子とドレイン端子とが接続されることによって、カレントミラー能動負荷として動作するものである。
【0066】
前記第2MOSトランジスタのソース端子と前記第3MOSトランジスタのソース端子は前記第1MOSトランジスタのドレイン端子に接続され、前記第2MOSトランジスタのゲート端子と前記第3MOSトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第1非反転入力端子と前記第1反転入力端子に接続され、前記第2MOSトランジスタのドレイン端子と前記第3MOSトランジスタのドレイン端子はそれぞれ前記第4MOSトランジスタのドレイン端子と前記第5MOSトランジスタのドレイン端子に接続される。
【0067】
前記第7MOSトランジスタのソース端子と前記第8MOSトランジスタのソース端子は前記第6MOSトランジスタのドレイン端子に接続され、前記第7MOSトランジスタのゲート端子と前記第8MOSトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第2非反転入力端子と前記第2反転入力端子に接続され、前記第7MOSトランジスタのドレイン端子と前記第8MOSトランジスタのドレイン端子はそれぞれ前記第4MOSトランジスタの前記ドレイン端子と前記第5MOSトランジスタの前記ドレイン端子に接続される。
【0068】
前記第10MOSトランジスタのゲート端子は前記第3MOSトランジスタの前記ドレイン端子と前記第5MOSトランジスタの前記ドレイン端子と前記第8MOSトランジスタの前記ドレイン端子に接続され、前記第9MOSトランジスタのドレイン端子と前記第10MOSトランジスタのソース端子は前記終端抵抗制御差動増幅器の前記出力端子に接続されたことを特徴とするものである(図2参照)。
【0069】
具体的な実施の形態では、前記差動終端抵抗回路(3)の前記第1トランジスタ(Q1)の出力電流経路と前記第2トランジスタ(Q2)の出力電流経路にそれぞれ第1抵抗素子(R1)と第2抵抗素子(R2)とが並列に接続される。
【0070】
前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)の出力電流経路と前記第4トランジスタ(Q4)の出力電流経路とにそれぞれ第3抵抗素子(R3)と第4抵抗素子(R4)とが並列に接続される。
【0071】
前記差動終端抵抗回路(3)で前記第1トランジスタ(Q1)と前記第2トランジスタ(Q2)と前記第1抵抗素子(R1)と前記第2抵抗素子(R2)とが接続された差動終端抵抗中点から、前記差動終端抵抗中点電圧(Vcm)が生成されることを特徴とするものである(図1参照)。
【0072】
最も具体的な実施の形態では、前記差動終端抵抗回路(3)の前記第1トランジスタ(Q1)と前記第2トランジスタ(Q2)と前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)と前記第4トランジスタ(Q4)とはNチャンネルMOSトランジスタであることを特徴とするものである(図1参照)。
【0073】
〔2〕本発明の別の観点の代表的な実施の形態は、差動入力端子(D_RX、/D_RX)と、差動受信回路(2)と、差動終端抵抗回路(3)と、レプリカ抵抗回路(4)と、制御電圧生成回路(5)とを具備する半導体集積回路(1)の動作方法である。
【0074】
前記制御電圧生成回路(5)は、前記レプリカ抵抗回路(4)の可変レプリカ抵抗の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路(3)の可変差動終端抵抗の抵抗値を所望の値に制御する。
【0075】
前記差動終端抵抗回路(3)は、前記差動入力端子の端子間に出力電流経路が直列に接続された第1トランジスタ(Q1)と第2トランジスタ(Q2)とを含む。
【0076】
前記レプリカ抵抗回路(4)は、接地電圧(GND)から動作電圧(Vdd)に出力電流経路が順番にまた直列に接続された第3トランジスタ(Q3)と第4トランジスタ(Q4)と第1電流源(Q7)とを含む。
【0077】
前記制御電圧生成回路(5)は、前記接地電圧(GND)から前記動作電圧(Vdd)に順番にまた直列に接続された制御トランジスタ(Q8)と第1電圧降下回路(R7、R8)と第2電圧降下回路(R9)と第2電流源(Q9)と、前記制御トランジスタ(Q8)の制御入力端子に出力端子が接続された制御差動増幅器(DA2)とを含む。
【0078】
前記制御電圧生成回路(5)の前記制御差動増幅器(DA2)の非反転入力端子には所定の電圧レベルに設定された基準電圧(Vref)が供給され、前記制御電圧生成回路(5)の前記制御差動増幅器(DA2)の反転入力端子には前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)の電圧降下と前記第4トランジスタ(Q4)の電圧降下との合計電圧であるレプリカ抵抗電圧(Vrcm)が供給される。
【0079】
前記制御トランジスタ(Q8)の出力電流経路は前記接地電圧(GND)と前記第1電圧降下回路(R7、R8)の一端との間に接続され、前記第1電圧降下回路(R7、R8)の前記一端の第1レプリカ抵抗制御電圧(Vcont0)は前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)の制御入力端子に供給される。
【0080】
前記第1電圧降下回路(R7、R8)の他端と前記第2電圧降下回路(R9)の一端の接続中点の第2レプリカ抵抗制御電圧(Vcont1)は、前記レプリカ抵抗回路(4)の前記第4トランジスタ(Q4)の制御入力端子に供給される。
【0081】
前記第2レプリカ抵抗制御電圧(Vcont1)と前記第2電圧降下回路(R9)の電圧降下との合計電圧である差動終端抵抗制御電圧(Vcont1.5)に基づいて生成される制御出力電圧(Vout)によって、前記差動終端抵抗回路(3)の前記第1トランジスタ(Q1)の制御入力端子と前記第2トランジスタ(Q2)の制御入力端子とが制御されることを特徴とするものである(図1参照)。
【0082】
前記実施の形態によれば、レプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と差動終端抵抗3の終端抵抗の抵抗値制御とを等しい制御とすることが可能となり、伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合を容易とすることが可能となる。
【0083】
2.実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【0084】
[実施の形態1]
《半導体集積回路の構成》
図1は、本発明の実施の形態1による差動受信回路と差動終端抵抗とを内蔵する半導体集積回路1の構成を示す図である。
【0085】
図1に示した本発明の実施の形態1による半導体集積回路1は、差動受信回路2と差動終端抵抗3とレプリカ抵抗回路4と制御電圧生成回路5と制御電圧供給回路6と第1基準電流生成回路7と第2基準電流生成回路8と基準電圧生成回路9とを具備している。
【0086】
《差動受信回路と差動終端抵抗》
半導体集積回路1の差動受信回路2の非反転入力端子と反転入力端子とは非反転受信データ端子D_RXと反転受信データ端子/D_RXとにそれぞれ接続され、非反転受信データ端子D_RXと反転受信データ端子/D_RXとは伝送線路の50Ωの非反転特性インピーダンスTL_Rと50Ωの反転特性インピーダンス/TL_Rとを介して送信側の半導体集積回路10の非反転送信データ端子D_TXと反転送信データ端子/T_RXとにそれぞれ接続されている。
【0087】
非反転受信データ端子D_RXと反転受信データ端子/D_RXとの間に接続された差動終端抵抗3は、NチャンネルMOSトランジスタQ1と抵抗R1の第1並列接続とNチャンネルMOSトランジスタQ2と抵抗R2の第2並列接続との直列接続を含んでいる。差動終端抵抗3の第1並列接続と第2並列接続の接続中点と接地電位GNDとの間には容量C1が接続され、差動終端抵抗3の接続中点の差動終端抵抗中点電圧Vcmは制御電圧供給回路6の第1差動増幅器DA1の第2非反転入力端子に供給される。差動終端抵抗3のNチャンネルMOSトランジスタQ1のゲート端子とNチャンネルMOSトランジスタQ2のゲート端子とは制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutによって制御されることによって、差動終端抵抗3の第1並列接続の並列インピーダンスと第2並列接続の並列インピーダンスとはそれぞれ50Ωに制御される。従って、差動終端抵抗3の直列接続抵抗の100Ωと伝送線路の非反転特性インピーダンスTL_Rと反転特性インピーダンス/TL_Rとの直列抵抗の100Ωがインピーダンス整合して、非反転受信データ端子D_RXと反転受信データ端子/D_RXでの信号反射が抑制され、差動受信端子D_RX、/D_RXの2端子での正確な差動入力信号の受信が可能となる。尚、差動終端抵抗3では、トランジスタQ1とトランジスタQ2とは略同一の素子サイズに設定されて、抵抗R1と抵抗R2とは略同一の抵抗値に設定されている。
【0088】
《基準電圧生成回路および第1と第2の基準電流生成回路》
基準電圧生成回路9は、例えば、良く知られたバンドギャップリファレンス電圧生成回路等を含むことによって半導体製造バラツキ、温度変化、電源電圧Vdd等の変動に対しても、極めて安定な電圧レベルに維持された基準電圧Vrefを生成する。一例としては、基準電圧Vrefは、例えば200mVの電圧レベルに設定されて、この基準電圧Vrefは制御電圧生成回路5の第2差動増幅器DA2の非反転入力端子と第1基準電流生成回路7の第3差動増幅器DA3の反転入力端子と第2基準電流生成回路8の第4差動増幅器DA4の反転入力端子とに供給される。
【0089】
第1基準電流生成回路7は、第3差動増幅器DA3とPチャンネルMOSトランジスタQ10と外部抵抗Rrefを含んでいる。第3差動増幅器DA3の出力端子からPチャンネルMOSトランジスタQ10のゲート端子とドレイン端子と第3差動増幅器DA3の非反転入力端子へのフィードバックによって、第3差動増幅器DA3の非反転入力端子の電圧レベルは基準電圧Vref(=200mV)の電圧レベルと等しく設定される。半導体集積回路1の外部に接続された外部抵抗Rrefの抵抗値を、例えば10kΩの値に設定すると、PチャンネルMOSトランジスタQ10のソース・ドレイン電流経路と外部抵抗Rrefを介して電源電圧Vddから接地電位GNDに流れる第1基準電流の値は20μAとなる。
【0090】
第2基準電流生成回路8は、第4差動増幅器DA4とPチャンネルMOSトランジスタQ11と抵抗R13とを含む。第4差動増幅器DA4の出力端子からPチャンネルMOSトランジスタQ11のゲート端子とドレイン端子と第4差動増幅器DA4の非反転入力端子へのフィードバックによって、第4差動増幅器DA4の非反転入力端子の電圧レベルは基準電圧Vref(=200mV)の電圧レベルと等しく設定される。従って、抵抗R13の抵抗値を例えば10kΩの値に設定すると、PチャンネルMOSトランジスタQ11のソース・ドレイン電流経路と抵抗R13を介して電源電圧Vddから接地電位GNDに流れる第2基準電流の値は20μAとなる。
【0091】
《レプリカ抵抗回路》
レプリカ抵抗回路4は、接地電位GNDと電源電圧Vddとの間にNチャンネルMOSトランジスタQ3と抵抗R3の第3並列接続とNチャンネルMOSトランジスタQ4と抵抗R4の第4並列接続とNチャンネルMOSトランジスタQ5と抵抗R5の第5並列接続とNチャンネルMOSトランジスタQ6と抵抗R6の第6並列接続とPチャンネルMOSトランジスタQ7のドレイン・ソース電流経路の直列接続を含んでいる。
【0092】
このレプリカ抵抗回路4のPチャンネルMOSトランジスタQ7の素子サイズ(=チャンネル幅/チャンネル長)は第1基準電流生成回路7のPチャンネルMOSトランジスタQ10の素子サイズ(=チャンネル幅/チャンネル長)の10倍に正確に設定されることによって、接地電位GNDと電源電圧Vddとの間のレプリカ抵抗回路4には200μAに設定されたバイアス電流が流れる。
【0093】
レプリカ抵抗回路4に含まれるトランジスタQ3のゲート端子とトランジスタQ4のゲート端子とトランジスタQ5のゲート端子とトランジスタQ6のゲート端子とには、制御電圧生成回路5から生成される第1と第2と第3と第4のレプリカ抵抗制御電圧Vcont0、Vcont1、Vcont2、Vcont3がそれぞれ供給される。
【0094】
レプリカ抵抗回路4のトランジスタQ4と抵抗R4との第4並列接続とトランジスタQ5と抵抗R5との第5並列接続との接続中点のレプリカ抵抗電圧(レプリカ抵抗中点電圧)Vrcmは、制御電圧生成回路5の第2差動増幅器DA2の反転入力端子と制御電圧供給回路6の第1差動増幅器DA1の第2反転入力端子に供給される。尚、レプリカ抵抗回路4では、トランジスタQ3とトランジスタQ4とトランジスタQ5とトランジスタQ6とは略同一の素子サイズに設定されて、抵抗R3と抵抗R4と抵抗R5と抵抗R6とは略同一の抵抗値に設定されている。
【0095】
《制御電圧生成回路》
制御電圧生成回路5は、接地電位GNDと電源電圧Vddとの間にNチャンネルMOSトランジスタQ8のソース・ドレイン電流経路と抵抗R7、R8、R9、R10、R11、R12とPチャンネルMOSトランジスタQ9のドレイン・ソース電流経路を含み、更にトランジスタQ8のゲート端子に出力端子が接続された第2差動増幅器DA2を含んでいる。
【0096】
制御電圧生成回路5に含まれたPチャンネルMOSトランジスタQ9の素子サイズ(=チャンネル幅/チャンネル長)は第2基準電流生成回路8のPチャンネルMOSトランジスタQ11の素子サイズ(=チャンネル幅/チャンネル長)と正確に等しく設定されることによって、接地電位GNDと電源電圧Vddの間の制御電圧生成回路5には20μAに設定されたバイアス電流が流れる。一方、制御電圧生成回路5の複数の抵抗R7、R8、R9、R10、R11、R12はそれぞれ2.5kΩの抵抗値に設定されているので、各抵抗R7、R8、R9、R10、R11、R12にはそれぞれ50mVの電圧降下が発生する。
【0097】
制御電圧生成回路5のトランジスタQ8のドレインと抵抗R7との接続点の第1のレプリカ抵抗制御電圧Vcont0はレプリカ抵抗回路4のトランジスタQ3のゲートに供給され、制御電圧生成回路5の抵抗R8と抵抗R9との接続点の第2のレプリカ抵抗制御電圧Vcont1はレプリカ抵抗回路4のトランジスタQ4のゲートに供給されて、制御電圧生成回路5の抵抗R10と抵抗R11の接続点の第3のレプリカ抵抗制御電圧Vcont2はレプリカ抵抗回路4のトランジスタQ5のゲートに供給され、制御電圧生成回路5の抵抗R12とトランジスタQ9のドレインとの接続点の第4のレプリカ抵抗制御電圧Vcont3はレプリカ抵抗回路4のトランジスタQ6のゲートに供給される。
【0098】
第2差動増幅器DA2は非反転入力端子に供給される基準電圧生成回路9の基準電圧Vrefと反転入力端子に供給されるレプリカ抵抗回路4のレプリカ抵抗電圧Vrcmを比較して、その比較出力電圧によってトランジスタQ8のゲート端子を制御する。従って、レプリカ抵抗回路4のレプリカ抵抗電圧Vrcm、第2差動増幅器DA2の反転入力端子と出力端子、トランジスタQ8のゲート端子とドレイン端子、抵抗R7〜R10、レプリカ抵抗回路4のトランジスタQ5のゲート端子とソース端子、最後にレプリカ抵抗電圧Vrcmの負帰還経路が形成されることによって、レプリカ抵抗回路4のレプリカ抵抗電圧Vrcmの電圧レベルが基準電圧生成回路9の基準電圧Vrefと一致するように第2差動増幅器DA2は負帰還経路を制御する。
【0099】
更に、制御電圧生成回路5の抵抗R9と抵抗R10との接続中点の差動終端抵抗制御電圧Vcont1.5は、制御電圧供給回路6の第1差動増幅器DA1の第1非反転入力端子に供給される。
【0100】
《制御電圧供給回路》
制御電圧供給回路6は、第1非反転入力端子に制御電圧生成回路5の差動終端抵抗制御電圧Vcont1.5が供給され、第1反転入力端子にその出力電圧Voutが供給され、第2非反転入力端子には差動終端抵抗3の差動終端抵抗中点電圧Vcmが供給され、第2反転入力端子にレプリカ抵抗回路4のレプリカ抵抗電圧Vrcmが供給される第1差動増幅器DA1を含んでいる。
【0101】
制御電圧供給回路6の第1差動増幅器DA1は、第1非反転入力端子の差動終端抵抗制御電圧Vcont1.5と第2非反転入力端子の差動終端抵抗中点電圧Vcmとの合計電圧Vcont1.5+Vcmが第1反転入力端子の出力電圧Voutと第2反転入力端子のレプリカ抵抗電圧Vrcmとの合計電圧Vout+Vrcmと等しい電圧レベルとなるように動作するものである。従って、制御電圧供給回路6の第1差動増幅器DA1の出力端子からVout=Vcont1.5+Vcm−Vrcmの関係の出力電圧Voutが生成され、この出力電圧Voutは差動終端抵抗3のトランジスタQ1、Q2の両ゲート端子に供給される。
【0102】
尚、制御電圧生成回路5の第2差動増幅器DA2による負帰還制御によりレプリカ抵抗回路4のレプリカ抵抗電圧Vrcmの電圧レベルが基準電圧生成回路9の基準電圧Vrefと一致するように制御されるので、制御電圧供給回路6の第1差動増幅器DA1の第2反転入力端子にはレプリカ抵抗電圧Vrcmの代わりに基準電圧Vrefを供給することも可能である。これは、図2より以降の本発明の全ての実施の形態において、適用可能なものである。
【0103】
《半導体集積回路の動作》
以下に、図1に示した本発明の実施の形態1による差動受信回路と差動終端抵抗とを内蔵する半導体集積回路1の動作を説明する。
【0104】
差動受信データ端子D_RX、/D_RXに接続された伝送線路の特性インピーダンスTL_R、/TL_Rの合成100Ωと差動終端抵抗3の直列接続抵抗の100Ωのインピーダンス整合を実現するためには、レプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と差動終端抵抗3の終端抵抗の抵抗値制御とを等しい制御とする必要がある。すなわち、差動終端抵抗3とレプリカ抵抗回路4の可変抵抗素子としてのトランジスタQ1、Q2、Q3、Q4は非線形素子であるで、非線形素子のトランジスタQ1、Q2、Q3、Q4の可変抵抗の両端子間の電圧レベルが変化すると、可変抵抗の抵抗値は変化する。
【0105】
従って、レプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と差動終端抵抗3の終端抵抗の抵抗値制御とを等しい制御とするためには、差動終端抵抗3のトランジスタQ1、Q2の各両端子間電圧レベルとレプリカ抵抗回路4のトランジスタQ3、Q4の各両端子間電圧レベルとを等しくする必要がある。
【0106】
一方、レプリカ抵抗回路4において、接地電位GNDのサイドのトランジスタQ3と抵抗R3の第3並列接続は伝送線路の反転特性インピーダンス/TL_Rのレプリカとして機能して、中間のトランジスタQ4と抵抗R4の第4並列接続は差動終端抵抗3のトランジスタQ1と抵抗R1の第1並列接続のレプリカとして機能して、中間のトランジスタQ5と抵抗R5の第5並列接続は差動終端抵抗3のトランジスタQ2と抵抗R2の第2並列接続とのレプリカとして機能して、電源電圧VddのサイドのトランジスタQ6と抵抗R6の第6並列接続とは伝送線路の非反転特性インピーダンスTL_Rのレプリカとして機能するものである。
【0107】
更に差動終端抵抗3のインピーダンス整合は、送信側の半導体集積回路10の非反転送信データ端子D_TXと反転送信データ端子/D_TXとに、400mVの端子電圧とゼロボルトの端子電圧がそれぞれ発生している条件である。この条件において、差動終端抵抗3のトランジスタQ1と抵抗R1の第1並列接続の並列インピーダンスとトランジスタQ2と抵抗R2の第2並列接続の並列インピーダンスはそれぞれ50Ωに制御される必要がある。このように制御された場合には、伝送線路の特性インピーダンスTL_Rと差動終端抵抗3のトランジスタQ1とトランジスタQ2と伝送線路の特性インピーダンス/TL_Rにそれぞれ100mVの端子間電圧が発生することになる。
【0108】
一方、基準電圧生成回路9と第1基準電流生成回路7と第2基準電流生成回路8と制御電圧生成回路5とは、レプリカ抵抗回路4の4個のトランジスタQ3〜Q6の各トランジスタにそれぞれ100mVの端子間電圧が発生するように動作する。この動作は、下記のように実行されるものである。
【0109】
まず制御電圧生成回路5の第2差動増幅器DA2は、非反転入力端子に供給される200mVの基準電圧Vrefのレベルに反転端子に供給されるレプリカ抵抗回路4のレプリカ抵抗電圧Vrcmのレベルが一致するように、第1と第2と第3と第4のレプリカ抵抗制御電圧Vcont0、Vcont1、Vcont2、Vcont3を生成する。
【0110】
まず、制御電圧生成回路5の第1のレプリカ抵抗制御電圧Vcont0がレプリカ抵抗回路4の第3並列接続のトランジスタQ3のしきい値電圧Vthと略等しいゲート・ソース電圧Vgsとされことによって、トランジスタQ3と抵抗R3との第3並列接続の抵抗値は500Ωに設定される。一方、レプリカ抵抗回路4のバイアス電流は200μAに設定されているので、レプリカ抵抗回路4のトランジスタQ3と抵抗R3との第3並列接続に100mVの端子間電圧が発生する。
【0111】
制御電圧生成回路5の複数の抵抗R7〜R12の各抵抗にはそれぞれ50mVの電圧降下が発生しているので、制御電圧生成回路5の第2のレプリカ抵抗制御電圧Vcont1は2個の抵抗R7、R8の電圧降下100mVとトランジスタQ3のゲート・ソース電圧Vgsとを合計した電圧レベルとなる。また第2のレプリカ抵抗制御電圧Vcont1の電圧レベルから第4並列接続のトランジスタQ4のゲート・ソース電圧Vgsを減算した100mVの端子間電圧が、トランジスタQ3と抵抗R3の第3並列接続に供給される。
【0112】
更に制御電圧生成回路5の第2のレプリカ抵抗制御電圧Vcont1がレプリカ抵抗回路4の第4並列接続のトランジスタQ4のゲート端子に供給されることによって、トランジスタQ4と抵抗R4の第4並列接続の抵抗値は500Ωに設定される。一方、レプリカ抵抗回路4のバイアス電流は200μAに設定されているので、レプリカ抵抗回路4のトランジスタQ4と抵抗R4の第4並列接続に100mVの端子間電圧が発生する。
【0113】
制御電圧生成回路5の第3のレプリカ抵抗制御電圧Vcont2は4個の抵抗R7〜R10の電圧降下200mVとトランジスタQ3のゲート・ソース電圧Vgsとを合計した電圧レベルとなる。また、第3のレプリカ抵抗制御電圧Vcont2の電圧レベルから第5並列接続のトランジスタQ5のゲート・ソース電圧Vgsを減算した200mVの端子間電圧が、トランジスタQ4と抵抗R4の第4並列接続とトランジスタQ3と抵抗R3の第3並列接続との直列接続に供給される。
【0114】
更に制御電圧生成回路5の第3のレプリカ抵抗制御電圧Vcont2がレプリカ抵抗回路4の第5並列接続のトランジスタQ5のゲート端子に供給されることによって、トランジスタQ5と抵抗R5の第5並列接続の抵抗値は500Ωに設定される。一方、レプリカ抵抗回路4のバイアス電流は200μAに設定されているので、レプリカ抵抗回路4のトランジスタQ5と抵抗R5の第5並列接続に100mVの端子間電圧が発生する。
【0115】
制御電圧生成回路5の第4のレプリカ抵抗制御電圧Vcont3は6個の抵抗R7〜R12の電圧降下300mVとトランジスタQ3のゲート・ソース電圧Vgsとを合計した電圧レベルとなる。また、第4のレプリカ抵抗制御電圧Vcont3の電圧レベルから第6並列接続のトランジスタQ6のゲート・ソース電圧Vgsを減算した300mVの端子間電圧が、トランジスタQ5と抵抗R5の第5並列接続とトランジスタQ4と抵抗R4の第4並列接続とトランジスタQ3と抵抗R3の第3並列接続との直列接続に供給される。
【0116】
更に制御電圧生成回路5の第4のレプリカ抵抗制御電圧Vcont3がレプリカ抵抗回路4の第6並列接続のトランジスタQ6のゲート端子に供給されることによって、トランジスタQ6と抵抗R6の第6並列接続の抵抗値は500Ωに設定される。一方、レプリカ抵抗回路4のバイアス電流は200μAに設定されているので、レプリカ抵抗回路4のトランジスタQ6と抵抗R6の第6並列接続には100mVの端子間電圧が発生する。
【0117】
またレプリカ抵抗回路4の第3並列接続と第4並列接続と第5並列接続と第6並列接続との各並列接続の抵抗値が500Ω以下に制御されて、200mVの基準電圧Vrefのレベル以下にレプリカ抵抗回路4のレプリカ抵抗電圧Vrcmの電圧レベルが低下したと想定する。すると、制御電圧生成回路5の第1差動増幅器DA1の出力電圧が上昇して、NチャンネルMOSトランジスタQ8の導通度が増大する。従って、制御電圧生成回路5の第1と第2と第3と第4のレプリカ抵抗制御電圧Vcont0、Vcont1、Vcont2、Vcont3の各電圧レベルが低下して、レプリカ抵抗回路4の第3と第4と第5と第6の並列接続の各並列接続の抵抗値が500Ωと等しくなるまで増加され、レプリカ抵抗回路4のレプリカ抵抗電圧Vrcmの電圧レベルが200mVの基準電圧Vrefのレベルと等しくなるまで上昇される。
【0118】
レプリカ抵抗回路4の第3並列接続と第4並列接続と第5並列接続と第6並列接続との各並列接続の抵抗値が500Ωに正確に設定された状態での制御電圧生成回路5の抵抗R9と抵抗R10の接続中点の差動終端抵抗制御電圧Vcont1.5は、制御電圧供給回路6の第1差動増幅器DA1の第1非反転入力端子に供給される。特に、制御電圧生成回路5の差動終端抵抗制御電圧Vcont1.5の電圧レベルは、差動終端抵抗3に含まれたトランジスタQ1と抵抗R1の第1並列接続とトランジスタQ2と抵抗R2の第2並列接続のレプリカとして機能するレプリカ抵抗回路4の第4並列接続のトランジスタQ4のゲートと第5並列接続のトランジスタQ5のゲートとにそれぞれ供給される第2と第3のレプリカ抵抗制御電圧Vcont1、Vcont2の中間電圧レベルに設定されている。
【0119】
レプリカ抵抗回路4のレプリカ抵抗電圧Vrcmと差動終端抵抗3の差動終端抵抗中点電圧Vcmとが等しい場合に、制御電圧供給回路6の第1差動増幅器DA1は制御電圧生成回路5から生成される差動終端抵抗制御電圧Vcont1.5それ自身を出力電圧Voutとして差動終端抵抗3のトランジスタQ1、Q2のゲート端子に供給する。この状態での制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutに応答して、差動終端抵抗3のトランジスタQ1と抵抗R1の第1並列接続の並列インピーダンスとトランジスタQ2と抵抗R2の第2並列接続の並列インピーダンスとはそれぞれ50Ωに制御される。これは、差動終端抵抗3のトランジスタQ1、Q2の素子サイズ(=チャンネル幅/チャンネル長)が、レプリカ抵抗回路4の4個のトランジスタQ3〜Q6の素子サイズ(=チャンネル幅/チャンネル長)の10倍のサイズに設定されているためである。また、差動終端抵抗3の抵抗R1、R2の抵抗値が、レプリカ抵抗回路4の4個の抵抗R3〜R6の抵抗値の1/10の抵抗値に設定されているためである。
【0120】
従って、制御電圧生成回路5の第2と第3のレプリカ抵抗制御電圧Vcont1、Vcont2によりレプリカ抵抗回路4のトランジスタQ4と抵抗R4の第4並列接続とトランジスタQ5と抵抗R5の第5並列接続の抵抗値を500Ωに制御する状態では、制御電圧生成回路5の差動終端抵抗制御電圧Vcont1.5と同一レベルの出力電圧Voutによって差動終端抵抗3のトランジスタQ1と抵抗R1の第1並列接続とトランジスタQ2と抵抗R2の第2並列接続の抵抗値とは50Ωに制御されるものとなる。尚、実際には、差動終端抵抗3のトランジスタQ1と抵抗R1との第1並列接続の抵抗値は50Ω−αに制御され、トランジスタQ2と抵抗R2との第2並列接続の抵抗値とは50Ω+αに制御され、差動終端抵抗3の直列接続抵抗は合計100Ωに制御されるものである。その理由は、差動終端抵抗3の2個のトランジスタQ1、Q2の両ゲート端子に供給される制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutとしての制御電圧生成回路5の差動終端抵抗制御電圧Vcont1.5の電圧レベルは、制御電圧生成回路5の第2と第3のレプリカ抵抗制御電圧Vcont1、Vcont2の中間電圧レベルに設定されているためである。
【0121】
実際に差動終端抵抗3のインピーダンス整合が実行される状態において、差動終端抵抗3の差動終端抵抗中点電圧Vcmの電圧レベルがレプリカ抵抗回路4のレプリカ抵抗電圧Vrcmの電圧レベルと不一致となった場合にも、制御電圧供給回路6の第1差動増幅器DA1はこの電圧レベル誤差に自動的に応答して差動終端抵抗3の2個のトランジスタQ1、Q2の両ゲート端子に供給される出力電圧Voutの自動調整を実行する。すなわち、例えば、差動終端抵抗中点電圧Vcmの電圧レベルがレプリカ抵抗電圧Vrcmの電圧レベルよりも増大すると、上述したVout=Vcont1.5+Vcm−Vrcmの関係に従って、電圧レベル誤差Vcm−Vrcmの分、制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutの電圧レベルが増大する。
【0122】
その結果、制御電圧供給回路6の第1差動増幅器DA1を利用することによって、差動終端抵抗中点電圧Vcmの電圧レベルがレプリカ抵抗電圧Vrcmの電圧レベルよりも増大して差動終端抵抗3の直列接続抵抗が100Ω以下に低下することが軽減されて、差動終端抵抗3の直列接続抵抗を略100Ωの抵抗値に維持することが可能となる。
【0123】
更に、本発明の実施の形態1は、図1に示した半導体集積回路1の回路構成にのみ、限定されるものではなく、その他の回路構成を採用することが可能である。
【0124】
例えば、図1に示した半導体集積回路1において、破線ELの内部の回路素子を省略することによって、回路素子数と消費電力とを削減することが可能である。
【0125】
従って、破線ELの内部の回路素子を省略した場合には、制御電圧生成回路5では差動終端抵抗制御電圧Vcont1.5が生成される抵抗R9はトランジスタQ9のドレインに直接接続され、レプリカ抵抗回路4ではレプリカ抵抗電圧Vrcmが生成される第4並列接続のトランジスタQ4と抵抗R4の接続点はトランジスタQ7のドレインに直接接続される。
【0126】
この回路接続の場合でも、レプリカ抵抗回路4のレプリカ抵抗電圧Vrcm、第2差動増幅器DA2の反転入力端子と出力端子、トランジスタQ8のゲート端子とドレイン端子、抵抗R7〜R8、レプリカ抵抗回路4のトランジスタQ4のゲート端子とドレイン端子、最後にレプリカ抵抗電圧Vrcmの負帰還経路が形成され、レプリカ抵抗回路4のレプリカ抵抗電圧Vrcmの電圧レベルが基準電圧Vrefと一致するように第2差動増幅器DA2は負帰還経路を制御するものである。
【0127】
従って、制御電圧生成回路5の第1と第2のレプリカ抵抗制御電圧Vcont0、Vcont1によりレプリカ抵抗回路4のトランジスタQ3と抵抗R3の第3並列接続とトランジスタQ4と抵抗R4の第4並列接続の抵抗値を500Ωに制御する状態では、制御電圧生成回路5の差動終端抵抗制御電圧Vcont1.5と同一レベルの出力電圧Voutによって差動終端抵抗3のトランジスタQ1と抵抗R1の第1並列接続とトランジスタQ2と抵抗R2の第2並列接続の抵抗値とは50Ωに制御されるものとなり、伝送線路の特性インピーダンスと終端抵抗とのインピーダンス整合を容易とすることができる。
【0128】
《実施の形態1の効果》
以上、説明した図1に示した本発明の実施の形態1による半導体集積回路1によれば、下記のようにして当初の目的を達成することが可能となる。
【0129】
すなわち、送信側の半導体集積回路10の非反転送信データ端子D_TXと反転送信データ端子D_TXとに400mVの端子電圧とゼロボルトの端子電圧とが発生している条件で伝送線路の特性インピーダンスTL_R、/TL_Rの合成100Ωと差動終端抵抗3の合成100Ωとのインピーダンス整合を実現する際には、伝送線路の特性インピーダンスTL_R、/TL_Rで合計200mVの電圧降下が発生する一方、差動終端抵抗3でも合計200mVの電圧降下が発生する。具体的には、差動受信回路2と差動終端抵抗3が接続された反転受信データ端子/D_RXの端子電圧は100mVとなり、差動受信回路2と差動終端抵抗3が接続された非反転受信データ端子/D_RXの端子電圧は300mVとなっている。
【0130】
一方、インピーダンス整合を実現するために、基準電圧生成回路9と第1基準電流生成回路7と第2基準電流生成回路8とレプリカ抵抗回路4と制御電圧生成回路5の動作によって、レプリカ抵抗回路4の少なくとも2個の直列接続されたトランジスタQ3、Q4の各トランジスタには100mVの端子間電圧が発生している。
【0131】
従って、差動終端抵抗3とレプリカ抵抗回路4との非線形素子としてのトランジスタQ1、Q2、Q3、Q4の可変抵抗の両端子間の電圧レベルをそれぞれ一致できるので、レプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と差動終端抵抗3の終端抵抗の抵抗値制御とを等しい制御とすることが可能となり、伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合を容易とすることが可能となる。
【0132】
次に、多ビット(複数レーン、複数チャンネル)のデータバスに対応するためには、図1に示した本発明の実施の形態1による半導体集積回路1では、差動受信回路2と差動終端抵抗3と制御電圧供給回路6とを多ビット分の個数、増設すれば良く、この多ビット分の差動受信回路2と差動終端抵抗3と制御電圧供給回路6にレプリカ抵抗回路4と制御電圧生成回路5と第1基準電流生成回路7と第2基準電流生成回路8と基準電圧生成回路9とを共用することが可能となる。その結果、多ビットの差動受信回路と多ビットの差動終端抵抗を内蔵した半導体集積回路でレプリカ抵抗を使用する終端抵抗調整方式を実現する際に、半導体チップ面積と消費電流の増大を軽減することが可能となる。
【0133】
更に、差動終端抵抗中点電圧Vcmの電圧レベルがレプリカ抵抗電圧Vrcmの電圧レベルよりも増大すると、上述の関係に従って電圧レベル誤差Vcm−Vrcmの分、制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutの電圧レベルが増大する。その結果、差動終端抵抗3の直列接続抵抗が100Ω以下に低下することが軽減されて、差動終端抵抗3の直列接続抵抗を略100Ωの抵抗値に維持することが可能となる。従って、差動受信回路によって受信される差動入力信号のコモンモード直流電圧レベルの変動による差動終端抵抗の抵抗値の変動を補償することが可能となる。
【0134】
《制御電圧供給回路の第1差動増幅器》
図2は、図1に示した本発明の実施の形態1による半導体集積回路1に含まれる制御電圧供給回路6の第1差動増幅器DA1の構成を示す図である。
【0135】
図2に示すように、制御電圧供給回路6の第1差動増幅器DA1は、8個のPチャンネルMOSトランジスタM1〜M3、M6〜M10と2個のNチャンネルMOSトランジスタM4〜M5とを含んでいる。3個のトランジスタM1、M6、M9のゲート端子と電源電圧Vddとの間には、安定なゲートバイアス電圧Vgが供給されるので、3個のトランジスタM1、M6、M9のソース・ドレイン経路には安定に維持された定電流が流れる。
【0136】
第1非反転入力端子の差動終端抵抗制御電圧Vcont1. 5がゲート端子に供給されるトランジスタM2と第1反転入力端子の出力電圧Voutがゲート端子に供給されるトランジスタM3は第1差動対トランジスタを構成する一方、第2非反転入力端子の差動終端抵抗中点電圧Vcmがゲート端子に供給されるトランジスタM7と第2反転入力端子のレプリカ抵抗電圧Vrcmがゲート端子に供給されるトランジスタM8は第2差動対トランジスタを構成する。
【0137】
2個のNチャンネルMOSトランジスタM4〜M5は、第1差動対トランジスタM2〜M3と第2差動対トランジスタM7〜M8との共通のカレントミラー能動負荷として機能する。出力端子に接続されたPチャンネルMOSトランジスタM10は、カレントミラー能動負荷M4〜M5の出力信号に応答するソースフォロワとして動作する。
【0138】
ソースフォロワM10のソースフォロワ出力信号Voutが第1差動対トランジスタのトランジスタM3のゲート端子である第1反転入力端子に接続されているので、定電流トランジスタM1と第1差動対トランジスタM2〜M3とカレントミラー能動負荷M4〜M5とソースフォロワ回路M9〜M10はボルテージフォロワ回路として機能する。
【0139】
その結果、制御電圧供給回路6の第1差動増幅器DA1の出力端子の出力電圧Voutは、第1非反転入力端子としてのトランジスタM2のゲート端子に供給される差動終端抵抗制御電圧Vcont1. 5の電圧レベルに追従する。
【0140】
更に、トランジスタM2のドレイン端子とトランジスタM7のドレイン端子とはカレントミラー能動負荷M4〜M5の入力トランジスタM4のドレイン端子に接続されているので、トランジスタM2とトランジスタM7は第1差動増幅器DA1の出力端子の出力電圧Voutに関して非反転信号伝達動作に関して並列動作を実行する。従って、第1差動増幅器DA1のオープンループゲイン値をGと想定すれば、第1差動増幅器DA1の出力端子には、第1非反転入力端子としてのトランジスタM2のゲート端子に供給される差動終端抵抗制御電圧Vcont1. 5と第2非反転入力端子としてのトランジスタM7のゲート端子に供給される差動終端抵抗中点電圧Vcmとの非反転合成信号電圧G・(Vcont1.5+Vcm)が生成される。
【0141】
更に、トランジスタM3のドレイン端子とトランジスタM8のドレイン端子とはカレントミラー能動負荷M4〜M5の出力トランジスタM5のドレイン端子に接続されているので、トランジスタM3とトランジスタM7は第1差動増幅器DA1の出力端子の出力電圧Voutに関して反転信号伝達動作に関して並列動作を実行する。従って、第1差動増幅器DA1のオープンループゲイン値をGと想定すれば、第1差動増幅器DA1の出力端子には、第1反転入力端子としてのトランジスタM3のゲート端子に供給される出力電圧Voutと第2反転入力端子としてのトランジスタM8のゲート端子に供給されるレプリカ抵抗電圧Vrcmとの反転合成信号電圧−G・(Vout+Vrcm)が生成される。
【0142】
ソースフォロワM10のソース端子では、非反転合成信号電圧G・(Vcont1.5+Vcm)と反転合成信号電圧−G・(Vout+Vrcm)との最終合成信号電圧G・(Vcont1.5+Vcm−Vout−Vrcm)が生成される。しかし、ソースフォロワM10のソース端子から第1反転入力端子のトランジスタM3のゲート端子の負帰還により、この最終合成信号電圧はトランジスタM3のゲート端子に供給される出力電圧Voutの電圧レベルと等しいレベルに制御されるので、G・(Vcont1.5+Vcm−Vout−Vrcm)=Voutの関係が成立する。
【0143】
この関係からVout=G・(Vcont1.5+Vcm−Vrcm)/(G+1)の関係が得られるが、第1差動増幅器DA1のオープンループゲイン値G≧1の条件が得られるので、Vout≒Vcont1.5+Vcm−Vrcmの近似関係を得ることが可能となる。
【0144】
図3は、図2に示す制御電圧供給回路6の第1差動増幅器DA1から生成される出力電圧Voutと差動終端抵抗制御電圧Vcont1. 5とレプリカ抵抗電圧Vrcmと差動終端抵抗中点電圧Vcmとの関係を示す図である。
【0145】
図3から上述したVout≒Vcont1.5+Vcm−Vrcmの関係に従って、電圧レベル誤差Vcm−Vrcmの分、差動終端抵抗制御電圧Vcont1. 5よりも、制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutの電圧レベルが増大することが理解される。
【0146】
その結果、制御電圧供給回路6の第1差動増幅器DA1を利用することによって、差動終端抵抗中点電圧Vcmの電圧レベルがレプリカ抵抗電圧Vrcmの電圧レベルよりも増大して差動終端抵抗3の直列接続抵抗が100Ω以下への低下することが軽減され、差動終端抵抗3の直列接続抵抗を略100Ωの抵抗値に維持することが可能となる。
【0147】
《その他の差動終端抵抗》
更に本発明においては、差動終端抵抗3の構成としては図1に示した本発明の実施の形態1による半導体集積回路1に含まれた差動終端抵抗3の回路構成に制限されるものではない。
【0148】
図4は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【0149】
図4に示した差動終端抵抗3が図1に示した差動終端抵抗3と相違するのは、図4の差動終端抵抗3ではNチャンネルMOSトランジスタQ1と抵抗R1の第1直列接続とNチャンネルMOSトランジスタQ2と抵抗R2の第2直列接続との直列接続を含み、第1直列接続と第2直列接続の接続中点と接地電位GNDとの間に容量C1が接続され、差動終端抵抗3の接続中点から差動終端抵抗中点電圧Vcmが生成されることである。
【0150】
このような回路構成の相違にもかかわらず、半導体集積回路1に含まれるレプリカ抵抗回路4と制御電圧生成回路5と制御電圧供給回路6と第1基準電流生成回路7と第2基準電流生成回路8と基準電圧生成回路9の動作によって図4に示した差動終端抵抗3もレプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と等しい制御が可能となり、差動終端抵抗3と伝送線路の特性インピーダンスとの間のインピーダンス整合を容易とすることが可能となる。
【0151】
尚、その際に、レプリカ抵抗回路4では、接地電位GNDと電源電圧Vddの間にNチャンネルMOSトランジスタQ3と抵抗R3の第3直列接続とNチャンネルMOSトランジスタQ4と抵抗R4の第4直列接続とNチャンネルMOSトランジスタQ5と抵抗R5の第5直列接続とNチャンネルMOSトランジスタQ6と抵抗R6の第6直列接続とPチャンネルMOSトランジスタQ7のドレイン・ソース電流経路の直列接続に接続方式を変更することが推奨される。
【0152】
図5は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【0153】
図5に示した差動終端抵抗3が図1に示した差動終端抵抗3と相違するのは、図5の差動終端抵抗3ではNチャンネルMOSトランジスタQ1と抵抗R1の第1並列接続とNチャンネルMOSトランジスタQ2と抵抗R2の第2並列接続との間に2個のNチャンネルMOSトランジスタQ13、Q14の直列接続が追加され、2個のトランジスタQ13、Q14の接続中点と接地電位GNDとの間に容量C1が接続され、2個のトランジスタQ13、Q14の接続中点から差動終端抵抗中点電圧Vcmが生成されることである。
【0154】
図5に示す差動終端抵抗3を使用して伝送線路の特性インピーダンスとの間のインピーダンス整合を実施して差動受信信号を受信する動作状態ではハイレベルの制御信号Cnt_SWによって2個のトランジスタQ13、Q14をオン状態に制御する一方、差動終端抵抗3のインピーダンス整合動作を非動作状態に制御する際にはローレベルの制御信号Cnt_SWによって2個のトランジスタQ13、Q14をオフ状態に制御して差動終端抵抗3を高インピーダンス状態とする。
【0155】
図6は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【0156】
図6に示した差動終端抵抗3が図1に示した差動終端抵抗3と相違するのは、図6の差動終端抵抗3では図1に示した差動終端抵抗3に含まれていた抵抗R1と抵抗R2とが省略されたことである。従って、図6の差動終端抵抗3ではNチャンネルMOSトランジスタQ1とNチャンネルMOSトランジスタQ2の接続中点と接地電位GNDとの間に容量C1が接続され、この接続中点から差動終端抵抗中点電圧Vcmが生成される。
【0157】
このような回路構成の相違にもかかわらず、半導体集積回路1に含まれるレプリカ抵抗回路4と制御電圧生成回路5と制御電圧供給回路6と第1基準電流生成回路7と第2基準電流生成回路8と基準電圧生成回路9の動作によって図6に示した差動終端抵抗3もレプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と等しい制御が可能となり、差動終端抵抗3と伝送線路の特性インピーダンスとの間のインピーダンス整合を容易とすることが可能となる。
【0158】
尚、その際には、レプリカ抵抗回路4で接地電位GNDと電源電圧Vddの間の抵抗R3、抵抗R4、抵抗R5、抵抗R6を省略して、5個のNチャンネルMOSトランジスタQ3、Q4、Q5、Q6、Q7のみでレプリカ抵抗回路4を構成することが推奨される。
【0159】
図7は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【0160】
図7に示した差動終端抵抗3が図1に示した差動終端抵抗3と相違するのは、図7の差動終端抵抗3ではトランジスタQ1と抵抗R1の第1並列接続とトランジスタQ2と抵抗R2の第2並列接続との直列接続と並列に第1容量C1と2個のNチャンネルMOSトランジスタQ13、Q14と第2容量C2との直列接続が非反転受信データ端子D_RXと反転受信データ端子/D_RXとの間に接続され、2個のトランジスタQ13、Q14の接続中点から差動終端抵抗中点電圧Vcmが生成されることである。
【0161】
図7に示す差動終端抵抗3を使用して伝送線路の特性インピーダンスとの間のインピーダンス整合を実施して差動受信信号を受信する動作状態では、ハイレベルの制御信号Cnt_SWにより2個のトランジスタQ13、Q14をオン状態に制御して、トランジスタQ13、Q14の接続中点から差動終端抵抗中点電圧Vcmを生成する。差動終端抵抗3のインピーダンス整合動作を非動作状態に制御する際には、ローレベルの制御信号Cnt_SWによって2個のトランジスタQ13、Q14をオフ状態に制御してトランジスタQ13、Q14の接続中点の差動終端抵抗中点電圧Vcmを接地電位GNDの低電圧レベルとする。従って、制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutは、Vout=Vcont1.5+Vcm−Vrcmの関係に従って低下するので、差動終端抵抗3のトランジスタQ1、Q2の可変抵抗の抵抗値が増加して差動終端抵抗3は高インピーダンス状態に制御される。
【0162】
図8は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【0163】
図8に示した差動終端抵抗3が図1に示した差動終端抵抗3と相違するのは、図8の差動終端抵抗3ではトランジスタQ1と並列接続された抵抗R1とトランジスタQ2と並列接続された抵抗R2とが2個の直列抵抗R1a、R1bと2個の直列抵抗R2a、R2bとにそれぞれ置換されていることである。
【0164】
更に、図8の差動終端抵抗3では、トランジスタQ1と並列接続された2個の直列抵抗R1a、R1bの接続中点と接地電位GNDとの間に第1容量C1Aが接続され第1容量C1Aの両端から第1差動終端抵抗中点電圧VcmAが生成されて、トランジスタQ2と並列接続された2個の直列抵抗R2a、R2bの接続中点と接地電位GNDとの間に第2容量C1Bが接続され第2容量C1Bの両端から第2差動終端抵抗中点電圧VcmBが生成される。
【0165】
更に、図8に示すように図1の半導体集積回路1に含まれた制御電圧供給回路6と全く同様に構成された第1制御電圧供給回路6Aと第2制御電圧供給回路6Aとが差動終端抵抗3に接続されている。
【0166】
差動終端抵抗3から生成される第1差動終端抵抗中点電圧VcmAと第2差動終端抵抗中点電圧VcmBとは、第1制御電圧供給回路6Aの第2非反転入力端子と第2制御電圧供給回路6Aとの第2非反転入力端子とにそれぞれ供給される。第1制御電圧供給回路6Aの第1非反転入力端子と第2制御電圧供給回路6Aとの第1非反転入力端子とに図1の半導体集積回路1に含まれた制御電圧生成回路5の抵抗R9と抵抗R10の接続中点の差動終端抵抗制御電圧Vcont1.5が共通に供給され、第1制御電圧供給回路6Aの第2反転入力端子と第2制御電圧供給回路6Aとの第2反転入力端子とにレプリカ抵抗回路4から生成されるレプリカ抵抗電圧Vrcmが共通に供給される。
【0167】
第1制御電圧供給回路6Aの出力端子から生成される第1出力電圧VoutAは第1制御電圧供給回路6Aの第1反転入力端子と差動終端抵抗3のトランジスタQ1のゲート端子に供給され、更に第2制御電圧供給回路6Bの出力端子から生成される第2出力電圧VoutBは第2制御電圧供給回路6Bの第1反転入力端子と差動終端抵抗3のトランジスタQ2のゲート端子に供給されている。
【0168】
第1制御電圧供給回路6Aの第1出力電圧VoutAの電圧レベルはVoutA=Vcont1.5+VcmA−Vrcmの関係に設定され、また第2制御電圧供給回路6Bの第2出力電圧VoutBの電圧レベルはVoutB=Vcont1.5+VcmB−Vrcmの関係に設定される。差動終端抵抗3のインピーダンス整合の実施時には差動終端抵抗3の第1差動終端抵抗中点電圧VcmAと第2差動終端抵抗中点電圧VcmBにはVcmA>VcmBの関係が成立するので、第1制御電圧供給回路6Aの第1出力電圧VoutAの電圧レベルと第2制御電圧供給回路6Bの第2出力電圧VoutBの電圧レベルにはVoutA>VoutBの関係が成立する。
【0169】
その結果、第1出力電圧VoutAがゲート端子に供給される差動終端抵抗3のトランジスタQ1の導通度が増加されるのに対して、第2出力電圧VoutBがゲート端子に供給される差動終端抵抗3のトランジスタQ2の導通度が減少される。従って、図8に示す差動終端抵抗3が図1の半導体集積回路1に含まれた差動終端抵抗3と同様にトランジスタQ1と直列抵抗R1a、R1bとの第1並列接続の抵抗値が50Ω−αに制御され、トランジスタQ2と直列抵抗R2a、R2bとの第2並列接続の抵抗値とが50Ω+αに制御される際に、負と変動係数−αと正の変動係数+αの値を低減することが可能となる。
【0170】
図9は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【0171】
図9に示した差動終端抵抗3が図1に示した差動終端抵抗3と相違するのは、図9の差動終端抵抗3では抵抗R1と並列接続されたトランジスタQ1と抵抗R2と並列接続されたトランジスタQ2とが2個の並列トランジスタQ1A、Q1Bと2個の並列トランジスタQ2A、Q2Bとにそれぞれ置換されていることである。
【0172】
更に、図9に示すように図1の半導体集積回路1に含まれた制御電圧供給回路6と全く同様に構成された第1制御電圧供給回路6Aと第2制御電圧供給回路6Aとが差動終端抵抗3に接続されている。
【0173】
差動終端抵抗3の容量C1の両端から生成される差動終端抵抗中点電圧Vcmは、第1制御電圧供給回路6Aの第2非反転入力端子と第2制御電圧供給回路6Aとの第2非反転入力端子とにそれぞれ供給される。第1制御電圧供給回路6Aの第1非反転入力端子には図1の半導体集積回路1の制御電圧生成回路5の抵抗R8と抵抗R9の接続中点の第2のレプリカ抵抗制御電圧Vcont1が供給され、第2制御電圧供給回路6Aの第1非反転入力端子には図1の半導体集積回路1の制御電圧生成回路5の抵抗R10と抵抗R11との接続中点の第3のレプリカ抵抗制御電圧Vcont2が供給され、第1制御電圧供給回路6Aの第2反転入力端子と第2制御電圧供給回路6Aとの第2反転入力端子にレプリカ抵抗回路4から生成されるレプリカ抵抗電圧Vrcmが共通に供給される。
【0174】
第1制御電圧供給回路6Aの出力端子から生成される第1出力電圧VoutAは第1制御電圧供給回路6Aの第1反転入力端子と差動終端抵抗3の左側の2個のトランジスタQ1A、Q2Aのゲート端子に供給され、第2制御電圧供給回路6Bの出力端子から生成される第2出力電圧VoutBは第2制御電圧供給回路6Bの第1反転入力端子と差動終端抵抗3の右側の2個のトランジスタQ1B、Q2Bのゲート端子に供給されている。
【0175】
従って、第1制御電圧供給回路6Aの第1出力電圧VoutAはVoutA=Vcont1+Vcm−Vrcmの関係に設定され、第2制御電圧供給回路6Bの第2出力電圧VoutBはVoutB=Vcont2+Vcm−Vrcmの関係に設定される。
【0176】
図1の半導体集積回路1の制御電圧生成回路5の第2のレプリカ抵抗制御電圧Vcont1と第3のレプリカ抵抗制御電圧Vcont2と差動終端抵抗制御電圧Vcont1.5には、Vcont1.5=(Vcont1+Vcont2)/2の関係が成立するので、図9に示した差動終端抵抗3は図1に示した差動終端抵抗3と全く同様に制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutに応答して、差動終端抵抗3のトランジスタQ1A、Q1Bと抵抗R1の第1並列接続の並列インピーダンスとトランジスタQ2A、Q2Bと抵抗R2の第2並列接続の並列インピーダンスとはそれぞれ50Ωに制御されることが可能となる。尚、図9に示す差動終端抵抗3のトランジスタQ1A、Q1B、Q2A、Q2Bの素子サイズ(=チャンネル幅/チャンネル長)が、レプリカ抵抗回路4の4個のトランジスタQ3〜Q6の素子サイズ(=チャンネル幅/チャンネル長)の例えば5倍のサイズに設定されている。
【0177】
《多ビットへの対応》
図10は、多ビットのデータバスに対応するために、N個の差動受信回路2A〜2NとN個の差動終端抵抗3A〜3NとN個の制御電圧供給回路6A〜6Nと、差動受信回路と差動終端抵抗と制御電圧供給回路の回路個数を増設した場合の本発明の実施の形態1による半導体集積回路1の構成を示す図である。
【0178】
図10に示すように多ビットのデータバスに対応するための半導体集積回路1は、第1非反転受信データ端子D_RXAと第1反転受信データ端子A/D_RXAとに接続された第1差動受信回路2Aと第1差動終端抵抗3Aと、第1差動終端抵抗3Aのインピーダンス整合の抵抗値制御のための第1制御電圧供給回路6Aを含んでいる。更に半導体集積回路1は、第2非反転受信データ端子D_RXBと第2反転受信データ端子A/D_RXBとに接続された第2差動受信回路2Bと第2差動終端抵抗3Bと、第2差動終端抵抗3Bのインピーダンス整合の抵抗値制御のための第2制御電圧供給回路6Bを含んでいる。以下同様にして、半導体集積回路1は、第N非反転受信データ端子D_RXNと第N反転受信データ端子A/D_RXNとに接続された第N差動受信回路2Nと第N差動終端抵抗3Nと、第N差動終端抵抗3Nのインピーダンス整合の抵抗値制御のための第N制御電圧供給回路6Nを含んでいる。
【0179】
第1と第2と…第Nの非反転受信データ端子D_RXA、D_RXB、D_RXNの各非反転受信データ端子は伝送線路の50Ωの非反転特性インピーダンスを介して送信側半導体集積回路の各非反転送信データ端子に接続され、第1と第2と…第Nの反転受信データ端子/D_RXA、/D_RXB、/D_RXNの各反転受信データ端子は伝送線路の50Ωの反転特性インピーダンスを介して送信側半導体集積回路の各反転送信データ端子に接続されている。
【0180】
第1と第2と…第Nの差動終端抵抗3A〜3Nの各差動終端抵抗には、図1と図4乃至図9のいずれかに示した差動終端抵抗3が使用されることが可能である。
【0181】
第1と第2と…第Nの制御電圧供給回路6A〜6Nの各制御電圧供給回路には、図2に示したように第1非反転入力端子に制御電圧生成回路5の差動終端抵抗制御電圧Vcont1.5が供給され、第1反転入力端子に出力電圧VoutA、VoutB…VoutNが供給され、第2非反転入力端子に差動終端抵抗3A〜3Nの差動終端抵抗中点電圧VcmA、VcmB…VcmNが供給され、第2反転入力端子にレプリカ抵抗回路4のレプリカ抵抗電圧Vrcmが供給される第1差動増幅器DA1が使用されることが可能である。従って、制御電圧供給回路6A〜6Nの出力端子からVout A〜N=Vcont1.5+Vcm A〜N−Vrcmの関係の出力電圧Vout A〜Nが生成される。
【0182】
多ビット分のN個の差動受信回路2A〜2NとN個の差動終端抵抗3A〜3NとN個の制御電圧供給回路6A〜6Nに、1個のレプリカ抵抗回路4と1個の制御電圧生成回路5と1個の第1基準電流生成回路7と1個の第2基準電流生成回路8と1個の基準電圧生成回路9が共用されることができる。従って、多ビットの差動受信回路2A〜2Nと多ビットの差動終端抵抗3A〜3Nとを内蔵した半導体集積回路1でレプリカ抵抗を使用する終端抵抗調整方式を実現する際、半導体チップ面積と消費電流の増大を軽減することが可能となる。
【0183】
以上で説明した図10に示した多ビットのデータバスに対応するための半導体集積回路1によれば、第1と第2と…第Nの差動終端抵抗3A〜3Nの各差動終端抵抗とレプリカ抵抗回路4との非線形素子としての各トランジスタの可変抵抗の両端子間の電圧レベルをそれぞれ一致できるので、レプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と差動終端抵抗3A〜3Nの終端抵抗の抵抗値制御とを等しい制御とすることが可能となり、伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合を容易とすることができる。
【0184】
更に、多ビット分の差動受信回路2A〜2Nと差動終端抵抗3A〜3Nと制御電圧供給回路6A〜6Nにレプリカ抵抗回路4と制御電圧生成回路5と第1基準電流生成回路7と第2基準電流生成回路8と基準電圧生成回路9とを共用できるので、多ビットの差動受信回路と多ビットの差動終端抵抗を内蔵した半導体集積回路でレプリカ抵抗を使用する終端抵抗調整方式を実現する際に、半導体チップ面積と消費電流の増大を軽減することが可能となる。
【0185】
また、多ビット分の差動受信回路2A〜2Nの各差動受信回路によって受信される差動入力信号のコモンモード直流電圧レベルの変動による差動終端抵抗の抵抗値の変動を補償することが可能となる。
【0186】
[実施の形態2]
《半導体集積回路の他の構成》
図11は、多ビットのデータバスに対応するために、N個の差動受信回路2A〜2NとN個の差動終端抵抗3A〜3NとN個の制御電圧供給回路6A〜6Nと、差動受信回路と差動終端抵抗と制御電圧供給回路の回路個数を増設した場合の本発明の実施の形態2による半導体集積回路1の他の構成を示す図である。
【0187】
図11に示す本発明の実施の形態2による半導体集積回路1が図10に示した本発明の実施の形態1による半導体集積回路1と相違するのは、図11の半導体集積回路1では制御電圧生成回路5の第2差動増幅器DA2による負帰還制御によるレプリカ抵抗電圧Vrcmの電圧レベルと基準電圧Vrefとの一致制御を利用して、N個の制御電圧供給回路6A〜6Nの第2反転入力端子にレプリカ抵抗電圧Vrcmの代わりに基準電圧Vrefを供給したものである。
【0188】
以上で説明した図11の多ビットのデータバスに対応するための本発明の実施の形態2による半導体集積回路1でも、図10の多ビットのデータバスに対応するための本発明の実施の形態1による半導体集積回路1と全く同様の効果を達成することが可能である。
【0189】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0190】
例えば、差動終端抵抗3とレプリカ抵抗回路4との可変抵抗素子のトランジスタはMOSトランジスタにのみ限定されるものではなく、バイポーラトランジスタ、接合型電界効果トランジスタ、ショットキー障壁型電界効果トランジスタ等を使用することも可能である。更に、半導体集積回路1はシリコン半導体にのみ限定されるものではなく、GaAs等の化合物半導体等を使用することも可能である。
【0191】
また、本発明はLVDS方式の差動伝送方式のみに限定されるものではなく、MIPI等の差動伝送方式一般に適応することも可能である。
【符号の説明】
【0192】
1…半導体集積回路
2…差動受信回路
3…差動終端抵抗
4…レプリカ抵抗回路
5…制御電圧生成回路
6…制御電圧供給回路
7…第1基準電流生成回路
8…第2基準電流生成回路
9…基準電圧生成回路
D_RX…非反転受信データ端子
/D_RX…反転受信データ端子
D_TX…非反転送信データ端子
/D_TX…反転送信データ端子
TL_R…伝送線路の非反転特性インピーダンス
/TL_R…伝送線路の反転特性インピーダンス
【技術分野】
【0001】
本発明は差動受信回路と差動終端抵抗とを内蔵した半導体集積回路およびその動作方法に関し、特に伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合を容易とするのに有効な技術に関するものである。
【背景技術】
【0002】
パーソナルコンピュータ(以下、PCと言う)等のデータ処理能力の向上につれて、PC等の利用するインターフェースも高速化が要求され、種々の差動伝送方式が普及している。
【0003】
差動伝送方式には、(1)主にプリント基板内で使われる規格、(2)プリント基板間や基板と特定の機材とを接続する規格、(3)機器同士を接続する規格等が含まれている。
【0004】
上記(1)の規格にはLVDS(Low Voltage Differential Signaling)、MIPI(Mobile Industry Processor Interface)が含まれ、上記(2)の規格にはPCI Express、SATA(Serial Advanced Technology Attachment)、MVI(Mobile Video Interface)、MDDI((Mobile Display Digital Interface)が含まれ、上記(3)の規格にはHDMI(High-Definition Multimedia Interface)、USB(Universal Serial Bus)、IEEE 1394(FireWire、 iLink)等が含まれる。尚、PCIは、Peripheral Component Interconnectの略である。
【0005】
差動伝送の特徴方式は、(1)シングルエンド伝送と比較して伝送電圧の小振幅が可能となる、(2)差動受信端子の差動入力信号を差動増幅器で受信することでコモンモードノイズの影響を相殺することが可能となる、(3)差動送信端子の差動出力信号による電磁波が相互に相殺されるので外部に影響を与えにくい、(4)高速化が可能なためパラレル配線を集約できる等である。
【0006】
しかし、LVDS等の差動伝送方式によるデータ伝送の高速化によって、差動伝送信号を伝送するための伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合の必要性が生じる。例えば、LVDSの差動伝送方式では、伝送線路の特性インピーダンスは略100Ω〜120Ωに設定される一方、差動受信端子の2端子間には100Ωの抵抗値に設定された差動終端抵抗が接続されることで、インピーダンス整合が行われる。差動終端抵抗の抵抗値が伝送線路の特性インピーダンスと整合(マッチング)している場合には、差動受信端子において基本的に信号反射は発生しない。しかしながら、差動終端抵抗の抵抗値が伝送線路の特性インピーダンスと不整合の場合には、差動受信端子において大きな信号反射が発生して、差動受信端子の2端子において正確な差動入力信号の受信が困難となる。
【0007】
伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合とを容易とするには、抵抗値が正確な100Ωに設定された個別部品(ディスクリート部品)の抵抗器を購入して、この抵抗器を差動終端抵抗として差動受信端子の2端子間に接続することである。しかしながら、差動伝送方式は8ビット、16ビット等と多ビットのデータバスを構成するので、個別部品の抵抗器による差動終端抵抗は基板上の搭載部品面積と基板コストが増加すると言う問題がある。この問題は、差動受信回路を内蔵した半導体集積回路の半導体チップ内部にデータバスの多ビットの複数の差動終端抵抗を集積化することによって解消される。しかし、半導体集積回路に集積化される差動終端抵抗の抵抗値は、半導体集積回路の製造バラツキによって変動するので、集積化される差動終端抵抗の抵抗値を正確な目標値100Ωの抵抗値に設定することが困難であると言う新たな問題がある。
【0008】
下記特許文献1には、この問題を新たに解消するために、基準電流をレプリカ抵抗に供給してレプリカ抵抗の電圧降下と基準電圧とを比較する制御電圧生成部の出力制御電圧によってレプリカ抵抗の抵抗値と終端抵抗の抵抗値とを調整することが記載されている。制御電圧生成部はレプリカ抵抗の電圧降下と基準電圧とが一致するように出力制御電圧によってレプリカ抵抗の抵抗値と終端抵抗の抵抗値をフィードバック調整するので、半導体集積回路に集積化される終端抵抗の抵抗値を正確な目標値に設定することが可能となる。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2003−298395号 公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明者等は本発明に先立って、多ビットの差動受信回路と多ビットの差動終端抵抗とを内蔵した半導体集積回路の開発に従事した。しかし、この多ビットの差動終端抵抗の半導体集積回路の製造バラツキによる変動の問題が明らかとされたので、上記特許文献1に記載されたように基準電流をレプリカ抵抗に供給してレプリカ抵抗の電圧降下と基準電圧を比較する制御電圧生成部の出力制御電圧によってレプリカ抵抗の抵抗値と終端抵抗の抵抗値とを調整する方式について本発明者等が詳細に検討を行った。
【0011】
本発明者等による検討の結果、上記特許文献1に記載の終端抵抗調整方式には、以下の問題を有することが明らかとされた。
【0012】
最初の問題は、上記特許文献1に記載の終端抵抗調整方式では、レプリカ抵抗の両端の電圧レベルが終端抵抗の両端の電圧レベルと一致するように制御されていないので、レプリカ抵抗と終端抵抗を制御電圧生成部の出力制御電圧によって調整してもレプリカ抵抗の抵抗値と終端抵抗の抵抗値とは等しい抵抗値とならず、伝送線路の特性インピーダンスと終端抵抗のインピーダンス整合を得ることが困難となると言うものである。上記特許文献1の実施の形態2では、終端抵抗を構成する2個の抵抗器の接続中点の電位を、レプリカ抵抗を構成する2個の抵抗器の接続中点にフィードバックすることで、レプリカ抵抗の両端の電圧を終端抵抗での接続中点の電位を基準とした値として安定した抵抗管理を実現しようとしている。しかし、上記特許文献1に記載のこの実施の形態2では、レプリカ抵抗の両端の電圧レベルの制御目標とされる制御電圧生成部の第1と第2の演算増幅器にそれぞれ供給される高レベルと低レベルの基準電圧の電圧レベルが終端抵抗の両端の電圧レベルと一致するように設定されていないので、レプリカ抵抗の抵抗値制御と終端抵抗の抵抗値制御と等しい制御とならず、伝送線路の特性インピーダンスと終端抵抗のインピーダンス整合を得ることが困難である。
【0013】
次の問題は、多ビット(複数レーン、複数チャンネル)のデータバスに対応するために、多ビット分の差動終端抵抗とレプリカ抵抗と制御電圧生成部とが必要となるので、半導体集積回路の半導体チップ面積と消費電流が増大すると言うものである。特に制御電圧生成部は高レベルと低レベルの基準電圧が供給される2個の演算増幅器を有するので、2個分の演算増幅器の半導体チップ面積と消費電流が増大するものである。
【0014】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【0015】
従って、本発明の目的とするところは、伝送線路の特性インピーダンスと終端抵抗のインピーダンス整合を容易とすることにある。
【0016】
また本発明の他の目的とするところは、多ビットの差動受信回路と多ビットの差動終端抵抗とを内蔵した半導体集積回路において、レプリカ抵抗を使用する終端抵抗調整方式を実現する際に、半導体チップ面積と消費電流の増大を軽減することにある。
【0017】
また本発明の更に他の目的とするところは、差動受信回路により受信される差動入力信号のコモンモード直流電圧レベルの変動による差動終端抵抗の抵抗値の変動を補償することにある。
【0018】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0019】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【0020】
すなわち、本発明の代表的な実施の形態は、差動入力端子(D_RX、/D_RX)と、差動受信回路(2)と、差動終端抵抗回路(3)と、レプリカ抵抗回路(4)と、制御電圧生成回路(5)とを具備する半導体集積回路(1)である。
【0021】
前記制御電圧生成回路(5)は、前記レプリカ抵抗回路(4)の可変レプリカ抵抗の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路(3)の可変差動終端抵抗の抵抗値を所望の値に制御する。
【0022】
前記差動終端抵抗回路(3)は、前記差動入力端子の端子間に出力電流経路が直列に接続された第1トランジスタ(Q1)と第2トランジスタ(Q2)とを含む。
【0023】
前記レプリカ抵抗回路(4)は、接地電圧(GND)から動作電圧(Vdd)に出力電流経路が順番にまた直列に接続された第3トランジスタ(Q3)と第4トランジスタ(Q4)と第1電流源(Q7)とを含む。
【0024】
前記制御電圧生成回路(5)は、前記接地電圧(GND)から前記動作電圧(Vdd)に順番にまた直列に接続された制御トランジスタ(Q8)と第1電圧降下回路(R7、R8)と第2電圧降下回路(R9)と第2電流源(Q9)と、前記制御トランジスタ(Q8)の制御入力端子に出力端子が接続された制御差動増幅器(DA2)とを含む。
【0025】
前記制御電圧生成回路(5)の前記制御差動増幅器(DA2)の非反転入力端子には所定の電圧レベルに設定された基準電圧(Vref)が供給され、前記制御電圧生成回路(5)の前記制御差動増幅器(DA2)の反転入力端子には前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)の電圧降下と前記第4トランジスタ(Q4)の電圧降下との合計電圧であるレプリカ抵抗電圧(Vrcm)が供給される。
【0026】
前記制御トランジスタ(Q8)の出力電流経路は前記接地電圧(GND)と前記第1電圧降下回路(R7、R8)の一端との間に接続され、前記第1電圧降下回路(R7、R8)の前記一端の第1レプリカ抵抗制御電圧(Vcont0)は前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)の制御入力端子に供給される。
【0027】
前記第1電圧降下回路(R7、R8)の他端と前記第2電圧降下回路(R9)の一端の接続中点の第2レプリカ抵抗制御電圧(Vcont1)は、前記レプリカ抵抗回路(4)の前記第4トランジスタ(Q4)の制御入力端子に供給される。
【0028】
前記第2レプリカ抵抗制御電圧(Vcont1)と前記第2電圧降下回路(R9)の電圧降下との合計電圧である差動終端抵抗制御電圧(Vcont1.5)に基づいて生成される制御出力電圧(Vout)によって、前記差動終端抵抗回路(3)の前記第1トランジスタ(Q1)の制御入力端子と前記第2トランジスタ(Q2)の制御入力端子とが制御されることを特徴とするものである(図1参照)。
【発明の効果】
【0029】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0030】
すなわち、本発明によれば、伝送線路の特性インピーダンスと終端抵抗とのインピーダンス整合を容易とすることができる。
【図面の簡単な説明】
【0031】
【図1】図1は、本発明の実施の形態1による差動受信回路と差動終端抵抗とを内蔵する半導体集積回路1の構成を示す図である。
【図2】図2は、図1に示した本発明の実施の形態1による半導体集積回路1に含まれる制御電圧供給回路6の第1差動増幅器DA1の構成を示す図である。
【図3】図3は、図2に示した制御電圧供給回路6の第1差動増幅器DA1から生成される出力電圧Voutと差動終端抵抗制御電圧Vcont1. 5とレプリカ抵抗電圧Vrcmと差動終端抵抗中点電圧Vcmとの関係を示す図である。
【図4】図4は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【図5】図5は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【図6】図6は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【図7】図7は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【図8】図8は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である
【図9】図9は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【図10】図10は、多ビットのデータバスに対応するために、N個の差動受信回路2A〜2NとN個の差動終端抵抗3A〜3NとN個の制御電圧供給回路6A〜6Nと、差動受信回路と差動終端抵抗と制御電圧供給回路の回路個数を増設した場合の本発明の実施の形態1による半導体集積回路1の構成を示す図である。
【図11】図11は、多ビットのデータバスに対応するために、N個の差動受信回路2A〜2NとN個の差動終端抵抗3A〜3NとN個の制御電圧供給回路6A〜6Nと、差動受信回路と差動終端抵抗と制御電圧供給回路の回路個数を増設した場合の本発明の実施の形態2による半導体集積回路1の他の構成を示す図である。
【発明を実施するための形態】
【0032】
1.実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【0033】
〔1〕本発明の代表的な実施の形態は、差動入力端子(D_RX、/D_RX)と、差動受信回路(2)と、差動終端抵抗回路(3)と、レプリカ抵抗回路(4)と、制御電圧生成回路(5)とを具備する半導体集積回路(1)である。
【0034】
前記制御電圧生成回路(5)は、前記レプリカ抵抗回路(4)の可変レプリカ抵抗の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路(3)の可変差動終端抵抗の抵抗値を所望の値に制御する。
【0035】
前記差動終端抵抗回路(3)は、前記差動入力端子の端子間に出力電流経路が直列に接続された第1トランジスタ(Q1)と第2トランジスタ(Q2)とを含む。
【0036】
前記レプリカ抵抗回路(4)は、接地電圧(GND)から動作電圧(Vdd)に出力電流経路が順番にまた直列に接続された第3トランジスタ(Q3)と第4トランジスタ(Q4)と第1電流源(Q7)とを含む。
【0037】
前記制御電圧生成回路(5)は、前記接地電圧(GND)から前記動作電圧(Vdd)に順番にまた直列に接続された制御トランジスタ(Q8)と第1電圧降下回路(R7、R8)と第2電圧降下回路(R9)と第2電流源(Q9)と、前記制御トランジスタ(Q8)の制御入力端子に出力端子が接続された制御差動増幅器(DA2)とを含む。
【0038】
前記制御電圧生成回路(5)の前記制御差動増幅器(DA2)の非反転入力端子には所定の電圧レベルに設定された基準電圧(Vref)が供給され、前記制御電圧生成回路(5)の前記制御差動増幅器(DA2)の反転入力端子には前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)の電圧降下と前記第4トランジスタ(Q4)の電圧降下との合計電圧であるレプリカ抵抗電圧(Vrcm)が供給される。
【0039】
前記制御トランジスタ(Q8)の出力電流経路は前記接地電圧(GND)と前記第1電圧降下回路(R7、R8)の一端との間に接続され、前記第1電圧降下回路(R7、R8)の前記一端の第1レプリカ抵抗制御電圧(Vcont0)は前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)の制御入力端子に供給される。
【0040】
前記第1電圧降下回路(R7、R8)の他端と前記第2電圧降下回路(R9)の一端の接続中点の第2レプリカ抵抗制御電圧(Vcont1)は、前記レプリカ抵抗回路(4)の前記第4トランジスタ(Q4)の制御入力端子に供給される。
【0041】
前記第2レプリカ抵抗制御電圧(Vcont1)と前記第2電圧降下回路(R9)の電圧降下との合計電圧である差動終端抵抗制御電圧(Vcont1.5)に基づいて生成される制御出力電圧(Vout)によって、前記差動終端抵抗回路(3)の前記第1トランジスタ(Q1)の制御入力端子と前記第2トランジスタ(Q2)の制御入力端子とが制御されることを特徴とするものである(図1参照)。
【0042】
前記実施の形態によれば、レプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と差動終端抵抗3の終端抵抗の抵抗値制御とを等しい制御とすることが可能となって、伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合を容易とすることが可能となる。
【0043】
好適な実施の形態による半導体集積回路(1)は、終端抵抗制御差動増幅器(DA1)を含む制御電圧供給回路(6)を更に具備する。
【0044】
前記制御電圧供給回路(6)の前記終端抵抗制御差動増幅器(DA1)は、第1非反転入力端子と第1反転入力端子と第2非反転入力端子と第2反転入力端子と出力端子とを有する。
【0045】
前記終端抵抗制御差動増幅器の前記出力端子から、前記制御出力電圧(Vout)が生成される。
【0046】
前記終端抵抗制御差動増幅器の前記第1非反転入力端子に、前記差動終端抵抗制御電圧(Vcont1.5)が供給される。
【0047】
前記終端抵抗制御差動増幅器の前記第1反転入力端子に、前記制御出力電圧(Vout)が供給される。
【0048】
前記終端抵抗制御差動増幅器の前記第2非反転入力端子に、前記差動終端抵抗回路(3)から生成される差動終端抵抗中点電圧(Vcm)が供給される(図1、図2参照)。
【0049】
前記終端抵抗制御差動増幅器の前記第2反転入力端子に、前記基準電圧(Vref)と前記レプリカ抵抗電圧(Vrcm)とのいずれかの一方の電圧が供給されることを特徴とする(図1、図10、図11参照)。
【0050】
他の好適な実施の形態は、前記制御電圧供給回路(6)の前記終端抵抗制御差動増幅器(DA1)は、前記第1非反転入力端子に供給される前記差動終端抵抗制御電圧(Vcont1.5)と前記第2非反転入力端子に供給される前記差動終端抵抗中点電圧(Vcm)との第1合計電圧(Vcont1.5+Vcm)が前記第1反転入力端子に供給される前記制御出力電圧(Vout)と前記第2反転入力端子に供給される前記一方の電圧(Vrcm)との第2合計電圧(Vout+Vrcm)と等しい電圧レベルとなるように動作することを特徴とする(図1、図2参照)。
【0051】
前記他の好適な実施の形態によれば、差動受信回路によって受信される差動入力信号のコモンモード直流電圧レベルの変動による差動終端抵抗の抵抗値の変動を補償することが可能となる。
【0052】
更に他の好適な実施の形態では、前記差動入力端子は複数の差動入力端子(D_RXA、/D_RXA、D_RXB、/D_RXB〜D_RXN、/D_RXN)であり、前記差動受信回路は複数の差動受信回路(2A、2B〜2N)であり、前記差動終端抵抗回路は複数の差動終端抵抗回路(3A、3B〜3N)であり、前記制御電圧供給回路は複数の制御電圧供給回路(6A、6B〜6N)である。
【0053】
前記複数の差動受信回路(2A、2B〜2N)と前記複数の差動終端抵抗回路(3A、3B〜3N)と前記複数の制御電圧供給回路(6A、6B〜6N)とに、前記レプリカ抵抗回路(4)と前記制御電圧生成回路(5)が共用される。
【0054】
前記複数の制御電圧供給回路の第1制御電圧供給回路(6A)の第1終端抵抗制御差動増幅器(DA1)は、前記複数の差動入力端子の第1差動入力端子(D_RXA、/D_RXA)と前記複数の差動受信回路の第1差動受信回路(2A)とに接続された前記複数の差動終端抵抗回路の第1差動終端抵抗回路(3A)に第1制御出力電圧(VoutA)を供給するものである。
【0055】
前記複数の制御電圧供給回路の第2制御電圧供給回路(6B)の第2終端抵抗制御差動増幅器(DA1)は、前記複数の差動入力端子の第2差動入力端子(D_RXB、/D_RXB)と前記複数の差動受信回路の第2差動受信回路(2B)とに接続された前記複数の差動終端抵抗回路の第2差動終端抵抗回路(3B)に第2制御出力電圧(VoutB)を供給するものである。
【0056】
前記複数の制御電圧供給回路の第N制御電圧供給回路(6N)の第N終端抵抗制御差動増幅器(DA1)は、前記複数の差動入力端子の第N差動入力端子(D_RXN、/D_RXN)と前記複数の差動受信回路の第N差動受信回路(2N)とに接続された前記複数の差動終端抵抗回路の第N差動終端抵抗回路(3N)に第N制御出力電圧(VoutN)を供給するものである。
【0057】
前記第1差動終端抵抗回路(3A)から生成される第1差動終端抵抗中点電圧(VcmA)と前記第2差動終端抵抗回路(3B)から生成される第2差動終端抵抗中点電圧(VcmB)と前記第N差動終端抵抗回路(3N)から生成される第N差動終端抵抗中点電圧(VcmN)とはそれぞれ前記第1制御電圧供給回路(6A)の前記第1終端抵抗制御差動増幅器(DA1)の第2非反転入力端子と前記第2制御電圧供給回路(6B)の前記第2終端抵抗制御差動増幅器(DA1)の第2非反転入力端子と前記第N制御電圧供給回路(6N)の前記第N終端抵抗制御差動増幅器(DA1)の第2非反転入力端子とに供給される。
【0058】
前記第1制御電圧供給回路(6A)の前記第1終端抵抗制御差動増幅器(DA1)の第2反転入力端子と前記第2制御電圧供給回路(6B)の前記第2終端抵抗制御差動増幅器(DA1)の第2反転入力端子と前記第N制御電圧供給回路(6N)の前記第N終端抵抗制御差動増幅器(DA1)の第2反転入力端子とに、前記一方の電圧(Vrcm、Vref)が共通に供給される。
【0059】
前記第1制御電圧供給回路(6A)の前記第1終端抵抗制御差動増幅器(DA1)の第1反転入力端子と前記第2制御電圧供給回路(6B)の前記第2終端抵抗制御差動増幅器(DA1)の第1反転入力端子と前記第N制御電圧供給回路(6N)の前記第N終端抵抗制御差動増幅器(DA1)の第1反転入力端子とに、それぞれ前記第1制御電圧供給回路(6A)の前記第1終端抵抗制御差動増幅器の第1制御出力電圧(VoutA)と前記第2制御電圧供給回路(6B)の前記第2終端抵抗制御差動増幅器の第2制御出力電圧(VoutB)と前記第N制御電圧供給回路(6N)の前記第N終端抵抗制御差動増幅器の第N制御出力電圧(VoutN)とが供給される。
【0060】
前記第1制御電圧供給回路(6A)の前記第1終端抵抗制御差動増幅器(DA1)の第1非反転入力端子と前記第2制御電圧供給回路(6B)の前記第2終端抵抗制御差動増幅器(DA1)の第1非反転入力端子と前記第N制御電圧供給回路(6N)の前記第N終端抵抗制御差動増幅器(DA1)の第1非反転入力端子とに、前記差動終端抵抗制御電圧(Vcont1.5)が共通に供給されることを特徴とするものである(図10、図11参照)。
【0061】
前記更に他の好適な実施の形態によれば、多ビットの差動受信回路と多ビットの差動終端抵抗を内蔵した半導体集積回路でレプリカ抵抗を使用する終端抵抗調整方式を実現する際に、半導体チップ面積と消費電流の増大を軽減することが可能となる。
【0062】
より好適な実施の形態では、前記制御電圧供給回路(6)の前記終端抵抗制御差動増幅器(DA1)は、第1MOSトランジスタ(M1)、第2MOSトランジスタ(M2)、第3MOSトランジスタ(M3)、第4MOSトランジスタ(M4)、第5MOSトランジスタ(M5)、第6MOSトランジスタ(M6)、第7MOSトランジスタ(M7)、第8MOSトランジスタ(M8)、第9MOSトランジスタ(M9)、第10MOSトランジスタ(M10)を含む。
【0063】
前記第1MOSトランジスタと前記第2MOSトランジスタと前記第3MOSトランジスタと前記第6MOSトランジスタと前記第7MOSトランジスタと前記第8MOSトランジスタと前記第9MOSトランジスタと前記第10MOSトランジスタとは第1導電型のMOSトランジスタであり、前記第4MOSトランジスタと前記第5MOSトランジスタとは前記第1導電型と反対導電型の第2導電型のトランジスタである。
【0064】
前記第1MOSトランジスタと前記第6MOSトランジスタと前記第9MOSトランジスタとは、各ゲート端子にバイアス電圧が供給されることによってそれぞれ電流源として動作するものである。
【0065】
前記第4MOSトランジスタと前記第5MOSトランジスタとは、前記第4MOSトランジスタのゲート端子とドレイン端子とが接続されることによって、カレントミラー能動負荷として動作するものである。
【0066】
前記第2MOSトランジスタのソース端子と前記第3MOSトランジスタのソース端子は前記第1MOSトランジスタのドレイン端子に接続され、前記第2MOSトランジスタのゲート端子と前記第3MOSトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第1非反転入力端子と前記第1反転入力端子に接続され、前記第2MOSトランジスタのドレイン端子と前記第3MOSトランジスタのドレイン端子はそれぞれ前記第4MOSトランジスタのドレイン端子と前記第5MOSトランジスタのドレイン端子に接続される。
【0067】
前記第7MOSトランジスタのソース端子と前記第8MOSトランジスタのソース端子は前記第6MOSトランジスタのドレイン端子に接続され、前記第7MOSトランジスタのゲート端子と前記第8MOSトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第2非反転入力端子と前記第2反転入力端子に接続され、前記第7MOSトランジスタのドレイン端子と前記第8MOSトランジスタのドレイン端子はそれぞれ前記第4MOSトランジスタの前記ドレイン端子と前記第5MOSトランジスタの前記ドレイン端子に接続される。
【0068】
前記第10MOSトランジスタのゲート端子は前記第3MOSトランジスタの前記ドレイン端子と前記第5MOSトランジスタの前記ドレイン端子と前記第8MOSトランジスタの前記ドレイン端子に接続され、前記第9MOSトランジスタのドレイン端子と前記第10MOSトランジスタのソース端子は前記終端抵抗制御差動増幅器の前記出力端子に接続されたことを特徴とするものである(図2参照)。
【0069】
具体的な実施の形態では、前記差動終端抵抗回路(3)の前記第1トランジスタ(Q1)の出力電流経路と前記第2トランジスタ(Q2)の出力電流経路にそれぞれ第1抵抗素子(R1)と第2抵抗素子(R2)とが並列に接続される。
【0070】
前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)の出力電流経路と前記第4トランジスタ(Q4)の出力電流経路とにそれぞれ第3抵抗素子(R3)と第4抵抗素子(R4)とが並列に接続される。
【0071】
前記差動終端抵抗回路(3)で前記第1トランジスタ(Q1)と前記第2トランジスタ(Q2)と前記第1抵抗素子(R1)と前記第2抵抗素子(R2)とが接続された差動終端抵抗中点から、前記差動終端抵抗中点電圧(Vcm)が生成されることを特徴とするものである(図1参照)。
【0072】
最も具体的な実施の形態では、前記差動終端抵抗回路(3)の前記第1トランジスタ(Q1)と前記第2トランジスタ(Q2)と前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)と前記第4トランジスタ(Q4)とはNチャンネルMOSトランジスタであることを特徴とするものである(図1参照)。
【0073】
〔2〕本発明の別の観点の代表的な実施の形態は、差動入力端子(D_RX、/D_RX)と、差動受信回路(2)と、差動終端抵抗回路(3)と、レプリカ抵抗回路(4)と、制御電圧生成回路(5)とを具備する半導体集積回路(1)の動作方法である。
【0074】
前記制御電圧生成回路(5)は、前記レプリカ抵抗回路(4)の可変レプリカ抵抗の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路(3)の可変差動終端抵抗の抵抗値を所望の値に制御する。
【0075】
前記差動終端抵抗回路(3)は、前記差動入力端子の端子間に出力電流経路が直列に接続された第1トランジスタ(Q1)と第2トランジスタ(Q2)とを含む。
【0076】
前記レプリカ抵抗回路(4)は、接地電圧(GND)から動作電圧(Vdd)に出力電流経路が順番にまた直列に接続された第3トランジスタ(Q3)と第4トランジスタ(Q4)と第1電流源(Q7)とを含む。
【0077】
前記制御電圧生成回路(5)は、前記接地電圧(GND)から前記動作電圧(Vdd)に順番にまた直列に接続された制御トランジスタ(Q8)と第1電圧降下回路(R7、R8)と第2電圧降下回路(R9)と第2電流源(Q9)と、前記制御トランジスタ(Q8)の制御入力端子に出力端子が接続された制御差動増幅器(DA2)とを含む。
【0078】
前記制御電圧生成回路(5)の前記制御差動増幅器(DA2)の非反転入力端子には所定の電圧レベルに設定された基準電圧(Vref)が供給され、前記制御電圧生成回路(5)の前記制御差動増幅器(DA2)の反転入力端子には前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)の電圧降下と前記第4トランジスタ(Q4)の電圧降下との合計電圧であるレプリカ抵抗電圧(Vrcm)が供給される。
【0079】
前記制御トランジスタ(Q8)の出力電流経路は前記接地電圧(GND)と前記第1電圧降下回路(R7、R8)の一端との間に接続され、前記第1電圧降下回路(R7、R8)の前記一端の第1レプリカ抵抗制御電圧(Vcont0)は前記レプリカ抵抗回路(4)の前記第3トランジスタ(Q3)の制御入力端子に供給される。
【0080】
前記第1電圧降下回路(R7、R8)の他端と前記第2電圧降下回路(R9)の一端の接続中点の第2レプリカ抵抗制御電圧(Vcont1)は、前記レプリカ抵抗回路(4)の前記第4トランジスタ(Q4)の制御入力端子に供給される。
【0081】
前記第2レプリカ抵抗制御電圧(Vcont1)と前記第2電圧降下回路(R9)の電圧降下との合計電圧である差動終端抵抗制御電圧(Vcont1.5)に基づいて生成される制御出力電圧(Vout)によって、前記差動終端抵抗回路(3)の前記第1トランジスタ(Q1)の制御入力端子と前記第2トランジスタ(Q2)の制御入力端子とが制御されることを特徴とするものである(図1参照)。
【0082】
前記実施の形態によれば、レプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と差動終端抵抗3の終端抵抗の抵抗値制御とを等しい制御とすることが可能となり、伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合を容易とすることが可能となる。
【0083】
2.実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【0084】
[実施の形態1]
《半導体集積回路の構成》
図1は、本発明の実施の形態1による差動受信回路と差動終端抵抗とを内蔵する半導体集積回路1の構成を示す図である。
【0085】
図1に示した本発明の実施の形態1による半導体集積回路1は、差動受信回路2と差動終端抵抗3とレプリカ抵抗回路4と制御電圧生成回路5と制御電圧供給回路6と第1基準電流生成回路7と第2基準電流生成回路8と基準電圧生成回路9とを具備している。
【0086】
《差動受信回路と差動終端抵抗》
半導体集積回路1の差動受信回路2の非反転入力端子と反転入力端子とは非反転受信データ端子D_RXと反転受信データ端子/D_RXとにそれぞれ接続され、非反転受信データ端子D_RXと反転受信データ端子/D_RXとは伝送線路の50Ωの非反転特性インピーダンスTL_Rと50Ωの反転特性インピーダンス/TL_Rとを介して送信側の半導体集積回路10の非反転送信データ端子D_TXと反転送信データ端子/T_RXとにそれぞれ接続されている。
【0087】
非反転受信データ端子D_RXと反転受信データ端子/D_RXとの間に接続された差動終端抵抗3は、NチャンネルMOSトランジスタQ1と抵抗R1の第1並列接続とNチャンネルMOSトランジスタQ2と抵抗R2の第2並列接続との直列接続を含んでいる。差動終端抵抗3の第1並列接続と第2並列接続の接続中点と接地電位GNDとの間には容量C1が接続され、差動終端抵抗3の接続中点の差動終端抵抗中点電圧Vcmは制御電圧供給回路6の第1差動増幅器DA1の第2非反転入力端子に供給される。差動終端抵抗3のNチャンネルMOSトランジスタQ1のゲート端子とNチャンネルMOSトランジスタQ2のゲート端子とは制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutによって制御されることによって、差動終端抵抗3の第1並列接続の並列インピーダンスと第2並列接続の並列インピーダンスとはそれぞれ50Ωに制御される。従って、差動終端抵抗3の直列接続抵抗の100Ωと伝送線路の非反転特性インピーダンスTL_Rと反転特性インピーダンス/TL_Rとの直列抵抗の100Ωがインピーダンス整合して、非反転受信データ端子D_RXと反転受信データ端子/D_RXでの信号反射が抑制され、差動受信端子D_RX、/D_RXの2端子での正確な差動入力信号の受信が可能となる。尚、差動終端抵抗3では、トランジスタQ1とトランジスタQ2とは略同一の素子サイズに設定されて、抵抗R1と抵抗R2とは略同一の抵抗値に設定されている。
【0088】
《基準電圧生成回路および第1と第2の基準電流生成回路》
基準電圧生成回路9は、例えば、良く知られたバンドギャップリファレンス電圧生成回路等を含むことによって半導体製造バラツキ、温度変化、電源電圧Vdd等の変動に対しても、極めて安定な電圧レベルに維持された基準電圧Vrefを生成する。一例としては、基準電圧Vrefは、例えば200mVの電圧レベルに設定されて、この基準電圧Vrefは制御電圧生成回路5の第2差動増幅器DA2の非反転入力端子と第1基準電流生成回路7の第3差動増幅器DA3の反転入力端子と第2基準電流生成回路8の第4差動増幅器DA4の反転入力端子とに供給される。
【0089】
第1基準電流生成回路7は、第3差動増幅器DA3とPチャンネルMOSトランジスタQ10と外部抵抗Rrefを含んでいる。第3差動増幅器DA3の出力端子からPチャンネルMOSトランジスタQ10のゲート端子とドレイン端子と第3差動増幅器DA3の非反転入力端子へのフィードバックによって、第3差動増幅器DA3の非反転入力端子の電圧レベルは基準電圧Vref(=200mV)の電圧レベルと等しく設定される。半導体集積回路1の外部に接続された外部抵抗Rrefの抵抗値を、例えば10kΩの値に設定すると、PチャンネルMOSトランジスタQ10のソース・ドレイン電流経路と外部抵抗Rrefを介して電源電圧Vddから接地電位GNDに流れる第1基準電流の値は20μAとなる。
【0090】
第2基準電流生成回路8は、第4差動増幅器DA4とPチャンネルMOSトランジスタQ11と抵抗R13とを含む。第4差動増幅器DA4の出力端子からPチャンネルMOSトランジスタQ11のゲート端子とドレイン端子と第4差動増幅器DA4の非反転入力端子へのフィードバックによって、第4差動増幅器DA4の非反転入力端子の電圧レベルは基準電圧Vref(=200mV)の電圧レベルと等しく設定される。従って、抵抗R13の抵抗値を例えば10kΩの値に設定すると、PチャンネルMOSトランジスタQ11のソース・ドレイン電流経路と抵抗R13を介して電源電圧Vddから接地電位GNDに流れる第2基準電流の値は20μAとなる。
【0091】
《レプリカ抵抗回路》
レプリカ抵抗回路4は、接地電位GNDと電源電圧Vddとの間にNチャンネルMOSトランジスタQ3と抵抗R3の第3並列接続とNチャンネルMOSトランジスタQ4と抵抗R4の第4並列接続とNチャンネルMOSトランジスタQ5と抵抗R5の第5並列接続とNチャンネルMOSトランジスタQ6と抵抗R6の第6並列接続とPチャンネルMOSトランジスタQ7のドレイン・ソース電流経路の直列接続を含んでいる。
【0092】
このレプリカ抵抗回路4のPチャンネルMOSトランジスタQ7の素子サイズ(=チャンネル幅/チャンネル長)は第1基準電流生成回路7のPチャンネルMOSトランジスタQ10の素子サイズ(=チャンネル幅/チャンネル長)の10倍に正確に設定されることによって、接地電位GNDと電源電圧Vddとの間のレプリカ抵抗回路4には200μAに設定されたバイアス電流が流れる。
【0093】
レプリカ抵抗回路4に含まれるトランジスタQ3のゲート端子とトランジスタQ4のゲート端子とトランジスタQ5のゲート端子とトランジスタQ6のゲート端子とには、制御電圧生成回路5から生成される第1と第2と第3と第4のレプリカ抵抗制御電圧Vcont0、Vcont1、Vcont2、Vcont3がそれぞれ供給される。
【0094】
レプリカ抵抗回路4のトランジスタQ4と抵抗R4との第4並列接続とトランジスタQ5と抵抗R5との第5並列接続との接続中点のレプリカ抵抗電圧(レプリカ抵抗中点電圧)Vrcmは、制御電圧生成回路5の第2差動増幅器DA2の反転入力端子と制御電圧供給回路6の第1差動増幅器DA1の第2反転入力端子に供給される。尚、レプリカ抵抗回路4では、トランジスタQ3とトランジスタQ4とトランジスタQ5とトランジスタQ6とは略同一の素子サイズに設定されて、抵抗R3と抵抗R4と抵抗R5と抵抗R6とは略同一の抵抗値に設定されている。
【0095】
《制御電圧生成回路》
制御電圧生成回路5は、接地電位GNDと電源電圧Vddとの間にNチャンネルMOSトランジスタQ8のソース・ドレイン電流経路と抵抗R7、R8、R9、R10、R11、R12とPチャンネルMOSトランジスタQ9のドレイン・ソース電流経路を含み、更にトランジスタQ8のゲート端子に出力端子が接続された第2差動増幅器DA2を含んでいる。
【0096】
制御電圧生成回路5に含まれたPチャンネルMOSトランジスタQ9の素子サイズ(=チャンネル幅/チャンネル長)は第2基準電流生成回路8のPチャンネルMOSトランジスタQ11の素子サイズ(=チャンネル幅/チャンネル長)と正確に等しく設定されることによって、接地電位GNDと電源電圧Vddの間の制御電圧生成回路5には20μAに設定されたバイアス電流が流れる。一方、制御電圧生成回路5の複数の抵抗R7、R8、R9、R10、R11、R12はそれぞれ2.5kΩの抵抗値に設定されているので、各抵抗R7、R8、R9、R10、R11、R12にはそれぞれ50mVの電圧降下が発生する。
【0097】
制御電圧生成回路5のトランジスタQ8のドレインと抵抗R7との接続点の第1のレプリカ抵抗制御電圧Vcont0はレプリカ抵抗回路4のトランジスタQ3のゲートに供給され、制御電圧生成回路5の抵抗R8と抵抗R9との接続点の第2のレプリカ抵抗制御電圧Vcont1はレプリカ抵抗回路4のトランジスタQ4のゲートに供給されて、制御電圧生成回路5の抵抗R10と抵抗R11の接続点の第3のレプリカ抵抗制御電圧Vcont2はレプリカ抵抗回路4のトランジスタQ5のゲートに供給され、制御電圧生成回路5の抵抗R12とトランジスタQ9のドレインとの接続点の第4のレプリカ抵抗制御電圧Vcont3はレプリカ抵抗回路4のトランジスタQ6のゲートに供給される。
【0098】
第2差動増幅器DA2は非反転入力端子に供給される基準電圧生成回路9の基準電圧Vrefと反転入力端子に供給されるレプリカ抵抗回路4のレプリカ抵抗電圧Vrcmを比較して、その比較出力電圧によってトランジスタQ8のゲート端子を制御する。従って、レプリカ抵抗回路4のレプリカ抵抗電圧Vrcm、第2差動増幅器DA2の反転入力端子と出力端子、トランジスタQ8のゲート端子とドレイン端子、抵抗R7〜R10、レプリカ抵抗回路4のトランジスタQ5のゲート端子とソース端子、最後にレプリカ抵抗電圧Vrcmの負帰還経路が形成されることによって、レプリカ抵抗回路4のレプリカ抵抗電圧Vrcmの電圧レベルが基準電圧生成回路9の基準電圧Vrefと一致するように第2差動増幅器DA2は負帰還経路を制御する。
【0099】
更に、制御電圧生成回路5の抵抗R9と抵抗R10との接続中点の差動終端抵抗制御電圧Vcont1.5は、制御電圧供給回路6の第1差動増幅器DA1の第1非反転入力端子に供給される。
【0100】
《制御電圧供給回路》
制御電圧供給回路6は、第1非反転入力端子に制御電圧生成回路5の差動終端抵抗制御電圧Vcont1.5が供給され、第1反転入力端子にその出力電圧Voutが供給され、第2非反転入力端子には差動終端抵抗3の差動終端抵抗中点電圧Vcmが供給され、第2反転入力端子にレプリカ抵抗回路4のレプリカ抵抗電圧Vrcmが供給される第1差動増幅器DA1を含んでいる。
【0101】
制御電圧供給回路6の第1差動増幅器DA1は、第1非反転入力端子の差動終端抵抗制御電圧Vcont1.5と第2非反転入力端子の差動終端抵抗中点電圧Vcmとの合計電圧Vcont1.5+Vcmが第1反転入力端子の出力電圧Voutと第2反転入力端子のレプリカ抵抗電圧Vrcmとの合計電圧Vout+Vrcmと等しい電圧レベルとなるように動作するものである。従って、制御電圧供給回路6の第1差動増幅器DA1の出力端子からVout=Vcont1.5+Vcm−Vrcmの関係の出力電圧Voutが生成され、この出力電圧Voutは差動終端抵抗3のトランジスタQ1、Q2の両ゲート端子に供給される。
【0102】
尚、制御電圧生成回路5の第2差動増幅器DA2による負帰還制御によりレプリカ抵抗回路4のレプリカ抵抗電圧Vrcmの電圧レベルが基準電圧生成回路9の基準電圧Vrefと一致するように制御されるので、制御電圧供給回路6の第1差動増幅器DA1の第2反転入力端子にはレプリカ抵抗電圧Vrcmの代わりに基準電圧Vrefを供給することも可能である。これは、図2より以降の本発明の全ての実施の形態において、適用可能なものである。
【0103】
《半導体集積回路の動作》
以下に、図1に示した本発明の実施の形態1による差動受信回路と差動終端抵抗とを内蔵する半導体集積回路1の動作を説明する。
【0104】
差動受信データ端子D_RX、/D_RXに接続された伝送線路の特性インピーダンスTL_R、/TL_Rの合成100Ωと差動終端抵抗3の直列接続抵抗の100Ωのインピーダンス整合を実現するためには、レプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と差動終端抵抗3の終端抵抗の抵抗値制御とを等しい制御とする必要がある。すなわち、差動終端抵抗3とレプリカ抵抗回路4の可変抵抗素子としてのトランジスタQ1、Q2、Q3、Q4は非線形素子であるで、非線形素子のトランジスタQ1、Q2、Q3、Q4の可変抵抗の両端子間の電圧レベルが変化すると、可変抵抗の抵抗値は変化する。
【0105】
従って、レプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と差動終端抵抗3の終端抵抗の抵抗値制御とを等しい制御とするためには、差動終端抵抗3のトランジスタQ1、Q2の各両端子間電圧レベルとレプリカ抵抗回路4のトランジスタQ3、Q4の各両端子間電圧レベルとを等しくする必要がある。
【0106】
一方、レプリカ抵抗回路4において、接地電位GNDのサイドのトランジスタQ3と抵抗R3の第3並列接続は伝送線路の反転特性インピーダンス/TL_Rのレプリカとして機能して、中間のトランジスタQ4と抵抗R4の第4並列接続は差動終端抵抗3のトランジスタQ1と抵抗R1の第1並列接続のレプリカとして機能して、中間のトランジスタQ5と抵抗R5の第5並列接続は差動終端抵抗3のトランジスタQ2と抵抗R2の第2並列接続とのレプリカとして機能して、電源電圧VddのサイドのトランジスタQ6と抵抗R6の第6並列接続とは伝送線路の非反転特性インピーダンスTL_Rのレプリカとして機能するものである。
【0107】
更に差動終端抵抗3のインピーダンス整合は、送信側の半導体集積回路10の非反転送信データ端子D_TXと反転送信データ端子/D_TXとに、400mVの端子電圧とゼロボルトの端子電圧がそれぞれ発生している条件である。この条件において、差動終端抵抗3のトランジスタQ1と抵抗R1の第1並列接続の並列インピーダンスとトランジスタQ2と抵抗R2の第2並列接続の並列インピーダンスはそれぞれ50Ωに制御される必要がある。このように制御された場合には、伝送線路の特性インピーダンスTL_Rと差動終端抵抗3のトランジスタQ1とトランジスタQ2と伝送線路の特性インピーダンス/TL_Rにそれぞれ100mVの端子間電圧が発生することになる。
【0108】
一方、基準電圧生成回路9と第1基準電流生成回路7と第2基準電流生成回路8と制御電圧生成回路5とは、レプリカ抵抗回路4の4個のトランジスタQ3〜Q6の各トランジスタにそれぞれ100mVの端子間電圧が発生するように動作する。この動作は、下記のように実行されるものである。
【0109】
まず制御電圧生成回路5の第2差動増幅器DA2は、非反転入力端子に供給される200mVの基準電圧Vrefのレベルに反転端子に供給されるレプリカ抵抗回路4のレプリカ抵抗電圧Vrcmのレベルが一致するように、第1と第2と第3と第4のレプリカ抵抗制御電圧Vcont0、Vcont1、Vcont2、Vcont3を生成する。
【0110】
まず、制御電圧生成回路5の第1のレプリカ抵抗制御電圧Vcont0がレプリカ抵抗回路4の第3並列接続のトランジスタQ3のしきい値電圧Vthと略等しいゲート・ソース電圧Vgsとされことによって、トランジスタQ3と抵抗R3との第3並列接続の抵抗値は500Ωに設定される。一方、レプリカ抵抗回路4のバイアス電流は200μAに設定されているので、レプリカ抵抗回路4のトランジスタQ3と抵抗R3との第3並列接続に100mVの端子間電圧が発生する。
【0111】
制御電圧生成回路5の複数の抵抗R7〜R12の各抵抗にはそれぞれ50mVの電圧降下が発生しているので、制御電圧生成回路5の第2のレプリカ抵抗制御電圧Vcont1は2個の抵抗R7、R8の電圧降下100mVとトランジスタQ3のゲート・ソース電圧Vgsとを合計した電圧レベルとなる。また第2のレプリカ抵抗制御電圧Vcont1の電圧レベルから第4並列接続のトランジスタQ4のゲート・ソース電圧Vgsを減算した100mVの端子間電圧が、トランジスタQ3と抵抗R3の第3並列接続に供給される。
【0112】
更に制御電圧生成回路5の第2のレプリカ抵抗制御電圧Vcont1がレプリカ抵抗回路4の第4並列接続のトランジスタQ4のゲート端子に供給されることによって、トランジスタQ4と抵抗R4の第4並列接続の抵抗値は500Ωに設定される。一方、レプリカ抵抗回路4のバイアス電流は200μAに設定されているので、レプリカ抵抗回路4のトランジスタQ4と抵抗R4の第4並列接続に100mVの端子間電圧が発生する。
【0113】
制御電圧生成回路5の第3のレプリカ抵抗制御電圧Vcont2は4個の抵抗R7〜R10の電圧降下200mVとトランジスタQ3のゲート・ソース電圧Vgsとを合計した電圧レベルとなる。また、第3のレプリカ抵抗制御電圧Vcont2の電圧レベルから第5並列接続のトランジスタQ5のゲート・ソース電圧Vgsを減算した200mVの端子間電圧が、トランジスタQ4と抵抗R4の第4並列接続とトランジスタQ3と抵抗R3の第3並列接続との直列接続に供給される。
【0114】
更に制御電圧生成回路5の第3のレプリカ抵抗制御電圧Vcont2がレプリカ抵抗回路4の第5並列接続のトランジスタQ5のゲート端子に供給されることによって、トランジスタQ5と抵抗R5の第5並列接続の抵抗値は500Ωに設定される。一方、レプリカ抵抗回路4のバイアス電流は200μAに設定されているので、レプリカ抵抗回路4のトランジスタQ5と抵抗R5の第5並列接続に100mVの端子間電圧が発生する。
【0115】
制御電圧生成回路5の第4のレプリカ抵抗制御電圧Vcont3は6個の抵抗R7〜R12の電圧降下300mVとトランジスタQ3のゲート・ソース電圧Vgsとを合計した電圧レベルとなる。また、第4のレプリカ抵抗制御電圧Vcont3の電圧レベルから第6並列接続のトランジスタQ6のゲート・ソース電圧Vgsを減算した300mVの端子間電圧が、トランジスタQ5と抵抗R5の第5並列接続とトランジスタQ4と抵抗R4の第4並列接続とトランジスタQ3と抵抗R3の第3並列接続との直列接続に供給される。
【0116】
更に制御電圧生成回路5の第4のレプリカ抵抗制御電圧Vcont3がレプリカ抵抗回路4の第6並列接続のトランジスタQ6のゲート端子に供給されることによって、トランジスタQ6と抵抗R6の第6並列接続の抵抗値は500Ωに設定される。一方、レプリカ抵抗回路4のバイアス電流は200μAに設定されているので、レプリカ抵抗回路4のトランジスタQ6と抵抗R6の第6並列接続には100mVの端子間電圧が発生する。
【0117】
またレプリカ抵抗回路4の第3並列接続と第4並列接続と第5並列接続と第6並列接続との各並列接続の抵抗値が500Ω以下に制御されて、200mVの基準電圧Vrefのレベル以下にレプリカ抵抗回路4のレプリカ抵抗電圧Vrcmの電圧レベルが低下したと想定する。すると、制御電圧生成回路5の第1差動増幅器DA1の出力電圧が上昇して、NチャンネルMOSトランジスタQ8の導通度が増大する。従って、制御電圧生成回路5の第1と第2と第3と第4のレプリカ抵抗制御電圧Vcont0、Vcont1、Vcont2、Vcont3の各電圧レベルが低下して、レプリカ抵抗回路4の第3と第4と第5と第6の並列接続の各並列接続の抵抗値が500Ωと等しくなるまで増加され、レプリカ抵抗回路4のレプリカ抵抗電圧Vrcmの電圧レベルが200mVの基準電圧Vrefのレベルと等しくなるまで上昇される。
【0118】
レプリカ抵抗回路4の第3並列接続と第4並列接続と第5並列接続と第6並列接続との各並列接続の抵抗値が500Ωに正確に設定された状態での制御電圧生成回路5の抵抗R9と抵抗R10の接続中点の差動終端抵抗制御電圧Vcont1.5は、制御電圧供給回路6の第1差動増幅器DA1の第1非反転入力端子に供給される。特に、制御電圧生成回路5の差動終端抵抗制御電圧Vcont1.5の電圧レベルは、差動終端抵抗3に含まれたトランジスタQ1と抵抗R1の第1並列接続とトランジスタQ2と抵抗R2の第2並列接続のレプリカとして機能するレプリカ抵抗回路4の第4並列接続のトランジスタQ4のゲートと第5並列接続のトランジスタQ5のゲートとにそれぞれ供給される第2と第3のレプリカ抵抗制御電圧Vcont1、Vcont2の中間電圧レベルに設定されている。
【0119】
レプリカ抵抗回路4のレプリカ抵抗電圧Vrcmと差動終端抵抗3の差動終端抵抗中点電圧Vcmとが等しい場合に、制御電圧供給回路6の第1差動増幅器DA1は制御電圧生成回路5から生成される差動終端抵抗制御電圧Vcont1.5それ自身を出力電圧Voutとして差動終端抵抗3のトランジスタQ1、Q2のゲート端子に供給する。この状態での制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutに応答して、差動終端抵抗3のトランジスタQ1と抵抗R1の第1並列接続の並列インピーダンスとトランジスタQ2と抵抗R2の第2並列接続の並列インピーダンスとはそれぞれ50Ωに制御される。これは、差動終端抵抗3のトランジスタQ1、Q2の素子サイズ(=チャンネル幅/チャンネル長)が、レプリカ抵抗回路4の4個のトランジスタQ3〜Q6の素子サイズ(=チャンネル幅/チャンネル長)の10倍のサイズに設定されているためである。また、差動終端抵抗3の抵抗R1、R2の抵抗値が、レプリカ抵抗回路4の4個の抵抗R3〜R6の抵抗値の1/10の抵抗値に設定されているためである。
【0120】
従って、制御電圧生成回路5の第2と第3のレプリカ抵抗制御電圧Vcont1、Vcont2によりレプリカ抵抗回路4のトランジスタQ4と抵抗R4の第4並列接続とトランジスタQ5と抵抗R5の第5並列接続の抵抗値を500Ωに制御する状態では、制御電圧生成回路5の差動終端抵抗制御電圧Vcont1.5と同一レベルの出力電圧Voutによって差動終端抵抗3のトランジスタQ1と抵抗R1の第1並列接続とトランジスタQ2と抵抗R2の第2並列接続の抵抗値とは50Ωに制御されるものとなる。尚、実際には、差動終端抵抗3のトランジスタQ1と抵抗R1との第1並列接続の抵抗値は50Ω−αに制御され、トランジスタQ2と抵抗R2との第2並列接続の抵抗値とは50Ω+αに制御され、差動終端抵抗3の直列接続抵抗は合計100Ωに制御されるものである。その理由は、差動終端抵抗3の2個のトランジスタQ1、Q2の両ゲート端子に供給される制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutとしての制御電圧生成回路5の差動終端抵抗制御電圧Vcont1.5の電圧レベルは、制御電圧生成回路5の第2と第3のレプリカ抵抗制御電圧Vcont1、Vcont2の中間電圧レベルに設定されているためである。
【0121】
実際に差動終端抵抗3のインピーダンス整合が実行される状態において、差動終端抵抗3の差動終端抵抗中点電圧Vcmの電圧レベルがレプリカ抵抗回路4のレプリカ抵抗電圧Vrcmの電圧レベルと不一致となった場合にも、制御電圧供給回路6の第1差動増幅器DA1はこの電圧レベル誤差に自動的に応答して差動終端抵抗3の2個のトランジスタQ1、Q2の両ゲート端子に供給される出力電圧Voutの自動調整を実行する。すなわち、例えば、差動終端抵抗中点電圧Vcmの電圧レベルがレプリカ抵抗電圧Vrcmの電圧レベルよりも増大すると、上述したVout=Vcont1.5+Vcm−Vrcmの関係に従って、電圧レベル誤差Vcm−Vrcmの分、制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutの電圧レベルが増大する。
【0122】
その結果、制御電圧供給回路6の第1差動増幅器DA1を利用することによって、差動終端抵抗中点電圧Vcmの電圧レベルがレプリカ抵抗電圧Vrcmの電圧レベルよりも増大して差動終端抵抗3の直列接続抵抗が100Ω以下に低下することが軽減されて、差動終端抵抗3の直列接続抵抗を略100Ωの抵抗値に維持することが可能となる。
【0123】
更に、本発明の実施の形態1は、図1に示した半導体集積回路1の回路構成にのみ、限定されるものではなく、その他の回路構成を採用することが可能である。
【0124】
例えば、図1に示した半導体集積回路1において、破線ELの内部の回路素子を省略することによって、回路素子数と消費電力とを削減することが可能である。
【0125】
従って、破線ELの内部の回路素子を省略した場合には、制御電圧生成回路5では差動終端抵抗制御電圧Vcont1.5が生成される抵抗R9はトランジスタQ9のドレインに直接接続され、レプリカ抵抗回路4ではレプリカ抵抗電圧Vrcmが生成される第4並列接続のトランジスタQ4と抵抗R4の接続点はトランジスタQ7のドレインに直接接続される。
【0126】
この回路接続の場合でも、レプリカ抵抗回路4のレプリカ抵抗電圧Vrcm、第2差動増幅器DA2の反転入力端子と出力端子、トランジスタQ8のゲート端子とドレイン端子、抵抗R7〜R8、レプリカ抵抗回路4のトランジスタQ4のゲート端子とドレイン端子、最後にレプリカ抵抗電圧Vrcmの負帰還経路が形成され、レプリカ抵抗回路4のレプリカ抵抗電圧Vrcmの電圧レベルが基準電圧Vrefと一致するように第2差動増幅器DA2は負帰還経路を制御するものである。
【0127】
従って、制御電圧生成回路5の第1と第2のレプリカ抵抗制御電圧Vcont0、Vcont1によりレプリカ抵抗回路4のトランジスタQ3と抵抗R3の第3並列接続とトランジスタQ4と抵抗R4の第4並列接続の抵抗値を500Ωに制御する状態では、制御電圧生成回路5の差動終端抵抗制御電圧Vcont1.5と同一レベルの出力電圧Voutによって差動終端抵抗3のトランジスタQ1と抵抗R1の第1並列接続とトランジスタQ2と抵抗R2の第2並列接続の抵抗値とは50Ωに制御されるものとなり、伝送線路の特性インピーダンスと終端抵抗とのインピーダンス整合を容易とすることができる。
【0128】
《実施の形態1の効果》
以上、説明した図1に示した本発明の実施の形態1による半導体集積回路1によれば、下記のようにして当初の目的を達成することが可能となる。
【0129】
すなわち、送信側の半導体集積回路10の非反転送信データ端子D_TXと反転送信データ端子D_TXとに400mVの端子電圧とゼロボルトの端子電圧とが発生している条件で伝送線路の特性インピーダンスTL_R、/TL_Rの合成100Ωと差動終端抵抗3の合成100Ωとのインピーダンス整合を実現する際には、伝送線路の特性インピーダンスTL_R、/TL_Rで合計200mVの電圧降下が発生する一方、差動終端抵抗3でも合計200mVの電圧降下が発生する。具体的には、差動受信回路2と差動終端抵抗3が接続された反転受信データ端子/D_RXの端子電圧は100mVとなり、差動受信回路2と差動終端抵抗3が接続された非反転受信データ端子/D_RXの端子電圧は300mVとなっている。
【0130】
一方、インピーダンス整合を実現するために、基準電圧生成回路9と第1基準電流生成回路7と第2基準電流生成回路8とレプリカ抵抗回路4と制御電圧生成回路5の動作によって、レプリカ抵抗回路4の少なくとも2個の直列接続されたトランジスタQ3、Q4の各トランジスタには100mVの端子間電圧が発生している。
【0131】
従って、差動終端抵抗3とレプリカ抵抗回路4との非線形素子としてのトランジスタQ1、Q2、Q3、Q4の可変抵抗の両端子間の電圧レベルをそれぞれ一致できるので、レプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と差動終端抵抗3の終端抵抗の抵抗値制御とを等しい制御とすることが可能となり、伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合を容易とすることが可能となる。
【0132】
次に、多ビット(複数レーン、複数チャンネル)のデータバスに対応するためには、図1に示した本発明の実施の形態1による半導体集積回路1では、差動受信回路2と差動終端抵抗3と制御電圧供給回路6とを多ビット分の個数、増設すれば良く、この多ビット分の差動受信回路2と差動終端抵抗3と制御電圧供給回路6にレプリカ抵抗回路4と制御電圧生成回路5と第1基準電流生成回路7と第2基準電流生成回路8と基準電圧生成回路9とを共用することが可能となる。その結果、多ビットの差動受信回路と多ビットの差動終端抵抗を内蔵した半導体集積回路でレプリカ抵抗を使用する終端抵抗調整方式を実現する際に、半導体チップ面積と消費電流の増大を軽減することが可能となる。
【0133】
更に、差動終端抵抗中点電圧Vcmの電圧レベルがレプリカ抵抗電圧Vrcmの電圧レベルよりも増大すると、上述の関係に従って電圧レベル誤差Vcm−Vrcmの分、制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutの電圧レベルが増大する。その結果、差動終端抵抗3の直列接続抵抗が100Ω以下に低下することが軽減されて、差動終端抵抗3の直列接続抵抗を略100Ωの抵抗値に維持することが可能となる。従って、差動受信回路によって受信される差動入力信号のコモンモード直流電圧レベルの変動による差動終端抵抗の抵抗値の変動を補償することが可能となる。
【0134】
《制御電圧供給回路の第1差動増幅器》
図2は、図1に示した本発明の実施の形態1による半導体集積回路1に含まれる制御電圧供給回路6の第1差動増幅器DA1の構成を示す図である。
【0135】
図2に示すように、制御電圧供給回路6の第1差動増幅器DA1は、8個のPチャンネルMOSトランジスタM1〜M3、M6〜M10と2個のNチャンネルMOSトランジスタM4〜M5とを含んでいる。3個のトランジスタM1、M6、M9のゲート端子と電源電圧Vddとの間には、安定なゲートバイアス電圧Vgが供給されるので、3個のトランジスタM1、M6、M9のソース・ドレイン経路には安定に維持された定電流が流れる。
【0136】
第1非反転入力端子の差動終端抵抗制御電圧Vcont1. 5がゲート端子に供給されるトランジスタM2と第1反転入力端子の出力電圧Voutがゲート端子に供給されるトランジスタM3は第1差動対トランジスタを構成する一方、第2非反転入力端子の差動終端抵抗中点電圧Vcmがゲート端子に供給されるトランジスタM7と第2反転入力端子のレプリカ抵抗電圧Vrcmがゲート端子に供給されるトランジスタM8は第2差動対トランジスタを構成する。
【0137】
2個のNチャンネルMOSトランジスタM4〜M5は、第1差動対トランジスタM2〜M3と第2差動対トランジスタM7〜M8との共通のカレントミラー能動負荷として機能する。出力端子に接続されたPチャンネルMOSトランジスタM10は、カレントミラー能動負荷M4〜M5の出力信号に応答するソースフォロワとして動作する。
【0138】
ソースフォロワM10のソースフォロワ出力信号Voutが第1差動対トランジスタのトランジスタM3のゲート端子である第1反転入力端子に接続されているので、定電流トランジスタM1と第1差動対トランジスタM2〜M3とカレントミラー能動負荷M4〜M5とソースフォロワ回路M9〜M10はボルテージフォロワ回路として機能する。
【0139】
その結果、制御電圧供給回路6の第1差動増幅器DA1の出力端子の出力電圧Voutは、第1非反転入力端子としてのトランジスタM2のゲート端子に供給される差動終端抵抗制御電圧Vcont1. 5の電圧レベルに追従する。
【0140】
更に、トランジスタM2のドレイン端子とトランジスタM7のドレイン端子とはカレントミラー能動負荷M4〜M5の入力トランジスタM4のドレイン端子に接続されているので、トランジスタM2とトランジスタM7は第1差動増幅器DA1の出力端子の出力電圧Voutに関して非反転信号伝達動作に関して並列動作を実行する。従って、第1差動増幅器DA1のオープンループゲイン値をGと想定すれば、第1差動増幅器DA1の出力端子には、第1非反転入力端子としてのトランジスタM2のゲート端子に供給される差動終端抵抗制御電圧Vcont1. 5と第2非反転入力端子としてのトランジスタM7のゲート端子に供給される差動終端抵抗中点電圧Vcmとの非反転合成信号電圧G・(Vcont1.5+Vcm)が生成される。
【0141】
更に、トランジスタM3のドレイン端子とトランジスタM8のドレイン端子とはカレントミラー能動負荷M4〜M5の出力トランジスタM5のドレイン端子に接続されているので、トランジスタM3とトランジスタM7は第1差動増幅器DA1の出力端子の出力電圧Voutに関して反転信号伝達動作に関して並列動作を実行する。従って、第1差動増幅器DA1のオープンループゲイン値をGと想定すれば、第1差動増幅器DA1の出力端子には、第1反転入力端子としてのトランジスタM3のゲート端子に供給される出力電圧Voutと第2反転入力端子としてのトランジスタM8のゲート端子に供給されるレプリカ抵抗電圧Vrcmとの反転合成信号電圧−G・(Vout+Vrcm)が生成される。
【0142】
ソースフォロワM10のソース端子では、非反転合成信号電圧G・(Vcont1.5+Vcm)と反転合成信号電圧−G・(Vout+Vrcm)との最終合成信号電圧G・(Vcont1.5+Vcm−Vout−Vrcm)が生成される。しかし、ソースフォロワM10のソース端子から第1反転入力端子のトランジスタM3のゲート端子の負帰還により、この最終合成信号電圧はトランジスタM3のゲート端子に供給される出力電圧Voutの電圧レベルと等しいレベルに制御されるので、G・(Vcont1.5+Vcm−Vout−Vrcm)=Voutの関係が成立する。
【0143】
この関係からVout=G・(Vcont1.5+Vcm−Vrcm)/(G+1)の関係が得られるが、第1差動増幅器DA1のオープンループゲイン値G≧1の条件が得られるので、Vout≒Vcont1.5+Vcm−Vrcmの近似関係を得ることが可能となる。
【0144】
図3は、図2に示す制御電圧供給回路6の第1差動増幅器DA1から生成される出力電圧Voutと差動終端抵抗制御電圧Vcont1. 5とレプリカ抵抗電圧Vrcmと差動終端抵抗中点電圧Vcmとの関係を示す図である。
【0145】
図3から上述したVout≒Vcont1.5+Vcm−Vrcmの関係に従って、電圧レベル誤差Vcm−Vrcmの分、差動終端抵抗制御電圧Vcont1. 5よりも、制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutの電圧レベルが増大することが理解される。
【0146】
その結果、制御電圧供給回路6の第1差動増幅器DA1を利用することによって、差動終端抵抗中点電圧Vcmの電圧レベルがレプリカ抵抗電圧Vrcmの電圧レベルよりも増大して差動終端抵抗3の直列接続抵抗が100Ω以下への低下することが軽減され、差動終端抵抗3の直列接続抵抗を略100Ωの抵抗値に維持することが可能となる。
【0147】
《その他の差動終端抵抗》
更に本発明においては、差動終端抵抗3の構成としては図1に示した本発明の実施の形態1による半導体集積回路1に含まれた差動終端抵抗3の回路構成に制限されるものではない。
【0148】
図4は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【0149】
図4に示した差動終端抵抗3が図1に示した差動終端抵抗3と相違するのは、図4の差動終端抵抗3ではNチャンネルMOSトランジスタQ1と抵抗R1の第1直列接続とNチャンネルMOSトランジスタQ2と抵抗R2の第2直列接続との直列接続を含み、第1直列接続と第2直列接続の接続中点と接地電位GNDとの間に容量C1が接続され、差動終端抵抗3の接続中点から差動終端抵抗中点電圧Vcmが生成されることである。
【0150】
このような回路構成の相違にもかかわらず、半導体集積回路1に含まれるレプリカ抵抗回路4と制御電圧生成回路5と制御電圧供給回路6と第1基準電流生成回路7と第2基準電流生成回路8と基準電圧生成回路9の動作によって図4に示した差動終端抵抗3もレプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と等しい制御が可能となり、差動終端抵抗3と伝送線路の特性インピーダンスとの間のインピーダンス整合を容易とすることが可能となる。
【0151】
尚、その際に、レプリカ抵抗回路4では、接地電位GNDと電源電圧Vddの間にNチャンネルMOSトランジスタQ3と抵抗R3の第3直列接続とNチャンネルMOSトランジスタQ4と抵抗R4の第4直列接続とNチャンネルMOSトランジスタQ5と抵抗R5の第5直列接続とNチャンネルMOSトランジスタQ6と抵抗R6の第6直列接続とPチャンネルMOSトランジスタQ7のドレイン・ソース電流経路の直列接続に接続方式を変更することが推奨される。
【0152】
図5は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【0153】
図5に示した差動終端抵抗3が図1に示した差動終端抵抗3と相違するのは、図5の差動終端抵抗3ではNチャンネルMOSトランジスタQ1と抵抗R1の第1並列接続とNチャンネルMOSトランジスタQ2と抵抗R2の第2並列接続との間に2個のNチャンネルMOSトランジスタQ13、Q14の直列接続が追加され、2個のトランジスタQ13、Q14の接続中点と接地電位GNDとの間に容量C1が接続され、2個のトランジスタQ13、Q14の接続中点から差動終端抵抗中点電圧Vcmが生成されることである。
【0154】
図5に示す差動終端抵抗3を使用して伝送線路の特性インピーダンスとの間のインピーダンス整合を実施して差動受信信号を受信する動作状態ではハイレベルの制御信号Cnt_SWによって2個のトランジスタQ13、Q14をオン状態に制御する一方、差動終端抵抗3のインピーダンス整合動作を非動作状態に制御する際にはローレベルの制御信号Cnt_SWによって2個のトランジスタQ13、Q14をオフ状態に制御して差動終端抵抗3を高インピーダンス状態とする。
【0155】
図6は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【0156】
図6に示した差動終端抵抗3が図1に示した差動終端抵抗3と相違するのは、図6の差動終端抵抗3では図1に示した差動終端抵抗3に含まれていた抵抗R1と抵抗R2とが省略されたことである。従って、図6の差動終端抵抗3ではNチャンネルMOSトランジスタQ1とNチャンネルMOSトランジスタQ2の接続中点と接地電位GNDとの間に容量C1が接続され、この接続中点から差動終端抵抗中点電圧Vcmが生成される。
【0157】
このような回路構成の相違にもかかわらず、半導体集積回路1に含まれるレプリカ抵抗回路4と制御電圧生成回路5と制御電圧供給回路6と第1基準電流生成回路7と第2基準電流生成回路8と基準電圧生成回路9の動作によって図6に示した差動終端抵抗3もレプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と等しい制御が可能となり、差動終端抵抗3と伝送線路の特性インピーダンスとの間のインピーダンス整合を容易とすることが可能となる。
【0158】
尚、その際には、レプリカ抵抗回路4で接地電位GNDと電源電圧Vddの間の抵抗R3、抵抗R4、抵抗R5、抵抗R6を省略して、5個のNチャンネルMOSトランジスタQ3、Q4、Q5、Q6、Q7のみでレプリカ抵抗回路4を構成することが推奨される。
【0159】
図7は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【0160】
図7に示した差動終端抵抗3が図1に示した差動終端抵抗3と相違するのは、図7の差動終端抵抗3ではトランジスタQ1と抵抗R1の第1並列接続とトランジスタQ2と抵抗R2の第2並列接続との直列接続と並列に第1容量C1と2個のNチャンネルMOSトランジスタQ13、Q14と第2容量C2との直列接続が非反転受信データ端子D_RXと反転受信データ端子/D_RXとの間に接続され、2個のトランジスタQ13、Q14の接続中点から差動終端抵抗中点電圧Vcmが生成されることである。
【0161】
図7に示す差動終端抵抗3を使用して伝送線路の特性インピーダンスとの間のインピーダンス整合を実施して差動受信信号を受信する動作状態では、ハイレベルの制御信号Cnt_SWにより2個のトランジスタQ13、Q14をオン状態に制御して、トランジスタQ13、Q14の接続中点から差動終端抵抗中点電圧Vcmを生成する。差動終端抵抗3のインピーダンス整合動作を非動作状態に制御する際には、ローレベルの制御信号Cnt_SWによって2個のトランジスタQ13、Q14をオフ状態に制御してトランジスタQ13、Q14の接続中点の差動終端抵抗中点電圧Vcmを接地電位GNDの低電圧レベルとする。従って、制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutは、Vout=Vcont1.5+Vcm−Vrcmの関係に従って低下するので、差動終端抵抗3のトランジスタQ1、Q2の可変抵抗の抵抗値が増加して差動終端抵抗3は高インピーダンス状態に制御される。
【0162】
図8は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【0163】
図8に示した差動終端抵抗3が図1に示した差動終端抵抗3と相違するのは、図8の差動終端抵抗3ではトランジスタQ1と並列接続された抵抗R1とトランジスタQ2と並列接続された抵抗R2とが2個の直列抵抗R1a、R1bと2個の直列抵抗R2a、R2bとにそれぞれ置換されていることである。
【0164】
更に、図8の差動終端抵抗3では、トランジスタQ1と並列接続された2個の直列抵抗R1a、R1bの接続中点と接地電位GNDとの間に第1容量C1Aが接続され第1容量C1Aの両端から第1差動終端抵抗中点電圧VcmAが生成されて、トランジスタQ2と並列接続された2個の直列抵抗R2a、R2bの接続中点と接地電位GNDとの間に第2容量C1Bが接続され第2容量C1Bの両端から第2差動終端抵抗中点電圧VcmBが生成される。
【0165】
更に、図8に示すように図1の半導体集積回路1に含まれた制御電圧供給回路6と全く同様に構成された第1制御電圧供給回路6Aと第2制御電圧供給回路6Aとが差動終端抵抗3に接続されている。
【0166】
差動終端抵抗3から生成される第1差動終端抵抗中点電圧VcmAと第2差動終端抵抗中点電圧VcmBとは、第1制御電圧供給回路6Aの第2非反転入力端子と第2制御電圧供給回路6Aとの第2非反転入力端子とにそれぞれ供給される。第1制御電圧供給回路6Aの第1非反転入力端子と第2制御電圧供給回路6Aとの第1非反転入力端子とに図1の半導体集積回路1に含まれた制御電圧生成回路5の抵抗R9と抵抗R10の接続中点の差動終端抵抗制御電圧Vcont1.5が共通に供給され、第1制御電圧供給回路6Aの第2反転入力端子と第2制御電圧供給回路6Aとの第2反転入力端子とにレプリカ抵抗回路4から生成されるレプリカ抵抗電圧Vrcmが共通に供給される。
【0167】
第1制御電圧供給回路6Aの出力端子から生成される第1出力電圧VoutAは第1制御電圧供給回路6Aの第1反転入力端子と差動終端抵抗3のトランジスタQ1のゲート端子に供給され、更に第2制御電圧供給回路6Bの出力端子から生成される第2出力電圧VoutBは第2制御電圧供給回路6Bの第1反転入力端子と差動終端抵抗3のトランジスタQ2のゲート端子に供給されている。
【0168】
第1制御電圧供給回路6Aの第1出力電圧VoutAの電圧レベルはVoutA=Vcont1.5+VcmA−Vrcmの関係に設定され、また第2制御電圧供給回路6Bの第2出力電圧VoutBの電圧レベルはVoutB=Vcont1.5+VcmB−Vrcmの関係に設定される。差動終端抵抗3のインピーダンス整合の実施時には差動終端抵抗3の第1差動終端抵抗中点電圧VcmAと第2差動終端抵抗中点電圧VcmBにはVcmA>VcmBの関係が成立するので、第1制御電圧供給回路6Aの第1出力電圧VoutAの電圧レベルと第2制御電圧供給回路6Bの第2出力電圧VoutBの電圧レベルにはVoutA>VoutBの関係が成立する。
【0169】
その結果、第1出力電圧VoutAがゲート端子に供給される差動終端抵抗3のトランジスタQ1の導通度が増加されるのに対して、第2出力電圧VoutBがゲート端子に供給される差動終端抵抗3のトランジスタQ2の導通度が減少される。従って、図8に示す差動終端抵抗3が図1の半導体集積回路1に含まれた差動終端抵抗3と同様にトランジスタQ1と直列抵抗R1a、R1bとの第1並列接続の抵抗値が50Ω−αに制御され、トランジスタQ2と直列抵抗R2a、R2bとの第2並列接続の抵抗値とが50Ω+αに制御される際に、負と変動係数−αと正の変動係数+αの値を低減することが可能となる。
【0170】
図9は、図1に示した本発明の実施の形態1による半導体集積回路1の差動終端抵抗3として使用可能なその他の回路構成を示す図である。
【0171】
図9に示した差動終端抵抗3が図1に示した差動終端抵抗3と相違するのは、図9の差動終端抵抗3では抵抗R1と並列接続されたトランジスタQ1と抵抗R2と並列接続されたトランジスタQ2とが2個の並列トランジスタQ1A、Q1Bと2個の並列トランジスタQ2A、Q2Bとにそれぞれ置換されていることである。
【0172】
更に、図9に示すように図1の半導体集積回路1に含まれた制御電圧供給回路6と全く同様に構成された第1制御電圧供給回路6Aと第2制御電圧供給回路6Aとが差動終端抵抗3に接続されている。
【0173】
差動終端抵抗3の容量C1の両端から生成される差動終端抵抗中点電圧Vcmは、第1制御電圧供給回路6Aの第2非反転入力端子と第2制御電圧供給回路6Aとの第2非反転入力端子とにそれぞれ供給される。第1制御電圧供給回路6Aの第1非反転入力端子には図1の半導体集積回路1の制御電圧生成回路5の抵抗R8と抵抗R9の接続中点の第2のレプリカ抵抗制御電圧Vcont1が供給され、第2制御電圧供給回路6Aの第1非反転入力端子には図1の半導体集積回路1の制御電圧生成回路5の抵抗R10と抵抗R11との接続中点の第3のレプリカ抵抗制御電圧Vcont2が供給され、第1制御電圧供給回路6Aの第2反転入力端子と第2制御電圧供給回路6Aとの第2反転入力端子にレプリカ抵抗回路4から生成されるレプリカ抵抗電圧Vrcmが共通に供給される。
【0174】
第1制御電圧供給回路6Aの出力端子から生成される第1出力電圧VoutAは第1制御電圧供給回路6Aの第1反転入力端子と差動終端抵抗3の左側の2個のトランジスタQ1A、Q2Aのゲート端子に供給され、第2制御電圧供給回路6Bの出力端子から生成される第2出力電圧VoutBは第2制御電圧供給回路6Bの第1反転入力端子と差動終端抵抗3の右側の2個のトランジスタQ1B、Q2Bのゲート端子に供給されている。
【0175】
従って、第1制御電圧供給回路6Aの第1出力電圧VoutAはVoutA=Vcont1+Vcm−Vrcmの関係に設定され、第2制御電圧供給回路6Bの第2出力電圧VoutBはVoutB=Vcont2+Vcm−Vrcmの関係に設定される。
【0176】
図1の半導体集積回路1の制御電圧生成回路5の第2のレプリカ抵抗制御電圧Vcont1と第3のレプリカ抵抗制御電圧Vcont2と差動終端抵抗制御電圧Vcont1.5には、Vcont1.5=(Vcont1+Vcont2)/2の関係が成立するので、図9に示した差動終端抵抗3は図1に示した差動終端抵抗3と全く同様に制御電圧供給回路6の第1差動増幅器DA1の出力電圧Voutに応答して、差動終端抵抗3のトランジスタQ1A、Q1Bと抵抗R1の第1並列接続の並列インピーダンスとトランジスタQ2A、Q2Bと抵抗R2の第2並列接続の並列インピーダンスとはそれぞれ50Ωに制御されることが可能となる。尚、図9に示す差動終端抵抗3のトランジスタQ1A、Q1B、Q2A、Q2Bの素子サイズ(=チャンネル幅/チャンネル長)が、レプリカ抵抗回路4の4個のトランジスタQ3〜Q6の素子サイズ(=チャンネル幅/チャンネル長)の例えば5倍のサイズに設定されている。
【0177】
《多ビットへの対応》
図10は、多ビットのデータバスに対応するために、N個の差動受信回路2A〜2NとN個の差動終端抵抗3A〜3NとN個の制御電圧供給回路6A〜6Nと、差動受信回路と差動終端抵抗と制御電圧供給回路の回路個数を増設した場合の本発明の実施の形態1による半導体集積回路1の構成を示す図である。
【0178】
図10に示すように多ビットのデータバスに対応するための半導体集積回路1は、第1非反転受信データ端子D_RXAと第1反転受信データ端子A/D_RXAとに接続された第1差動受信回路2Aと第1差動終端抵抗3Aと、第1差動終端抵抗3Aのインピーダンス整合の抵抗値制御のための第1制御電圧供給回路6Aを含んでいる。更に半導体集積回路1は、第2非反転受信データ端子D_RXBと第2反転受信データ端子A/D_RXBとに接続された第2差動受信回路2Bと第2差動終端抵抗3Bと、第2差動終端抵抗3Bのインピーダンス整合の抵抗値制御のための第2制御電圧供給回路6Bを含んでいる。以下同様にして、半導体集積回路1は、第N非反転受信データ端子D_RXNと第N反転受信データ端子A/D_RXNとに接続された第N差動受信回路2Nと第N差動終端抵抗3Nと、第N差動終端抵抗3Nのインピーダンス整合の抵抗値制御のための第N制御電圧供給回路6Nを含んでいる。
【0179】
第1と第2と…第Nの非反転受信データ端子D_RXA、D_RXB、D_RXNの各非反転受信データ端子は伝送線路の50Ωの非反転特性インピーダンスを介して送信側半導体集積回路の各非反転送信データ端子に接続され、第1と第2と…第Nの反転受信データ端子/D_RXA、/D_RXB、/D_RXNの各反転受信データ端子は伝送線路の50Ωの反転特性インピーダンスを介して送信側半導体集積回路の各反転送信データ端子に接続されている。
【0180】
第1と第2と…第Nの差動終端抵抗3A〜3Nの各差動終端抵抗には、図1と図4乃至図9のいずれかに示した差動終端抵抗3が使用されることが可能である。
【0181】
第1と第2と…第Nの制御電圧供給回路6A〜6Nの各制御電圧供給回路には、図2に示したように第1非反転入力端子に制御電圧生成回路5の差動終端抵抗制御電圧Vcont1.5が供給され、第1反転入力端子に出力電圧VoutA、VoutB…VoutNが供給され、第2非反転入力端子に差動終端抵抗3A〜3Nの差動終端抵抗中点電圧VcmA、VcmB…VcmNが供給され、第2反転入力端子にレプリカ抵抗回路4のレプリカ抵抗電圧Vrcmが供給される第1差動増幅器DA1が使用されることが可能である。従って、制御電圧供給回路6A〜6Nの出力端子からVout A〜N=Vcont1.5+Vcm A〜N−Vrcmの関係の出力電圧Vout A〜Nが生成される。
【0182】
多ビット分のN個の差動受信回路2A〜2NとN個の差動終端抵抗3A〜3NとN個の制御電圧供給回路6A〜6Nに、1個のレプリカ抵抗回路4と1個の制御電圧生成回路5と1個の第1基準電流生成回路7と1個の第2基準電流生成回路8と1個の基準電圧生成回路9が共用されることができる。従って、多ビットの差動受信回路2A〜2Nと多ビットの差動終端抵抗3A〜3Nとを内蔵した半導体集積回路1でレプリカ抵抗を使用する終端抵抗調整方式を実現する際、半導体チップ面積と消費電流の増大を軽減することが可能となる。
【0183】
以上で説明した図10に示した多ビットのデータバスに対応するための半導体集積回路1によれば、第1と第2と…第Nの差動終端抵抗3A〜3Nの各差動終端抵抗とレプリカ抵抗回路4との非線形素子としての各トランジスタの可変抵抗の両端子間の電圧レベルをそれぞれ一致できるので、レプリカ抵抗回路4のレプリカ抵抗の抵抗値制御と差動終端抵抗3A〜3Nの終端抵抗の抵抗値制御とを等しい制御とすることが可能となり、伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合を容易とすることができる。
【0184】
更に、多ビット分の差動受信回路2A〜2Nと差動終端抵抗3A〜3Nと制御電圧供給回路6A〜6Nにレプリカ抵抗回路4と制御電圧生成回路5と第1基準電流生成回路7と第2基準電流生成回路8と基準電圧生成回路9とを共用できるので、多ビットの差動受信回路と多ビットの差動終端抵抗を内蔵した半導体集積回路でレプリカ抵抗を使用する終端抵抗調整方式を実現する際に、半導体チップ面積と消費電流の増大を軽減することが可能となる。
【0185】
また、多ビット分の差動受信回路2A〜2Nの各差動受信回路によって受信される差動入力信号のコモンモード直流電圧レベルの変動による差動終端抵抗の抵抗値の変動を補償することが可能となる。
【0186】
[実施の形態2]
《半導体集積回路の他の構成》
図11は、多ビットのデータバスに対応するために、N個の差動受信回路2A〜2NとN個の差動終端抵抗3A〜3NとN個の制御電圧供給回路6A〜6Nと、差動受信回路と差動終端抵抗と制御電圧供給回路の回路個数を増設した場合の本発明の実施の形態2による半導体集積回路1の他の構成を示す図である。
【0187】
図11に示す本発明の実施の形態2による半導体集積回路1が図10に示した本発明の実施の形態1による半導体集積回路1と相違するのは、図11の半導体集積回路1では制御電圧生成回路5の第2差動増幅器DA2による負帰還制御によるレプリカ抵抗電圧Vrcmの電圧レベルと基準電圧Vrefとの一致制御を利用して、N個の制御電圧供給回路6A〜6Nの第2反転入力端子にレプリカ抵抗電圧Vrcmの代わりに基準電圧Vrefを供給したものである。
【0188】
以上で説明した図11の多ビットのデータバスに対応するための本発明の実施の形態2による半導体集積回路1でも、図10の多ビットのデータバスに対応するための本発明の実施の形態1による半導体集積回路1と全く同様の効果を達成することが可能である。
【0189】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0190】
例えば、差動終端抵抗3とレプリカ抵抗回路4との可変抵抗素子のトランジスタはMOSトランジスタにのみ限定されるものではなく、バイポーラトランジスタ、接合型電界効果トランジスタ、ショットキー障壁型電界効果トランジスタ等を使用することも可能である。更に、半導体集積回路1はシリコン半導体にのみ限定されるものではなく、GaAs等の化合物半導体等を使用することも可能である。
【0191】
また、本発明はLVDS方式の差動伝送方式のみに限定されるものではなく、MIPI等の差動伝送方式一般に適応することも可能である。
【符号の説明】
【0192】
1…半導体集積回路
2…差動受信回路
3…差動終端抵抗
4…レプリカ抵抗回路
5…制御電圧生成回路
6…制御電圧供給回路
7…第1基準電流生成回路
8…第2基準電流生成回路
9…基準電圧生成回路
D_RX…非反転受信データ端子
/D_RX…反転受信データ端子
D_TX…非反転送信データ端子
/D_TX…反転送信データ端子
TL_R…伝送線路の非反転特性インピーダンス
/TL_R…伝送線路の反転特性インピーダンス
【特許請求の範囲】
【請求項1】
差動入力端子と、差動受信回路と、差動終端抵抗回路と、レプリカ抵抗回路と、制御電圧生成回路とを具備する半導体集積回路であって、
前記制御電圧生成回路は、前記レプリカ抵抗回路の可変レプリカ抵抗の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路の可変差動終端抵抗の抵抗値を所望の値に制御して、
前記差動終端抵抗回路は、前記差動入力端子の端子間に出力電流経路が直列に接続された第1トランジスタと第2トランジスタとを含み、
前記レプリカ抵抗回路は、接地電圧から動作電圧に出力電流経路が順番にまた直列に接続された第3トランジスタと第4トランジスタと第1電流源とを含み、
前記制御電圧生成回路は、前記接地電圧から前記動作電圧に順番にまた直列に接続された制御トランジスタと第1電圧降下回路と第2電圧降下回路と第2電流源と、前記制御トランジスタの制御入力端子に出力端子が接続された制御差動増幅器とを含み、
前記制御電圧生成回路の前記制御差動増幅器の非反転入力端子には所定の電圧レベルに設定された基準電圧が供給され、前記制御電圧生成回路の前記制御差動増幅器の反転入力端子には前記レプリカ抵抗回路の前記第3トランジスタの電圧降下と前記第4トランジスタの電圧降下との合計電圧であるレプリカ抵抗電圧が供給され、
前記制御トランジスタの出力電流経路は前記接地電圧と前記第1電圧降下回路の一端との間に接続され、前記第1電圧降下回路の前記一端の第1レプリカ抵抗制御電圧は前記レプリカ抵抗回路の前記第3トランジスタの制御入力端子に供給され、
前記第1電圧降下回路の他端と前記第2電圧降下回路の一端の接続中点の第2レプリカ抵抗制御電圧は、前記レプリカ抵抗回路の前記第4トランジスタの制御入力端子に供給され、
前記第2レプリカ抵抗制御電圧と前記第2電圧降下回路の電圧降下との合計電圧である差動終端抵抗制御電圧に基づいて生成される制御出力電圧によって、前記差動終端抵抗回路の前記第1トランジスタの制御入力端子と前記第2トランジスタの制御入力端子とが制御されることを特徴とする半導体集積回路。
【請求項2】
請求項1に記載の半導体集積回路は、終端抵抗制御差動増幅器を含む制御電圧供給回路を更に具備して、
前記制御電圧供給回路の前記終端抵抗制御差動増幅器は、第1非反転入力端子と第1反転入力端子と第2非反転入力端子と第2反転入力端子と出力端子とを有して、
前記終端抵抗制御差動増幅器の前記出力端子から、前記制御出力電圧が生成され、
前記終端抵抗制御差動増幅器の前記第1非反転入力端子に、前記差動終端抵抗制御電圧が供給され、
前記終端抵抗制御差動増幅器の前記第1反転入力端子に、前記制御出力電圧が供給され、
前記終端抵抗制御差動増幅器の前記第2非反転入力端子に、前記差動終端抵抗回路から生成される差動終端抵抗中点電圧が供給され、
前記終端抵抗制御差動増幅器の前記第2反転入力端子に、前記基準電圧と前記レプリカ抵抗電圧とのいずれかの一方の電圧が供給されることを特徴とする半導体集積回路。
【請求項3】
請求項2に記載の半導体集積回路において、
前記制御電圧供給回路の前記終端抵抗制御差動増幅器は、前記第1非反転入力端子に供給される前記差動終端抵抗制御電圧と前記第2非反転入力端子に供給される前記差動終端抵抗中点電圧との第1合計電圧が前記第1反転入力端子に供給される前記制御出力電圧と前記第2反転入力端子に供給される前記一方の電圧との第2合計電圧と等しい電圧レベルとなるように動作することを特徴とする半導体集積回路。
【請求項4】
請求項3に記載の半導体集積回路において、
前記差動入力端子は複数の差動入力端子であり、前記差動受信回路は複数の差動受信回路であり、前記差動終端抵抗回路は複数の差動終端抵抗回路であり、前記制御電圧供給回路は複数の制御電圧供給回路であり、
前記複数の差動受信回路と前記複数の差動終端抵抗回路と前記複数の制御電圧供給回路とに、前記レプリカ抵抗回路と前記制御電圧生成回路が共用され、
前記複数の制御電圧供給回路の第1制御電圧供給回路の第1終端抵抗制御差動増幅器は、前記複数の差動入力端子の第1差動入力端子と前記複数の差動受信回路の第1差動受信回路とに接続された前記複数の差動終端抵抗回路の第1差動終端抵抗回路に第1制御出力電圧を供給するものであり、
前記複数の制御電圧供給回路の第2制御電圧供給回路の第2終端抵抗制御差動増幅器は、前記複数の差動入力端子の第2差動入力端子と前記複数の差動受信回路の第2差動受信回路とに接続された前記複数の差動終端抵抗回路の第2差動終端抵抗回路に第2制御出力電圧を供給するものであり、
前記複数の制御電圧供給回路の第N制御電圧供給回路の第N終端抵抗制御差動増幅器は、前記複数の差動入力端子の第N差動入力端子と前記複数の差動受信回路の第N差動受信回路とに接続された前記複数の差動終端抵抗回路の第N差動終端抵抗回路に第N制御出力電圧を供給するものであり、
前記第1差動終端抵抗回路から生成される第1差動終端抵抗中点電圧と前記第2差動終端抵抗回路から生成される第2差動終端抵抗中点電圧と前記第N差動終端抵抗回路から生成される第N差動終端抵抗中点電圧とはそれぞれ前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第2非反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第2非反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第2非反転入力端子とに供給され、
前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第2反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第2反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第2反転入力端子とに、前記一方の電圧が共通に供給され、
前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第1反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第1反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第1反転入力端子とに、それぞれ前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第1制御出力電圧と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第2制御出力電圧と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第N制御出力電圧とが供給され、
前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第1非反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第1非反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第1非反転入力端子とに、前記差動終端抵抗制御電圧が共通に供給されることを特徴とする半導体集積回路。
【請求項5】
請求項3に記載の半導体集積回路において、
前記制御電圧供給回路の前記終端抵抗制御差動増幅器は、第1MOSトランジスタ、第2MOSトランジスタ、第3MOSトランジスタ、第4MOSトランジスタ、第5MOSトランジスタ、第6MOSトランジスタ、第7MOSトランジスタ、第8MOSトランジスタ、第9MOSトランジスタ、第10MOSトランジスタを含み、
前記第1MOSトランジスタと前記第2MOSトランジスタと前記第3MOSトランジスタと前記第6MOSトランジスタと前記第7MOSトランジスタと前記第8MOSトランジスタと前記第9MOSトランジスタと前記第10MOSトランジスタとは第1導電型のMOSトランジスタであり、前記第4MOSトランジスタと前記第5MOSトランジスタとは前記第1導電型と反対導電型の第2導電型のトランジスタであり、
前記第1MOSトランジスタと前記第6MOSトランジスタと前記第9MOSトランジスタとは、各ゲート端子にバイアス電圧が供給されることによってそれぞれ電流源として動作するものであり、
前記第4MOSトランジスタと前記第5MOSトランジスタとは、前記第4MOSトランジスタのゲート端子とドレイン端子とが接続されることによって、カレントミラー能動負荷として動作するものであり、
前記第2MOSトランジスタのソース端子と前記第3MOSトランジスタのソース端子は前記第1MOSトランジスタのドレイン端子に接続され、前記第2MOSトランジスタのゲート端子と前記第3MOSトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第1非反転入力端子と前記第1反転入力端子に接続され、前記第2MOSトランジスタのドレイン端子と前記第3MOSトランジスタのドレイン端子はそれぞれ前記第4MOSトランジスタのドレイン端子と前記第5MOSトランジスタのドレイン端子に接続され、
前記第7MOSトランジスタのソース端子と前記第8MOSトランジスタのソース端子は前記第6MOSトランジスタのドレイン端子に接続され、前記第7MOSトランジスタのゲート端子と前記第8MOSトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第2非反転入力端子と前記第2反転入力端子に接続され、前記第7MOSトランジスタのドレイン端子と前記第8MOSトランジスタのドレイン端子はそれぞれ前記第4MOSトランジスタの前記ドレイン端子と前記第5MOSトランジスタの前記ドレイン端子に接続され、
前記第10MOSトランジスタのゲート端子は前記第3MOSトランジスタの前記ドレイン端子と前記第5MOSトランジスタの前記ドレイン端子と前記第8MOSトランジスタの前記ドレイン端子に接続され、前記第9MOSトランジスタのドレイン端子と前記第10MOSトランジスタのソース端子は前記終端抵抗制御差動増幅器の前記出力端子に接続されたことを特徴とする半導体集積回路。
【請求項6】
請求項5に記載の半導体集積回路において、
前記差動終端抵抗回路の前記第1トランジスタの出力電流経路と前記第2トランジスタの出力電流経路にそれぞれ第1抵抗素子と第2抵抗素子とが並列に接続され、
前記レプリカ抵抗回路の前記第3トランジスタの出力電流経路と前記第4トランジスタの出力電流経路とにそれぞれ第3抵抗素子と第4抵抗素子とが並列に接続され、
前記差動終端抵抗回路で前記第1トランジスタと前記第2トランジスタと前記第1抵抗素子と前記第2抵抗素子とが接続された差動終端抵抗中点から、前記差動終端抵抗中点電圧が生成されることを特徴とする半導体集積回路。
【請求項7】
請求項6に記載の半導体集積回路において、
前記差動終端抵抗回路の前記第1トランジスタと前記第2トランジスタと前記レプリカ抵抗回路の前記第3トランジスタと前記第4トランジスタとはNチャンネルMOSトランジスタであることを特徴とする半導体集積回路。
【請求項8】
差動入力端子と、差動受信回路と、差動終端抵抗回路と、レプリカ抵抗回路と、制御電圧生成回路とを具備する半導体集積回路の動作方法であって、
前記制御電圧生成回路は、前記レプリカ抵抗回路の可変レプリカ抵抗の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路の可変差動終端抵抗の抵抗値を所望の値に制御して、
前記差動終端抵抗回路は、前記差動入力端子の端子間に出力電流経路が直列に接続された第1トランジスタと第2トランジスタとを含み、
前記レプリカ抵抗回路は、接地電圧から動作電圧に出力電流経路が順番にまた直列に接続された第3トランジスタと第4トランジスタと第1電流源とを含み、
前記制御電圧生成回路は、前記接地電圧から前記動作電圧に順番にまた直列に接続された制御トランジスタと第1電圧降下回路と第2電圧降下回路と第2電流源と、前記制御トランジスタの制御入力端子に出力端子が接続された制御差動増幅器とを含み、
前記制御電圧生成回路の前記制御差動増幅器の非反転入力端子には所定の電圧レベルに設定された基準電圧が供給され、前記制御電圧生成回路の前記制御差動増幅器の反転入力端子には前記レプリカ抵抗回路の前記第3トランジスタの電圧降下と前記第4トランジスタの電圧降下との合計電圧であるレプリカ抵抗電圧が供給され、
前記制御トランジスタの出力電流経路は前記接地電圧と前記第1電圧降下回路の一端との間に接続され、前記第1電圧降下回路の前記一端の第1レプリカ抵抗制御電圧は前記レプリカ抵抗回路の前記第3トランジスタの制御入力端子に供給され、
前記第1電圧降下回路の他端と前記第2電圧降下回路の一端の接続中点の第2レプリカ抵抗制御電圧は、前記レプリカ抵抗回路の前記第4トランジスタの制御入力端子に供給され、
前記第2レプリカ抵抗制御電圧と前記第2電圧降下回路の電圧降下との合計電圧である差動終端抵抗制御電圧に基づいて生成される制御出力電圧によって、前記差動終端抵抗回路の前記第1トランジスタの制御入力端子と前記第2トランジスタの制御入力端子とが制御されることを特徴とする半導体集積回路の動作方法。
【請求項9】
請求項8に記載の半導体集積回路は、終端抵抗制御差動増幅器を含む制御電圧供給回路を更に具備して、
前記制御電圧供給回路の前記終端抵抗制御差動増幅器は、第1非反転入力端子と第1反転入力端子と第2非反転入力端子と第2反転入力端子と出力端子とを有して、
前記終端抵抗制御差動増幅器の前記出力端子から、前記制御出力電圧が生成され、
前記終端抵抗制御差動増幅器の前記第1非反転入力端子に、前記差動終端抵抗制御電圧が供給され、
前記終端抵抗制御差動増幅器の前記第1反転入力端子に、前記制御出力電圧が供給され、
前記終端抵抗制御差動増幅器の前記第2非反転入力端子に、前記差動終端抵抗回路から生成される差動終端抵抗中点電圧が供給され、
前記終端抵抗制御差動増幅器の前記第2反転入力端子に、前記基準電圧と前記レプリカ抵抗電圧とのいずれかの一方の電圧が供給されることを特徴とする半導体集積回路の動作方法。
【請求項10】
請求項9に記載の半導体集積回路の動作方法において、
前記制御電圧供給回路の前記終端抵抗制御差動増幅器は、前記第1非反転入力端子に供給される前記差動終端抵抗制御電圧と前記第2非反転入力端子に供給される前記差動終端抵抗中点電圧との第1合計電圧が前記第1反転入力端子に供給される前記制御出力電圧と前記第2反転入力端子に供給される前記一方の電圧との第2合計電圧と等しい電圧レベルとなるように動作することを特徴とする半導体集積回路の動作方法。
【請求項11】
請求項10に記載の半導体集積回路の動作方法において、
前記差動入力端子は複数の差動入力端子であり、前記差動受信回路は複数の差動受信回路であり、前記差動終端抵抗回路は複数の差動終端抵抗回路であり、前記制御電圧供給回路は複数の制御電圧供給回路であり、
前記複数の差動受信回路と前記複数の差動終端抵抗回路と前記複数の制御電圧供給回路とに、前記レプリカ抵抗回路と前記制御電圧生成回路が共用され、
前記複数の差動入力端子の各差動入力端子には、所定の特性インピーダンスを有する伝送線路が予め接続され、
前記複数の制御電圧供給回路の第1制御電圧供給回路の第1終端抵抗制御差動増幅器は、前記複数の差動入力端子の第1差動入力端子と前記複数の差動受信回路の第1差動受信回路とに接続された前記複数の差動終端抵抗回路の第1差動終端抵抗回路に第1制御出力電圧を供給するものであり、
前記複数の制御電圧供給回路の第2制御電圧供給回路の第2終端抵抗制御差動増幅器は、前記複数の差動入力端子の第2差動入力端子と前記複数の差動受信回路の第2差動受信回路とに接続された前記複数の差動終端抵抗回路の第2差動終端抵抗回路に第2制御出力電圧を供給するものであり、
前記複数の制御電圧供給回路の第N制御電圧供給回路の第N終端抵抗制御差動増幅器は、前記複数の差動入力端子の第N差動入力端子と前記複数の差動受信回路の第N差動受信回路とに接続された前記複数の差動終端抵抗回路の第N差動終端抵抗回路に第N制御出力電圧を供給するものであり、
前記第1差動終端抵抗回路から生成される第1差動終端抵抗中点電圧と前記第2差動終端抵抗回路から生成される第2差動終端抵抗中点電圧と前記第N差動終端抵抗回路から生成される第N差動終端抵抗中点電圧とはそれぞれ前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第2非反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第2非反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第2非反転入力端子とに供給され、
前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第2反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第2反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第2反転入力端子とに、前記一方の電圧が共通に供給され、
前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第1反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第1反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第1反転入力端子とに、それぞれ前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第1制御出力電圧と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第2制御出力電圧と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第N制御出力電圧とが供給され、
前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第1非反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第1非反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第1非反転入力端子とに、前記差動終端抵抗制御電圧が共通に供給されることを特徴とする半導体集積回路の動作方法。
【請求項12】
請求項10に記載の半導体集積回路の動作方法において、
前記制御電圧供給回路の前記終端抵抗制御差動増幅器は、第1MOSトランジスタ、第2MOSトランジスタ、第3MOSトランジスタ、第4MOSトランジスタ、第5MOSトランジスタ、第6MOSトランジスタ、第7MOSトランジスタ、第8MOSトランジスタ、第9MOSトランジスタ、第10MOSトランジスタを含み、
前記第1MOSトランジスタと前記第2MOSトランジスタと前記第3MOSトランジスタと前記第6MOSトランジスタと前記第7MOSトランジスタと前記第8MOSトランジスタと前記第9MOSトランジスタと前記第10MOSトランジスタとは第1導電型のMOSトランジスタであり、前記第4MOSトランジスタと前記第5MOSトランジスタとは前記第1導電型と反対導電型の第2導電型のトランジスタであり、
前記第1MOSトランジスタと前記第6MOSトランジスタと前記第9MOSトランジスタとは、各ゲート端子にバイアス電圧が供給されることによってそれぞれ電流源として動作するものであり、
前記第4MOSトランジスタと前記第5MOSトランジスタとは、前記第4MOSトランジスタのゲート端子とドレイン端子とが接続されることによって、カレントミラー能動負荷として動作するものであり、
前記第2MOSトランジスタのソース端子と前記第3MOSトランジスタのソース端子は前記第1MOSトランジスタのドレイン端子に接続され、前記第2MOSトランジスタのゲート端子と前記第3MOSトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第1非反転入力端子と前記第1反転入力端子に接続され、前記第2MOSトランジスタのドレイン端子と前記第3MOSトランジスタのドレイン端子はそれぞれ前記第4MOSトランジスタのドレイン端子と前記第5MOSトランジスタのドレイン端子に接続され、
前記第7MOSトランジスタのソース端子と前記第8MOSトランジスタのソース端子は前記第6MOSトランジスタのドレイン端子に接続され、前記第7MOSトランジスタのゲート端子と前記第8MOSトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第2非反転入力端子と前記第2反転入力端子に接続され、前記第7MOSトランジスタのドレイン端子と前記第8MOSトランジスタのドレイン端子はそれぞれ前記第4MOSトランジスタの前記ドレイン端子と前記第5MOSトランジスタの前記ドレイン端子に接続され、
前記第10MOSトランジスタのゲート端子は前記第3MOSトランジスタの前記ドレイン端子と前記第5MOSトランジスタの前記ドレイン端子と前記第8MOSトランジスタの前記ドレイン端子に接続され、前記第9MOSトランジスタのドレイン端子と前記第10MOSトランジスタのソース端子は前記終端抵抗制御差動増幅器の前記出力端子に接続されたことを特徴とする半導体集積回路の動作方法。
【請求項13】
請求項12に記載の半導体集積回路の動作方法において、
前記差動終端抵抗回路の前記第1トランジスタの出力電流経路と前記第2トランジスタの出力電流経路にそれぞれ第1抵抗素子と第2抵抗素子とが並列に接続され、
前記レプリカ抵抗回路の前記第3トランジスタの出力電流経路と前記第4トランジスタの出力電流経路とにそれぞれ第3抵抗素子と第4抵抗素子とが並列に接続され、
前記差動終端抵抗回路で前記第1トランジスタと前記第2トランジスタと前記第1抵抗素子と前記第2抵抗素子とが接続された差動終端抵抗中点から、前記差動終端抵抗中点電圧が生成されることを特徴とする半導体集積回路の動作方法。
【請求項14】
請求項13に記載の半導体集積回路の動作方法において、
前記差動終端抵抗回路の前記第1トランジスタと前記第2トランジスタと前記レプリカ抵抗回路の前記第3トランジスタと前記第4トランジスタとはNチャンネルMOSトランジスタであることを特徴とする半導体集積回路の動作方法。
【請求項1】
差動入力端子と、差動受信回路と、差動終端抵抗回路と、レプリカ抵抗回路と、制御電圧生成回路とを具備する半導体集積回路であって、
前記制御電圧生成回路は、前記レプリカ抵抗回路の可変レプリカ抵抗の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路の可変差動終端抵抗の抵抗値を所望の値に制御して、
前記差動終端抵抗回路は、前記差動入力端子の端子間に出力電流経路が直列に接続された第1トランジスタと第2トランジスタとを含み、
前記レプリカ抵抗回路は、接地電圧から動作電圧に出力電流経路が順番にまた直列に接続された第3トランジスタと第4トランジスタと第1電流源とを含み、
前記制御電圧生成回路は、前記接地電圧から前記動作電圧に順番にまた直列に接続された制御トランジスタと第1電圧降下回路と第2電圧降下回路と第2電流源と、前記制御トランジスタの制御入力端子に出力端子が接続された制御差動増幅器とを含み、
前記制御電圧生成回路の前記制御差動増幅器の非反転入力端子には所定の電圧レベルに設定された基準電圧が供給され、前記制御電圧生成回路の前記制御差動増幅器の反転入力端子には前記レプリカ抵抗回路の前記第3トランジスタの電圧降下と前記第4トランジスタの電圧降下との合計電圧であるレプリカ抵抗電圧が供給され、
前記制御トランジスタの出力電流経路は前記接地電圧と前記第1電圧降下回路の一端との間に接続され、前記第1電圧降下回路の前記一端の第1レプリカ抵抗制御電圧は前記レプリカ抵抗回路の前記第3トランジスタの制御入力端子に供給され、
前記第1電圧降下回路の他端と前記第2電圧降下回路の一端の接続中点の第2レプリカ抵抗制御電圧は、前記レプリカ抵抗回路の前記第4トランジスタの制御入力端子に供給され、
前記第2レプリカ抵抗制御電圧と前記第2電圧降下回路の電圧降下との合計電圧である差動終端抵抗制御電圧に基づいて生成される制御出力電圧によって、前記差動終端抵抗回路の前記第1トランジスタの制御入力端子と前記第2トランジスタの制御入力端子とが制御されることを特徴とする半導体集積回路。
【請求項2】
請求項1に記載の半導体集積回路は、終端抵抗制御差動増幅器を含む制御電圧供給回路を更に具備して、
前記制御電圧供給回路の前記終端抵抗制御差動増幅器は、第1非反転入力端子と第1反転入力端子と第2非反転入力端子と第2反転入力端子と出力端子とを有して、
前記終端抵抗制御差動増幅器の前記出力端子から、前記制御出力電圧が生成され、
前記終端抵抗制御差動増幅器の前記第1非反転入力端子に、前記差動終端抵抗制御電圧が供給され、
前記終端抵抗制御差動増幅器の前記第1反転入力端子に、前記制御出力電圧が供給され、
前記終端抵抗制御差動増幅器の前記第2非反転入力端子に、前記差動終端抵抗回路から生成される差動終端抵抗中点電圧が供給され、
前記終端抵抗制御差動増幅器の前記第2反転入力端子に、前記基準電圧と前記レプリカ抵抗電圧とのいずれかの一方の電圧が供給されることを特徴とする半導体集積回路。
【請求項3】
請求項2に記載の半導体集積回路において、
前記制御電圧供給回路の前記終端抵抗制御差動増幅器は、前記第1非反転入力端子に供給される前記差動終端抵抗制御電圧と前記第2非反転入力端子に供給される前記差動終端抵抗中点電圧との第1合計電圧が前記第1反転入力端子に供給される前記制御出力電圧と前記第2反転入力端子に供給される前記一方の電圧との第2合計電圧と等しい電圧レベルとなるように動作することを特徴とする半導体集積回路。
【請求項4】
請求項3に記載の半導体集積回路において、
前記差動入力端子は複数の差動入力端子であり、前記差動受信回路は複数の差動受信回路であり、前記差動終端抵抗回路は複数の差動終端抵抗回路であり、前記制御電圧供給回路は複数の制御電圧供給回路であり、
前記複数の差動受信回路と前記複数の差動終端抵抗回路と前記複数の制御電圧供給回路とに、前記レプリカ抵抗回路と前記制御電圧生成回路が共用され、
前記複数の制御電圧供給回路の第1制御電圧供給回路の第1終端抵抗制御差動増幅器は、前記複数の差動入力端子の第1差動入力端子と前記複数の差動受信回路の第1差動受信回路とに接続された前記複数の差動終端抵抗回路の第1差動終端抵抗回路に第1制御出力電圧を供給するものであり、
前記複数の制御電圧供給回路の第2制御電圧供給回路の第2終端抵抗制御差動増幅器は、前記複数の差動入力端子の第2差動入力端子と前記複数の差動受信回路の第2差動受信回路とに接続された前記複数の差動終端抵抗回路の第2差動終端抵抗回路に第2制御出力電圧を供給するものであり、
前記複数の制御電圧供給回路の第N制御電圧供給回路の第N終端抵抗制御差動増幅器は、前記複数の差動入力端子の第N差動入力端子と前記複数の差動受信回路の第N差動受信回路とに接続された前記複数の差動終端抵抗回路の第N差動終端抵抗回路に第N制御出力電圧を供給するものであり、
前記第1差動終端抵抗回路から生成される第1差動終端抵抗中点電圧と前記第2差動終端抵抗回路から生成される第2差動終端抵抗中点電圧と前記第N差動終端抵抗回路から生成される第N差動終端抵抗中点電圧とはそれぞれ前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第2非反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第2非反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第2非反転入力端子とに供給され、
前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第2反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第2反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第2反転入力端子とに、前記一方の電圧が共通に供給され、
前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第1反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第1反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第1反転入力端子とに、それぞれ前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第1制御出力電圧と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第2制御出力電圧と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第N制御出力電圧とが供給され、
前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第1非反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第1非反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第1非反転入力端子とに、前記差動終端抵抗制御電圧が共通に供給されることを特徴とする半導体集積回路。
【請求項5】
請求項3に記載の半導体集積回路において、
前記制御電圧供給回路の前記終端抵抗制御差動増幅器は、第1MOSトランジスタ、第2MOSトランジスタ、第3MOSトランジスタ、第4MOSトランジスタ、第5MOSトランジスタ、第6MOSトランジスタ、第7MOSトランジスタ、第8MOSトランジスタ、第9MOSトランジスタ、第10MOSトランジスタを含み、
前記第1MOSトランジスタと前記第2MOSトランジスタと前記第3MOSトランジスタと前記第6MOSトランジスタと前記第7MOSトランジスタと前記第8MOSトランジスタと前記第9MOSトランジスタと前記第10MOSトランジスタとは第1導電型のMOSトランジスタであり、前記第4MOSトランジスタと前記第5MOSトランジスタとは前記第1導電型と反対導電型の第2導電型のトランジスタであり、
前記第1MOSトランジスタと前記第6MOSトランジスタと前記第9MOSトランジスタとは、各ゲート端子にバイアス電圧が供給されることによってそれぞれ電流源として動作するものであり、
前記第4MOSトランジスタと前記第5MOSトランジスタとは、前記第4MOSトランジスタのゲート端子とドレイン端子とが接続されることによって、カレントミラー能動負荷として動作するものであり、
前記第2MOSトランジスタのソース端子と前記第3MOSトランジスタのソース端子は前記第1MOSトランジスタのドレイン端子に接続され、前記第2MOSトランジスタのゲート端子と前記第3MOSトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第1非反転入力端子と前記第1反転入力端子に接続され、前記第2MOSトランジスタのドレイン端子と前記第3MOSトランジスタのドレイン端子はそれぞれ前記第4MOSトランジスタのドレイン端子と前記第5MOSトランジスタのドレイン端子に接続され、
前記第7MOSトランジスタのソース端子と前記第8MOSトランジスタのソース端子は前記第6MOSトランジスタのドレイン端子に接続され、前記第7MOSトランジスタのゲート端子と前記第8MOSトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第2非反転入力端子と前記第2反転入力端子に接続され、前記第7MOSトランジスタのドレイン端子と前記第8MOSトランジスタのドレイン端子はそれぞれ前記第4MOSトランジスタの前記ドレイン端子と前記第5MOSトランジスタの前記ドレイン端子に接続され、
前記第10MOSトランジスタのゲート端子は前記第3MOSトランジスタの前記ドレイン端子と前記第5MOSトランジスタの前記ドレイン端子と前記第8MOSトランジスタの前記ドレイン端子に接続され、前記第9MOSトランジスタのドレイン端子と前記第10MOSトランジスタのソース端子は前記終端抵抗制御差動増幅器の前記出力端子に接続されたことを特徴とする半導体集積回路。
【請求項6】
請求項5に記載の半導体集積回路において、
前記差動終端抵抗回路の前記第1トランジスタの出力電流経路と前記第2トランジスタの出力電流経路にそれぞれ第1抵抗素子と第2抵抗素子とが並列に接続され、
前記レプリカ抵抗回路の前記第3トランジスタの出力電流経路と前記第4トランジスタの出力電流経路とにそれぞれ第3抵抗素子と第4抵抗素子とが並列に接続され、
前記差動終端抵抗回路で前記第1トランジスタと前記第2トランジスタと前記第1抵抗素子と前記第2抵抗素子とが接続された差動終端抵抗中点から、前記差動終端抵抗中点電圧が生成されることを特徴とする半導体集積回路。
【請求項7】
請求項6に記載の半導体集積回路において、
前記差動終端抵抗回路の前記第1トランジスタと前記第2トランジスタと前記レプリカ抵抗回路の前記第3トランジスタと前記第4トランジスタとはNチャンネルMOSトランジスタであることを特徴とする半導体集積回路。
【請求項8】
差動入力端子と、差動受信回路と、差動終端抵抗回路と、レプリカ抵抗回路と、制御電圧生成回路とを具備する半導体集積回路の動作方法であって、
前記制御電圧生成回路は、前記レプリカ抵抗回路の可変レプリカ抵抗の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路の可変差動終端抵抗の抵抗値を所望の値に制御して、
前記差動終端抵抗回路は、前記差動入力端子の端子間に出力電流経路が直列に接続された第1トランジスタと第2トランジスタとを含み、
前記レプリカ抵抗回路は、接地電圧から動作電圧に出力電流経路が順番にまた直列に接続された第3トランジスタと第4トランジスタと第1電流源とを含み、
前記制御電圧生成回路は、前記接地電圧から前記動作電圧に順番にまた直列に接続された制御トランジスタと第1電圧降下回路と第2電圧降下回路と第2電流源と、前記制御トランジスタの制御入力端子に出力端子が接続された制御差動増幅器とを含み、
前記制御電圧生成回路の前記制御差動増幅器の非反転入力端子には所定の電圧レベルに設定された基準電圧が供給され、前記制御電圧生成回路の前記制御差動増幅器の反転入力端子には前記レプリカ抵抗回路の前記第3トランジスタの電圧降下と前記第4トランジスタの電圧降下との合計電圧であるレプリカ抵抗電圧が供給され、
前記制御トランジスタの出力電流経路は前記接地電圧と前記第1電圧降下回路の一端との間に接続され、前記第1電圧降下回路の前記一端の第1レプリカ抵抗制御電圧は前記レプリカ抵抗回路の前記第3トランジスタの制御入力端子に供給され、
前記第1電圧降下回路の他端と前記第2電圧降下回路の一端の接続中点の第2レプリカ抵抗制御電圧は、前記レプリカ抵抗回路の前記第4トランジスタの制御入力端子に供給され、
前記第2レプリカ抵抗制御電圧と前記第2電圧降下回路の電圧降下との合計電圧である差動終端抵抗制御電圧に基づいて生成される制御出力電圧によって、前記差動終端抵抗回路の前記第1トランジスタの制御入力端子と前記第2トランジスタの制御入力端子とが制御されることを特徴とする半導体集積回路の動作方法。
【請求項9】
請求項8に記載の半導体集積回路は、終端抵抗制御差動増幅器を含む制御電圧供給回路を更に具備して、
前記制御電圧供給回路の前記終端抵抗制御差動増幅器は、第1非反転入力端子と第1反転入力端子と第2非反転入力端子と第2反転入力端子と出力端子とを有して、
前記終端抵抗制御差動増幅器の前記出力端子から、前記制御出力電圧が生成され、
前記終端抵抗制御差動増幅器の前記第1非反転入力端子に、前記差動終端抵抗制御電圧が供給され、
前記終端抵抗制御差動増幅器の前記第1反転入力端子に、前記制御出力電圧が供給され、
前記終端抵抗制御差動増幅器の前記第2非反転入力端子に、前記差動終端抵抗回路から生成される差動終端抵抗中点電圧が供給され、
前記終端抵抗制御差動増幅器の前記第2反転入力端子に、前記基準電圧と前記レプリカ抵抗電圧とのいずれかの一方の電圧が供給されることを特徴とする半導体集積回路の動作方法。
【請求項10】
請求項9に記載の半導体集積回路の動作方法において、
前記制御電圧供給回路の前記終端抵抗制御差動増幅器は、前記第1非反転入力端子に供給される前記差動終端抵抗制御電圧と前記第2非反転入力端子に供給される前記差動終端抵抗中点電圧との第1合計電圧が前記第1反転入力端子に供給される前記制御出力電圧と前記第2反転入力端子に供給される前記一方の電圧との第2合計電圧と等しい電圧レベルとなるように動作することを特徴とする半導体集積回路の動作方法。
【請求項11】
請求項10に記載の半導体集積回路の動作方法において、
前記差動入力端子は複数の差動入力端子であり、前記差動受信回路は複数の差動受信回路であり、前記差動終端抵抗回路は複数の差動終端抵抗回路であり、前記制御電圧供給回路は複数の制御電圧供給回路であり、
前記複数の差動受信回路と前記複数の差動終端抵抗回路と前記複数の制御電圧供給回路とに、前記レプリカ抵抗回路と前記制御電圧生成回路が共用され、
前記複数の差動入力端子の各差動入力端子には、所定の特性インピーダンスを有する伝送線路が予め接続され、
前記複数の制御電圧供給回路の第1制御電圧供給回路の第1終端抵抗制御差動増幅器は、前記複数の差動入力端子の第1差動入力端子と前記複数の差動受信回路の第1差動受信回路とに接続された前記複数の差動終端抵抗回路の第1差動終端抵抗回路に第1制御出力電圧を供給するものであり、
前記複数の制御電圧供給回路の第2制御電圧供給回路の第2終端抵抗制御差動増幅器は、前記複数の差動入力端子の第2差動入力端子と前記複数の差動受信回路の第2差動受信回路とに接続された前記複数の差動終端抵抗回路の第2差動終端抵抗回路に第2制御出力電圧を供給するものであり、
前記複数の制御電圧供給回路の第N制御電圧供給回路の第N終端抵抗制御差動増幅器は、前記複数の差動入力端子の第N差動入力端子と前記複数の差動受信回路の第N差動受信回路とに接続された前記複数の差動終端抵抗回路の第N差動終端抵抗回路に第N制御出力電圧を供給するものであり、
前記第1差動終端抵抗回路から生成される第1差動終端抵抗中点電圧と前記第2差動終端抵抗回路から生成される第2差動終端抵抗中点電圧と前記第N差動終端抵抗回路から生成される第N差動終端抵抗中点電圧とはそれぞれ前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第2非反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第2非反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第2非反転入力端子とに供給され、
前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第2反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第2反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第2反転入力端子とに、前記一方の電圧が共通に供給され、
前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第1反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第1反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第1反転入力端子とに、それぞれ前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第1制御出力電圧と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第2制御出力電圧と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第N制御出力電圧とが供給され、
前記第1制御電圧供給回路の前記第1終端抵抗制御差動増幅器の第1非反転入力端子と前記第2制御電圧供給回路の前記第2終端抵抗制御差動増幅器の第1非反転入力端子と前記第N制御電圧供給回路の前記第N終端抵抗制御差動増幅器の第1非反転入力端子とに、前記差動終端抵抗制御電圧が共通に供給されることを特徴とする半導体集積回路の動作方法。
【請求項12】
請求項10に記載の半導体集積回路の動作方法において、
前記制御電圧供給回路の前記終端抵抗制御差動増幅器は、第1MOSトランジスタ、第2MOSトランジスタ、第3MOSトランジスタ、第4MOSトランジスタ、第5MOSトランジスタ、第6MOSトランジスタ、第7MOSトランジスタ、第8MOSトランジスタ、第9MOSトランジスタ、第10MOSトランジスタを含み、
前記第1MOSトランジスタと前記第2MOSトランジスタと前記第3MOSトランジスタと前記第6MOSトランジスタと前記第7MOSトランジスタと前記第8MOSトランジスタと前記第9MOSトランジスタと前記第10MOSトランジスタとは第1導電型のMOSトランジスタであり、前記第4MOSトランジスタと前記第5MOSトランジスタとは前記第1導電型と反対導電型の第2導電型のトランジスタであり、
前記第1MOSトランジスタと前記第6MOSトランジスタと前記第9MOSトランジスタとは、各ゲート端子にバイアス電圧が供給されることによってそれぞれ電流源として動作するものであり、
前記第4MOSトランジスタと前記第5MOSトランジスタとは、前記第4MOSトランジスタのゲート端子とドレイン端子とが接続されることによって、カレントミラー能動負荷として動作するものであり、
前記第2MOSトランジスタのソース端子と前記第3MOSトランジスタのソース端子は前記第1MOSトランジスタのドレイン端子に接続され、前記第2MOSトランジスタのゲート端子と前記第3MOSトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第1非反転入力端子と前記第1反転入力端子に接続され、前記第2MOSトランジスタのドレイン端子と前記第3MOSトランジスタのドレイン端子はそれぞれ前記第4MOSトランジスタのドレイン端子と前記第5MOSトランジスタのドレイン端子に接続され、
前記第7MOSトランジスタのソース端子と前記第8MOSトランジスタのソース端子は前記第6MOSトランジスタのドレイン端子に接続され、前記第7MOSトランジスタのゲート端子と前記第8MOSトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第2非反転入力端子と前記第2反転入力端子に接続され、前記第7MOSトランジスタのドレイン端子と前記第8MOSトランジスタのドレイン端子はそれぞれ前記第4MOSトランジスタの前記ドレイン端子と前記第5MOSトランジスタの前記ドレイン端子に接続され、
前記第10MOSトランジスタのゲート端子は前記第3MOSトランジスタの前記ドレイン端子と前記第5MOSトランジスタの前記ドレイン端子と前記第8MOSトランジスタの前記ドレイン端子に接続され、前記第9MOSトランジスタのドレイン端子と前記第10MOSトランジスタのソース端子は前記終端抵抗制御差動増幅器の前記出力端子に接続されたことを特徴とする半導体集積回路の動作方法。
【請求項13】
請求項12に記載の半導体集積回路の動作方法において、
前記差動終端抵抗回路の前記第1トランジスタの出力電流経路と前記第2トランジスタの出力電流経路にそれぞれ第1抵抗素子と第2抵抗素子とが並列に接続され、
前記レプリカ抵抗回路の前記第3トランジスタの出力電流経路と前記第4トランジスタの出力電流経路とにそれぞれ第3抵抗素子と第4抵抗素子とが並列に接続され、
前記差動終端抵抗回路で前記第1トランジスタと前記第2トランジスタと前記第1抵抗素子と前記第2抵抗素子とが接続された差動終端抵抗中点から、前記差動終端抵抗中点電圧が生成されることを特徴とする半導体集積回路の動作方法。
【請求項14】
請求項13に記載の半導体集積回路の動作方法において、
前記差動終端抵抗回路の前記第1トランジスタと前記第2トランジスタと前記レプリカ抵抗回路の前記第3トランジスタと前記第4トランジスタとはNチャンネルMOSトランジスタであることを特徴とする半導体集積回路の動作方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2012−100016(P2012−100016A)
【公開日】平成24年5月24日(2012.5.24)
【国際特許分類】
【出願番号】特願2010−245317(P2010−245317)
【出願日】平成22年11月1日(2010.11.1)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成24年5月24日(2012.5.24)
【国際特許分類】
【出願日】平成22年11月1日(2010.11.1)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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