【課題】ＤＬＬに求められる保証動作周波数帯域を低め、基準クロック信号が二逓倍された周波数をそれぞれ有し、位相差のある２つのクロック信号を生成することができる集積回路、表示装置及び電子機器を提供する。
【解決手段】タイミングコントロールＩＣは、一周期Ｔの基準クロック信号ＩＣＬＫと同一周波数の第１〜第４のクロック信号ＣＬＫ１〜ＣＬＫ４であって、第Ｎ（Ｎ＝１，３のいずれか）のクロック信号に対する第（Ｎ＋１）のクロック信号の位相遅れが位相差Ｔ／４で、かつＣＬＫ１に対するＣＬＫ３の位相遅れが位相差α（０＜α＜Ｔ／４）であるＣＬＫ１〜ＣＬＫ４のクロック信号を発生させるＤＬＬ４０と、ＣＬＫ１が二逓倍されたデータ生成用のＣＬＫ５を生成し、かつ、ＣＬＫ３が二逓倍されて、ＣＬＫ５に基づき生成されデータ信号に対して位相差αの遅れで同期したＣＬＫ６を生成する二逓倍回路５０とを有する。 （もっと読む）

【課題】クワッドレチャ・ハイブリッドを使用して、進相端子と遅相端子に可変リアクタ
ンス素子を接続することにより、所望する位相に変調すると共に、出力レベルの変動を最
小限に抑えた位相変調器を提供する。
【解決手段】この位相変調器１１は、発振信号ＶＩを発振する発振源２４と、発振源２４
から発振された発振信号ＶＩを入力する入力端子ａと、発振信号ＶＩの位相に対して位相
が進む進相端子ｃと、発振信号ＶＩの位相に対して位相が遅れる遅相端子ｂと、進相端子
ｃに現れる位相と遅相端子ｂに現れる位相とを合成して出力する出力端子ｄと、を有する
クワッドレチャ・ハイブリッド３０と、可変容量素子Ｃ３と、可変容量素子Ｃ４と、出力
端子ｄと、を備えて構成されている。 （もっと読む）

【課題】ＰＤ出力から微分値を求めると、平均値が“０”の周期関数の微分の平均値はやはり“０”となり、上下バランスが崩れた位相誤差検出特性が得られない。
【解決手段】加算器４２０３の加算結果ＡＤＤである位相誤差絶対値を絶対値比較器４２０５でしきい値Ｖｔｈと比較し、当該位相誤差絶対値がしきい値Ｖｔｈを超えた時点でのＰＨＥＲＲ信号の極性と、現時点でのＰＨＥＲＲ信号の極性とを不一致検出回路４２０８で比較する。そして、不一致のときにビットスリップが起きたと判断し、現時点でのＰＨＥＲＲ信号の極性を極性反転回路４２１０で反転し、最終的なＰＤ出力とすることで、上下バランスが崩れた位相誤差検出特性を実現する。 （もっと読む）

【課題】数ＭＨｚから数ＧＨｚの周波数領域にわたる高周波信号を、非常に低いＳＳＢノイズで安定して発生することができる高周波信号発生装置を提供する。
【解決手段】搬送波周波数ｆ_１の１／ｎにほぼ相当する第１高周波信号ａを発振する高周波発振器１１と、搬送波周波数ｆ_１にほぼ相当する第２高周波信号ｅを発振する電圧制御発振器１５と、電圧制御発振器１５の出力周波数ｆを１／ｎに分周する分周回路１６と、第１高周波信号ａと出力周波数ｆの１／ｎの第２高周波信号ｇの位相差に比例した誤差信号Ｖ_ｅを出力する位相比較器１２と、誤差信号Ｖ_ｅに応じて制御電圧を電圧制御発振器１５に入力するＶＣＯ制御回路１３とを備え、ＶＣＯ制御回路１３は、ＳＳＢノイズが第１高周波信号ａの方が第２高周波信号ｅのものより小さい周波数帯域では、誤差信号Ｖ_ｅに比例する制御電圧を出力し、大きい周波数帯域では制御電圧を０にする。 （もっと読む）

【課題】 所定の入力信号または出力信号について製造バラツキや電源電圧や温度変化の影響を少なくし、適切なタイミングでの動作を実現する位相調整回路装置を提供する。
【解決手段】 ２つの入力クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較回路２と位相差検出信号Ｓｆの電圧値に応じた周波数で発振する基準クロック信号Ｃ０を出力する電圧制御発振回路３を有する位相同期回路８、位相の異なる複数のクロック信号Ｃ６の１つを選択して位相調整用の参照クロック信号Ｃ３として出力する位相選択回路４、及び、第１入力クロック信号Ｃ１の信号レベルの変化タイミングを参照クロック信号Ｃ３の立ち上がりまたは立ち下がりタイミングに合わせる位相調整を行うフリップフロップ回路５を備え、位相調整後の第１入力クロック信号Ｃ４と基準クロック信号Ｃ０が外部回路を経由して得られる遅延クロック信号Ｃ２を位相比較回路２に入力する。 （もっと読む）

【課題】入力された正弦波と周波数が等しく、かつ位相が同期した正弦波を、簡易で正確に、出力する装置を提供する。
【解決手段】位相差検出回路１は、外部から入力された第一の正弦波と正弦波生成回路５より出力する第二の正弦波との位相差を、ディジタル信号処理により算出する。その算出値に基づいて第二の正弦波の位相と周波数を調整するので、正弦波生成回路５は入力された第一の正弦波に周波数が等しく、かつ位相が同期した第二の正弦波を簡易に正確に出力することができる。 （もっと読む）

【課題】 ジッタ耐性を強化し、かつロックレンジを拡大するデジタル制御型位相合成回路システムを得る。
【解決手段】 位相の異なる２つのクロックと制御信号が入力され、制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値を出力し、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、クロックパルスを動作クロックとし、第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を制御信号として出力する第２のアップダウンカウンタとを有する。 （もっと読む）

本発明は、位相調整のためのセルフタイミング法を開示する。アナログ信号が、その信号に含まれるシンボルに対応して、第１と第２の位相で、デジタル化され、第１と第２の量子化サンプルが得られる。続いて、該第１の量子化サンプルが第１のカウンターに対応する第１のデジタル値を有するなら、第１の複数のカウンターからなる第１のカウンターが増加する。さらに、該第２の量子化サンプルが第２のカウンターに対応する第２のデジタル値を有するなら、第２の複数のカウンターからなる第２のカウンターが増加する。最終的に、第１と第２の複数のカウンターの、それぞれのカウンターの値に基づいてサンプリング位相が調整される。さらに、量子化セルフタイミング回路が開示されている。
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【課題】 基準信号に同期した信号を高速かつ安定的に発生する。
【解決手段】 位相差カウント部１５ａは、基準信号ｆ１と分周信号ｆ２との位相差をカウントし、位相差カウント値Ｃを生成する。しきい値判定部１５ｂは、位相差カウント値Ｃとしきい値を比較して、位相差カウント値Ｃがしきい値を超えたか否かを示す位相差判定信号Ｄ２を生成する。位相シフト処理部１６は、位相差判定信号Ｄ２により、位相差カウント値Ｃがしきい値を超えた状態であるしきい値範囲外を認識した場合は、位相差カウント値Ｃにもとづいて、位相差がゼロになるように分周信号ｆ２の位相を強制シフトする位相シフト処理を行って、位相差がゼロの状態からＰＬＬフィードバック制御を開始させる。 （もっと読む）

【課題】遅延要素を有する信号発生装置において、遅延要素の遅延量変化に関わらず安定した信号発生を可能にする。
【解決手段】信号発生装置１００の共振器１では、ＢＰＦ６の出力信号が遅延要素３に入力されると、その入力された信号に遅延が与えられる。遅延要素３の出力信号は、ＩＱ変調器１６により位相が制御される。位相制御された信号は増幅器５にフィードバックされる。外部同期装置２では、ミキサ８により、ＢＰＦ６の出力信号と基準信号の位相差が検出され、位相差を示す信号がループフィルタ９を介して複素ＶＣＯ１０に入力される。複素ＶＣＯ１０では、この位相差に基づいてＩＱ変調器１６への制御信号が生成され、ＩＱ変調器１６では、複素ＶＣＯ１０から印加された制御信号に従って、遅延要素３により遅延された信号の位相が制御される。 （もっと読む）