ＰＬＬ回路および記録情報再生装置
【課題】ＰＤ出力から微分値を求めると、平均値が“０”の周期関数の微分の平均値はやはり“０”となり、上下バランスが崩れた位相誤差検出特性が得られない。
【解決手段】加算器４２０３の加算結果ＡＤＤである位相誤差絶対値を絶対値比較器４２０５でしきい値Ｖｔｈと比較し、当該位相誤差絶対値がしきい値Ｖｔｈを超えた時点でのＰＨＥＲＲ信号の極性と、現時点でのＰＨＥＲＲ信号の極性とを不一致検出回路４２０８で比較する。そして、不一致のときにビットスリップが起きたと判断し、現時点でのＰＨＥＲＲ信号の極性を極性反転回路４２１０で反転し、最終的なＰＤ出力とすることで、上下バランスが崩れた位相誤差検出特性を実現する。
【解決手段】加算器４２０３の加算結果ＡＤＤである位相誤差絶対値を絶対値比較器４２０５でしきい値Ｖｔｈと比較し、当該位相誤差絶対値がしきい値Ｖｔｈを超えた時点でのＰＨＥＲＲ信号の極性と、現時点でのＰＨＥＲＲ信号の極性とを不一致検出回路４２０８で比較する。そして、不一致のときにビットスリップが起きたと判断し、現時点でのＰＨＥＲＲ信号の極性を極性反転回路４２１０で反転し、最終的なＰＤ出力とすることで、上下バランスが崩れた位相誤差検出特性を実現する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop;位相ロックドループ）回路および当該ＰＬＬ回路を用いた記録情報再生装置に関する。
【背景技術】
【０００２】
光ディスクにおいては、近年、ＤＶＤ（Digital Versatile Disc）からＢｌｕ−ｒａｙ（登録商標）ディスクへといった記録データの高密度化および読み取りスピードの高速化がますます進んでいる。そのため、より高密度、高速化に向いた読み取り方式として、ＰＲＭＬ(Partial Response Maximum Likelihood)方式が用いられてきている。
【０００３】
ＰＲＭＬ方式を採用したリードチャネルブロックでは、おおまかには、ディスクメディアから光ピックアップで読み出した信号の高域成分をイコライザでＰＲ等化方式に従ってブーストし、アナログ波形のイコライザ出力をアナログ−デジタル変換器（以下、ＡＤＣと記述する）でデジタル化して後段のデジタル信号処理ブロックへ出力する一方、ＡＤＣ→位相誤差検出回路→チャージポンプ回路→ループフィルタ→電圧制御発振器（以下、ＶＣＯと記述する）→ＡＤＣのループによってＰＬＬ回路を形成し、ＶＣＯクロックをＡＤＣのサンプリングクロックとしている。
【０００４】
このリードチャネルブロックにおいて、ＰＬＬ回路は、ディスクメディアからの読み取り波形を正しいタイミングでサンプリングできるように、ＶＣＯクロックの位相を帰還制御している。このようなＰＬＬ回路は、一般的に、ディスク再生装置や磁気テープ再生装置等の記録情報再生装置の分野において、クロックデータリカバリー回路またはデータシンクロナイザー回路と呼ばれている。
【０００５】
ここで、ＰＬＬ回路の位相誤差検出回路がどのように位相差を検出しているかについて説明する。
【０００６】
位相誤差検出回路では、前置のハイパスフィルタなどで直流成分が除去されたアナログ波形入力をアナログ−デジタル変換器にてサンプリングした結果のデジタル値を用い、ＡＤＣ出力がゼロクロスを起こした場合に、そのゼロクロス前後の値を加算することで位相誤差を算出する。
【０００７】
一例として、Ｂｌｕ−ｒａｙディスクでの場合を考える。Ｂｌｕ−ｒａｙ規格においては、データ記録方式として１７ＰＰ変調を採用しているため、基準クロック周期を１Ｔとすると、データ幅が２Ｔ〜８Ｔの範囲で変化するようになっている。説明しやすくするために２Ｔ信号が連続して入力された場合を考えてみる。なお、この連続した２Ｔ信号はサイン波形と考えて良く、以降の議論もこの前提で進めていく。
【０００８】
図７に、ＰＲ｛１，２，１｝等化方式で読み出したときの、サンプリングクロックの位相が正しい場合、即ち位相ロックされている状態を示す。なお、この例では、データ振幅を２０と仮定している。ＰＲ｛１，２，１｝等化方式における位相誤差算出式の一例として、下記（１）式
(y[n-1] + y[n]) * sign(y[n]) when sign(y[n-1])≠sign(y[n])……（１）
がある。ここに、ｙ［ｎ］はｎ番目のサンプリング値を、ｓｉｇｎｙ［ｎ］はｙ［ｎ］の符号を表す。
【０００９】
上記（１）式の値が“０”になる場合、即ち連続する２サンプリング値がゼロクロスした場合に各々の絶対値が等しくなる状態を位相ロック状態と見なす。この計算を実現する具体回路例を図６に示す。
【００１０】
図６において、ＡＤＣ出力は、レジスタ１０１によって１Ｔ期間保持され、現在の値ｙ［ｎ］と１Ｔ前の値ｙ［ｎ−１］の極性を比べるゼロクロス判定器１０２により、ゼロクロスが起こったか否か、またゼロクロスが入力波形立ち上がり時か立ち下がり時かが判定される。この例では、ゼロクロスが起こればＥＤＥＴ信号が“１”に、さらにそれが波形立ち上がり時であればＦＡＬＬ信号が“０”に、波形立ち下がり時であればＦＡＬＬ信号が“１”になるとする。
【００１１】
加算器１０３は、ＥＤＥＴ信号が“１”の場合に入力２信号の加算を行う。極性反転回路１０４は、加算器１０３の加算結果をＦＡＬＬ信号が“０”の場合は極性反転させず、“１”の場合は極性反転を行って最終位相誤差検出出力とする。
【００１２】
サンプリングクロック位相がロックした状態を示す図７の例では、振幅２０÷√２≒±１４が、ＡＤＣが出力したサンプリング値となっており、（１）式に従えば位相誤差検出出力、即ち位相誤差は“０”となる。
【００１３】
図８に、図７で示したロック状態からサンプリングクロックの位相が少し遅れた状態を示す。クロック位相がずれることにより、ゼロクロス前後でサンプリング値の絶対値が変わってくる。図８の例では、入力波形が立ち上がる場合のゼロクロス前後でｙ［１］＝−１２、ｙ［２］＝＋１６となっており、ここで算出される位相誤差は（１）式に従い＋４となる。また、立ち下がる場合のゼロクロス前後では例えばｙ［３］＝＋１３、ｙ［４］＝−１６となっており、こちらの位相誤差も（１）式に従いやはり＋４と算出される。
【００１４】
次に、サンプリングクロックの位相がさらに遅れた場合を図９に示す。この例では位相ずれは約０．５Ｔ＝π［ｒａｄ］弱となっており、ｙ［１］＝−１、ｙ［２］＝＋１９であることより、ここでの位相誤差は＋１８と算出される。また同じく、ｙ［３］＝＋１、ｙ［４］＝−１９であるので、ここでの位相誤差も＋１８と算出される。
【００１５】
さらにサンプリングクロックが遅れ、位相ずれ量がπ［ｒａｄ］を超えると位相誤差の極性が反転する。図１０に示す例では、位相ずれがπ［ｒａｄ］を超えることで、ｙ［１］はすでに正側へと移り、よってゼロクロス前後で位相誤差が算出されるという約束に従うと、ここでの位相誤差はｙ［０］とｙ［１］から算出される。ｙ［０］＝−１９、ｙ［１］＝＋１であることより、ここでの位相誤差は−１８と算出される。また、立ち下がり時の場合もｙ［２］＝＋１９、ｙ［３］＝−１であるので、位相誤差はやはり−１８と算出される。
【００１６】
このように、当該位相誤差検出回路の位相誤差検出特性を概略的に示すと、図１１に示す形を持ち、位相誤差が−π［ｒａｄ］〜＋π［ｒａｄ］の間は原点に点対称な単調増加特性を持ち、位相誤差が±π［ｒａｄ］を超えるとその後は２π［ｒａｄ］毎に同特性を繰り返す。
【００１７】
さて、このような位相誤差検出特性を持つ位相誤差検出回路であるが、この位相誤差検出回路では初期周波数誤差が大きい場合に周波数引き込みが出来ないという問題がある。このことについて以下に説明する。
【００１８】
今、初期位相誤差が“０”で初期周波数誤差だけが存在している場合について図１１を使って考える。初期位相誤差が“０”なので、当初位相誤差検出出力は図１１の原点に位置する。しかしながら、初期周波数誤差が存在するので、ＰＬＬ動作開始から時間を経るに連れて位相誤差が徐々に大きくなってくる。図１１で言うと、位相誤差検出出力が原点から徐々に外側に向かって大きくなっていく。
【００１９】
ここで、初期周波数誤差が非常に小さく位相誤差が増加していく速度がＰＬＬのループ動作帯域に比べて充分に遅ければ、位相誤差が±π［ｒａｄ］を超える前にＰＬＬ動作によって周波数誤差は補正されて位相誤差検出出力は図１１の原点に戻ってくるが、初期周波数誤差が大きくＰＬＬの動作帯域よりも速い速度で位相誤差が増加していく場合には、位相誤差が±π［ｒａｄ］以下の場合は周波数誤差を補正する働きをＰＬＬは行なうが、±π［ｒａｄ］を超えた瞬間、位相誤差検出出力の極性が反転し、ＰＬＬは周波数誤差を助長する方向へと働いてしまう。よって、位相誤差もさらに大きくなっていき、その後は±２ｎπ（ｎは任意の自然数）毎に同じ現象の繰り返しが起こってしまう。このような現象により、位相誤差検出出力の平均値は長い時間を通して見ると“０”となり、周波数ずれを補正することが出来ない。
【００２０】
このような非常に弱い位相誤差検出回路の周波数引き込み性能を補うべく、リードチャネルブロックでは、一般的に、現在読み出しているディスクの回転スピードからサンプリングクロックの基準周波数が得られるという特質を活かし、図１２に示すように、上述した位相誤差検出回路を含むＰＬＬ回路を用いたデータシンクロナイザー回路２００に対して周波数情報を生成する周波数シンセサイザー回路３００を併せて設けている。
【００２１】
この周波数シンセサイザー回路３００には、エッジ比較を行ない周波数および位相の両方を引き込める一般的なＰＬＬ回路が用いられ、現在読み出し中のデータレート基準周波数クロックにロックするように動作する。
【００２２】
ここで、一般的には、周波数シンセサイザー回路３００に用いられる電圧制御発振器ＶＣＯ_synthとして、データシンクロナイザー回路２００に用いられる電圧制御発振器ＶＣＯ_syncと同一のものを用いる。そして、電圧制御発振器ＶＣＯ_synthの発振周波数情報を例えばバイアス電流などを使って電圧制御発振器ＶＣＯ_syncへ予め与えることにより、データシンクロナイザー回路２００の初期周波数ずれを小さく抑えている。
【００２３】
ここで、周波数シンセサイザー回路３００に使用される位相検出回路について簡単に説明する。
【００２４】
この位相検出回路としては、通常、図１３に示すような、入力がクロック信号であるＰＬＬ回路に用いられているエッジ比較タイプの回路構成のものが用いられる。この種の位相検出回路は、位相ずれと周波数ずれの両方を引き込めるので位相周波数検出回路（Phase Frequency Detector:ＰＦＤ）と呼ばれることが多い。
【００２５】
図１４に、この位相周波数検出回路の位相検出特性を示す。これを見ると、初期周波数ずれが大きく位相誤差が±２πを超えて大きくなっていったとしても常にＰＦＤ出力の極性は一方向のみであり、長い時間を通して見るとＰＦＤ出力の平均値は“０”ではないため、やがて周波数ずれを補正することが可能となる。
【００２６】
しかしながら、この位相周波数検出回路は、あくまで２クロック間のエッジを比較することしか出来ないために、入力としてディスクからの読み出し信号といったアナログ波形を扱うリードチャネルブロックには適用できない。
【００２７】
さて、データシンクロナイザー回路２００における初期周波数ずれであるが、例えこのような周波数シンセサイザー回路３００を用いて周波数情報をデータシンクロナイザー回路２００内の電圧制御発振器ＶＣＯ_syncへ渡しても、プロセス製造時のばらつきやチップ内温度分布の差などにより、どうしても周波数シンセサイザー回路３００内の電圧制御発振器ＶＣＯ_synthとデータシンクロナイザー回路２００内の電圧制御発振器ＶＣＯ_syncとの間で発振周波数の差、即ちデータシンクロナイザー回路２００にとっての初期周波数ずれが生じてしまう。この初期周波数ずれが大きいと、前述したように、データシンクロナイザー回路２００の位相誤差検出回路が位相誤差を補正できない恐れが生じる。
【００２８】
このため、従来は、プロセスや温度の変動の影響をなるべく受けないよう、チップ上で極力近くにレイアウトを行うといった対策を採っていた。また、この問題を解決する方法として、位相比較結果の今回値と前回値の差分（位相誤差の微分値）を、元々の位相誤差検出出力に足し合わせてＰＬＬループに供給することにより、引き込み周波数差が大きくても同期動作を行う、といった提案がなされている（例えば、特許文献１参照）。
【００２９】
すでに述べたように、初期周波数ずれが大きいと位相誤差検出出力は、図１１に示すように、周期的に正負の間で反転を繰り返すが、このような周期関数の微分値はやはり周期関数であり、またその平均値は“０”である。よって、単純に微分値を位相誤差検出出力に足し合わせるだけでは周波数引き込みが出来ない。
【００３０】
これに対して、特許文献１記載の従来技術では、微分値の極性が所望と反対になるビットスリップ付近で微分値の絶対値が大きくなることを利用し、任意のしきい値を与えて微分値がそれを超えたものについては無効化することにより、平均値が“０”になることを防ぐと同時に所望の極性の値のみ取捨選択することを可能としている。
【００３１】
【特許文献１】特開平１１−１６２１２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
特許文献１記載の従来技術では、周波数ずれが存在する場合の位相誤差検出出力が単調に変化するような、入力信号が非常に理想的に等化された状態を大前提としている。しかしながら、実際のアプリケーション（例えば、光ディスク用リードチャネルなど）では、入力信号の位相等化特性の悪化などにより、図１５（ａ）に示すように、毎回の位相誤差検出出力値が大きくバタつくことが十分にあり得る。このような位相誤差検出出力から微分値を求めると、図１５（ｂ）に示すように、比較的絶対値が大きくさらに正負入り交じったものしか得られない。これではあるしきい値を設けて所望の極性（{ HYPERLINK \l "Fig15" ,図１５}の例では正側）のみを取捨選択するということは事実上不可能であり、依然として「平均値が“０”の周期関数の微分の平均値はやはり“０”となる」という基本的な問題が残ってしまうことになる。
【００３３】
そこで、本発明は、入力信号の位相等化特性の悪化などにより、位相誤差検出出力値が大きくバタつくことがあったとしても、初期周波数誤差が大きい場合に周波数引き込みを行うことが出来る位相誤差検出回路を有するＰＬＬ回路および当該ＰＬＬ回路を用いた記録情報再生装置を提供することを目的とする。
【課題を解決するための手段】
【００３４】
上記目的を達成するために、本発明は、記録媒体から読み取った信号をサンプリングクロックで量子化するアナログ−デジタル変換器と、前記アナログ−デジタル変換器で量子化されたデータ列信号を基に所望のクロックと前記サンプリングクロックとの位相誤差を検出して位相誤差検出信号を出力する位相誤差検出回路と、前記位相誤差検出回路が出力する前記位相誤差検出信号に応じて発振周波数が変化するとともに、その発振クロックを前記サンプリングクロックとして与える発振器とを備えたＰＬＬ回路において、位相誤差検出回路を次のような構成としている。
【００３５】
すなわち、位相誤差検出回路は、前記データ列信号と１クロック周期前のデータ列信号とから位相誤差を検出する位相誤差検出手段と、前記位相誤差検出手段による位相誤差の絶対値が所定のしきい値を超えたことを検出する絶対値比較手段と、前記絶対値比較手段による検出時の前記位相誤差検出手段による位相誤差の極性を当該絶対値比較手段による検出期間の間保持する保持手段と、前記保持手段に保持されている極性と前記位相誤差検出手段による位相誤差の極性との不一致を検出する不一致検出手段と、前記不一致検出手段が不一致を検出したときは前記位相誤差検出手段による位相誤差の極性を反転して前記位相誤差検出信号とし、前記不一致検出手段が不一致を検出しないときは前記位相誤差検出手段による位相誤差の極性を反転せずに前記位相誤差検出信号とする極性反転手段とを有する構成となっている。このＰＬＬ回路は、記録媒体の記録情報を再生する記録情報再生装置において、データシンクロナイザー回路（クロックデータリカバリー回路）として用いられる。
【００３６】
上記構成のＰＬＬ回路またはこれを用いた記録情報再生装置において、位相誤差の絶対値が所定のしきい値を超えたということは、位相誤差が±π［ｒａｄ］近辺、即ちビットスリップが起きる近辺であるということになる。そして、位相誤差絶対値がしきいを超えた時点での位相誤差の極性と、現時点での位相誤差の極性とが不一致のときにビットスリップが起きたと判断し、位相誤差の極性を反転させて、ビットスリップが起きる以前の位相誤差の極性と同極性にする操作を、位相誤差の絶対量がしきい値を下回るまで行うことで、上下バランスが崩れた位相誤差検出特性を実現できる。
【発明の効果】
【００３７】
本発明によれば、入力信号の位相等化特性の悪化などにより、位相誤差検出出力値が大きくバタつくことがあったとしても、上下バランスが崩れた位相誤差検出特性を実現できるために、初期周波数誤差が大きい場合に周波数引き込みを確実に行うことが出来る。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３９】
図１は、本発明が適用される記録情報再生装置、例えば読み取り方式としてＰＲＭＬ方式を採用した光ディスク再生装置のリードチャネルブロックの構成例を示すブロック図である。ただし、本発明は、光ディスクを記録媒体とする光ディスク再生装置への適用に限られるものではなく、磁気ディスクや磁気テープなどを記録媒体とし、当該記録媒体の記録情報を再生する記録情報再生装置全般に対して適用可能である。
【００４０】
図１において、ＤＶＤやＢｌｕ−ｒａｙディスク等のディスクメディア１０の記録情報は、光ピックアップ（ＯＰ）２０によって読み取られ、イコライザ（ＥＱ）回路３０を介してデータシンクロナイザー回路（または、クロックデータリカバリー回路）４０に供給される。イコライザ回路３０は、光ピックアップ２０から出力される信号の高域成分をＰＲ等化方式に従ってブーストする。
【００４１】
データシンクロナイザー回路２０は、ＡＤＣ（アナログ-デジタル変換器）４１、位相誤差検出（ＰＤ）回路４２、チャージポンプ（ＣＰ）回路４３、ループフィルタであるローパスフィルタ（ＬＰＦ）４４およびＶＣＯ（電圧制御発振器）４５からなるＰＬＬ回路によって構成されている。
【００４２】
このデータシンクロナイザー回路２０において、ＡＤＣ４１は、アナログ波形のイコライザ回路３０の出力信号を量子化（デジタル化）して後段のデジタル信号処理（ＤＳＰ）ブロック５０へ出力するとともに、位相誤差検出回路４２に位相誤差の検出対象として与える。位相誤差検出回路４２は、ＡＤＣ４１の出力信号であるデータ列信号からＡＤＣサンプリングクロックの位相誤差を検出する。この位相誤差検出回路４２の具体的な構成が本発明の特徴とするところであり、その詳細については後述する。
【００４３】
チャージポンプ回路４３は、位相誤差検出回路４２の位相誤差検出信号を電流信号に変換する。ローパスフィルタ４４は、チャージポンプ回路４３から出力される電流信号を用いてループ全体の特性を決める。ＶＣＯ４５は、ローパスフィルタ４４の出力電圧によって発振周波数が制御される。ＶＣＯ４５の発振クロックは、ＡＤＣ４１のサンプリングクロックとなる。すなわち、ＡＤＣ４１は、ＶＣＯ４５の発振クロックによってサンプリング動作を行う。
【００４４】
このＡＤＣ４１→位相誤差検出回路４２→チャージポンプ回路４３→ローパスフィルタ４４→ＶＣＯ４５→ＡＤＣ４１のループによってＰＬＬ回路が形成されている。そして、このＰＬＬ回路からなるデータシンクロナイザー回路２０は、ディスクメディア１０からの読み取り波形を正しいタイミングでサンプリング出来るように、ＶＣＯ４５の発振クロックの位相を帰還制御している。
【００４５】
このデータシンクロナイザー回路２０において、位相誤差検出回路４２は、基本的な概念として、位相誤差が±πを超えたこと、即ちビットスリップが起きたことを検出し、ビットスリップが起きたら位相誤差検出出力（以下、ＰＤ出力と記述する）に細工を施すことで、位相ずれのみでなく、周波数ずれをも検知できるようにしている。すなわち、先述したように（図１１参照）、ビットスリップを起こすと、位相誤差絶対値は大きいままで極性が変化することを利用するようにしている。
【００４６】
図２に示すように、先ず、ある任意のしきい値ＶｔｈをＰＤ出力値に対して設定する。そして、位相誤差がしきい値Ｖｔｈを超えて出力されているという状態は、位相誤差が±π［ｒａｄ］近辺、即ちビットスリップが起きる近辺である状態なので、そこから周波数ずれによってさらに位相誤差が大きくなりＰＤ出力の極性が反転したら、その時点でビットスリップが起こったと判断し、出力の極性を反転させて、ビットスリップが起きる以前の出力と同極性にする。
【００４７】
例えば、しきい値Ｖｔｈを＋１６と設定し、ＰＤ出力がある時点でこれを超えた＋１９を出力したとする。周波数ずれが存在するためそのまま位相誤差は大きくなっていき、次に位相誤差検出回路４２が位相誤差を算出した結果−１８を出力したとする。これは位相誤差が＋πを超えてビットスリップを起こしたものと判断し、最終的なＰＤ出力はビットスリップが起きる以前の算出結果である＋１９と同極性にし、＋１８を出力させる。
【００４８】
この操作を、位相誤差絶対量がしきい値Ｖｔｈを下回るまで行う。こうすることで位相誤差検出特性の上下バランスを崩し、初期周波数ずれのために位相誤差が±πを超えてずれていってもＰＤ出力平均値が“０”になることを防ぐことができるために、周波数引き込み特性を改善できる。これを実現する位相誤差検出回路４２の具体的な実施例について以下に説明する。
【００４９】
［実施例１］
図３は、実施例１に係る位相誤差検出回路４２Ａの回路例を示すブロック図である。なお、この回路例では、図１のＡＤＣ４１から位相誤差検出回路４２Ａに与えられる信号は２の補数表現であると想定している。また、図中、太線はバス信号経路を表している。
【００５０】
図３に示すように、実施例１に係る位相誤差検出回路４２Ａは、レジスタ４２０１、ゼロクロス判定器４２０２、加算器４２０３、極性反転機能付きレジスタ４２０４、絶対値比較器４２０５、レジスタ４２０６，４２０７、不一致検出回路４２０８、ＡＮＤ回路４２０９および極性判定回路４２１０を有し、図１のＶＣＯ４５の発振クロック、即ちＡＤＣ４１のサンプリングクロックをクロックＣＫとして回路動作を行う構成となっている。
【００５１】
レジスタ４２０１は、ＡＤＣ４１から供給されるデータ列信号を１Ｔ期間保持する。ゼロクロス判定器４２０２は、ＡＤＣ４１から供給されるデータ列信号のうち極性を示しているＭＳＢを用いて、その現在値と１Ｔ前の値とを比べてゼロクロスが起こったか否か、またそれは波形立ち上がり時か波形立ち下がり時かを判定する。この例では、ゼロクロスが起こればＥＤＥＴ信号が“１”に、波形立ち下がり時であればＦＡＬＬ信号が“１”になるとする。
【００５２】
加算器４２０３は、ＡＤＣ４１から供給されるデータ列信号と、レジスタ４２０１を経た１Ｔ前のデータ列信号とを２入力とし、ＥＤＥＴ信号が“１”の場合に入力２信号の加算を行ってその加算結果ＡＤＤを位相誤差として出力する。極性反転機能付きレジスタ４２０４は、ＦＡＬＬ信号が“０”の場合は加算結果ＡＤＤの極性を反転させず、ＦＡＬＬ信号が“１”の場合は極性反転を行ってＰＨＥＲＲ信号として保持し、これを出力する。すなわち、加算器４２０３は、ＡＤＣ４１から供給されるデータ列信号と１クロック周期前のデータ列信号とから位相誤差を検出する位相誤差検出手段としての機能を持つ。
【００５３】
絶対値比較器４２０５は、加算器４２０３の加算結果ＡＤＤ（位相誤差）を位相誤差検出回路４２Ａの外部から与えられる任意のしきい値Ｖｔｈと比較し、加算結果ＡＤＤの絶対値（以下、位相誤差絶対値と記述する）がしきい値Ｖｔｈを超えたとき“１”を出力する。レジスタ４２０６は、絶対値比較器４２０５の出力信号をＥＤＥＴ信号の立ち下がりのタイミングで保持し、位相誤差絶対値がしきい値Ｖｔｈを超えている間は絶対値比較器４２０５の出力信号を保持し、これを出力し続ける。
【００５４】
レジスタ４２０７は、極性反転機能付きレジスタ４２０４から出力されるＰＨＥＲＲ信号の極性を示しているＰＨＥＲＲ＿ＭＳＢを、レジスタ４２０６の出力信号の立ち上がりタイミング、即ち位相誤差絶対値がしきい値Ｖｔｈを超えたタイミングで保持する。すなわち、レジスタ４２０７は、位相誤差絶対値がしきい値Ｖｔｈを超えたことを絶対値比較器４２０５が検出した時点の加算器４２０３の加算結果ＡＤＤ、具体的には極性反転機能付きレジスタ４２０４から出力されるＰＨＥＲＲ信号の極性を、絶対値比較器４２０５による検出期間の間、即ち位相誤差絶対値がしきい値Ｖｔｈを超えている間保持する保持手段としての機能を持つ。
【００５５】
不一致検出回路４２０８は、レジスタ４２０７の出力信号、即ち位相誤差絶対値がしきい値Ｖｔｈを超えた時点でのＰＨＥＲＲ信号の極性と、現時点でのＰＨＥＲＲ信号の極性とを比較し、一致しているならば“０”を、不一致ならば“１”を出力する。この不一致検出回路４２０８での判定が不一致のときは、ビットスリップが起きたと判断されたということになる。すなわち、不一致検出回路４２０８は、レジスタ４２０７に保持されているＰＨＥＲＲ信号の極性と極性反転機能付きレジスタ４２０４から出力されるＰＨＥＲＲ信号の極性との不一致を検出する不一致検出手段としての機能を持つ。
【００５６】
ＡＮＤ回路４２０９は、レジスタ４２０６の出力信号が“１”になっている間、即ち位相誤差絶対値がしきい値Ｖｔｈを超えている間のみ不一致検出回路４２０８の検出結果を出力する。極性反転回路４２１０は、ＡＮＤ回路４２０９の出力結果が“１”ならばビットスリップが起きたと判断してＰＨＥＲＲ信号の極性を反転し、ＡＮＤ回路４２０９の出力結果が“０”ならばＰＨＥＲＲ信号の極性を反転させずに最終的なＰＤ出力とする。
【００５７】
上記構成の位相誤差検出回路４２Ａにおいて、ＡＤＣ４１から供給されるデータ列信号はレジスタ４２０１によって１Ｔ期間保持され、極性を示すＭＳＢの現在値と１Ｔ前の値とを比べるゼロクロス判定器４２０２により、ゼロクロスが起こったか否か、またゼロクロスが入力波形立ち上がり時か立ち下がり時かが判定される。
【００５８】
一方、加算器４２０３では、ＥＤＥＴ信号が“１”の場合に、ＡＤＣ４１から供給される信号と１Ｔ前の信号との加算が行われ、その加算結果ＡＤＤが位相誤差として出力される。この加算結果ＡＤＤは、極性反転回路４２０４でＦＡＬＬ信号が“０”の場合は極性反転されず、“１”の場合は極性反転されてＰＨＥＲＲ信号として出力される。
【００５９】
また、加算器４２０３の加算結果ＡＤＤである位相誤差絶対値が絶対値比較器４２０５で任意のしきい値Ｖｔｈと比較され、当該位相誤差絶対値がしきい値Ｖｔｈを超えたとき“１”が出力される。ここで、位相誤差絶対値がしきい値Ｖｔｈを超えたということは、位相誤差が±π［ｒａｄ］近辺、即ちビットスリップが起きる近辺であるということになる。
【００６０】
そして、位相誤差絶対値がしきい値Ｖｔｈを超えた時点でのＰＨＥＲＲ信号の極性と、現時点でのＰＨＥＲＲ信号の極性とが不一致検出回路４２０８で比較され、不一致のときにビットスリップが起きたと判断される。この判断結果（不一致検出結果）は、ＡＮＤ回路４２０９を通して、位相誤差絶対値がしきい値Ｖｔｈを超えている間のみ出力される。このＡＮＤ回路４２０９の出力結果が“１”ならば、ビットスリップが起きたということになるので、ＰＨＥＲＲ信号の極性が極性反転回路４２１０で反転され、最終的なＰＤ出力となる。
【００６１】
位相誤差絶対値がしきい値Ｖｔｈを超えて出力されているという状態は、位相誤差が±π［ｒａｄ］近辺、即ちビットスリップが起きる近辺である状態であることから、そこから周波数ずれによってさらに位相誤差が大きくなり、位相誤差絶対値がしきい値Ｖｔｈを超えた時点でのＰＨＥＲＲ信号の極性と、現時点でのＰＨＥＲＲ信号の極性とが不一致となったとき、即ちＰＨＥＲＲ信号の極性が反転したとき、その時点でビットスリップが起こったと判断し、ＰＨＥＲＲ信号の極性を反転させて、ビットスリップが起きる以前のＰＨＥＲＲ信号と同極性にする操作を、位相誤差絶対量がしきい値Ｖｔｈを下回るまで行うことで、図２に示す位相誤差検出特性を実現できる。
【００６２】
図２から明らかなように、本実施例１に係る位相誤差検出回路４２Ａの位相誤差検出特性は、上下バランスが崩れた特性となっている。すなわち、入力信号の位相等化特性の悪化などにより、ＰＤ出力値が大きくバタつくことがあったとしても、上下バランスが崩れた位相誤差検出特性を実現できる。この位相誤差検出特性の実現により、初期周波数ずれのために位相誤差が±πを超えてずれていってもＰＤ出力平均値が“０”になることを防ぐことができるために、周波数引き込み特性を改善できる。図２に示す位相誤差検出特性は、周波数誤差により位相誤差が大きく崩れていった場合のＰＤ出力平均値が“０”から外れるという点において図１４に示す位相検出特性に近く、よって周波数引き込み性能の改善につながる。
【００６３】
このように、位相誤差検出回路４２Ａに周波数引き込み特性を持たせることにより、初期周波数ずれが大きい場合のデータシンクロナイザー回路４０の動作破綻を防止できる。また、使用条件によっては、図１２に示すような周波数シンセサイザー回路を併せて設ける必要がないために、データシンクロナイザー回路４０の大幅な回路および消費電力の削減につながる。
【００６４】
ただし、非常に初期周波数誤差が大きい場合には、図１２に示すように、周波数シンセサイザー回路を併せて設ける方が好ましい。このように、周波数シンセサイザー回路を併設した場合でも、当該周波数シンセサイザー回路が厳格に周波数ロックしない状態でデータシンクロナイザー回路４０へ動作シーケンスが移ったとしても、当該データシンクロナイザー回路４０が位相誤差検出回路４２Ａを有することによって充分に位相を引き込むことが可能となるために、リードチャネルブロック全体の動作シーケンスに費やす時間の削減につながる。
【００６５】
さらに、ＣＭＯＳに適したデジタル演算のみで周波数引き込み機能を実現しているために、省電力で安定的な動作が期待できる。
【００６６】
以上説明した実施例１に係る位相誤差検出回路４２Ａでは、ビットスリップ検出用のしきい値Ｖｔｈを予め外部から与えてやる構成を採っているが、位相誤差演算値はＡＤＣ４１の入力信号の振幅に大きく依存するため、想定外に振幅が大きい、または小さいということが起きると、ビットスリップ検知機能が正しく動作しなくなる懸念がある。
【００６７】
前述したように、光ディスクにおいてはその記録方式により、基準クロック幅を１Ｔとした場合に、例えばＤＶＤでは３Ｔ〜１１Ｔ、Ｂｌｕ−ｒａｙディスクでは２Ｔ〜８Ｔのデータ幅が記録されている。光ピックアップ２０の性能などにより、基本的には高周波成分の信号になればなるほど、即ちＤＶＤであれば３Ｔ信号、Ｂｌｕ−ｒａｙディスクであれば２Ｔ信号が他に比べて振幅は小さくなってくる。したがって、しきい値Ｖｔｈはそのシステムにおける最小幅の信号にて算出される位相誤差値の最大値を充分カバーする必要がある。
【００６８】
そこで、ＡＤＣ４１の入力信号の振幅が想定外に大きい、または小さいということが起きても、ビットスリップ検知機能が正しく動作できるようにするために、自動的に適切なしきい値Ｖｔｈを算出する機構を設けるようにしたのが、以下に説明する実施例２に係る位相誤差検出回路である。
【００６９】
［実施例２］
図４は、実施例２に係る位相誤差検出回路４２Ｂの回路例を示すブロック図であり、図中、図３と同等部分には同一符号を付して示している。なお、この回路例でも、図１のＡＤＣ４１から位相誤差検出回路４２Ｂに与えられる信号は２の補数表現であると想定している。また、図中、太線はバス信号経路を表している。
【００７０】
図４に示すように、実施例２に係る位相誤差検出回路４２Ｂは、実施例１に係る位相誤差検出回路４２Ａの構成要素、即ちレジスタ４２０１、ゼロクロス判定器４２０２、加算器４２０３、極性反転機能付きレジスタ４２０４、絶対値比較器４２０５、レジスタ４２０６，４２０７、不一致検出回路４２０８、ＡＮＤ回路４２０９および極性判定回路４２１０に加えて、データ幅モニター回路４２１１、レジスタ４２１２，４２１３、平均値計算回路４２１４および切り替えスイッチ４２１５を有し、例えば、最小データ幅が２ＴのＢｌｕ−ｒａｙディスクに対応した構成を採っている。
【００７１】
データ幅モニター回路４２１１は、ＡＤＣ４１の出力信号であるデータ列信号のデータ幅をモニターし、最小幅である例えば２Ｔの信号が来たと判断したときトリガー信号を平均値計算回路４２１４に与える。レジスタ４２１２は、ＡＤＣ４１から入力されるデータ列信号を１Ｔ期間保持する。レジスタ４２１３は、レジスタ４２１２で保持されたデータ列信号をさらに１Ｔ期間保持する。平均値計算回路４２１４は、データ幅モニター回路４２１１からトリガー信号が与えられると、レジスタ４２１２，４２１３に保持されている２Ｔ信号分のサンプリングデータ２個を使ってその平均値を計算し、当該平均値をしきい値Ｖｔｈとして出力する。
【００７２】
上述したデータ幅モニター回路４２１１、レジスタ４２１２，４２１３および平均値計算回路４２１４は、ＡＤＣ４１から入力されるデータ列信号を基に、しきい値Ｖｔｈとして最適な値を自動的に設定するしきい値設定回路を構成している。
【００７３】
このしきい値設定回路において、ＡＤＣ４１から入力されるデータ列信号のデータ幅をカウントするデータ幅モニター回路４２１１を使って当該データ列信号のデータ幅をモニターし、最小幅である２Ｔ信号が来たと判断すると、レジスタ４２１２，４２１３に保持されている２Ｔ信号分のサンプリングデータ２個を使って、平均値計算回路４２１４にてその平均値を計算し、当該平均値をしきい値Ｖｔｈとして設定する。
【００７４】
データ振幅が２０である図７〜図１０に示した入力波形がサイン波形である例を使って説明すると、図９に示すように、位相が大きくずれている場合には、２Ｔ信号の平均値は例えばｙ［２］＝＋１９とｙ［３］＝＋１とから２０÷２＝１０となる。一方、図７に示すように、位相がロックしている場合の平均値は１４となり、位相がずれている場合に比べて√２倍になる。
【００７５】
このように、常に最適なしきい値Ｖｔｈを自動的に設定する機能を持つ実施例２に係る位相誤差検出回路４２Ｂにおいては、実施例１に係る位相誤差検出回路４２Ａにおける作用効果に加えて、次の２点の作用効果を得ることができる。
【００７６】
先ず１点目は、データの振幅がディスク読み出し途中で変化しても、しきい値Ｖｔｈが自動的にそれに追従していく点である。２点目は、位相が大きくずれている場合にはしきい値Ｖｔｈが比較的小さくなることで、図２に示すように、元の位相誤差検出回路の位相検出特性からの反転領域が増えることによって素早い引き込み性能が得られ、一方で位相がロックしてくるとしきい値Ｖｔｈが比較的大きくなることで、ノイズなどによるＰＤ出力の突発的な無効出力に反応しにくくなるという点である。
【００７７】
図５は、図１５に示したＰＤ出力に本実施例２を適用した場合のシミュレーション結果例を示す図である。このシミュレーション結果を見ると、破線で示したビットスリップ近辺におけるＰＤ動作において、出力の極性反転が起こっており、その結果、ＰＤ出力の上下バランスが崩れ、本発明の狙いである図２に示すような現象が起きていることが確認できる。
【００７８】
切り替えスイッチ５２１５は、本位相誤差検出回路４２Ｂの外部から与えられるしきい値Ｖｔｈ１と、上記しきい値設定回路で自動的に設定されたしきい値Ｖｔｈ２とのいずれか一方を選択して、絶対値比較器４２０５にビットスリップ検出用のしきい値Ｖｔｈとして与える。ビットスリップ検出用のしきい値Ｖｔｈとして、外部で任意に設定するしきい値Ｖｔｈ１を与えるか、ＡＤＣ４１から入力されるデータ列信号を基に自動的に設定するしきい値Ｖｔｈ２を与えるかは、ユーザが切り替えスイッチ５２１５によって選択することになる。
【００７９】
なお、本実施形態では、ＰＲ｛１，２，１｝等化方式による読み出しを行うＢｌｕ−ｒａｙディスクシステムにおけるデータシンクロナイザー回路（または、クロックデータリカバリー回路）に適用した場合を前提に述べてきたが、当然のことながら、位相誤差絶対値が、あるしきい値を超えたままその出力極性が反転するとビットスリップと判断し、またそのしきい値を入力データ振幅から自動的に演算する、という基本構成は他の同様なデータシンクロナイザー回路にも広く適用できる。
【図面の簡単な説明】
【００８０】
【図１】本発明が適用される光ディスク再生装置のリードチャネルブロックの構成例を示すブロック図である。
【図２】本発明に係るＰＬＬ回路に用いられる位相誤差検出回路の位相誤差検出特性図である。
【図３】実施例１に係る位相誤差検出回路の回路例を示すブロック図である。
【図４】実施例２に係る位相誤差検出回路の回路例を示すブロック図である。
【図５】実施例２を適用した場合のシミュレーション結果例を示す図である。
【図６】従来例に係る位相誤差検出回路の回路例を示すブロック図である。
【図７】従来例に係る位相誤差検出回路の動作説明に供するタイミング波形図（その１）である。
【図８】従来例に係る位相誤差検出回路の動作説明に供するタイミング波形図（その２）である。
【図９】従来例に係る位相誤差検出回路の動作説明に供するタイミング波形図（その３）である。
【図１０】従来例に係る位相誤差検出回路の動作説明に供するタイミング波形図（その４）である。
【図１１】従来例に係る位相誤差検出回路の位相誤差検出特性図である。
【図１２】データシンクロナイザー回路と周波数シンセサイザー回路とを併せ持つリードチャネルブロックの構成例を示すブロック図である。
【図１３】エッジ比較タイプの位相周波数検出回路の構成を示すブロック図である。
【図１４】エッジ比較タイプの位相周波数検出回路の位相検出特性図である。
【図１５】従来技術の問題点を説明するためのシミュレーション結果例を示す図である。
【符号の説明】
【００８１】
１０…ディスクメディア、２０…光ピックアップ、３０…イコライザ回路、４０…データシンクロナイザー回路（ＰＬＬ回路）、４１…ＡＤＣ（アナログ-デジタル変換器、４２，４２Ａ，４２Ｂ…位相誤差検出回路、４３…チャージポンプ回路、４４…ローパスフィルタ（ループフィルタ）、４５…ＶＣＯ（電圧制御発振器）、４２０１，４２０６，４２０７，４２１２，４２１３…レジスタ、４２０２…ゼロクロス判定器、４２０３…加算器、４２０４…極性反転機能付きレジスタ、４２０５…絶対値比較器、４２０８…不一致検出回路、４２０９…ＡＮＤ回路、４２１０…極性判定回路、４２１１…データ幅モニター回路、４２１４…平均値計算回路、４２１５…切り替えスイッチ
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop;位相ロックドループ）回路および当該ＰＬＬ回路を用いた記録情報再生装置に関する。
【背景技術】
【０００２】
光ディスクにおいては、近年、ＤＶＤ（Digital Versatile Disc）からＢｌｕ−ｒａｙ（登録商標）ディスクへといった記録データの高密度化および読み取りスピードの高速化がますます進んでいる。そのため、より高密度、高速化に向いた読み取り方式として、ＰＲＭＬ(Partial Response Maximum Likelihood)方式が用いられてきている。
【０００３】
ＰＲＭＬ方式を採用したリードチャネルブロックでは、おおまかには、ディスクメディアから光ピックアップで読み出した信号の高域成分をイコライザでＰＲ等化方式に従ってブーストし、アナログ波形のイコライザ出力をアナログ−デジタル変換器（以下、ＡＤＣと記述する）でデジタル化して後段のデジタル信号処理ブロックへ出力する一方、ＡＤＣ→位相誤差検出回路→チャージポンプ回路→ループフィルタ→電圧制御発振器（以下、ＶＣＯと記述する）→ＡＤＣのループによってＰＬＬ回路を形成し、ＶＣＯクロックをＡＤＣのサンプリングクロックとしている。
【０００４】
このリードチャネルブロックにおいて、ＰＬＬ回路は、ディスクメディアからの読み取り波形を正しいタイミングでサンプリングできるように、ＶＣＯクロックの位相を帰還制御している。このようなＰＬＬ回路は、一般的に、ディスク再生装置や磁気テープ再生装置等の記録情報再生装置の分野において、クロックデータリカバリー回路またはデータシンクロナイザー回路と呼ばれている。
【０００５】
ここで、ＰＬＬ回路の位相誤差検出回路がどのように位相差を検出しているかについて説明する。
【０００６】
位相誤差検出回路では、前置のハイパスフィルタなどで直流成分が除去されたアナログ波形入力をアナログ−デジタル変換器にてサンプリングした結果のデジタル値を用い、ＡＤＣ出力がゼロクロスを起こした場合に、そのゼロクロス前後の値を加算することで位相誤差を算出する。
【０００７】
一例として、Ｂｌｕ−ｒａｙディスクでの場合を考える。Ｂｌｕ−ｒａｙ規格においては、データ記録方式として１７ＰＰ変調を採用しているため、基準クロック周期を１Ｔとすると、データ幅が２Ｔ〜８Ｔの範囲で変化するようになっている。説明しやすくするために２Ｔ信号が連続して入力された場合を考えてみる。なお、この連続した２Ｔ信号はサイン波形と考えて良く、以降の議論もこの前提で進めていく。
【０００８】
図７に、ＰＲ｛１，２，１｝等化方式で読み出したときの、サンプリングクロックの位相が正しい場合、即ち位相ロックされている状態を示す。なお、この例では、データ振幅を２０と仮定している。ＰＲ｛１，２，１｝等化方式における位相誤差算出式の一例として、下記（１）式
(y[n-1] + y[n]) * sign(y[n]) when sign(y[n-1])≠sign(y[n])……（１）
がある。ここに、ｙ［ｎ］はｎ番目のサンプリング値を、ｓｉｇｎｙ［ｎ］はｙ［ｎ］の符号を表す。
【０００９】
上記（１）式の値が“０”になる場合、即ち連続する２サンプリング値がゼロクロスした場合に各々の絶対値が等しくなる状態を位相ロック状態と見なす。この計算を実現する具体回路例を図６に示す。
【００１０】
図６において、ＡＤＣ出力は、レジスタ１０１によって１Ｔ期間保持され、現在の値ｙ［ｎ］と１Ｔ前の値ｙ［ｎ−１］の極性を比べるゼロクロス判定器１０２により、ゼロクロスが起こったか否か、またゼロクロスが入力波形立ち上がり時か立ち下がり時かが判定される。この例では、ゼロクロスが起こればＥＤＥＴ信号が“１”に、さらにそれが波形立ち上がり時であればＦＡＬＬ信号が“０”に、波形立ち下がり時であればＦＡＬＬ信号が“１”になるとする。
【００１１】
加算器１０３は、ＥＤＥＴ信号が“１”の場合に入力２信号の加算を行う。極性反転回路１０４は、加算器１０３の加算結果をＦＡＬＬ信号が“０”の場合は極性反転させず、“１”の場合は極性反転を行って最終位相誤差検出出力とする。
【００１２】
サンプリングクロック位相がロックした状態を示す図７の例では、振幅２０÷√２≒±１４が、ＡＤＣが出力したサンプリング値となっており、（１）式に従えば位相誤差検出出力、即ち位相誤差は“０”となる。
【００１３】
図８に、図７で示したロック状態からサンプリングクロックの位相が少し遅れた状態を示す。クロック位相がずれることにより、ゼロクロス前後でサンプリング値の絶対値が変わってくる。図８の例では、入力波形が立ち上がる場合のゼロクロス前後でｙ［１］＝−１２、ｙ［２］＝＋１６となっており、ここで算出される位相誤差は（１）式に従い＋４となる。また、立ち下がる場合のゼロクロス前後では例えばｙ［３］＝＋１３、ｙ［４］＝−１６となっており、こちらの位相誤差も（１）式に従いやはり＋４と算出される。
【００１４】
次に、サンプリングクロックの位相がさらに遅れた場合を図９に示す。この例では位相ずれは約０．５Ｔ＝π［ｒａｄ］弱となっており、ｙ［１］＝−１、ｙ［２］＝＋１９であることより、ここでの位相誤差は＋１８と算出される。また同じく、ｙ［３］＝＋１、ｙ［４］＝−１９であるので、ここでの位相誤差も＋１８と算出される。
【００１５】
さらにサンプリングクロックが遅れ、位相ずれ量がπ［ｒａｄ］を超えると位相誤差の極性が反転する。図１０に示す例では、位相ずれがπ［ｒａｄ］を超えることで、ｙ［１］はすでに正側へと移り、よってゼロクロス前後で位相誤差が算出されるという約束に従うと、ここでの位相誤差はｙ［０］とｙ［１］から算出される。ｙ［０］＝−１９、ｙ［１］＝＋１であることより、ここでの位相誤差は−１８と算出される。また、立ち下がり時の場合もｙ［２］＝＋１９、ｙ［３］＝−１であるので、位相誤差はやはり−１８と算出される。
【００１６】
このように、当該位相誤差検出回路の位相誤差検出特性を概略的に示すと、図１１に示す形を持ち、位相誤差が−π［ｒａｄ］〜＋π［ｒａｄ］の間は原点に点対称な単調増加特性を持ち、位相誤差が±π［ｒａｄ］を超えるとその後は２π［ｒａｄ］毎に同特性を繰り返す。
【００１７】
さて、このような位相誤差検出特性を持つ位相誤差検出回路であるが、この位相誤差検出回路では初期周波数誤差が大きい場合に周波数引き込みが出来ないという問題がある。このことについて以下に説明する。
【００１８】
今、初期位相誤差が“０”で初期周波数誤差だけが存在している場合について図１１を使って考える。初期位相誤差が“０”なので、当初位相誤差検出出力は図１１の原点に位置する。しかしながら、初期周波数誤差が存在するので、ＰＬＬ動作開始から時間を経るに連れて位相誤差が徐々に大きくなってくる。図１１で言うと、位相誤差検出出力が原点から徐々に外側に向かって大きくなっていく。
【００１９】
ここで、初期周波数誤差が非常に小さく位相誤差が増加していく速度がＰＬＬのループ動作帯域に比べて充分に遅ければ、位相誤差が±π［ｒａｄ］を超える前にＰＬＬ動作によって周波数誤差は補正されて位相誤差検出出力は図１１の原点に戻ってくるが、初期周波数誤差が大きくＰＬＬの動作帯域よりも速い速度で位相誤差が増加していく場合には、位相誤差が±π［ｒａｄ］以下の場合は周波数誤差を補正する働きをＰＬＬは行なうが、±π［ｒａｄ］を超えた瞬間、位相誤差検出出力の極性が反転し、ＰＬＬは周波数誤差を助長する方向へと働いてしまう。よって、位相誤差もさらに大きくなっていき、その後は±２ｎπ（ｎは任意の自然数）毎に同じ現象の繰り返しが起こってしまう。このような現象により、位相誤差検出出力の平均値は長い時間を通して見ると“０”となり、周波数ずれを補正することが出来ない。
【００２０】
このような非常に弱い位相誤差検出回路の周波数引き込み性能を補うべく、リードチャネルブロックでは、一般的に、現在読み出しているディスクの回転スピードからサンプリングクロックの基準周波数が得られるという特質を活かし、図１２に示すように、上述した位相誤差検出回路を含むＰＬＬ回路を用いたデータシンクロナイザー回路２００に対して周波数情報を生成する周波数シンセサイザー回路３００を併せて設けている。
【００２１】
この周波数シンセサイザー回路３００には、エッジ比較を行ない周波数および位相の両方を引き込める一般的なＰＬＬ回路が用いられ、現在読み出し中のデータレート基準周波数クロックにロックするように動作する。
【００２２】
ここで、一般的には、周波数シンセサイザー回路３００に用いられる電圧制御発振器ＶＣＯ_synthとして、データシンクロナイザー回路２００に用いられる電圧制御発振器ＶＣＯ_syncと同一のものを用いる。そして、電圧制御発振器ＶＣＯ_synthの発振周波数情報を例えばバイアス電流などを使って電圧制御発振器ＶＣＯ_syncへ予め与えることにより、データシンクロナイザー回路２００の初期周波数ずれを小さく抑えている。
【００２３】
ここで、周波数シンセサイザー回路３００に使用される位相検出回路について簡単に説明する。
【００２４】
この位相検出回路としては、通常、図１３に示すような、入力がクロック信号であるＰＬＬ回路に用いられているエッジ比較タイプの回路構成のものが用いられる。この種の位相検出回路は、位相ずれと周波数ずれの両方を引き込めるので位相周波数検出回路（Phase Frequency Detector:ＰＦＤ）と呼ばれることが多い。
【００２５】
図１４に、この位相周波数検出回路の位相検出特性を示す。これを見ると、初期周波数ずれが大きく位相誤差が±２πを超えて大きくなっていったとしても常にＰＦＤ出力の極性は一方向のみであり、長い時間を通して見るとＰＦＤ出力の平均値は“０”ではないため、やがて周波数ずれを補正することが可能となる。
【００２６】
しかしながら、この位相周波数検出回路は、あくまで２クロック間のエッジを比較することしか出来ないために、入力としてディスクからの読み出し信号といったアナログ波形を扱うリードチャネルブロックには適用できない。
【００２７】
さて、データシンクロナイザー回路２００における初期周波数ずれであるが、例えこのような周波数シンセサイザー回路３００を用いて周波数情報をデータシンクロナイザー回路２００内の電圧制御発振器ＶＣＯ_syncへ渡しても、プロセス製造時のばらつきやチップ内温度分布の差などにより、どうしても周波数シンセサイザー回路３００内の電圧制御発振器ＶＣＯ_synthとデータシンクロナイザー回路２００内の電圧制御発振器ＶＣＯ_syncとの間で発振周波数の差、即ちデータシンクロナイザー回路２００にとっての初期周波数ずれが生じてしまう。この初期周波数ずれが大きいと、前述したように、データシンクロナイザー回路２００の位相誤差検出回路が位相誤差を補正できない恐れが生じる。
【００２８】
このため、従来は、プロセスや温度の変動の影響をなるべく受けないよう、チップ上で極力近くにレイアウトを行うといった対策を採っていた。また、この問題を解決する方法として、位相比較結果の今回値と前回値の差分（位相誤差の微分値）を、元々の位相誤差検出出力に足し合わせてＰＬＬループに供給することにより、引き込み周波数差が大きくても同期動作を行う、といった提案がなされている（例えば、特許文献１参照）。
【００２９】
すでに述べたように、初期周波数ずれが大きいと位相誤差検出出力は、図１１に示すように、周期的に正負の間で反転を繰り返すが、このような周期関数の微分値はやはり周期関数であり、またその平均値は“０”である。よって、単純に微分値を位相誤差検出出力に足し合わせるだけでは周波数引き込みが出来ない。
【００３０】
これに対して、特許文献１記載の従来技術では、微分値の極性が所望と反対になるビットスリップ付近で微分値の絶対値が大きくなることを利用し、任意のしきい値を与えて微分値がそれを超えたものについては無効化することにより、平均値が“０”になることを防ぐと同時に所望の極性の値のみ取捨選択することを可能としている。
【００３１】
【特許文献１】特開平１１−１６２１２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
特許文献１記載の従来技術では、周波数ずれが存在する場合の位相誤差検出出力が単調に変化するような、入力信号が非常に理想的に等化された状態を大前提としている。しかしながら、実際のアプリケーション（例えば、光ディスク用リードチャネルなど）では、入力信号の位相等化特性の悪化などにより、図１５（ａ）に示すように、毎回の位相誤差検出出力値が大きくバタつくことが十分にあり得る。このような位相誤差検出出力から微分値を求めると、図１５（ｂ）に示すように、比較的絶対値が大きくさらに正負入り交じったものしか得られない。これではあるしきい値を設けて所望の極性（{ HYPERLINK \l "Fig15" ,図１５}の例では正側）のみを取捨選択するということは事実上不可能であり、依然として「平均値が“０”の周期関数の微分の平均値はやはり“０”となる」という基本的な問題が残ってしまうことになる。
【００３３】
そこで、本発明は、入力信号の位相等化特性の悪化などにより、位相誤差検出出力値が大きくバタつくことがあったとしても、初期周波数誤差が大きい場合に周波数引き込みを行うことが出来る位相誤差検出回路を有するＰＬＬ回路および当該ＰＬＬ回路を用いた記録情報再生装置を提供することを目的とする。
【課題を解決するための手段】
【００３４】
上記目的を達成するために、本発明は、記録媒体から読み取った信号をサンプリングクロックで量子化するアナログ−デジタル変換器と、前記アナログ−デジタル変換器で量子化されたデータ列信号を基に所望のクロックと前記サンプリングクロックとの位相誤差を検出して位相誤差検出信号を出力する位相誤差検出回路と、前記位相誤差検出回路が出力する前記位相誤差検出信号に応じて発振周波数が変化するとともに、その発振クロックを前記サンプリングクロックとして与える発振器とを備えたＰＬＬ回路において、位相誤差検出回路を次のような構成としている。
【００３５】
すなわち、位相誤差検出回路は、前記データ列信号と１クロック周期前のデータ列信号とから位相誤差を検出する位相誤差検出手段と、前記位相誤差検出手段による位相誤差の絶対値が所定のしきい値を超えたことを検出する絶対値比較手段と、前記絶対値比較手段による検出時の前記位相誤差検出手段による位相誤差の極性を当該絶対値比較手段による検出期間の間保持する保持手段と、前記保持手段に保持されている極性と前記位相誤差検出手段による位相誤差の極性との不一致を検出する不一致検出手段と、前記不一致検出手段が不一致を検出したときは前記位相誤差検出手段による位相誤差の極性を反転して前記位相誤差検出信号とし、前記不一致検出手段が不一致を検出しないときは前記位相誤差検出手段による位相誤差の極性を反転せずに前記位相誤差検出信号とする極性反転手段とを有する構成となっている。このＰＬＬ回路は、記録媒体の記録情報を再生する記録情報再生装置において、データシンクロナイザー回路（クロックデータリカバリー回路）として用いられる。
【００３６】
上記構成のＰＬＬ回路またはこれを用いた記録情報再生装置において、位相誤差の絶対値が所定のしきい値を超えたということは、位相誤差が±π［ｒａｄ］近辺、即ちビットスリップが起きる近辺であるということになる。そして、位相誤差絶対値がしきいを超えた時点での位相誤差の極性と、現時点での位相誤差の極性とが不一致のときにビットスリップが起きたと判断し、位相誤差の極性を反転させて、ビットスリップが起きる以前の位相誤差の極性と同極性にする操作を、位相誤差の絶対量がしきい値を下回るまで行うことで、上下バランスが崩れた位相誤差検出特性を実現できる。
【発明の効果】
【００３７】
本発明によれば、入力信号の位相等化特性の悪化などにより、位相誤差検出出力値が大きくバタつくことがあったとしても、上下バランスが崩れた位相誤差検出特性を実現できるために、初期周波数誤差が大きい場合に周波数引き込みを確実に行うことが出来る。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３９】
図１は、本発明が適用される記録情報再生装置、例えば読み取り方式としてＰＲＭＬ方式を採用した光ディスク再生装置のリードチャネルブロックの構成例を示すブロック図である。ただし、本発明は、光ディスクを記録媒体とする光ディスク再生装置への適用に限られるものではなく、磁気ディスクや磁気テープなどを記録媒体とし、当該記録媒体の記録情報を再生する記録情報再生装置全般に対して適用可能である。
【００４０】
図１において、ＤＶＤやＢｌｕ−ｒａｙディスク等のディスクメディア１０の記録情報は、光ピックアップ（ＯＰ）２０によって読み取られ、イコライザ（ＥＱ）回路３０を介してデータシンクロナイザー回路（または、クロックデータリカバリー回路）４０に供給される。イコライザ回路３０は、光ピックアップ２０から出力される信号の高域成分をＰＲ等化方式に従ってブーストする。
【００４１】
データシンクロナイザー回路２０は、ＡＤＣ（アナログ-デジタル変換器）４１、位相誤差検出（ＰＤ）回路４２、チャージポンプ（ＣＰ）回路４３、ループフィルタであるローパスフィルタ（ＬＰＦ）４４およびＶＣＯ（電圧制御発振器）４５からなるＰＬＬ回路によって構成されている。
【００４２】
このデータシンクロナイザー回路２０において、ＡＤＣ４１は、アナログ波形のイコライザ回路３０の出力信号を量子化（デジタル化）して後段のデジタル信号処理（ＤＳＰ）ブロック５０へ出力するとともに、位相誤差検出回路４２に位相誤差の検出対象として与える。位相誤差検出回路４２は、ＡＤＣ４１の出力信号であるデータ列信号からＡＤＣサンプリングクロックの位相誤差を検出する。この位相誤差検出回路４２の具体的な構成が本発明の特徴とするところであり、その詳細については後述する。
【００４３】
チャージポンプ回路４３は、位相誤差検出回路４２の位相誤差検出信号を電流信号に変換する。ローパスフィルタ４４は、チャージポンプ回路４３から出力される電流信号を用いてループ全体の特性を決める。ＶＣＯ４５は、ローパスフィルタ４４の出力電圧によって発振周波数が制御される。ＶＣＯ４５の発振クロックは、ＡＤＣ４１のサンプリングクロックとなる。すなわち、ＡＤＣ４１は、ＶＣＯ４５の発振クロックによってサンプリング動作を行う。
【００４４】
このＡＤＣ４１→位相誤差検出回路４２→チャージポンプ回路４３→ローパスフィルタ４４→ＶＣＯ４５→ＡＤＣ４１のループによってＰＬＬ回路が形成されている。そして、このＰＬＬ回路からなるデータシンクロナイザー回路２０は、ディスクメディア１０からの読み取り波形を正しいタイミングでサンプリング出来るように、ＶＣＯ４５の発振クロックの位相を帰還制御している。
【００４５】
このデータシンクロナイザー回路２０において、位相誤差検出回路４２は、基本的な概念として、位相誤差が±πを超えたこと、即ちビットスリップが起きたことを検出し、ビットスリップが起きたら位相誤差検出出力（以下、ＰＤ出力と記述する）に細工を施すことで、位相ずれのみでなく、周波数ずれをも検知できるようにしている。すなわち、先述したように（図１１参照）、ビットスリップを起こすと、位相誤差絶対値は大きいままで極性が変化することを利用するようにしている。
【００４６】
図２に示すように、先ず、ある任意のしきい値ＶｔｈをＰＤ出力値に対して設定する。そして、位相誤差がしきい値Ｖｔｈを超えて出力されているという状態は、位相誤差が±π［ｒａｄ］近辺、即ちビットスリップが起きる近辺である状態なので、そこから周波数ずれによってさらに位相誤差が大きくなりＰＤ出力の極性が反転したら、その時点でビットスリップが起こったと判断し、出力の極性を反転させて、ビットスリップが起きる以前の出力と同極性にする。
【００４７】
例えば、しきい値Ｖｔｈを＋１６と設定し、ＰＤ出力がある時点でこれを超えた＋１９を出力したとする。周波数ずれが存在するためそのまま位相誤差は大きくなっていき、次に位相誤差検出回路４２が位相誤差を算出した結果−１８を出力したとする。これは位相誤差が＋πを超えてビットスリップを起こしたものと判断し、最終的なＰＤ出力はビットスリップが起きる以前の算出結果である＋１９と同極性にし、＋１８を出力させる。
【００４８】
この操作を、位相誤差絶対量がしきい値Ｖｔｈを下回るまで行う。こうすることで位相誤差検出特性の上下バランスを崩し、初期周波数ずれのために位相誤差が±πを超えてずれていってもＰＤ出力平均値が“０”になることを防ぐことができるために、周波数引き込み特性を改善できる。これを実現する位相誤差検出回路４２の具体的な実施例について以下に説明する。
【００４９】
［実施例１］
図３は、実施例１に係る位相誤差検出回路４２Ａの回路例を示すブロック図である。なお、この回路例では、図１のＡＤＣ４１から位相誤差検出回路４２Ａに与えられる信号は２の補数表現であると想定している。また、図中、太線はバス信号経路を表している。
【００５０】
図３に示すように、実施例１に係る位相誤差検出回路４２Ａは、レジスタ４２０１、ゼロクロス判定器４２０２、加算器４２０３、極性反転機能付きレジスタ４２０４、絶対値比較器４２０５、レジスタ４２０６，４２０７、不一致検出回路４２０８、ＡＮＤ回路４２０９および極性判定回路４２１０を有し、図１のＶＣＯ４５の発振クロック、即ちＡＤＣ４１のサンプリングクロックをクロックＣＫとして回路動作を行う構成となっている。
【００５１】
レジスタ４２０１は、ＡＤＣ４１から供給されるデータ列信号を１Ｔ期間保持する。ゼロクロス判定器４２０２は、ＡＤＣ４１から供給されるデータ列信号のうち極性を示しているＭＳＢを用いて、その現在値と１Ｔ前の値とを比べてゼロクロスが起こったか否か、またそれは波形立ち上がり時か波形立ち下がり時かを判定する。この例では、ゼロクロスが起こればＥＤＥＴ信号が“１”に、波形立ち下がり時であればＦＡＬＬ信号が“１”になるとする。
【００５２】
加算器４２０３は、ＡＤＣ４１から供給されるデータ列信号と、レジスタ４２０１を経た１Ｔ前のデータ列信号とを２入力とし、ＥＤＥＴ信号が“１”の場合に入力２信号の加算を行ってその加算結果ＡＤＤを位相誤差として出力する。極性反転機能付きレジスタ４２０４は、ＦＡＬＬ信号が“０”の場合は加算結果ＡＤＤの極性を反転させず、ＦＡＬＬ信号が“１”の場合は極性反転を行ってＰＨＥＲＲ信号として保持し、これを出力する。すなわち、加算器４２０３は、ＡＤＣ４１から供給されるデータ列信号と１クロック周期前のデータ列信号とから位相誤差を検出する位相誤差検出手段としての機能を持つ。
【００５３】
絶対値比較器４２０５は、加算器４２０３の加算結果ＡＤＤ（位相誤差）を位相誤差検出回路４２Ａの外部から与えられる任意のしきい値Ｖｔｈと比較し、加算結果ＡＤＤの絶対値（以下、位相誤差絶対値と記述する）がしきい値Ｖｔｈを超えたとき“１”を出力する。レジスタ４２０６は、絶対値比較器４２０５の出力信号をＥＤＥＴ信号の立ち下がりのタイミングで保持し、位相誤差絶対値がしきい値Ｖｔｈを超えている間は絶対値比較器４２０５の出力信号を保持し、これを出力し続ける。
【００５４】
レジスタ４２０７は、極性反転機能付きレジスタ４２０４から出力されるＰＨＥＲＲ信号の極性を示しているＰＨＥＲＲ＿ＭＳＢを、レジスタ４２０６の出力信号の立ち上がりタイミング、即ち位相誤差絶対値がしきい値Ｖｔｈを超えたタイミングで保持する。すなわち、レジスタ４２０７は、位相誤差絶対値がしきい値Ｖｔｈを超えたことを絶対値比較器４２０５が検出した時点の加算器４２０３の加算結果ＡＤＤ、具体的には極性反転機能付きレジスタ４２０４から出力されるＰＨＥＲＲ信号の極性を、絶対値比較器４２０５による検出期間の間、即ち位相誤差絶対値がしきい値Ｖｔｈを超えている間保持する保持手段としての機能を持つ。
【００５５】
不一致検出回路４２０８は、レジスタ４２０７の出力信号、即ち位相誤差絶対値がしきい値Ｖｔｈを超えた時点でのＰＨＥＲＲ信号の極性と、現時点でのＰＨＥＲＲ信号の極性とを比較し、一致しているならば“０”を、不一致ならば“１”を出力する。この不一致検出回路４２０８での判定が不一致のときは、ビットスリップが起きたと判断されたということになる。すなわち、不一致検出回路４２０８は、レジスタ４２０７に保持されているＰＨＥＲＲ信号の極性と極性反転機能付きレジスタ４２０４から出力されるＰＨＥＲＲ信号の極性との不一致を検出する不一致検出手段としての機能を持つ。
【００５６】
ＡＮＤ回路４２０９は、レジスタ４２０６の出力信号が“１”になっている間、即ち位相誤差絶対値がしきい値Ｖｔｈを超えている間のみ不一致検出回路４２０８の検出結果を出力する。極性反転回路４２１０は、ＡＮＤ回路４２０９の出力結果が“１”ならばビットスリップが起きたと判断してＰＨＥＲＲ信号の極性を反転し、ＡＮＤ回路４２０９の出力結果が“０”ならばＰＨＥＲＲ信号の極性を反転させずに最終的なＰＤ出力とする。
【００５７】
上記構成の位相誤差検出回路４２Ａにおいて、ＡＤＣ４１から供給されるデータ列信号はレジスタ４２０１によって１Ｔ期間保持され、極性を示すＭＳＢの現在値と１Ｔ前の値とを比べるゼロクロス判定器４２０２により、ゼロクロスが起こったか否か、またゼロクロスが入力波形立ち上がり時か立ち下がり時かが判定される。
【００５８】
一方、加算器４２０３では、ＥＤＥＴ信号が“１”の場合に、ＡＤＣ４１から供給される信号と１Ｔ前の信号との加算が行われ、その加算結果ＡＤＤが位相誤差として出力される。この加算結果ＡＤＤは、極性反転回路４２０４でＦＡＬＬ信号が“０”の場合は極性反転されず、“１”の場合は極性反転されてＰＨＥＲＲ信号として出力される。
【００５９】
また、加算器４２０３の加算結果ＡＤＤである位相誤差絶対値が絶対値比較器４２０５で任意のしきい値Ｖｔｈと比較され、当該位相誤差絶対値がしきい値Ｖｔｈを超えたとき“１”が出力される。ここで、位相誤差絶対値がしきい値Ｖｔｈを超えたということは、位相誤差が±π［ｒａｄ］近辺、即ちビットスリップが起きる近辺であるということになる。
【００６０】
そして、位相誤差絶対値がしきい値Ｖｔｈを超えた時点でのＰＨＥＲＲ信号の極性と、現時点でのＰＨＥＲＲ信号の極性とが不一致検出回路４２０８で比較され、不一致のときにビットスリップが起きたと判断される。この判断結果（不一致検出結果）は、ＡＮＤ回路４２０９を通して、位相誤差絶対値がしきい値Ｖｔｈを超えている間のみ出力される。このＡＮＤ回路４２０９の出力結果が“１”ならば、ビットスリップが起きたということになるので、ＰＨＥＲＲ信号の極性が極性反転回路４２１０で反転され、最終的なＰＤ出力となる。
【００６１】
位相誤差絶対値がしきい値Ｖｔｈを超えて出力されているという状態は、位相誤差が±π［ｒａｄ］近辺、即ちビットスリップが起きる近辺である状態であることから、そこから周波数ずれによってさらに位相誤差が大きくなり、位相誤差絶対値がしきい値Ｖｔｈを超えた時点でのＰＨＥＲＲ信号の極性と、現時点でのＰＨＥＲＲ信号の極性とが不一致となったとき、即ちＰＨＥＲＲ信号の極性が反転したとき、その時点でビットスリップが起こったと判断し、ＰＨＥＲＲ信号の極性を反転させて、ビットスリップが起きる以前のＰＨＥＲＲ信号と同極性にする操作を、位相誤差絶対量がしきい値Ｖｔｈを下回るまで行うことで、図２に示す位相誤差検出特性を実現できる。
【００６２】
図２から明らかなように、本実施例１に係る位相誤差検出回路４２Ａの位相誤差検出特性は、上下バランスが崩れた特性となっている。すなわち、入力信号の位相等化特性の悪化などにより、ＰＤ出力値が大きくバタつくことがあったとしても、上下バランスが崩れた位相誤差検出特性を実現できる。この位相誤差検出特性の実現により、初期周波数ずれのために位相誤差が±πを超えてずれていってもＰＤ出力平均値が“０”になることを防ぐことができるために、周波数引き込み特性を改善できる。図２に示す位相誤差検出特性は、周波数誤差により位相誤差が大きく崩れていった場合のＰＤ出力平均値が“０”から外れるという点において図１４に示す位相検出特性に近く、よって周波数引き込み性能の改善につながる。
【００６３】
このように、位相誤差検出回路４２Ａに周波数引き込み特性を持たせることにより、初期周波数ずれが大きい場合のデータシンクロナイザー回路４０の動作破綻を防止できる。また、使用条件によっては、図１２に示すような周波数シンセサイザー回路を併せて設ける必要がないために、データシンクロナイザー回路４０の大幅な回路および消費電力の削減につながる。
【００６４】
ただし、非常に初期周波数誤差が大きい場合には、図１２に示すように、周波数シンセサイザー回路を併せて設ける方が好ましい。このように、周波数シンセサイザー回路を併設した場合でも、当該周波数シンセサイザー回路が厳格に周波数ロックしない状態でデータシンクロナイザー回路４０へ動作シーケンスが移ったとしても、当該データシンクロナイザー回路４０が位相誤差検出回路４２Ａを有することによって充分に位相を引き込むことが可能となるために、リードチャネルブロック全体の動作シーケンスに費やす時間の削減につながる。
【００６５】
さらに、ＣＭＯＳに適したデジタル演算のみで周波数引き込み機能を実現しているために、省電力で安定的な動作が期待できる。
【００６６】
以上説明した実施例１に係る位相誤差検出回路４２Ａでは、ビットスリップ検出用のしきい値Ｖｔｈを予め外部から与えてやる構成を採っているが、位相誤差演算値はＡＤＣ４１の入力信号の振幅に大きく依存するため、想定外に振幅が大きい、または小さいということが起きると、ビットスリップ検知機能が正しく動作しなくなる懸念がある。
【００６７】
前述したように、光ディスクにおいてはその記録方式により、基準クロック幅を１Ｔとした場合に、例えばＤＶＤでは３Ｔ〜１１Ｔ、Ｂｌｕ−ｒａｙディスクでは２Ｔ〜８Ｔのデータ幅が記録されている。光ピックアップ２０の性能などにより、基本的には高周波成分の信号になればなるほど、即ちＤＶＤであれば３Ｔ信号、Ｂｌｕ−ｒａｙディスクであれば２Ｔ信号が他に比べて振幅は小さくなってくる。したがって、しきい値Ｖｔｈはそのシステムにおける最小幅の信号にて算出される位相誤差値の最大値を充分カバーする必要がある。
【００６８】
そこで、ＡＤＣ４１の入力信号の振幅が想定外に大きい、または小さいということが起きても、ビットスリップ検知機能が正しく動作できるようにするために、自動的に適切なしきい値Ｖｔｈを算出する機構を設けるようにしたのが、以下に説明する実施例２に係る位相誤差検出回路である。
【００６９】
［実施例２］
図４は、実施例２に係る位相誤差検出回路４２Ｂの回路例を示すブロック図であり、図中、図３と同等部分には同一符号を付して示している。なお、この回路例でも、図１のＡＤＣ４１から位相誤差検出回路４２Ｂに与えられる信号は２の補数表現であると想定している。また、図中、太線はバス信号経路を表している。
【００７０】
図４に示すように、実施例２に係る位相誤差検出回路４２Ｂは、実施例１に係る位相誤差検出回路４２Ａの構成要素、即ちレジスタ４２０１、ゼロクロス判定器４２０２、加算器４２０３、極性反転機能付きレジスタ４２０４、絶対値比較器４２０５、レジスタ４２０６，４２０７、不一致検出回路４２０８、ＡＮＤ回路４２０９および極性判定回路４２１０に加えて、データ幅モニター回路４２１１、レジスタ４２１２，４２１３、平均値計算回路４２１４および切り替えスイッチ４２１５を有し、例えば、最小データ幅が２ＴのＢｌｕ−ｒａｙディスクに対応した構成を採っている。
【００７１】
データ幅モニター回路４２１１は、ＡＤＣ４１の出力信号であるデータ列信号のデータ幅をモニターし、最小幅である例えば２Ｔの信号が来たと判断したときトリガー信号を平均値計算回路４２１４に与える。レジスタ４２１２は、ＡＤＣ４１から入力されるデータ列信号を１Ｔ期間保持する。レジスタ４２１３は、レジスタ４２１２で保持されたデータ列信号をさらに１Ｔ期間保持する。平均値計算回路４２１４は、データ幅モニター回路４２１１からトリガー信号が与えられると、レジスタ４２１２，４２１３に保持されている２Ｔ信号分のサンプリングデータ２個を使ってその平均値を計算し、当該平均値をしきい値Ｖｔｈとして出力する。
【００７２】
上述したデータ幅モニター回路４２１１、レジスタ４２１２，４２１３および平均値計算回路４２１４は、ＡＤＣ４１から入力されるデータ列信号を基に、しきい値Ｖｔｈとして最適な値を自動的に設定するしきい値設定回路を構成している。
【００７３】
このしきい値設定回路において、ＡＤＣ４１から入力されるデータ列信号のデータ幅をカウントするデータ幅モニター回路４２１１を使って当該データ列信号のデータ幅をモニターし、最小幅である２Ｔ信号が来たと判断すると、レジスタ４２１２，４２１３に保持されている２Ｔ信号分のサンプリングデータ２個を使って、平均値計算回路４２１４にてその平均値を計算し、当該平均値をしきい値Ｖｔｈとして設定する。
【００７４】
データ振幅が２０である図７〜図１０に示した入力波形がサイン波形である例を使って説明すると、図９に示すように、位相が大きくずれている場合には、２Ｔ信号の平均値は例えばｙ［２］＝＋１９とｙ［３］＝＋１とから２０÷２＝１０となる。一方、図７に示すように、位相がロックしている場合の平均値は１４となり、位相がずれている場合に比べて√２倍になる。
【００７５】
このように、常に最適なしきい値Ｖｔｈを自動的に設定する機能を持つ実施例２に係る位相誤差検出回路４２Ｂにおいては、実施例１に係る位相誤差検出回路４２Ａにおける作用効果に加えて、次の２点の作用効果を得ることができる。
【００７６】
先ず１点目は、データの振幅がディスク読み出し途中で変化しても、しきい値Ｖｔｈが自動的にそれに追従していく点である。２点目は、位相が大きくずれている場合にはしきい値Ｖｔｈが比較的小さくなることで、図２に示すように、元の位相誤差検出回路の位相検出特性からの反転領域が増えることによって素早い引き込み性能が得られ、一方で位相がロックしてくるとしきい値Ｖｔｈが比較的大きくなることで、ノイズなどによるＰＤ出力の突発的な無効出力に反応しにくくなるという点である。
【００７７】
図５は、図１５に示したＰＤ出力に本実施例２を適用した場合のシミュレーション結果例を示す図である。このシミュレーション結果を見ると、破線で示したビットスリップ近辺におけるＰＤ動作において、出力の極性反転が起こっており、その結果、ＰＤ出力の上下バランスが崩れ、本発明の狙いである図２に示すような現象が起きていることが確認できる。
【００７８】
切り替えスイッチ５２１５は、本位相誤差検出回路４２Ｂの外部から与えられるしきい値Ｖｔｈ１と、上記しきい値設定回路で自動的に設定されたしきい値Ｖｔｈ２とのいずれか一方を選択して、絶対値比較器４２０５にビットスリップ検出用のしきい値Ｖｔｈとして与える。ビットスリップ検出用のしきい値Ｖｔｈとして、外部で任意に設定するしきい値Ｖｔｈ１を与えるか、ＡＤＣ４１から入力されるデータ列信号を基に自動的に設定するしきい値Ｖｔｈ２を与えるかは、ユーザが切り替えスイッチ５２１５によって選択することになる。
【００７９】
なお、本実施形態では、ＰＲ｛１，２，１｝等化方式による読み出しを行うＢｌｕ−ｒａｙディスクシステムにおけるデータシンクロナイザー回路（または、クロックデータリカバリー回路）に適用した場合を前提に述べてきたが、当然のことながら、位相誤差絶対値が、あるしきい値を超えたままその出力極性が反転するとビットスリップと判断し、またそのしきい値を入力データ振幅から自動的に演算する、という基本構成は他の同様なデータシンクロナイザー回路にも広く適用できる。
【図面の簡単な説明】
【００８０】
【図１】本発明が適用される光ディスク再生装置のリードチャネルブロックの構成例を示すブロック図である。
【図２】本発明に係るＰＬＬ回路に用いられる位相誤差検出回路の位相誤差検出特性図である。
【図３】実施例１に係る位相誤差検出回路の回路例を示すブロック図である。
【図４】実施例２に係る位相誤差検出回路の回路例を示すブロック図である。
【図５】実施例２を適用した場合のシミュレーション結果例を示す図である。
【図６】従来例に係る位相誤差検出回路の回路例を示すブロック図である。
【図７】従来例に係る位相誤差検出回路の動作説明に供するタイミング波形図（その１）である。
【図８】従来例に係る位相誤差検出回路の動作説明に供するタイミング波形図（その２）である。
【図９】従来例に係る位相誤差検出回路の動作説明に供するタイミング波形図（その３）である。
【図１０】従来例に係る位相誤差検出回路の動作説明に供するタイミング波形図（その４）である。
【図１１】従来例に係る位相誤差検出回路の位相誤差検出特性図である。
【図１２】データシンクロナイザー回路と周波数シンセサイザー回路とを併せ持つリードチャネルブロックの構成例を示すブロック図である。
【図１３】エッジ比較タイプの位相周波数検出回路の構成を示すブロック図である。
【図１４】エッジ比較タイプの位相周波数検出回路の位相検出特性図である。
【図１５】従来技術の問題点を説明するためのシミュレーション結果例を示す図である。
【符号の説明】
【００８１】
１０…ディスクメディア、２０…光ピックアップ、３０…イコライザ回路、４０…データシンクロナイザー回路（ＰＬＬ回路）、４１…ＡＤＣ（アナログ-デジタル変換器、４２，４２Ａ，４２Ｂ…位相誤差検出回路、４３…チャージポンプ回路、４４…ローパスフィルタ（ループフィルタ）、４５…ＶＣＯ（電圧制御発振器）、４２０１，４２０６，４２０７，４２１２，４２１３…レジスタ、４２０２…ゼロクロス判定器、４２０３…加算器、４２０４…極性反転機能付きレジスタ、４２０５…絶対値比較器、４２０８…不一致検出回路、４２０９…ＡＮＤ回路、４２１０…極性判定回路、４２１１…データ幅モニター回路、４２１４…平均値計算回路、４２１５…切り替えスイッチ
【特許請求の範囲】
【請求項１】
記録媒体から読み取った信号をサンプリングクロックで量子化するアナログ−デジタル変換器と、
前記アナログ−デジタル変換器で量子化されたデータ列信号を基に所望のクロックと前記サンプリングクロックとの位相誤差を検出して位相誤差検出信号を出力する位相誤差検出回路と、
前記位相誤差検出回路が出力する前記位相誤差検出信号に応じて発振周波数が変化するとともに、その発振クロックを前記サンプリングクロックとして与える発振器とを備えたＰＬＬ回路であって、
前記位相誤差検出回路は、
前記データ列信号と１クロック周期前のデータ列信号とから位相誤差を検出する位相誤差検出手段と、
前記位相誤差検出手段による位相誤差の絶対値が所定のしきい値を超えたことを検出する絶対値比較手段と、
前記絶対値比較手段による検出時の前記位相誤差検出手段による位相誤差の極性を当該絶対値比較手段による検出期間の間保持する保持手段と、
前記保持手段に保持されている極性と前記位相誤差検出手段による位相誤差の極性との不一致を検出する不一致検出手段と、
前記不一致検出手段が不一致を検出したときは前記位相誤差検出手段による位相誤差の極性を反転して前記位相誤差検出信号とし、前記不一致検出手段が不一致を検出しないときは前記位相誤差検出手段による位相誤差の極性を反転せずに前記位相誤差検出信号とする極性反転手段とを有する
ことを特徴とするＰＬＬ回路。
【請求項２】
前記位相誤差検出回路はさらに、
前記データ列信号を基に前記しきい値として最適な値を自動的に設定するしきい値設定手段を有する
ことを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
記録媒体から記録情報を読み取る読み取り手段と、
前記読み取り手段から出力される信号をサンプリングクロックで量子化するアナログ−デジタル変換器、当該アナログ−デジタル変換器で量子化されたデータ列信号を基に所望のクロックと前記サンプリングクロックとの位相誤差を検出して位相誤差検出信号を出力する位相誤差検出回路および当該位相誤差検出回路が出力する前記位相誤差検出信号に応じて発振周波数が変化するとともに、その発振クロックを前記サンプリングクロックとして与える発振器を含むＰＬＬ回路とを備えた記録情報再生装置であって、
前記位相誤差検出回路は、
前記データ列信号と１クロック周期前のデータ列信号とから位相誤差を検出する位相誤差検出手段と、
前記位相誤差検出手段による位相誤差の絶対値が所定のしきい値を超えたことを検出する絶対値比較手段と、
前記絶対値比較手段による検出時の前記位相誤差検出手段による位相誤差の極性を当該絶対値比較手段による検出期間の間保持する保持手段と、
前記保持手段に保持されている極性と前記位相誤差検出手段による位相誤差の極性との不一致を検出する不一致検出手段と、
前記不一致検出手段が不一致を検出したときは前記位相誤差検出手段による位相誤差の極性を反転して前記位相誤差検出信号とし、前記不一致検出手段が不一致を検出しないときは前記位相誤差検出手段による位相誤差の極性を反転せずに前記位相誤差検出信号とする極性反転手段とを有する
ことを特徴とする記録情報再生装置。
【請求項４】
前記位相誤差検出回路はさらに、
前記データ列信号を基に前記しきい値として最適な値を自動的に設定するしきい値設定手段を有する
ことを特徴とする請求項３記載の記録情報再生装置。
【請求項１】
記録媒体から読み取った信号をサンプリングクロックで量子化するアナログ−デジタル変換器と、
前記アナログ−デジタル変換器で量子化されたデータ列信号を基に所望のクロックと前記サンプリングクロックとの位相誤差を検出して位相誤差検出信号を出力する位相誤差検出回路と、
前記位相誤差検出回路が出力する前記位相誤差検出信号に応じて発振周波数が変化するとともに、その発振クロックを前記サンプリングクロックとして与える発振器とを備えたＰＬＬ回路であって、
前記位相誤差検出回路は、
前記データ列信号と１クロック周期前のデータ列信号とから位相誤差を検出する位相誤差検出手段と、
前記位相誤差検出手段による位相誤差の絶対値が所定のしきい値を超えたことを検出する絶対値比較手段と、
前記絶対値比較手段による検出時の前記位相誤差検出手段による位相誤差の極性を当該絶対値比較手段による検出期間の間保持する保持手段と、
前記保持手段に保持されている極性と前記位相誤差検出手段による位相誤差の極性との不一致を検出する不一致検出手段と、
前記不一致検出手段が不一致を検出したときは前記位相誤差検出手段による位相誤差の極性を反転して前記位相誤差検出信号とし、前記不一致検出手段が不一致を検出しないときは前記位相誤差検出手段による位相誤差の極性を反転せずに前記位相誤差検出信号とする極性反転手段とを有する
ことを特徴とするＰＬＬ回路。
【請求項２】
前記位相誤差検出回路はさらに、
前記データ列信号を基に前記しきい値として最適な値を自動的に設定するしきい値設定手段を有する
ことを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
記録媒体から記録情報を読み取る読み取り手段と、
前記読み取り手段から出力される信号をサンプリングクロックで量子化するアナログ−デジタル変換器、当該アナログ−デジタル変換器で量子化されたデータ列信号を基に所望のクロックと前記サンプリングクロックとの位相誤差を検出して位相誤差検出信号を出力する位相誤差検出回路および当該位相誤差検出回路が出力する前記位相誤差検出信号に応じて発振周波数が変化するとともに、その発振クロックを前記サンプリングクロックとして与える発振器を含むＰＬＬ回路とを備えた記録情報再生装置であって、
前記位相誤差検出回路は、
前記データ列信号と１クロック周期前のデータ列信号とから位相誤差を検出する位相誤差検出手段と、
前記位相誤差検出手段による位相誤差の絶対値が所定のしきい値を超えたことを検出する絶対値比較手段と、
前記絶対値比較手段による検出時の前記位相誤差検出手段による位相誤差の極性を当該絶対値比較手段による検出期間の間保持する保持手段と、
前記保持手段に保持されている極性と前記位相誤差検出手段による位相誤差の極性との不一致を検出する不一致検出手段と、
前記不一致検出手段が不一致を検出したときは前記位相誤差検出手段による位相誤差の極性を反転して前記位相誤差検出信号とし、前記不一致検出手段が不一致を検出しないときは前記位相誤差検出手段による位相誤差の極性を反転せずに前記位相誤差検出信号とする極性反転手段とを有する
ことを特徴とする記録情報再生装置。
【請求項４】
前記位相誤差検出回路はさらに、
前記データ列信号を基に前記しきい値として最適な値を自動的に設定するしきい値設定手段を有する
ことを特徴とする請求項３記載の記録情報再生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００７−３２３６８３（Ｐ２００７−３２３６８３Ａ）
【公開日】平成１９年１２月１３日（２００７．１２．１３）
【国際特許分類】
【出願番号】特願２００６−１４９２４９（Ｐ２００６−１４９２４９）
【出願日】平成１８年５月３０日（２００６．５．３０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１９年１２月１３日（２００７．１２．１３）
【国際特許分類】
【出願日】平成１８年５月３０日（２００６．５．３０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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