【課題】位相比較時のオフセットを少なくして高精度で高分解能の等位相多相クロックが生成されるとともに、小回路規模化および低消費電力化が図れる多相クロック生成回路およびシリアルデータ受信回路を提供する。
【解決手段】複数の電圧制御遅延回路２ａ〜２ｊを直列接続し、初段の電圧制御遅延回路２ａの差動出力から生成される信号Ｆ００と、最終段の前段の電圧制御遅延回路２ｉの差動出力から生成される信号Ｆ８８Ａの逆相の信号であるＦ００Ａとを、位相比較器３で比較し、比較結果をチャージポンプ４、ローパスフィルタ５を経由してバイアス回路から出力する制御電圧信号Ｐｎｃｔ，Ｎｃｎｔで信号Ｆ００とＦ００Ａとの位相差が無くなるように電圧制御遅延回路２ａ〜２ｊの遅延を調整し、電圧制御遅延回路２ａ〜２ｊの各差動出力信号からクロック生成部７でシングル信号に変換して等位相の多相クロックを生成する。 （もっと読む）

【課題】 ＤＬＬ回路を用いたクロック発生回路においては、活性化される半導体装置が切り替わる場合に、ＤＬＬ回路のロック時間が長くなるという問題がある。
【解決手段】 ＤＬＬ回路の遅延調整回路を固定長遅延回路と、Ｎ個の可変長遅延回路で構成し、Ｎ個の半導体装置に内部クロックを供給する。Ｎ個の可変長遅延回路の遅延差をＮ個の半導体装置に対する遅延差と同じくする。選択された半導体装置に対し、遅延差がなくなるようにＮ個の可変長遅延回路からの遅延クロックを選択する。 （もっと読む）

【課題】従来の多相クロック生成回路では、出力クロック信号に任意の周波数プロファイルを設定することができなかった。
【解決手段】本発明にかかる多相クロック生成回路１は、基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路１０と、多相クロック信号の周波数プロファイルを保持し、開始信号に基づき周波数プロファイルの出力を開始し、基準クロック信号に基づき任意の周期で周波数プロファイルを更新する周波数プロファイル保持回路２０と、周波数プロファイルに基づいて多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を位相ロックループ回路１０に帰還させるクロック選択回路３０とを有することを特徴とするものである。 （もっと読む）

【課題】 クロックの立ち上がり及び立ち下がりに同期した内部クロックを生成するＤＬＬ回路においては、高精度が要求されることから回路規模が大きくなるという問題がある。
【解決手段】 Rise用の遅延調整回路とFall用の遅延調整回路を備え、Fall用の遅延調整回路にはRise用の遅延調整回路でRise側を調整したクロックを入力する。入力されるクロックのRise側が調整されていることから、Fall側の遅延差は非常に小さくなる。そのため、Fall用の遅延調整回路、カウンタの回路規模が大幅に削減できる。その結果少ない回路規模で、高精度のＤＬＬ回路が得られる。 （もっと読む）

【課題】
要求されるデューティ比の同期クロック信号を生成できるか否かの判別が正確に行われるクロック生成回路を提供する。
【解決手段】
クロック生成回路１００において、外部から入力されてきた外部クロック信号Ｓｅｘｔｃｌｋを遅延することにより外部クロック信号Ｓｅｘｔｃｌｋに同期した同期クロック信号Ｓｃｌｋを生成するＤＬＬ回路１１０と、ＤＬＬ回路１１０のデューティ比劣化テスト用にパルス幅を変化させたテスト信号Ｓｔｅｓｔを生成するテスト信号生成回路１２０と、外部クロック信号Ｓｅｘｔｃｌｋおよびテスト信号Ｓｔｅｓｔのうちの一方の信号を選択してＤＬＬ回路１１０に入力する選択回路１３０とを備えたことを特徴とする。 （もっと読む）

【課題】ＡＭ変調されたＰＩＦ信号から映像信号を同期検波するＶＩＦ回路において、過変調状態にて復調される映像信号の精度が低くなる。
【解決手段】比較器６８は、過変調状態であるＶ_ＴＨ超の映像信号か否かを判定する。Ｖ_ＴＨ以下の期間では、スイッチ回路５６はＡＰＣフィルタ５４の出力電圧をＶＣＯ４８に入力させ、ＰＬＬを構成する。ＰＬＬは、ＰＩＦ信号にロックするように動作し、搬送波を再生する。一方、Ｖ_ＴＨを超える期間では、スイッチ回路５６はＳＨ回路５８の出力電圧Ｖ_ＳＨをＶＣＯ４８に入力する。ＳＨ回路５８は、水平同期期間でのロック状態のＡＰＣフィルタ５４の電圧を保持しており、これを用いてＶＣＯ４８を制御することで、フリーランや周波数ドリフトが抑制される。 （もっと読む）

【課題】入力クロック信号と同期した複数個の出力クロック信号を調節可能な相対的位相差でもって供給する。
【解決手段】制御可能なオシレータＤＣＯがフェーズロックループの出力信号ＣＫｏｕｔを発生し、且つ位相検知器ＰＤがＰＬＬ１２の入力クロック信号ＣＫｉｎとＰＬＬ出力信号ＣＫｏｕｔとの間の位相差を決定し、且つオシレータＤＣＯを使用されているクロック信号ＣＫｉｎと同期させる位相検知器出力信号を供給する。ここで、クロック信号ＣＫｉｎと同期されている調節可能な相対的な位相差を有する複数個のＰＬＬ出力信号を供給可能にするために、位相差の決定のためにＰＬＬの出力信号ＣＫｏｕｔの位相シフトをしたバージョンＣＫ＜１：８＞を発生し且つ使用されているクロック信号ＣＫｉｎの位相と比較し、且つＰＬＬ出力信号ＣＫｏｕｔの調節し位相シフトしたバージョンＣＫ＜１：８＞を更なるＰＬＬ出力信号ＣＫ＜１：８＞として供給する。 （もっと読む）

【課題】数ＭＨｚから数ＧＨｚの周波数領域にわたる高周波信号を、非常に低いＳＳＢノイズで安定して発生することができる高周波信号発生装置を提供する。
【解決手段】搬送波周波数ｆ_１の１／ｎにほぼ相当する第１高周波信号ａを発振する高周波発振器１１と、搬送波周波数ｆ_１にほぼ相当する第２高周波信号ｅを発振する電圧制御発振器１５と、電圧制御発振器１５の出力周波数ｆを１／ｎに分周する分周回路１６と、第１高周波信号ａと出力周波数ｆの１／ｎの第２高周波信号ｇの位相差に比例した誤差信号Ｖ_ｅを出力する位相比較器１２と、誤差信号Ｖ_ｅに応じて制御電圧を電圧制御発振器１５に入力するＶＣＯ制御回路１３とを備え、ＶＣＯ制御回路１３は、ＳＳＢノイズが第１高周波信号ａの方が第２高周波信号ｅのものより小さい周波数帯域では、誤差信号Ｖ_ｅに比例する制御電圧を出力し、大きい周波数帯域では制御電圧を０にする。 （もっと読む）

【課題】Delay Locked Loop回路（DLL回路）の源クロック停止、動作中の源クロック周波数変化などの異常動作時にも、自動的にリセットを行い、正常ロックさせることが可能な擬似ロック防止回路を提供することを目的とする。
【解決手段】１はチャージポンプ回路、２は位相遅延回路、３は位相比較器、４は位相制御回路、５はリセット回路、８はチャージポンプ電圧比較回路、９は擬似ロック基準電圧発生回路である。ロック周波数による必要電圧は１のチャージポンプの電圧によって決定されるため、このチャージポンプ電圧を８のチャージポンプ電圧比較回路によりモニターし、９の擬似ロック基準電圧発生回路によって生成される、周波数ごとに変化する擬似ロック判定電圧レベル、源クロック停止判定電圧レベルと比較することで擬似ロック、源クロック停止、源クロック周波数変動を認識する。 （もっと読む）

オフセット信号位相調整を用いる同調可能な多重周波数源システムが、第１の周波数源と、位相遅延素子と、第１の周波数源と同時に動作するように構成された第２の周波数源とを含む。第１の周波数源は、基準入力信号を受け取るように結合された入力と、第１の周波数源信号を提供する出力とを含む。位相遅延は、入力基準信号を受け取るように結合された入力と、出力とを含み、位相遅延素子は、入力基準信号に既定の位相遅延を適用して位相遅延入力信号を生み出すように動作する。第２の周波数源は、位相遅延入力信号を受け取るように結合された入力と、第２の周波数源信号を提供する出力とを含む。 （もっと読む）

デュアルモジュラス分周器を有する位相スイッチングデュアルモジュラスプリスケーラがもたらされる。前記分周器は第一及び第二の２分周回路(A;B)を有しており、前記第二の２分周回路（Ｂ）は、前記第一の２分周回路（Ａ）の出力部に結合され、少なくとも前記第二の２分周回路（Ｂ）は各々９０度で分離される四つの位相出力を有している。位相選択ユニット (PSU)が、第二の２分周回路（Ｂ）の四つの位相出力（I_p, I_n, Q_p, Q_n； INi, INni, INq, INnq）の一つを選択するためにもたらされる。更に、位相制御ユニットが、制御信号（C0, NC0; C1, NC1; C2, NC2）を位相選択ユニットに供給するためにもたらされ、位相選択ユニットPSUは、制御信号（C0, NC0; C1, NC1; C2, NC2）による四つの位相出力（I_p, I_n, Q_p, Q_n; INi, INni, INq, INnq）の選択を実行する。直接論理に基づく位相制御ユニット（PSU）の実現により、より高い速度が可能になり、チップ上の面積が節減される。
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