ＤＬＬ回路
【課題】Delay Locked Loop回路（DLL回路）の源クロック停止、動作中の源クロック周波数変化などの異常動作時にも、自動的にリセットを行い、正常ロックさせることが可能な擬似ロック防止回路を提供することを目的とする。
【解決手段】１はチャージポンプ回路、２は位相遅延回路、３は位相比較器、４は位相制御回路、５はリセット回路、８はチャージポンプ電圧比較回路、９は擬似ロック基準電圧発生回路である。ロック周波数による必要電圧は１のチャージポンプの電圧によって決定されるため、このチャージポンプ電圧を８のチャージポンプ電圧比較回路によりモニターし、９の擬似ロック基準電圧発生回路によって生成される、周波数ごとに変化する擬似ロック判定電圧レベル、源クロック停止判定電圧レベルと比較することで擬似ロック、源クロック停止、源クロック周波数変動を認識する。
【解決手段】１はチャージポンプ回路、２は位相遅延回路、３は位相比較器、４は位相制御回路、５はリセット回路、８はチャージポンプ電圧比較回路、９は擬似ロック基準電圧発生回路である。ロック周波数による必要電圧は１のチャージポンプの電圧によって決定されるため、このチャージポンプ電圧を８のチャージポンプ電圧比較回路によりモニターし、９の擬似ロック基準電圧発生回路によって生成される、周波数ごとに変化する擬似ロック判定電圧レベル、源クロック停止判定電圧レベルと比較することで擬似ロック、源クロック停止、源クロック周波数変動を認識する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路におけるクロックの生成技術に関し、特に、ＤＬＬ回路の擬似ロック防止および源クロック停止や、源クロックの周波数変動といった異常動作時の内部回路状態の自動初期化に有効な技術に関するものである。
【背景技術】
【０００２】
ＤＬＬ回路は、位相遅延回路、位相比較器、チャージポンプ、およびループフィルタなどから構成され、クロックの遅延時間をプロセスばらつき、電源電圧および温度などによらず、外部クロックの１周期分遅らせるように働くフィードバックループである。
【０００３】
従来のＤＬＬ回路を図１に示す。
【０００４】
図１において、１はチャージポンプ回路、２は位相遅延回路、３は位相比較器、４は位相制御回路、５はリセット回路である。外部から入力される源クロック（信号Ａ）を、位相遅延回路２により遅延させ、源クロックから遅延した信号を作る（信号Ｂ）。一周期前の信号Ａと信号Ｂの位相を、位相比較器３で比較を行い、信号Ａの位相が進んでいる場合はＵＰ、信号Ｂの位相が進んでいる場合はＤＯＷＮの信号（信号Ｃ）を出力する。このときのＵＰ、ＤＯＷＮ信号は、１のチャージポンプ電圧が高い時に、２の位相遅延回路の遅延量が小さくなる場合であり、１のチャージポンプ電圧が低い時に、２の位相遅延回路の遅延量が小さくなるように設計された場合は、ＵＰ、ＤＯＷＮの極性が反転することになる。３の位相比較器からＵＰ信号が出力された場合は、１のチャージポンプ回路にＵＰ信号が出力される間、定電流源からの電流を流し、電圧（信号Ｄ）として位相情報を蓄積する。３の位相比較器からＤＯＷＮ信号が出力された場合は、１のチャージポンプ回路からＤＯＷＮ信号が出力される間、定電流源で電流を引き出す。１のチャージポンプ回路の電圧（信号Ｄ）の値を４の位相制御回路に入力し、遅延回路２の遅延量を制御する。信号Ａと信号Ｂの位相がそろった時に、ＵＰ、ＤＯＷＮの信号は出力されなくなり、信号Ｄの電荷の出し入れはストップする。信号Ｄの電荷の出し入れがストップした状態をＤＬＬのロック状態と呼ぶ。
【０００５】
回路を初期状態にする場合は外部からのリセット制御（信号Ｅ）を入力することにより５のリセット回路を制御し、強制初期化をかける。
【０００６】
なお、この出願の発明に関する先行技術文献情報としては、例えば特許文献１が知られている。
【特許文献１】特開２００５−１５９８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＤＬＬ回路は外部からの源クロックの入力信号と一周期分遅らせたクロックの位相をロックさせ、必要な位相の信号を得る回路である。遅延回路例を図２に、源クロックの入力信号と遅延素子最終段であるＮ段出力のクロックの位相がロックした状態を図３に示す。図のように各遅延素子からは外部から入力した源クロックの周期を遅延素子数で割った時間ごとに、源クロックから遅延して出力される。位相遅延回路により遅延されるクロックが、源クロックに対して、大きく遅延した場合、図４に示すように本来は一周期前の位相とロックすべきところを、二周期前の源クロックとロックするといった、擬似ロックが発生する。さらに遅延回路により、大きく遅延した場合は三周期前、四周期前の位相とロックを起こす擬似ロックも発生する。
【０００８】
また、源クロックが停止した場合は、図５に示すように、停止後に遅延回路の最終段出力との比較相手となるべき源クロックが存在しないため、位相比較器からの出力信号は必ず、位相を遅らせる信号が出力される。このため、源クロックが停止した場合は、ＤＬＬのロックが外れ、大きく位相が遅れる状態になる。このため、再度クロックが再開した場合でも、擬似ロック状態からスタートするため、位相がロックされることはなくなる。また図６のように、遅延手段として、遅延回路を構成する電流量をコントロールして遅延量を変化させる回路をもつような場合、位相を大きく遅らせる設定になった場合は、電流が枯れてしまい、源クロックの入力が入った場合においても、遅延回路でクロックが伝播しなくなり、遅延回路最終段からクロックが出力されることがなくなる弊害も発生する。
【０００９】
また、ある周波数レンジで駆動可能である設計を行ったＤＬＬ回路である場合は、源クロックがＤＬＬ回路動作中に周波数を変化する可能性がある。源クロックの周波数が変化した場合は、周波数が遅くなる場合は、変化後の周波数にロックすることが可能であるが、２倍以上に周波数が早くなる場合、擬似ロックが発生することになる。
【００１０】
擬似ロックを解決する手段として図７の従来例２に示す。
【００１１】
図７において１はチャージポンプ回路、２は位相遅延回路、３は位相比較器、４は位相制御回路、５はリセット回路、６は遅延検出回路、７は擬似ロック防止回路である。擬似ロックが発生した場合と、正常ロックの場合では、２の位相遅延回路の各遅延素子から出力される信号の状態が異なる。この各遅延素子からの出力される信号の状態が、擬似ロックのパターンであることを、６の遅延検出回路を用いて検出し、正常ロック状態か擬似ロック状態かを判断する。その結果を７の擬似ロック防止回路に入力し、擬似ロック発生時は、３の位相比較器のＵＰ、ＤＯＷＮ信号を制御することで、１のチャージポンプ電圧を制御し、正常ロックさせることができる。
【００１２】
しかし、上記擬似ロック防止の従来例２においても、四つの課題がある。
【００１３】
一つ目に源クロックが停止した場合、３の位相比較器にクロック入力がなくなるため、正常ロックから必ず外れる。この時、各遅延素子から出力される信号の状態は、６の遅延検出回路にて判断するべき、擬似ロックの信号のパターンとは異なるため、擬似ロックであることを検出することが不可能である。また、二つ目に、源クロックの周波数が変化した場合においても、各遅延素子から出力される信号の状態は、６の遅延検出回路にて判断するべき、擬似ロックの信号のパターンとは異なるため、擬似ロックであることを検出することが不可能である。三つめにこれらの異常動作時は外部からのリセット信号を与えることで、内部状態を初期状態にする必要がある。また、四つ目に６の遅延検出回路の構成が、各遅延素子出力のパターンを検出するものであるため、検出回路数は遅延素子数分必要であることから、ＤＬＬの２の位相遅延回路を構成する遅延素子を増やすとその分、６の遅延検出回路の回路規模が増大する。
【００１４】
そこで、本発明では、源クロック停止や、源クロックの周波数が変化した場合の自動リセット機構を含む。ＤＬＬ回路の擬似ロック防止回路を小規模回路にて実現することを目的とする。
【課題を解決するための手段】
【００１５】
この目的を達成するために、本発明は、図８に示すようにロック周波数とチャージポンプの電圧は一意に決定されるため、このチャージポンプ電圧をモニターすることで、正常ロックであるか、擬似ロックであるかを確認する方法を用いる。擬似ロックは、内部遅延クロックが、２周期以上源クロックから遅延した場合に発生するため、擬似ロック判定基準電圧レベルを、ロックすべき周波数の半分の周波数の時にロックするチャージポンプ電圧よりも、ロックすべき周波数の時のチャージポンプ電圧側に設定すればよい。ある周波数レンジ幅をカバーするＤＬＬ回路を構成させたい場合は、この擬似ロック判定基準電圧レベルを、周波数に応じて変化させるように設計すると、どの周波数で動作しても擬似ロックを判定することが可能である。擬似ロックが発生したと判断した場合は強制的に位相比較器のＵＰ、ＤＯＷＮ出力を反転させ、所望の電圧に収束するよう導く。また、強制的に初期値にリセットする方法でも擬似ロックを回避できる。
【００１６】
また、源クロック停止時は、位相比較器からの出力信号は必ず位相を遅らせる信号が出力される。そのため、チャージポンプ電圧は常に遅延を遅らせる方向に変化するため、源クロック停止判定基準電圧レベルはＤＬＬ仕様上最も周波数の遅い周波数がロックするべきチャージポンプ電圧より、マージンを持たせ、若干遅い周波数でロックすべきチャージポンプ電圧に設定するとよい。この電圧は源クロック周波数にはよらないため、一定電圧に設定してもよい。チャージポンプ電圧が源クロック停止判定基準電圧を超えて、より遅延量が大きくなる方向へ変化した場合は、リセット回路を制御し、自動リセットすることで源クロックの再入力待ち状態を作る。
【００１７】
また、源クロックの周波数変化時は、擬似ロック判定基準電圧レベルを、周波数に応じて変化させるように設計することにより、擬似ロックを回避できる。
【００１８】
これらの擬似ロック判定基準電圧レベルや源クロック停止判定基準電圧とチャージポンプ電圧とを比較することで、擬似ロック、源クロック停止、源クロック周波数変動が発生していることを判定する。
【発明の効果】
【００１９】
本発明は、ＤＬＬ回路において、必要な位相からはずれた場所での位相ロック（擬似ロック）が発生した場合は強制的に位相比較器の出力を遅延回路の遅延が少なくなるようにする信号を出力させ、所望の電圧に収束するよう導く。また、強制的に初期値にリセットする方法でも擬似ロックを回避できる。
【００２０】
外部からの源クロックが停止した場合は、必ず、チャージポンプ回路が放電（充電）状態で固定され、チャージポンプ電圧はクロック停止判定電圧レベルを下回る（上回る）ため、源クロックが停止したことを認識し、回路内部状態を初期状態にリセットし、再度クロックが再開したときに自動的に位相ロックをスタートさせることが可能である。
【００２１】
外部からの源クロックの周波数が変化した場合は、擬似ロック判定電圧が自動的に変化するため、擬似ロックを防ぐことができる。
【００２２】
異常動作時外部からのリセット制御の必要がなくなる。
【００２３】
必要回路がチャージポンプ電圧比較回路、周波数可変擬似ロック判定電圧発生回路のみであり、回路規模が小さい。かつ、遅延素子を増やしても回路規模が大きくなることはない。
【発明を実施するための最良の形態】
【００２４】
この発明において、擬似ロックを防止することが可能である。さらにこのＤＬＬ回路は、源クロックの停止、源クロックの周波数変化の異常状態が発生したときは、自動的に初期化させることが可能であり、外部からのリセットのシーケンスが不要となる。また、また、擬似ロック判定回路はチャージポンプ部に一つだけ必要であるのみであるため、回路規模は小さく、かつ、位相遅延回路の遅延素子を増やした場合でも、擬似ロック防止用回路規模が大きくなることはない。
【００２５】
以下本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００２６】
図９は本発明の一つの実施の形態における擬似ロック防止ＤＬＬ回路の構成図を示すものである。
【００２７】
図９において、１はチャージポンプ回路、２は位相遅延回路、３は位相比較器、４は位相制御回路、５はリセット回路、８はチャージポンプ電圧比較回路、９は擬似ロック基準電圧発生回路である。外部から入力される源クロック（信号Ａ）を、位相遅延回路２により遅延させ、源クロックから遅延した信号を作る（信号Ｂ）。一周期前の信号Ａと信号Ｂの位相を、位相比較器３で比較を行い、信号Ａの位相が進んでいる場合はＵＰ、信号Ｂの位相が進んでいる場合はＤＯＷＮの信号（信号Ｃ）を出力する。このときのＵＰ、ＤＯＷＮ信号は、１のチャージポンプ電圧が高い時に、２の位相遅延回路の遅延量が小さくなる場合であり、１のチャージポンプ電圧が低い時に、２の位相遅延回路の遅延量が小さくなるように設計された場合は、ＵＰ、ＤＯＷＮの極性が反転することになる。３の位相比較器からＵＰ信号が出力された場合は、１のチャージポンプ回路にＵＰ信号が出力される間、定電流源からの電流を流し、電圧（信号Ｄ）として位相情報を蓄積する。３の位相比較器からＤＯＷＮ信号が出力された場合は、１のチャージポンプ回路からＤＯＷＮ信号が出力される間、定電流源で電流を引き出す。１のチャージポンプ回路の電圧（信号Ｄ）の値を４の位相制御回路に入力し、遅延回路２の遅延量を制御する。信号Ａと信号Ｂの位相がそろった時に、ＵＰ、ＤＯＷＮの信号は出力されなくなり、信号Ｄの電荷の出し入れはストップする。また、８のチャージポンプ電圧比較回路により信号Ｄと９の擬似ロック基準電圧発生回路の出力電圧を比較する。図８に示すようにロック周波数とチャージポンプの電圧は一意に決定されるため、このチャージポンプ電圧をモニターすることで、正常ロックであるか、擬似ロックであるかが確認できる。擬似ロックは、内部遅延クロックが、２周期以上源クロックから遅延した場合に発生するため、擬似ロック判定基準電圧発生回路の出力電圧レベルを、ロックすべき周波数の半分の周波数の時にロックするチャージポンプ電圧よりも、ロックすべき周波数の時のチャージポンプ電圧側に設定すればよい。ある周波数レンジ幅をカバーするＤＬＬ回路を構成させたい場合は、この擬似ロック判定基準電圧レベルを、周波数に応じて変化させるように設計すると、どの周波数で動作しても擬似ロックを判定することが可能である。図１０は本発明の一つの実施の形態におけるチャージポンプ電圧比較回路の構成図を示すものである。
【００２８】
１はチャージポンプ回路、３は位相比較器、１０はコンパレーター、９は擬似ロック基準電圧発生回路、１１は位相比較器制御回路である。
【００２９】
１０のコンパレーターの入力には、１のチャージポンプ回路と９の擬似ロック基準電圧発生回路がそれぞれ接続され、１と９の電圧を比較する形をとる。１の電圧が高い場合は、１０のコンパレーターの出力はＬレベルとなる。９の電圧が１の電圧を上回ったとき、１０のコンパレーターの出力は初めてＨレベルとなる。１０のコンパレーター出力は、１１の位相比較器制御回路に入力し、位相比較器の出力を遅延クロックの位相を早める方向の出力を強制的に出力させる。
【００３０】
図１１に位相比較器制御回路の構成図を示す。
【００３１】
２は位相遅延回路、３は位相比較器、８はチャージポンプ電圧比較回路、１２はＤ−ＦＦ回路、１３はインバーター、１４はＮＡＮＤ回路、１５はＡＮＤ回路である。
【００３２】
８のチャージポンプ電圧比較回路は二段のＤ−ＦＦに接続される。Ｄ−ＦＦのクロック入力は、源クロックを１３のインバーターにて反転させたものを入力する。初段のＤ−ＦＦの出力と、二段目のＤ−ＦＦ反転出力を１４のＮＡＮＤ回路に入力する。この接続により、チャージポンプ電圧比較回路で擬似ロック電圧になったと判定された信号を源クロックの１Ｔ分の幅だけＬとなる信号にすることができる。このＮＡＮＤ回路の出力は３の位相比較器に入力される、源クロックのラインに、１５のＡＮＤ回路を通して入力する。これにより、８のチャージポンプ電圧比較回路が擬似ロック電圧を判定した時に、３の位相比較器に入力される、源クロック側の信号を１Ｔ分マスクすることができる。これによって、位相比較器は擬似ロックから正常ロックへと移行することができる。３の位相比較器の源クロック側のみＡＮＤ回路を挿入すると、源クロック側だけの信号遅延が発生するため、２の位相遅延最終段から３の位相比較器の間にも同サイズのＡＮＤ回路を挿入し、片側入力はＨ固定にする。これにより、挿入したＡＮＤ回路の遅延ずれを解消することができる。
【００３３】
次に、源クロックが停止した場合の検知回路について説明する。図１２に源クロック停止した場合の検知回路を加えた本発明の一つの実施の形態におけるチャージポンプ電圧比較回路の構成図を示すものである。
【００３４】
１はチャージポンプ回路、３は位相比較器、５はリセット回路、１０はコンパレーター、１２はＤ−ＦＦ回路、９は擬似ロック基準電圧発生回路、１５はＡＮＤ回路、１６は遅延素子である。
【００３５】
１０のコンパレーターの入力には、１のチャージポンプ回路と９の擬似ロック基準電圧発生回路がそれぞれ接続され、１と９の電圧を比較する形をとる。１の電圧が高い場合は、１０のコンパレーターの出力はＬレベルとなる設計とする。９の電圧が１の電圧を上回ったとき、１０のコンパレーターの出力は初めてＨレベルとなる。１０のコンパレーター出力は１２のＤ−ＦＦ回路の入力に接続されるが、源クロックは停止しているため、１２のＤ−ＦＦ回路はラッチされず、Ｄ−ＦＦ回路の出力のポイントＦはＬ、反転出力のポイントＧはＨのままである。１０のコンパレーター出力は、あわせて、１６の遅延素子に入力される。１６により遅延されたコンパレーターの出力Ｈは、１５のＡＮＤ回路の入力に接続される。ポイントＧとポイントＨが同時にＨとなったとき、５のリセット回路にリセット信号を与え、回路内部を初期状態にする。
【００３６】
源クロック停止した場合の検知回路を加えた本発明の一つの実施の形態におけるチャージポンプ電圧比較回路において、源クロックが停止せず、擬似ロックが発生したときの説明をする。９の電圧が１の電圧を上回ったとき、１０のコンパレーターの出力は初めてＨレベルとなる。１０のコンパレーター出力は１２のＤ−ＦＦ回路の入力に接続される、Ｄ−ＦＦ回路の出力ポイントＦはＨとなる。また、Ｄ−ＦＦ回路の反転出力ポイントＧはＬとなる。１０のコンパレーター出力は、あわせて、１６の遅延素子に入力される。１６により遅延されたコンパレーターの出力は、１５のＡＮＤ回路の入力に接続される。１０のコンパレーター回路がＬ→Ｈとなった時、Ｄ−ＦＦ回路の反転出力ポイントＧはＨ→Ｌとなり、また、ＡＮＤに入力されるポイントＨのコンパレーター出力はＬ→Ｈとなるため、Ｈの期間を共有しない設計にすれば、５のリセット回路は機能しない。Ｈの期間を共有しないために、１６の遅延素子を設置する。１２のＤ−ＦＦ回路の出力は源クロックに同期しているため、１０のコンパレーターの出力値が変化した後、最大１Ｔ後にＤ−ＦＦ回路の出力が変化する。そのため、１５のＡＮＤ回路に入力するポイントＨでのコンパレーター出力は、ポイントＧの変化点よりも遅くする必要があるため、１６の遅延素子にて、駆動周波数内で最も周波数が遅い場合を考慮した、１Ｔ分の遅延が必要である。Ｄ−ＦＦ回路の出力ポイントＦはＨとなるため、擬似ロック検知信号は、３の位相比較器に入力し、位相比較器の出力を遅延クロックの位相を早める方向の出力を強制的に出力させる。以上のように、源クロックが停止した場合の検知回路を加えたチャージポンプ電圧比較回路においても、擬似ロック検知機能は問題なく動作する。
【００３７】
また、源クロックが停止した場合の検知回路の、第二の実施の形態として、図１３の源クロック停止した場合の検知回路を加えた本発明の一つの実施の形態におけるチャージポンプ電圧比較回路２を示す。前述の図中１０のコンパレーター出力を直接５のリセット回路に接続する。擬似ロック発生した場合、源クロック停止した場合、源クロック周波数が変化した場合、どの異常状態を判定した場合においても強制的に内部回路を初期化することでも、問題を解決することが可能である。
【００３８】
図１４は本発明の一つの実施の形態における擬似ロック判定電圧発生回路の構成図を示すものである。
【００３９】
１７はカレントミラー回路、１８は周波数電流可変回路、１９は定電圧発生回路である。
【００４０】
１７のカレントミラー回路はトランジスタＱ１のゲートとドレイン、Ｑ１と同一サイズのトランジスタＱ２のゲートを接続して形成されており、前述接続箇所は１９の定電圧発生回路に接続される。また、１８の周波数電流可変回路は定電圧発生回路１９とアナログスイッチＳＷ１を介してグランドとの間にコンデンサＣ１が設置され、定電圧発生回路１９からアナログスイッチＳＷ２を介してグランドに接続されている。また、アナログスイッチＳＷ３、アナログＳＷ４、コンデンサＣ２も同一構成にて、定電圧発生回路１９に接続されている。アナログスイッチＳＷ１はクロックによりＯＮ、ＯＦＦしアナログスイッチＳＷ１がＯＮした時のみ定電圧発生回路１９からコンデンサＣ１に電荷がチャージされる。アナログスイッチＳＷ２はクロックの反転信号によりＯＮ、ＯＦＦし、アナログスイッチＳＷ１がＯＦＦの時に、アナログＳＷ２がＯＮとなり、コンデンサＣ１にチャージされた電荷をグランドへ放電する。アナログスイッチＳＷ３はクロックの反転信号によりＯＮ、ＯＦＦしアナログスイッチＳＷ３がＯＮした時のみ定電圧発生回路１９からコンデンサＣ２に電荷がチャージされる。アナログスイッチＳＷ４はクロックの反転信号によりＯＮ、ＯＦＦし、アナログスイッチＳＷ３がＯＦＦの時に、アナログＳＷ４がＯＮとなり、コンデンサＣ２にチャージされた電荷をグランドへ放電する。コンデンサＣ１とＣ２への電荷の充放電の時間的積分量により、１８の周波数電流可変回路に流れる電流は変化するため、アナログスイッチＳＷ１とＳＷ２とＳＷ３とＳＷ４をＯＮ、ＯＦＦさせる周波数により電流は可変する。アナログスイッチＳＷ１とＳＷ２とＳＷ３とＳＷ４に接続するクロックは、ＤＬＬ回路外部源クロックより生成することにより、ＤＬＬ回路の周波数に応じた電流Ｉ１を生成することができる。定電圧発生回路に接続された抵抗Ｒ１は定電圧発生回路の電圧と抵抗値によりＲ１に流れる電流Ｉ２が決定する。電流Ｉ１とＩ２の合計電流Ｉ３はカレントミラー回路１７により抵抗Ｒ２に流れる。Ｉ３とＲ２の抵抗値により出力に発生する電圧が決定する。Ｒ１、Ｒ２、Ｃ１、Ｃ２の定数により、周波数により可変する任意の出力電圧を得ることができる。
【００４１】
よってこの擬似ロック判定電圧発生回路を使用することにより、ある周波数レンジを持ったＤＬＬ回路に対応した、擬似ロック防止回路が形成でき、また、源クロックの周波数が変化した場合も、基準電圧が変化するため、擬似ロック防止効果がある。
【産業上の利用可能性】
【００４２】
本発明は、ＤＬＬ回路において、必要な位相からはずれた場所での位相ロック（擬似ロック）が発生した場合は強制的に位相比較器の出力を遅延回路の遅延が少なくなるようにする信号を出力させ、所望の電圧に収束するよう導く。また、強制的に初期値にリセットする方法でも擬似ロックを回避できる。
【００４３】
外部からの源クロックが停止した場合は、必ず、チャージポンプ回路が放電（充電）状態で固定され、チャージポンプ電圧はクロック停止判定電圧レベルを下回る（上回る）ため、源クロックが停止したことを認識し、回路内部状態を初期状態にリセットし、再度クロックが再開したときに自動的に位相ロックをスタートさせることが可能である。
【００４４】
外部からの源クロックの周波数が変化した場合は、擬似ロック判定電圧が自動的に変化するため、擬似ロックを防ぐことができる。
【００４５】
異常動作時外部からのリセット制御の必要がなくなる。
【００４６】
必要回路がチャージポンプ電圧比較回路、周波数可変擬似ロック判定電圧発生回路のみであり、回路規模が小さい。かつ、遅延素子を増やしても回路規模が大きくなることはない。
【図面の簡単な説明】
【００４７】
【図１】従来例のＤＬＬ回路の構成図
【図２】本発明の一つの実施の形態の位相遅延回路の構成図
【図３】ＤＬＬ回路の正常ロックを示す図
【図４】ＤＬＬ回路の擬似ロック（２周期ロック）を示す図
【図５】ＤＬＬ回路のクロック停止時を示す図
【図６】本発明の一つの実施の形態の電流位相調整機能つき位相遅延回路の構成図
【図７】従来例２の擬似ロック防止機能つきＤＬＬ回路の構成図
【図８】ＤＬＬ回路のロック周波数とチャージポンプ電圧の関係を示す図
【図９】本発明の一つの実施の形態の擬似ロック防止ＤＬＬ回路の構成図
【図１０】本発明の一つの実施の形態におけるチャージポンプ電圧比較回路の構成図
【図１１】位相比較器制御回路の構成図
【図１２】本発明の一つの実施の形態における源クロック停止した場合の検知回路を加えたチャージポンプ電圧比較回路の構成図
【図１３】本発明の一つの実施の形態におけるチャージポンプ電圧比較回路の構成図（２）
【図１４】本発明の一つの実施の形態における擬似ロック判定電圧発生回路の構成図
【符号の説明】
【００４８】
１ チャージポンプ回路
２ 位相遅延回路
３ 位相比較器
４ 位相制御回路
５ リセット回路
６ 遅延検出回路
７ 擬似ロック防止回路
８ チャージポンプ電圧比較回路
９ 擬似ロック基準電圧発生回路
１０ コンパレーター
１１ 位相比較器制御回路
１２ Ｄ−ＦＦ回路
１３ インバーター
１４ ＮＡＮＤ回路
１５ ＡＮＤ回路
１６ 遅延素子
１７ カレントミラー回路
１８ 周波数電流可変回路
１９ 定電圧発生回路
【技術分野】
【０００１】
本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路におけるクロックの生成技術に関し、特に、ＤＬＬ回路の擬似ロック防止および源クロック停止や、源クロックの周波数変動といった異常動作時の内部回路状態の自動初期化に有効な技術に関するものである。
【背景技術】
【０００２】
ＤＬＬ回路は、位相遅延回路、位相比較器、チャージポンプ、およびループフィルタなどから構成され、クロックの遅延時間をプロセスばらつき、電源電圧および温度などによらず、外部クロックの１周期分遅らせるように働くフィードバックループである。
【０００３】
従来のＤＬＬ回路を図１に示す。
【０００４】
図１において、１はチャージポンプ回路、２は位相遅延回路、３は位相比較器、４は位相制御回路、５はリセット回路である。外部から入力される源クロック（信号Ａ）を、位相遅延回路２により遅延させ、源クロックから遅延した信号を作る（信号Ｂ）。一周期前の信号Ａと信号Ｂの位相を、位相比較器３で比較を行い、信号Ａの位相が進んでいる場合はＵＰ、信号Ｂの位相が進んでいる場合はＤＯＷＮの信号（信号Ｃ）を出力する。このときのＵＰ、ＤＯＷＮ信号は、１のチャージポンプ電圧が高い時に、２の位相遅延回路の遅延量が小さくなる場合であり、１のチャージポンプ電圧が低い時に、２の位相遅延回路の遅延量が小さくなるように設計された場合は、ＵＰ、ＤＯＷＮの極性が反転することになる。３の位相比較器からＵＰ信号が出力された場合は、１のチャージポンプ回路にＵＰ信号が出力される間、定電流源からの電流を流し、電圧（信号Ｄ）として位相情報を蓄積する。３の位相比較器からＤＯＷＮ信号が出力された場合は、１のチャージポンプ回路からＤＯＷＮ信号が出力される間、定電流源で電流を引き出す。１のチャージポンプ回路の電圧（信号Ｄ）の値を４の位相制御回路に入力し、遅延回路２の遅延量を制御する。信号Ａと信号Ｂの位相がそろった時に、ＵＰ、ＤＯＷＮの信号は出力されなくなり、信号Ｄの電荷の出し入れはストップする。信号Ｄの電荷の出し入れがストップした状態をＤＬＬのロック状態と呼ぶ。
【０００５】
回路を初期状態にする場合は外部からのリセット制御（信号Ｅ）を入力することにより５のリセット回路を制御し、強制初期化をかける。
【０００６】
なお、この出願の発明に関する先行技術文献情報としては、例えば特許文献１が知られている。
【特許文献１】特開２００５−１５９８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＤＬＬ回路は外部からの源クロックの入力信号と一周期分遅らせたクロックの位相をロックさせ、必要な位相の信号を得る回路である。遅延回路例を図２に、源クロックの入力信号と遅延素子最終段であるＮ段出力のクロックの位相がロックした状態を図３に示す。図のように各遅延素子からは外部から入力した源クロックの周期を遅延素子数で割った時間ごとに、源クロックから遅延して出力される。位相遅延回路により遅延されるクロックが、源クロックに対して、大きく遅延した場合、図４に示すように本来は一周期前の位相とロックすべきところを、二周期前の源クロックとロックするといった、擬似ロックが発生する。さらに遅延回路により、大きく遅延した場合は三周期前、四周期前の位相とロックを起こす擬似ロックも発生する。
【０００８】
また、源クロックが停止した場合は、図５に示すように、停止後に遅延回路の最終段出力との比較相手となるべき源クロックが存在しないため、位相比較器からの出力信号は必ず、位相を遅らせる信号が出力される。このため、源クロックが停止した場合は、ＤＬＬのロックが外れ、大きく位相が遅れる状態になる。このため、再度クロックが再開した場合でも、擬似ロック状態からスタートするため、位相がロックされることはなくなる。また図６のように、遅延手段として、遅延回路を構成する電流量をコントロールして遅延量を変化させる回路をもつような場合、位相を大きく遅らせる設定になった場合は、電流が枯れてしまい、源クロックの入力が入った場合においても、遅延回路でクロックが伝播しなくなり、遅延回路最終段からクロックが出力されることがなくなる弊害も発生する。
【０００９】
また、ある周波数レンジで駆動可能である設計を行ったＤＬＬ回路である場合は、源クロックがＤＬＬ回路動作中に周波数を変化する可能性がある。源クロックの周波数が変化した場合は、周波数が遅くなる場合は、変化後の周波数にロックすることが可能であるが、２倍以上に周波数が早くなる場合、擬似ロックが発生することになる。
【００１０】
擬似ロックを解決する手段として図７の従来例２に示す。
【００１１】
図７において１はチャージポンプ回路、２は位相遅延回路、３は位相比較器、４は位相制御回路、５はリセット回路、６は遅延検出回路、７は擬似ロック防止回路である。擬似ロックが発生した場合と、正常ロックの場合では、２の位相遅延回路の各遅延素子から出力される信号の状態が異なる。この各遅延素子からの出力される信号の状態が、擬似ロックのパターンであることを、６の遅延検出回路を用いて検出し、正常ロック状態か擬似ロック状態かを判断する。その結果を７の擬似ロック防止回路に入力し、擬似ロック発生時は、３の位相比較器のＵＰ、ＤＯＷＮ信号を制御することで、１のチャージポンプ電圧を制御し、正常ロックさせることができる。
【００１２】
しかし、上記擬似ロック防止の従来例２においても、四つの課題がある。
【００１３】
一つ目に源クロックが停止した場合、３の位相比較器にクロック入力がなくなるため、正常ロックから必ず外れる。この時、各遅延素子から出力される信号の状態は、６の遅延検出回路にて判断するべき、擬似ロックの信号のパターンとは異なるため、擬似ロックであることを検出することが不可能である。また、二つ目に、源クロックの周波数が変化した場合においても、各遅延素子から出力される信号の状態は、６の遅延検出回路にて判断するべき、擬似ロックの信号のパターンとは異なるため、擬似ロックであることを検出することが不可能である。三つめにこれらの異常動作時は外部からのリセット信号を与えることで、内部状態を初期状態にする必要がある。また、四つ目に６の遅延検出回路の構成が、各遅延素子出力のパターンを検出するものであるため、検出回路数は遅延素子数分必要であることから、ＤＬＬの２の位相遅延回路を構成する遅延素子を増やすとその分、６の遅延検出回路の回路規模が増大する。
【００１４】
そこで、本発明では、源クロック停止や、源クロックの周波数が変化した場合の自動リセット機構を含む。ＤＬＬ回路の擬似ロック防止回路を小規模回路にて実現することを目的とする。
【課題を解決するための手段】
【００１５】
この目的を達成するために、本発明は、図８に示すようにロック周波数とチャージポンプの電圧は一意に決定されるため、このチャージポンプ電圧をモニターすることで、正常ロックであるか、擬似ロックであるかを確認する方法を用いる。擬似ロックは、内部遅延クロックが、２周期以上源クロックから遅延した場合に発生するため、擬似ロック判定基準電圧レベルを、ロックすべき周波数の半分の周波数の時にロックするチャージポンプ電圧よりも、ロックすべき周波数の時のチャージポンプ電圧側に設定すればよい。ある周波数レンジ幅をカバーするＤＬＬ回路を構成させたい場合は、この擬似ロック判定基準電圧レベルを、周波数に応じて変化させるように設計すると、どの周波数で動作しても擬似ロックを判定することが可能である。擬似ロックが発生したと判断した場合は強制的に位相比較器のＵＰ、ＤＯＷＮ出力を反転させ、所望の電圧に収束するよう導く。また、強制的に初期値にリセットする方法でも擬似ロックを回避できる。
【００１６】
また、源クロック停止時は、位相比較器からの出力信号は必ず位相を遅らせる信号が出力される。そのため、チャージポンプ電圧は常に遅延を遅らせる方向に変化するため、源クロック停止判定基準電圧レベルはＤＬＬ仕様上最も周波数の遅い周波数がロックするべきチャージポンプ電圧より、マージンを持たせ、若干遅い周波数でロックすべきチャージポンプ電圧に設定するとよい。この電圧は源クロック周波数にはよらないため、一定電圧に設定してもよい。チャージポンプ電圧が源クロック停止判定基準電圧を超えて、より遅延量が大きくなる方向へ変化した場合は、リセット回路を制御し、自動リセットすることで源クロックの再入力待ち状態を作る。
【００１７】
また、源クロックの周波数変化時は、擬似ロック判定基準電圧レベルを、周波数に応じて変化させるように設計することにより、擬似ロックを回避できる。
【００１８】
これらの擬似ロック判定基準電圧レベルや源クロック停止判定基準電圧とチャージポンプ電圧とを比較することで、擬似ロック、源クロック停止、源クロック周波数変動が発生していることを判定する。
【発明の効果】
【００１９】
本発明は、ＤＬＬ回路において、必要な位相からはずれた場所での位相ロック（擬似ロック）が発生した場合は強制的に位相比較器の出力を遅延回路の遅延が少なくなるようにする信号を出力させ、所望の電圧に収束するよう導く。また、強制的に初期値にリセットする方法でも擬似ロックを回避できる。
【００２０】
外部からの源クロックが停止した場合は、必ず、チャージポンプ回路が放電（充電）状態で固定され、チャージポンプ電圧はクロック停止判定電圧レベルを下回る（上回る）ため、源クロックが停止したことを認識し、回路内部状態を初期状態にリセットし、再度クロックが再開したときに自動的に位相ロックをスタートさせることが可能である。
【００２１】
外部からの源クロックの周波数が変化した場合は、擬似ロック判定電圧が自動的に変化するため、擬似ロックを防ぐことができる。
【００２２】
異常動作時外部からのリセット制御の必要がなくなる。
【００２３】
必要回路がチャージポンプ電圧比較回路、周波数可変擬似ロック判定電圧発生回路のみであり、回路規模が小さい。かつ、遅延素子を増やしても回路規模が大きくなることはない。
【発明を実施するための最良の形態】
【００２４】
この発明において、擬似ロックを防止することが可能である。さらにこのＤＬＬ回路は、源クロックの停止、源クロックの周波数変化の異常状態が発生したときは、自動的に初期化させることが可能であり、外部からのリセットのシーケンスが不要となる。また、また、擬似ロック判定回路はチャージポンプ部に一つだけ必要であるのみであるため、回路規模は小さく、かつ、位相遅延回路の遅延素子を増やした場合でも、擬似ロック防止用回路規模が大きくなることはない。
【００２５】
以下本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００２６】
図９は本発明の一つの実施の形態における擬似ロック防止ＤＬＬ回路の構成図を示すものである。
【００２７】
図９において、１はチャージポンプ回路、２は位相遅延回路、３は位相比較器、４は位相制御回路、５はリセット回路、８はチャージポンプ電圧比較回路、９は擬似ロック基準電圧発生回路である。外部から入力される源クロック（信号Ａ）を、位相遅延回路２により遅延させ、源クロックから遅延した信号を作る（信号Ｂ）。一周期前の信号Ａと信号Ｂの位相を、位相比較器３で比較を行い、信号Ａの位相が進んでいる場合はＵＰ、信号Ｂの位相が進んでいる場合はＤＯＷＮの信号（信号Ｃ）を出力する。このときのＵＰ、ＤＯＷＮ信号は、１のチャージポンプ電圧が高い時に、２の位相遅延回路の遅延量が小さくなる場合であり、１のチャージポンプ電圧が低い時に、２の位相遅延回路の遅延量が小さくなるように設計された場合は、ＵＰ、ＤＯＷＮの極性が反転することになる。３の位相比較器からＵＰ信号が出力された場合は、１のチャージポンプ回路にＵＰ信号が出力される間、定電流源からの電流を流し、電圧（信号Ｄ）として位相情報を蓄積する。３の位相比較器からＤＯＷＮ信号が出力された場合は、１のチャージポンプ回路からＤＯＷＮ信号が出力される間、定電流源で電流を引き出す。１のチャージポンプ回路の電圧（信号Ｄ）の値を４の位相制御回路に入力し、遅延回路２の遅延量を制御する。信号Ａと信号Ｂの位相がそろった時に、ＵＰ、ＤＯＷＮの信号は出力されなくなり、信号Ｄの電荷の出し入れはストップする。また、８のチャージポンプ電圧比較回路により信号Ｄと９の擬似ロック基準電圧発生回路の出力電圧を比較する。図８に示すようにロック周波数とチャージポンプの電圧は一意に決定されるため、このチャージポンプ電圧をモニターすることで、正常ロックであるか、擬似ロックであるかが確認できる。擬似ロックは、内部遅延クロックが、２周期以上源クロックから遅延した場合に発生するため、擬似ロック判定基準電圧発生回路の出力電圧レベルを、ロックすべき周波数の半分の周波数の時にロックするチャージポンプ電圧よりも、ロックすべき周波数の時のチャージポンプ電圧側に設定すればよい。ある周波数レンジ幅をカバーするＤＬＬ回路を構成させたい場合は、この擬似ロック判定基準電圧レベルを、周波数に応じて変化させるように設計すると、どの周波数で動作しても擬似ロックを判定することが可能である。図１０は本発明の一つの実施の形態におけるチャージポンプ電圧比較回路の構成図を示すものである。
【００２８】
１はチャージポンプ回路、３は位相比較器、１０はコンパレーター、９は擬似ロック基準電圧発生回路、１１は位相比較器制御回路である。
【００２９】
１０のコンパレーターの入力には、１のチャージポンプ回路と９の擬似ロック基準電圧発生回路がそれぞれ接続され、１と９の電圧を比較する形をとる。１の電圧が高い場合は、１０のコンパレーターの出力はＬレベルとなる。９の電圧が１の電圧を上回ったとき、１０のコンパレーターの出力は初めてＨレベルとなる。１０のコンパレーター出力は、１１の位相比較器制御回路に入力し、位相比較器の出力を遅延クロックの位相を早める方向の出力を強制的に出力させる。
【００３０】
図１１に位相比較器制御回路の構成図を示す。
【００３１】
２は位相遅延回路、３は位相比較器、８はチャージポンプ電圧比較回路、１２はＤ−ＦＦ回路、１３はインバーター、１４はＮＡＮＤ回路、１５はＡＮＤ回路である。
【００３２】
８のチャージポンプ電圧比較回路は二段のＤ−ＦＦに接続される。Ｄ−ＦＦのクロック入力は、源クロックを１３のインバーターにて反転させたものを入力する。初段のＤ−ＦＦの出力と、二段目のＤ−ＦＦ反転出力を１４のＮＡＮＤ回路に入力する。この接続により、チャージポンプ電圧比較回路で擬似ロック電圧になったと判定された信号を源クロックの１Ｔ分の幅だけＬとなる信号にすることができる。このＮＡＮＤ回路の出力は３の位相比較器に入力される、源クロックのラインに、１５のＡＮＤ回路を通して入力する。これにより、８のチャージポンプ電圧比較回路が擬似ロック電圧を判定した時に、３の位相比較器に入力される、源クロック側の信号を１Ｔ分マスクすることができる。これによって、位相比較器は擬似ロックから正常ロックへと移行することができる。３の位相比較器の源クロック側のみＡＮＤ回路を挿入すると、源クロック側だけの信号遅延が発生するため、２の位相遅延最終段から３の位相比較器の間にも同サイズのＡＮＤ回路を挿入し、片側入力はＨ固定にする。これにより、挿入したＡＮＤ回路の遅延ずれを解消することができる。
【００３３】
次に、源クロックが停止した場合の検知回路について説明する。図１２に源クロック停止した場合の検知回路を加えた本発明の一つの実施の形態におけるチャージポンプ電圧比較回路の構成図を示すものである。
【００３４】
１はチャージポンプ回路、３は位相比較器、５はリセット回路、１０はコンパレーター、１２はＤ−ＦＦ回路、９は擬似ロック基準電圧発生回路、１５はＡＮＤ回路、１６は遅延素子である。
【００３５】
１０のコンパレーターの入力には、１のチャージポンプ回路と９の擬似ロック基準電圧発生回路がそれぞれ接続され、１と９の電圧を比較する形をとる。１の電圧が高い場合は、１０のコンパレーターの出力はＬレベルとなる設計とする。９の電圧が１の電圧を上回ったとき、１０のコンパレーターの出力は初めてＨレベルとなる。１０のコンパレーター出力は１２のＤ−ＦＦ回路の入力に接続されるが、源クロックは停止しているため、１２のＤ−ＦＦ回路はラッチされず、Ｄ−ＦＦ回路の出力のポイントＦはＬ、反転出力のポイントＧはＨのままである。１０のコンパレーター出力は、あわせて、１６の遅延素子に入力される。１６により遅延されたコンパレーターの出力Ｈは、１５のＡＮＤ回路の入力に接続される。ポイントＧとポイントＨが同時にＨとなったとき、５のリセット回路にリセット信号を与え、回路内部を初期状態にする。
【００３６】
源クロック停止した場合の検知回路を加えた本発明の一つの実施の形態におけるチャージポンプ電圧比較回路において、源クロックが停止せず、擬似ロックが発生したときの説明をする。９の電圧が１の電圧を上回ったとき、１０のコンパレーターの出力は初めてＨレベルとなる。１０のコンパレーター出力は１２のＤ−ＦＦ回路の入力に接続される、Ｄ−ＦＦ回路の出力ポイントＦはＨとなる。また、Ｄ−ＦＦ回路の反転出力ポイントＧはＬとなる。１０のコンパレーター出力は、あわせて、１６の遅延素子に入力される。１６により遅延されたコンパレーターの出力は、１５のＡＮＤ回路の入力に接続される。１０のコンパレーター回路がＬ→Ｈとなった時、Ｄ−ＦＦ回路の反転出力ポイントＧはＨ→Ｌとなり、また、ＡＮＤに入力されるポイントＨのコンパレーター出力はＬ→Ｈとなるため、Ｈの期間を共有しない設計にすれば、５のリセット回路は機能しない。Ｈの期間を共有しないために、１６の遅延素子を設置する。１２のＤ−ＦＦ回路の出力は源クロックに同期しているため、１０のコンパレーターの出力値が変化した後、最大１Ｔ後にＤ−ＦＦ回路の出力が変化する。そのため、１５のＡＮＤ回路に入力するポイントＨでのコンパレーター出力は、ポイントＧの変化点よりも遅くする必要があるため、１６の遅延素子にて、駆動周波数内で最も周波数が遅い場合を考慮した、１Ｔ分の遅延が必要である。Ｄ−ＦＦ回路の出力ポイントＦはＨとなるため、擬似ロック検知信号は、３の位相比較器に入力し、位相比較器の出力を遅延クロックの位相を早める方向の出力を強制的に出力させる。以上のように、源クロックが停止した場合の検知回路を加えたチャージポンプ電圧比較回路においても、擬似ロック検知機能は問題なく動作する。
【００３７】
また、源クロックが停止した場合の検知回路の、第二の実施の形態として、図１３の源クロック停止した場合の検知回路を加えた本発明の一つの実施の形態におけるチャージポンプ電圧比較回路２を示す。前述の図中１０のコンパレーター出力を直接５のリセット回路に接続する。擬似ロック発生した場合、源クロック停止した場合、源クロック周波数が変化した場合、どの異常状態を判定した場合においても強制的に内部回路を初期化することでも、問題を解決することが可能である。
【００３８】
図１４は本発明の一つの実施の形態における擬似ロック判定電圧発生回路の構成図を示すものである。
【００３９】
１７はカレントミラー回路、１８は周波数電流可変回路、１９は定電圧発生回路である。
【００４０】
１７のカレントミラー回路はトランジスタＱ１のゲートとドレイン、Ｑ１と同一サイズのトランジスタＱ２のゲートを接続して形成されており、前述接続箇所は１９の定電圧発生回路に接続される。また、１８の周波数電流可変回路は定電圧発生回路１９とアナログスイッチＳＷ１を介してグランドとの間にコンデンサＣ１が設置され、定電圧発生回路１９からアナログスイッチＳＷ２を介してグランドに接続されている。また、アナログスイッチＳＷ３、アナログＳＷ４、コンデンサＣ２も同一構成にて、定電圧発生回路１９に接続されている。アナログスイッチＳＷ１はクロックによりＯＮ、ＯＦＦしアナログスイッチＳＷ１がＯＮした時のみ定電圧発生回路１９からコンデンサＣ１に電荷がチャージされる。アナログスイッチＳＷ２はクロックの反転信号によりＯＮ、ＯＦＦし、アナログスイッチＳＷ１がＯＦＦの時に、アナログＳＷ２がＯＮとなり、コンデンサＣ１にチャージされた電荷をグランドへ放電する。アナログスイッチＳＷ３はクロックの反転信号によりＯＮ、ＯＦＦしアナログスイッチＳＷ３がＯＮした時のみ定電圧発生回路１９からコンデンサＣ２に電荷がチャージされる。アナログスイッチＳＷ４はクロックの反転信号によりＯＮ、ＯＦＦし、アナログスイッチＳＷ３がＯＦＦの時に、アナログＳＷ４がＯＮとなり、コンデンサＣ２にチャージされた電荷をグランドへ放電する。コンデンサＣ１とＣ２への電荷の充放電の時間的積分量により、１８の周波数電流可変回路に流れる電流は変化するため、アナログスイッチＳＷ１とＳＷ２とＳＷ３とＳＷ４をＯＮ、ＯＦＦさせる周波数により電流は可変する。アナログスイッチＳＷ１とＳＷ２とＳＷ３とＳＷ４に接続するクロックは、ＤＬＬ回路外部源クロックより生成することにより、ＤＬＬ回路の周波数に応じた電流Ｉ１を生成することができる。定電圧発生回路に接続された抵抗Ｒ１は定電圧発生回路の電圧と抵抗値によりＲ１に流れる電流Ｉ２が決定する。電流Ｉ１とＩ２の合計電流Ｉ３はカレントミラー回路１７により抵抗Ｒ２に流れる。Ｉ３とＲ２の抵抗値により出力に発生する電圧が決定する。Ｒ１、Ｒ２、Ｃ１、Ｃ２の定数により、周波数により可変する任意の出力電圧を得ることができる。
【００４１】
よってこの擬似ロック判定電圧発生回路を使用することにより、ある周波数レンジを持ったＤＬＬ回路に対応した、擬似ロック防止回路が形成でき、また、源クロックの周波数が変化した場合も、基準電圧が変化するため、擬似ロック防止効果がある。
【産業上の利用可能性】
【００４２】
本発明は、ＤＬＬ回路において、必要な位相からはずれた場所での位相ロック（擬似ロック）が発生した場合は強制的に位相比較器の出力を遅延回路の遅延が少なくなるようにする信号を出力させ、所望の電圧に収束するよう導く。また、強制的に初期値にリセットする方法でも擬似ロックを回避できる。
【００４３】
外部からの源クロックが停止した場合は、必ず、チャージポンプ回路が放電（充電）状態で固定され、チャージポンプ電圧はクロック停止判定電圧レベルを下回る（上回る）ため、源クロックが停止したことを認識し、回路内部状態を初期状態にリセットし、再度クロックが再開したときに自動的に位相ロックをスタートさせることが可能である。
【００４４】
外部からの源クロックの周波数が変化した場合は、擬似ロック判定電圧が自動的に変化するため、擬似ロックを防ぐことができる。
【００４５】
異常動作時外部からのリセット制御の必要がなくなる。
【００４６】
必要回路がチャージポンプ電圧比較回路、周波数可変擬似ロック判定電圧発生回路のみであり、回路規模が小さい。かつ、遅延素子を増やしても回路規模が大きくなることはない。
【図面の簡単な説明】
【００４７】
【図１】従来例のＤＬＬ回路の構成図
【図２】本発明の一つの実施の形態の位相遅延回路の構成図
【図３】ＤＬＬ回路の正常ロックを示す図
【図４】ＤＬＬ回路の擬似ロック（２周期ロック）を示す図
【図５】ＤＬＬ回路のクロック停止時を示す図
【図６】本発明の一つの実施の形態の電流位相調整機能つき位相遅延回路の構成図
【図７】従来例２の擬似ロック防止機能つきＤＬＬ回路の構成図
【図８】ＤＬＬ回路のロック周波数とチャージポンプ電圧の関係を示す図
【図９】本発明の一つの実施の形態の擬似ロック防止ＤＬＬ回路の構成図
【図１０】本発明の一つの実施の形態におけるチャージポンプ電圧比較回路の構成図
【図１１】位相比較器制御回路の構成図
【図１２】本発明の一つの実施の形態における源クロック停止した場合の検知回路を加えたチャージポンプ電圧比較回路の構成図
【図１３】本発明の一つの実施の形態におけるチャージポンプ電圧比較回路の構成図（２）
【図１４】本発明の一つの実施の形態における擬似ロック判定電圧発生回路の構成図
【符号の説明】
【００４８】
１ チャージポンプ回路
２ 位相遅延回路
３ 位相比較器
４ 位相制御回路
５ リセット回路
６ 遅延検出回路
７ 擬似ロック防止回路
８ チャージポンプ電圧比較回路
９ 擬似ロック基準電圧発生回路
１０ コンパレーター
１１ 位相比較器制御回路
１２ Ｄ−ＦＦ回路
１３ インバーター
１４ ＮＡＮＤ回路
１５ ＡＮＤ回路
１６ 遅延素子
１７ カレントミラー回路
１８ 周波数電流可変回路
１９ 定電圧発生回路
【特許請求の範囲】
【請求項１】
外部から入力される源クロックと、遅延素子により源クロックをある時間遅延させたクロックを生成する遅延手段と、前記遅延手段により遅延したクロックと源クロックの位相差を検出する位相検出手段と、前記位相検出手段により検出した位相差を電荷情報に変換し位相差に相当する電荷の出し入れを行う手段と、前記電荷の出し入れを行う手段により発生する電荷を積分し、電圧に変換する電圧変換手段と、前記電圧変換手段の電圧から前記遅延手段の遅延量を制御する遅延量制御回路をもつＤＬＬ回路であって、前記電圧変換手段の電圧値が異常動作を判定する閾値電圧を超える電圧範囲にないかを検出する電圧検出手段と、前記電圧検出手段により異常動作の電圧閾値を超えたと判定された場合に、前記位相差に相当する電荷の出し入れを行う手段の信号を強制的に制御し、前記遅延する手段の遅延量を少なくする方向にする手段をもつことを特徴とする擬似ロック防止ＤＬＬ回路。
【請求項２】
請求項１に記載のＤＬＬ回路であって、前記電圧検出手段により異常動作の電圧閾値を超えたと判定された場合に、内部回路を初期状態にする手段をもつことを特徴とする擬似ロック防止ＤＬＬ回路。
【請求項３】
請求項１または、請求項２に記載の半導体集積回路であって、前記電圧検出手段の異常動作の閾値電圧は、外部から入力される源クロックの周波数により変動することを特徴とする擬似ロック防止ＤＬＬ回路。
【請求項１】
外部から入力される源クロックと、遅延素子により源クロックをある時間遅延させたクロックを生成する遅延手段と、前記遅延手段により遅延したクロックと源クロックの位相差を検出する位相検出手段と、前記位相検出手段により検出した位相差を電荷情報に変換し位相差に相当する電荷の出し入れを行う手段と、前記電荷の出し入れを行う手段により発生する電荷を積分し、電圧に変換する電圧変換手段と、前記電圧変換手段の電圧から前記遅延手段の遅延量を制御する遅延量制御回路をもつＤＬＬ回路であって、前記電圧変換手段の電圧値が異常動作を判定する閾値電圧を超える電圧範囲にないかを検出する電圧検出手段と、前記電圧検出手段により異常動作の電圧閾値を超えたと判定された場合に、前記位相差に相当する電荷の出し入れを行う手段の信号を強制的に制御し、前記遅延する手段の遅延量を少なくする方向にする手段をもつことを特徴とする擬似ロック防止ＤＬＬ回路。
【請求項２】
請求項１に記載のＤＬＬ回路であって、前記電圧検出手段により異常動作の電圧閾値を超えたと判定された場合に、内部回路を初期状態にする手段をもつことを特徴とする擬似ロック防止ＤＬＬ回路。
【請求項３】
請求項１または、請求項２に記載の半導体集積回路であって、前記電圧検出手段の異常動作の閾値電圧は、外部から入力される源クロックの周波数により変動することを特徴とする擬似ロック防止ＤＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００７−２５９０２５（Ｐ２００７−２５９０２５Ａ）
【公開日】平成１９年１０月４日（２００７．１０．４）
【国際特許分類】
【出願番号】特願２００６−８０２９４（Ｐ２００６−８０２９４）
【出願日】平成１８年３月２３日（２００６．３．２３）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１９年１０月４日（２００７．１０．４）
【国際特許分類】
【出願日】平成１８年３月２３日（２００６．３．２３）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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